JPH0328835B2 - - Google Patents
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- JPH0328835B2 JPH0328835B2 JP57209988A JP20998882A JPH0328835B2 JP H0328835 B2 JPH0328835 B2 JP H0328835B2 JP 57209988 A JP57209988 A JP 57209988A JP 20998882 A JP20998882 A JP 20998882A JP H0328835 B2 JPH0328835 B2 JP H0328835B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
この発明は、サージに対する耐性を向上させる
ための改良を施したMOSトランジスタに関する。
ための改良を施したMOSトランジスタに関する。
近年、電力用MOSトランジスタの出現によつ
て、第１図に示す如く、電力負荷２のスイツチン
グ素子としてMOSトランジスタ１が利用される
ようになり、例えば車両においても、各種車載電
力負荷のスイツチングに適用することが提案され
ている。
て、第１図に示す如く、電力負荷２のスイツチン
グ素子としてMOSトランジスタ１が利用される
ようになり、例えば車両においても、各種車載電
力負荷のスイツチングに適用することが提案され
ている。
従来のMOSトランジスタには、例えば第２図
に示すような構造のものがある。同図に示す
MOSトランジスタは、いわゆる横型のｎチヤン
ネルMOSトランジスタであり、Ｐ型半導体基板
４の一主面側に形成されたn+型のソース拡散領
域５およびn+型のドレイン拡散領域６と、アル
ミニウムによつて形成されたソース電極７とドレ
イン電極８と、更に、これらソース電極７とドレ
イン電極８の間に設けられたゲート電極９を具備
してなるものである（エレクトロニクス 昭和57
年６月号 587頁参照）。
に示すような構造のものがある。同図に示す
MOSトランジスタは、いわゆる横型のｎチヤン
ネルMOSトランジスタであり、Ｐ型半導体基板
４の一主面側に形成されたn+型のソース拡散領
域５およびn+型のドレイン拡散領域６と、アル
ミニウムによつて形成されたソース電極７とドレ
イン電極８と、更に、これらソース電極７とドレ
イン電極８の間に設けられたゲート電極９を具備
してなるものである（エレクトロニクス 昭和57
年６月号 587頁参照）。
また、上記ソース電極７の下にP+型の基板コ
ンタクト領域１０が形成されており、ソース電極
７は基板電極を兼ねた共通電極となつている。
ンタクト領域１０が形成されており、ソース電極
７は基板電極を兼ねた共通電極となつている。
ところで、上記のような電力用MOSトランジ
スタにおいては、比較的高圧・大電流のスイツチ
ングを行なう必要性から、耐圧向上の工夫が種々
なされており、第２図に示すMOSトランジスタ
においては、ドレイン拡散領域６側面からゲート
側へ延びるｎ−型ドリフト領域１１と、ガードリ
ング１２を形成することによつて耐圧向上を図つ
ている。
スタにおいては、比較的高圧・大電流のスイツチ
ングを行なう必要性から、耐圧向上の工夫が種々
なされており、第２図に示すMOSトランジスタ
においては、ドレイン拡散領域６側面からゲート
側へ延びるｎ−型ドリフト領域１１と、ガードリ
ング１２を形成することによつて耐圧向上を図つ
ている。
ところが、例えば上記電力用負荷２がモータや
ソレノイド等のインダクタンスが大きい誘導負荷
である場合には、負荷電流を遮断した際に高圧の
サージが発生するが、従来のMOSトランジスタ
では、このサージに対する充分な耐性を有してい
ないために、ブレークダウンが起こり、素子の特
性が変化したり破壊されたりする虞れがある。
ソレノイド等のインダクタンスが大きい誘導負荷
である場合には、負荷電流を遮断した際に高圧の
サージが発生するが、従来のMOSトランジスタ
では、このサージに対する充分な耐性を有してい
ないために、ブレークダウンが起こり、素子の特
性が変化したり破壊されたりする虞れがある。
このことを第２図を用いて具体的に説明する。
今、ドレイン・ソース間に高圧のサージが印加さ
れたとすると、ドレイン拡散領域６と基板４との
接合部に空乏層１３が発生する。
今、ドレイン・ソース間に高圧のサージが印加さ
れたとすると、ドレイン拡散領域６と基板４との
接合部に空乏層１３が発生する。
このとき、上記ドリフト領域１１やガードリン
グ１２によつて、パンチスルーは発生し難くなつ
ているが、上記サージ電圧が高いために、ドレイ
ン拡散領域６の底部周縁の比較的大きな曲率の部
分（以下、エツジ部と称す）、特にゲートＧ側の
エツジ部１４にブレークダウンが起こることとな
る。これは空乏層に加わる電界が曲率半径の小さ
な部分に集中するためである。
グ１２によつて、パンチスルーは発生し難くなつ
ているが、上記サージ電圧が高いために、ドレイ
ン拡散領域６の底部周縁の比較的大きな曲率の部
分（以下、エツジ部と称す）、特にゲートＧ側の
エツジ部１４にブレークダウンが起こることとな
る。これは空乏層に加わる電界が曲率半径の小さ
な部分に集中するためである。
そして、ブレークダウン電流BIは、エツジ部
１４の狭い領域を流れるために熱集中が起こり、
素子破壊を起こすこととなる。殊に、このブレー
クダウン電流BIは基板４の表面近傍を流れるた
めにゲートＧが熱破壊されることが多い。
１４の狭い領域を流れるために熱集中が起こり、
素子破壊を起こすこととなる。殊に、このブレー
クダウン電流BIは基板４の表面近傍を流れるた
めにゲートＧが熱破壊されることが多い。
この発明は上記の背景に基づいてなされたもの
で、その目的とするところは、上記ブレークダウ
ン電流による素子破壊を防止し、サージに対する
耐性を向上させたMOSトランジスタを提供する
ことにある。
で、その目的とするところは、上記ブレークダウ
ン電流による素子破壊を防止し、サージに対する
耐性を向上させたMOSトランジスタを提供する
ことにある。
本発明は上記目的を達成するために、一方の面
で基板電極と接する第１導電型の第１の不純物層
と、 該第１の不純物層の他方の面と接し、第１の不
純物層の不純物濃度より低い不純物濃度の第１導
電型の第２の不純物層と、 上記第２の不純物層内に形成された第２導電型
のソース領域と、 該ソース領域から所定距離離れ、上記第２の不
純物層内に形成された第２導電型のドリフト領域
と、 該ドリフト領域と上記第１の不純物層にそれぞ
れ接触するように第２の不純物層内に形成された
第１のドレイン領域であつて、当該ドレイン領域
と上記第１の不純物層との接合耐圧が当該ドレイ
ン領域と上記第２の不純物層との接合耐圧及び上
記ドリフト領域と上記第２の不純物層との接合耐
圧より低くなるように不純物濃度が設定された第
２導電型の第１のドレイン領域と、 当該第１のドレイン領域内に形成され、かつ、
上記第１、第２の不純物層とは接しない、上記第
１のドレイン領域の不純物濃度より高い不純物濃
度の第２導電型の第２のドレイン領域と、 上記ソース領域と上記ドリフト領域との間の第
２の不純物層に絶縁層を介して形成されたゲート
電極と、 該第２のドレイン領域に電気的に接続するドレ
イン電極と、 上記ソース領域と上記基板電極に電気的に接続
するソース電極と、 を有することを特徴とする。
で基板電極と接する第１導電型の第１の不純物層
と、 該第１の不純物層の他方の面と接し、第１の不
純物層の不純物濃度より低い不純物濃度の第１導
電型の第２の不純物層と、 上記第２の不純物層内に形成された第２導電型
のソース領域と、 該ソース領域から所定距離離れ、上記第２の不
純物層内に形成された第２導電型のドリフト領域
と、 該ドリフト領域と上記第１の不純物層にそれぞ
れ接触するように第２の不純物層内に形成された
第１のドレイン領域であつて、当該ドレイン領域
と上記第１の不純物層との接合耐圧が当該ドレイ
ン領域と上記第２の不純物層との接合耐圧及び上
記ドリフト領域と上記第２の不純物層との接合耐
圧より低くなるように不純物濃度が設定された第
２導電型の第１のドレイン領域と、 当該第１のドレイン領域内に形成され、かつ、
上記第１、第２の不純物層とは接しない、上記第
１のドレイン領域の不純物濃度より高い不純物濃
度の第２導電型の第２のドレイン領域と、 上記ソース領域と上記ドリフト領域との間の第
２の不純物層に絶縁層を介して形成されたゲート
電極と、 該第２のドレイン領域に電気的に接続するドレ
イン電極と、 上記ソース領域と上記基板電極に電気的に接続
するソース電極と、 を有することを特徴とする。
以下、本発明の実施例を第３図を用いて詳細に
説明する。
説明する。
第３図は本発明に係るMOSトランジスタの一
実施例の構造を示す図である。
実施例の構造を示す図である。
同図に示すMOSトランジスタは、その基板２
１の構成が基板電極２０へ電気的に接続された
P+型の低比抵抗層２２の上へ、この低比抵抗層
２２よりも低濃度のＰ型高比抵抗層２３をエピタ
キシヤル成長によつて積層形成したものとなつて
いる。
１の構成が基板電極２０へ電気的に接続された
P+型の低比抵抗層２２の上へ、この低比抵抗層
２２よりも低濃度のＰ型高比抵抗層２３をエピタ
キシヤル成長によつて積層形成したものとなつて
いる。
そして、上記高比抵抗層２３内に形成された
n+型のソース拡散領域２４とドレイン拡散領域
２５と、アルミニウムのパターンニングによつて
配設されたソース電極２６とドレイン電極２７
と、これらソース電極２６とドレイン電極２７と
の間に酸化膜２８およびリンガラス３２で絶縁さ
れたゲート電極２９とを具備している。
n+型のソース拡散領域２４とドレイン拡散領域
２５と、アルミニウムのパターンニングによつて
配設されたソース電極２６とドレイン電極２７
と、これらソース電極２６とドレイン電極２７と
の間に酸化膜２８およびリンガラス３２で絶縁さ
れたゲート電極２９とを具備している。
更に、上記ドレイン拡散領域２５の下面が前記
P+型の低比抵抗層２２に接するように、ドレイ
ン拡散領域２５の拡散形成がなされている。
P+型の低比抵抗層２２に接するように、ドレイ
ン拡散領域２５の拡散形成がなされている。
なお、図中のｎ−型ドリフト領域３０は、前記
第２図で示した従来例のものと同様に、パンチス
ルー電圧を高めるためのものである。
第２図で示した従来例のものと同様に、パンチス
ルー電圧を高めるためのものである。
また、一般に上記ソース電極２６と基板電極２
０は結線されて、ソースと基板は共通電極として
用いられる。
０は結線されて、ソースと基板は共通電極として
用いられる。
このように構成されたMOSトランジスタにお
いては、電力負荷からサージが発生してドレイン
Ｄに高電圧が印加された場合、このサージに対す
る耐圧は、上記ドレイン拡散領域２５と、P+型
低比抵抗層２２との接合部３１のP+n+接合の耐
圧で決まり、上記サージ電圧が高いと、この接合
部３１でブレークダウンが起こることとなる。こ
れは、上記接合部３１の耐圧がパンチスルー電圧
やドレイン拡散領域２５のエツジ部２５ａの耐圧
よりも低いためである。
いては、電力負荷からサージが発生してドレイン
Ｄに高電圧が印加された場合、このサージに対す
る耐圧は、上記ドレイン拡散領域２５と、P+型
低比抵抗層２２との接合部３１のP+n+接合の耐
圧で決まり、上記サージ電圧が高いと、この接合
部３１でブレークダウンが起こることとなる。こ
れは、上記接合部３１の耐圧がパンチスルー電圧
やドレイン拡散領域２５のエツジ部２５ａの耐圧
よりも低いためである。
従つて、上記ブレークダウンが起こつて流れる
ブレークダウン電流BIは、上記接合部３１の比
較的広い領域を通して流れ、かつP+型の低比抵
抗層２２内を流れるため熱集中の発生がなく、ブ
レークダウンによる素子破壊を防止することがて
きる。
ブレークダウン電流BIは、上記接合部３１の比
較的広い領域を通して流れ、かつP+型の低比抵
抗層２２内を流れるため熱集中の発生がなく、ブ
レークダウンによる素子破壊を防止することがて
きる。
なお、上記接合部３１の耐圧の調整は、ドレイ
ン拡散領域２５の表面濃度あるいは、拡散時間を
調節することによつて、拡散プロフアイルの制御
を行なうことで所望の耐圧を得ることができる。
ン拡散領域２５の表面濃度あるいは、拡散時間を
調節することによつて、拡散プロフアイルの制御
を行なうことで所望の耐圧を得ることができる。
更に、ドレイン拡散領域２５の構成を、n+型
領域２５ａと、これよりも濃度の低い、ｎ型で、
かつ上記n+型拡散領域２５ａの周りを覆うよう
に形成したｎ型拡散領域２５ｂとの二重構造と
し、上記ｎ型拡散領域２５ｂの下面が、P+型の
低比抵抗層２２に接するように構成することによ
り、上述した効果に加えて、上記ドレイン拡散領
域２５の不純物濃度プロフアイルをなだらかにす
ることができ、耐圧をより向上させることができ
るという効果を有する。
領域２５ａと、これよりも濃度の低い、ｎ型で、
かつ上記n+型拡散領域２５ａの周りを覆うよう
に形成したｎ型拡散領域２５ｂとの二重構造と
し、上記ｎ型拡散領域２５ｂの下面が、P+型の
低比抵抗層２２に接するように構成することによ
り、上述した効果に加えて、上記ドレイン拡散領
域２５の不純物濃度プロフアイルをなだらかにす
ることができ、耐圧をより向上させることができ
るという効果を有する。
なお、上記実施例においては、パンチスルーに
対する耐圧を得るために、ｎ−型のドリフト領域
３０を設けてあるが、上記ドレイン拡散領域２５
とP+型の低比抵抗層２２との接合部３１の耐圧
が、上記パンチスルー電圧よりも充分低ければ、
ドリフト領域３０を強いて設ける必要はなく、ド
レイン領域２５をドリフト領域３０の代わりに延
長形成したり、ドリフト領域３０をなくすれば、
製造工数やゲート面積の削減を図ることができ
る。
対する耐圧を得るために、ｎ−型のドリフト領域
３０を設けてあるが、上記ドレイン拡散領域２５
とP+型の低比抵抗層２２との接合部３１の耐圧
が、上記パンチスルー電圧よりも充分低ければ、
ドリフト領域３０を強いて設ける必要はなく、ド
レイン領域２５をドリフト領域３０の代わりに延
長形成したり、ドリフト領域３０をなくすれば、
製造工数やゲート面積の削減を図ることができ
る。
また、上記実施例では横型のｎチヤンネル
MOSトランジスタについて記載してあるが、同
様にして横型のＰチヤンネルMOSトランジスタ
にも適用できることは明らかである。
MOSトランジスタについて記載してあるが、同
様にして横型のＰチヤンネルMOSトランジスタ
にも適用できることは明らかである。
以上詳細に説明したように、この発明のMOS
トランジスタにあつては、ドリフト領域と第１の
不純物層にそれぞれ接触するように第２の不純物
層内に形成された第１のドレイン領域は、その第
１の不純物層との接合耐圧が、当該第１のドレイ
ン領域と第２の不純物層との接合耐圧及びドリフ
ト領域と第２の不純物層との接合耐圧より低くな
るように不純物濃度が設定されている。
トランジスタにあつては、ドリフト領域と第１の
不純物層にそれぞれ接触するように第２の不純物
層内に形成された第１のドレイン領域は、その第
１の不純物層との接合耐圧が、当該第１のドレイ
ン領域と第２の不純物層との接合耐圧及びドリフ
ト領域と第２の不純物層との接合耐圧より低くな
るように不純物濃度が設定されている。
従つて、電力負荷からサージが発生して第２の
ドレイン領域に高電圧が印加された場合、このサ
ージに対する耐圧は第１のドレイン領域と第１の
不純物層との接合面の耐圧で決まり、上記サージ
電圧が高いと、この接合面でブレークダウンが起
こることになる。更に、第１の不純物層は一方の
面で基板電極と接し、この基板電極はソース電極
に電気的に接続しているため、ブレークダウン電
流を第１のドレイン領域から低抵抗の第１の不純
物層と基板電極を介してソース電極に流すことが
できる。この結果、ブレークダウン電流が流れた
としてもブレークダウン電流が局部に集中して流
れたり、ブレークダウン電流により寄生バイポー
ラトランジスタをオンさせることもない。よつ
て、この発明は、サージ耐量を向上させ、高圧の
サージが発生する電力誘電負荷スイツチング素子
にも適用可能なMOSトランジスタを提供するこ
とができる。
ドレイン領域に高電圧が印加された場合、このサ
ージに対する耐圧は第１のドレイン領域と第１の
不純物層との接合面の耐圧で決まり、上記サージ
電圧が高いと、この接合面でブレークダウンが起
こることになる。更に、第１の不純物層は一方の
面で基板電極と接し、この基板電極はソース電極
に電気的に接続しているため、ブレークダウン電
流を第１のドレイン領域から低抵抗の第１の不純
物層と基板電極を介してソース電極に流すことが
できる。この結果、ブレークダウン電流が流れた
としてもブレークダウン電流が局部に集中して流
れたり、ブレークダウン電流により寄生バイポー
ラトランジスタをオンさせることもない。よつ
て、この発明は、サージ耐量を向上させ、高圧の
サージが発生する電力誘電負荷スイツチング素子
にも適用可能なMOSトランジスタを提供するこ
とができる。
更に、この発明では、ドレイン領域を、第１の
不純物層とドリフト領域とに接する第１のドレイ
ン領域と、この第１のドレイン領域よりも高い不
純物濃度の第２のドレイン領域とで構成したた
め、全体を高い濃度の不純物でのみ構成したもの
よりも容易に所望の耐圧を設定することができ
る。
不純物層とドリフト領域とに接する第１のドレイ
ン領域と、この第１のドレイン領域よりも高い不
純物濃度の第２のドレイン領域とで構成したた
め、全体を高い濃度の不純物でのみ構成したもの
よりも容易に所望の耐圧を設定することができ
る。
また、ソース領域・第２のドレイン領域・ドリ
フト領域を浅く設定できるため、装置を小型にす
ることができる。
フト領域を浅く設定できるため、装置を小型にす
ることができる。
従つて、上記MOSトランジスタを車両の車載
電力誘導負荷のスイツチング素子として適用すれ
ば、素子の信頼性を向上させ、延いては、車両の
性能、安全性の向上に寄与することができる。
電力誘導負荷のスイツチング素子として適用すれ
ば、素子の信頼性を向上させ、延いては、車両の
性能、安全性の向上に寄与することができる。
第１図はMOSトランジスタを用いたスイツチ
ング回路図、第２図は従来のMOSトランジスタ
の構造を示す素子断面図、第３図は本発明に係る
MOSトランジスタの一実施例を示す素子断面図
である。 ２０……基板電極、２１……基板、２２……低
比抵抗層（第１の不純物層）、２３……高比抵抗
層（第２の不純物層）、２４……ソース拡散領域
（ソース領域）、２５……ドレイン拡散領域、２５
ａ……n+型拡散領域（第２導電型の第２のドレ
イン領域）、２５ｂ……ｎ型拡散領域（第２導電
型の第１のドレイン領域）、２６……ソース電極、
２７……ドレイン電極、２８……絶縁層、２９…
…ゲート電極、３０……ドリフト領域、３１……
接合部。
ング回路図、第２図は従来のMOSトランジスタ
の構造を示す素子断面図、第３図は本発明に係る
MOSトランジスタの一実施例を示す素子断面図
である。 ２０……基板電極、２１……基板、２２……低
比抵抗層（第１の不純物層）、２３……高比抵抗
層（第２の不純物層）、２４……ソース拡散領域
（ソース領域）、２５……ドレイン拡散領域、２５
ａ……n+型拡散領域（第２導電型の第２のドレ
イン領域）、２５ｂ……ｎ型拡散領域（第２導電
型の第１のドレイン領域）、２６……ソース電極、
２７……ドレイン電極、２８……絶縁層、２９…
…ゲート電極、３０……ドリフト領域、３１……
接合部。
Claims (1)
- 【特許請求の範囲】 １ 一方の面で基板電極と接する第１導電型の第
１の不純物層と、 該第１の不純物層の他方の面と接し、第１の不
純物層の不純物濃度より低い不純物濃度の第１導
電型の第２の不純物層と、 上記第２の不純物層内に形成された第２導電型
のソース領域と、 該ソース領域から所定距離離れ、上記第２の不
純物層内に形成された第２導電型のドリフト領域
と、 該ドリフト領域と上記第１の不純物層にそれぞ
れ接触するように第２の不純物層内に形成された
第１のドレイン領域であつて、当該ドレイン領域
と上記第１の不純物層との接合耐圧が当該ドレイ
ン領域と上記第２の不純物層との接合耐圧及び上
記ドリフト領域と上記第２の不純物層との接合耐
圧より低くなるように不純物濃度が設定された第
２導電型の第１のドレイン領域と、 当該第１のドレイン領域内に形成され、かつ、
上記第１、第２の不純物層とは接しない、上記第
１のドレイン領域の不純物濃度より高い不純物濃
度の第２導電型の第２のドレイン領域と、 上記ソース領域と上記ドリフト領域との間の第
２の不純物層に絶縁層を介して形成されたゲート
電極と、 該第２のドレイン領域に電気的に接続するドレ
イン電極と、 上記ソース領域と上記基板電極に電気的に接続
するソース電極と、 を有することを特徴とする横型のMOSトランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20998882A JPS59100569A (ja) | 1982-11-30 | 1982-11-30 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20998882A JPS59100569A (ja) | 1982-11-30 | 1982-11-30 | Ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59100569A JPS59100569A (ja) | 1984-06-09 |
| JPH0328835B2 true JPH0328835B2 (ja) | 1991-04-22 |
Family
ID=16581995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20998882A Granted JPS59100569A (ja) | 1982-11-30 | 1982-11-30 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100569A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5268587A (en) * | 1989-03-20 | 1993-12-07 | Hitachi, Ltd. | Semiconductor integrated circuit device including a dielectric breakdown prevention circuit |
| JP2002134743A (ja) * | 2000-10-24 | 2002-05-10 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4924675A (ja) * | 1972-06-30 | 1974-03-05 | ||
| JPS50129183A (ja) * | 1974-03-29 | 1975-10-13 | ||
| JPS5220770A (en) * | 1975-08-08 | 1977-02-16 | Matsushita Electric Ind Co Ltd | Semi-conductor unit |
-
1982
- 1982-11-30 JP JP20998882A patent/JPS59100569A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4924675A (ja) * | 1972-06-30 | 1974-03-05 | ||
| JPS50129183A (ja) * | 1974-03-29 | 1975-10-13 | ||
| JPS5220770A (en) * | 1975-08-08 | 1977-02-16 | Matsushita Electric Ind Co Ltd | Semi-conductor unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59100569A (ja) | 1984-06-09 |
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