JPH0475668B2 - - Google Patents

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JPH0475668B2
JPH0475668B2 JP58006913A JP691383A JPH0475668B2 JP H0475668 B2 JPH0475668 B2 JP H0475668B2 JP 58006913 A JP58006913 A JP 58006913A JP 691383 A JP691383 A JP 691383A JP H0475668 B2 JPH0475668 B2 JP H0475668B2
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conductivity type
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Takeshi Ooguro
Teruyoshi Mihara
Koichi Murakami
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Description

【発明の詳細な説明】 この発明は、ブレークダウンによる素子破壊を
防止するための改良を施したMOSトランジスタ
に関する。
近年、電力用MOSトランジスタの出現によつ
て、第１図に示す如く、電力負荷２のスイツチン
グ素子としてMOSトランジスタ１が利用される
ようになり、例えば車両においても、各種車載電
力負荷のスイツチングに適用することが提案され
ている。
従来のMOSトランジスタとしては、例えば第
２図に示すような構造のものが良く知られてい
る。同図に示すMOSトランジスタは、いわゆる
縦型MOSトランジスタであり、ドレイン電極３
が接合されるN+型（Ｎ型高濃度）の半導体基体
４と、このN+型基板４の上面に積層されたＮ型
（Ｎ型低濃度）領域５と、このＮ型領域５内に所
定間隔をおいて複数形成されたＰ型ウエル領域７
と、このＰ型ウエル領域７内に形成されたN+型
ソース領域８と、このN+型ソース領域８と実質
的なドレイン領域となる上記Ｎ型領域５の双方に
股がつた状態でゲート酸化膜９を介して形成され
たゲート電極１０とを具備してなるものである。
また、ゲート電極１０の引き出し部分を除く上面
部分がPSG膜１２で被覆されており、更にソー
ス電極１１が、Ｐ型ウエル領域７内に形成された
P+型コンタクト領域１３とN+型ソース領域８に
接合するように形成されている。
この種のMOSトランジスタでは、比較的高
圧・大電流のスイツチングを行なう必要性から、
素子の耐圧について充分な配慮が必要であるとと
もに、特に、電力負荷２がモータやソレノイド等
の誘導性の負荷である場合には、負荷電流を遮断
した際に高電圧のサージが発生するため、このサ
ージで素子が破壊されないように充分なサージ耐
性を持たす必要がある。
周知のように、MOSトランジスタでは、その
構造上ソースＳとドレインＤとの間に寄生ツエナ
ダイオードが存在する。第１図のツエナダイオー
ドがこれを示している。この寄生ツエナダイオー
ドは、第２図においてＰ型ウエル領域７とＮ型領
域５とのPN接合によつて構成されるものであ
る。
そして、ドレイン・ソース間に上記PN接合に
対する逆方向電圧が印加されると、Ｎ型領域５と
Ｐ型ウエル領域７の接合部に空乏層１４が発生す
る。この空乏層１４は、ドレイン・ソース間の電
圧を大きくするにつれて拡がつていく。
ここで問題となるのは、第２図に示した従来の
MOSトランジスタにあつては、Ｎ型領域５内に
拡がつていく空乏層１４がN+型基板４に達する
以前に、Ｎ型領域５とＰ型ウエル領域７の間にア
バランシエ降伏（以下、単にブレークダウンと称
する）が生じ、更にこの状態で生じるブレークダ
ウンの電流は局部的に集中し易く、このために熱
集中が起こり、素子が熱破壊される虞れがあるこ
とである。
この現象について詳述すると、第２図に示す如
く、空乏層１４の広がりがある程度まで小さい状
態では、Ｎ型領域５における空乏層１４には、隣
合う２つのＰ型ウエル領域７，７に対応する谷間
ａが生じており、空乏層１４に加わる電界は矢印
ｂで示すように、空乏層１４の谷間ａとＰ型ウエ
ル領域７のコーナ部を結ぶ部分に最も集中し易
い。これは空乏層に加わる電界が曲率半径の小さ
な部分に集中し易いためである。
このように、空乏層１４に加わる電界に局部集
中が生じていると、ブレークダウンを起こしたと
きの電流はその部分に集中して流れ、電流集中に
よる発熱で素子を破壊してしまう原因となる。
この発明は上記の背景に基づいてなされたもの
で、その目的とするところは、上記ブレークダウ
ン電流による素子破壊を防止し、サージに対する
耐性を向上させたMOSトランジスタを提供する
ことにある。
本発明は、上記目的を達成するために、第１導
電型の半導体基体と、 該半導体基体の一方の面側に形成された第２の
導電型ウエル領域と、 該ウエル領域内に形成されソース電極に接続さ
れる第１導電型の第１の領域と、 前記半導体基体の前記一方の面側で前記ウエル
領域が形成された部分以外に形成されるとともに
ドレイン電極に接続され且つ前記半導体基体の不
純物濃度よりも高い不純物濃度を有する第１導電
型の第２の領域と、 少くとも前記第１の領域と前記半導体基体との
間に挾まれた前記ウエル領域上に絶縁膜を介して
積層されたゲート電極と、 前記半導体基体の他方の面側に接して形成され
該半導体基体の不純物濃度よりも高い不純物濃度
を有する第１導電型の第３の領域と、 該第３の領域に接して形成されるとともに前記
ソース電極に電気的に接続され、かつ前記第３の
領域との接合耐圧が、前記半導体基体と前記ウエ
ル領域との接合耐圧より低くなるように不純物濃
度が設定された第２導電型の第４の領域とからな
ることを特徴とする。
以下、本発明の実施例を第３図以下の図面を用
いて詳細に説明する。
第３図は本発明のMOSトランジスタの一実施
例（以下、第１実施例と称する）の構造を示す図
である。
同図に示すMOSトランジスタは、第２導電型
の第４の領域としてのP+型基板３１と、このP+
型基板３１の上面にエピタキシヤル成長法等によ
つて平面的に積層形成された第１導電型の第３の
領域としてのN+型層３０と、このN+型層３０の
上面に同じくエピタキシヤル成長法等によつて積
層形成された第１導電型の半導体基体としてのＮ
型基体領域２１と、このＮ型基体領域２１の上面
側に拡散形成された第２導電型のウエル領域とし
てのＰ型ウエル領域２２と、このＰ型ウエル領域
２２内に形成された第１導電型の第１の領域とし
てのN+型ソース領域２３，P+型コンタクト領域
２９と、前記Ｎ型基体領域２１の上面側の上記Ｐ
型ウエル領域２２に近接して形成された第１導電
型の第２の領域としてのN+型ドレイン領域２４
と、このN+型ドレイン領域２４と前記N+型ソー
ス領域２３との間のＰ型ウエル領域２２とＮ型基
体領域２１との上面にゲート酸化膜２５ａを介し
て積層形成され、かつPSG膜２５ｂで被覆され
たゲート電極２６とを備えてなるものである。
更に、アルミニウムのソース電極２７が前記
N+型ソース領域２３とP+型コンタクト領域２９
の上面に接合されており、同じくアルミニウムの
ドレイン電極２８がN+型ドレイン領域２４の上
面に接合されている。
そして、上記P+型基板３１は、例えばリード
線３２を用いてソース電極２７に接続されてお
り、これによつて、上記P+型基板３１とN+型層
３０とからなるツエナダイオード領域ZD１がソ
ース・ドレイン間に接続された構造となつてい
る。
上記の如く構成されたMOSトランジスタにお
いて、ドレイン・ソース間にサージ等の高電圧が
印加されたとすると、第３図に示す如く、Ｐ型ウ
エル領域２２とＮ型基体領域２１とのPN接合部
と、上記ツエナダイオード領域ZD１を構成する
P+型基板３１とN+型層３０とのP+N+接合部に、
それぞれ空乏層３３，３４が発生する。
そして、上記Ｐ型ウエル領域２２のコーナ部に
電界が集中することとなるが、上記ツエナダイオ
ード領域ZD１は、共に高濃度の半導体層３０，
３１をPN接合してなるものであるため、この
P+N+接合の耐圧は、上記Ｐ型ウエル領域２２の
コーナ部におけるPN接合の耐圧よりも小さく、
従つて上記コーナ部でブレークダウンが起こる前
に、上記ツエナダイオード領域ZD１のP+N+接合
部でブレークダウンが起こることとなる。
このとき、ブレークダウン電流BIは、上記ツ
エナダイオード領域ZD１におけるP+N+接合面３
５の比較的広い平面全体を一様に流れるため、熱
集中は起こらず、素子が熱破壊される虞れはな
い。
上記ツエナダイオード領域ZD１の耐圧は、P+
型基板３１とN+型層３０の不純物濃度を調整す
ることによつて所望の耐圧を得ることができる。
次に第４図は本発明の他の実施例（以下、第２
実施例と称す）を示す図である。なお、同図中に
おいて前記第３図に示した第１実施例と同一構成
部分には同一符号を付してその説明は省略する。
前記第１実施例においては、P+型基板３１の
上面に、N+型層３０、Ｎ型基体領域２１をエピ
タキシヤル成長法等により積層形成したのに対
し、第４図に示す如く、この実施例のMOSトラ
ンジスタは、Ｎ型基体領域２１を基板として、こ
のＮ型基体領域２１の下面側に、イオン注入法等
によつて第１導電型の第３の領域としてのN+型
層４０を平面的に形成し、更に、このN+型層４
０の下面側の一部に、同じくイオン注入法等によ
つて、上記N+型層に接して形成された第２導電
型の第４の領域としてのP+型ウエル領域４１を
形成してなるものである。
そして、上記P+型ウエル領域４１は、リード
線４２等によつてソース電極２７に接続されてお
り、これによつて、上記N+型層４０とP+型ウエ
ル領域４１とからなるツエナダイオード領域ZD
２がソース・ドレイン間に接続された構造となつ
ている。
上記の如く構成されたMOSトランジスタにお
いて、ドレイン・ソース間にサージ等の高電圧が
印加された場合には、前記第１実施例の場合と同
様にして、Ｐ型ウエル領域２２のコーナ部でブレ
ークダウンが起こる前に、上記ツエナダイオード
領域ZD２のP+N+接合部でブレークダウンが起こ
り、この場合も、ブレークダウン電流BIは、比
較的広い範囲を一様に流れるため、熱集中は起こ
らず、素子が熱破壊される虞れはない。
また、上記ツエナダイオード領域ZD２をイオ
ン注入法等で形成することによつて、エピタキシ
ヤル成長法よりも製造コストを低減させることが
できる。
第５図は本発明の更に他の実施例（以下、これ
を第３実施例という）を示す図である。なお同図
中において前記第３図に示した第１実施例と同一
構成部分には同一符号を付してその説明は省略す
る。
第５図に示すMOSトランジスタは、P+型基板
５１の上面に、エピタキシヤル成長法等によつて
Ｎ型基体領域２１が積層形成されており、このＮ
型基体領域２１の所定範囲を取囲むように、上記
基体領域２１の上面からＰ型ウエル領域５２が拡
散形成されているとともに、このＰ型ウエル領域
５２の下端は、前記P+型基板５１に達している
（このP+型基板５１と前記Ｐ型ウエル領域５２と
で第２導電型の第４の領域が構成される。） そして、上記Ｐ型ウエル領域５２で囲まれた範
囲内のＮ型基体２１の上面側には、前記第１実施
例と同様にして、Ｐ型ウエル領域２２、N+型ソ
ース領域２３、N+型ドレイン領域２４、ゲート
電極２６、ソース電極２７、ドレイン電極２８等
が形成されている。また、上記Ｐ型ウエル領域５
２で囲まれた範囲内のＮ型基体２１の下面と、
P+型基板５１との間には、第１導電型の第３の
領域としての平面状のN+型埋め込み層５０が設
けられている。
更に、上記Ｐ型ウエル領域５２の上面側の一部
には、P+型コンタクト領域５３が形成されてお
り、このP+型コンタクト領域５３にアルミニウ
ムの基板電極５３が接合されているとともに、こ
の基体電極５３はソース電極２７に接続されてい
る。従つて、上記N+型埋め込み層５０と、P+型
基板とによつて形成されるツエナダイオード領域
ZD３は、ソース・ドレイン間に接続された構造
となつている。
上記の如く構成されたMOSトランジスタにお
いて、ソース・ドレイン間にサージ等の高電圧が
印加された場合には、上記各実施例の場合と同様
に、上記ツエナダイオードZD３のP+N+接合部で
ブレークダウンが起こるとともに、ブレークダウ
ン電流BIは、上記P+N+接合部の比較的広い平面
を通して一様に流れるため、素子の熱破壊を防止
することができる。
また、上記P+型ウエル領域５２によつて、高
電圧のスイツチング用MOSトランジスタの形成
領域が取囲まれているため、このスイツチング用
MOSトランジスタの形成領域外のＮ型基体領域
２１には、別の素子、例えば論理回路用のMOS
トランジスタ５５等を形成することができ、いわ
ゆる知能スイツチを１つの基板上に集積して形成
することができる。
なお、以上の説明ではＮチヤンネル型のMOS
トランジスタについて記述してあるが、Ｐチヤン
ネル型のMOSトランジスタにも本発明は適用で
きることは明らかであり、その場合にはＰとＮを
逆にすれば良い。
以上説明してきたようにこの発明にあつては、
前記半導体基体の他方の面側に接して形成され該
半導体基体の不純物濃度よりも高い不純物濃度を
有する第１導電型の第３の領域と、該第３の領域
に接して形成されるとともに前記ソース電極に電
気的に接続され、かつ前記第３の領域との接合耐
圧が、前記半導体基体と前記ウエル領域との接合
耐圧より低くなるように不純物濃度が設定された
第２導電型の第４の領域とからMOSトランジス
タを構成したため、ドレイン・ソース間にサージ
等の高電圧が印加された場合、前記第３の領域と
前記第４の領域との接合面でブレークダウンし、
前記半導体基体と前記ウエル領域との接合面では
ブレークダウンしないため、前記半導体基体と前
記ウエル領域との接合面にできる空乏層の曲率半
径の小さい部分に電流が集中することがなく、こ
れによる熱集中は起こらないので素子が破壊され
ることはない。この結果、サージに対する耐性を
向上させ、高圧のサージが発生する電力誘導負荷
のスイツチングにも適用可能なMOSトランジス
タを提供することができる。
【図面の簡単な説明】
第１図はMOSトランジスタを用いたスイツチ
ング回路図、第２図は従来のMOSトランジスタ
の構造を示す素子断面図、第３図は本発明に係る
MOSトランジスタの一実施例を示す素子断面図、
第４図は本発明の他の実施例を示す素子断面図、
第５図は本発明の更に他の実施例を示す素子断面
図である。 ２１……Ｎ型基体、２２……Ｐ型ウエル領域、
２３……N+型ソース領域、２４……N+型ドレイ
ン領域、２５ａ……ゲート酸化膜、２６……ゲー
ト電極、２７……ソース電極、２８……ドレイン
電極、３０，４０……N+型層、３１……P+型基
板、４１……P+型ウエル領域、５０……N+型埋
め込み層。

Claims (1)

  1. 【特許請求の範囲】 １ 第１導電型の半導体基体と、 該半導体基体の一方の面側に形成された第２の
    導電型ウエル領域と、 該ウエル領域内に形成されソース電極に接続さ
    れる第１導電型の第１の領域と、 前記半導体基体の前記一方の面側で前記ウエル
    領域が形成された部分以外に形成されるとともに
    ドレイン電極に接続され且つ前記半導体基体の不
    純物濃度よりも高い不純物濃度を有する第１導電
    型の第２の領域と、 少くとも前記第１の領域と前記半導体基体との
    間に挾まれた前記ウエル領域上に絶縁膜を介して
    積層されたゲート電極と、 前記半導体基体の他方の面側に接して形成され
    該半導体基体の不純物濃度よりも高い不純物濃度
    を有する第１導電型の第３の領域と、 該第３の領域に接して形成されるとともに前記
    ソース電極に電気的に接続され、かつ前記第３の
    領域との接合耐圧が、前記半導体基体と前記ウエ
    ル領域との接合耐圧より低くなるように不純物濃
    度が設定された第２導電型の第４の領域とからな
    ることを特徴とする横型のMOSトランジスタ。
JP58006913A 1983-01-19 1983-01-19 Ｍｏｓトランジスタ Granted JPS59132672A (ja)

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Application Number Priority Date Filing Date Title
JP58006913A JPS59132672A (ja) 1983-01-19 1983-01-19 Ｍｏｓトランジスタ

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JP58006913A JPS59132672A (ja) 1983-01-19 1983-01-19 Ｍｏｓトランジスタ

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JPS59132672A JPS59132672A (ja) 1984-07-30
JPH0475668B2 true JPH0475668B2 (ja) 1992-12-01

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JPS57211773A (en) * 1981-06-16 1982-12-25 Thomson Csf Semiconductor structure

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JPS59132672A (ja) 1984-07-30

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