JPH0393265A

JPH0393265A - 半導体集積回路

Info

Publication number: JPH0393265A
Application number: JP1229412A
Authority: JP
Inventors: Koichi Murakami; 浩一村上
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1989-09-06
Filing date: 1989-09-06
Publication date: 1991-04-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体集積回路に係り、特にサージ耐量を向
上させたＳｏｌ構造の半導体集積回路に関する。

（従来の技術）従来広く用いられている半導体集積回路の構造の１つに
、Ｓｏｌ構造がある。

ＳＯＩ構造は、半導体基板表面に、所定の膜厚の絶縁膜
を介して素子を形成してなるものである。

例えば、第５図（ａ）に断面図、第５図（ｂ）に平面図
、第５図（Ｃ）に等価回路図を示すように、シリコン基
板１表面に数千六〜１μ麿の膜厚の酸化シリコンＭｌ！
２を介して形成されたシリコン薄膜中にフィールド酸化
蒙で囲まれた領域を形成し、この中にｐｎ接合を形成し
て第１および第２の入力保護ダイオード１０．１１を形
成したものがある。

ここで、これら第１および第２の入力保護ダイオード１
０．１１は、いずれもｐ型シリコン領域４とｎ型シリコ
ン領域５とから形成され、第１の人力保護ダイオード１
０は表面の層間絶縁膜６を介して−ＧＮＤ配線７に接続
される一方、第２の人力保護ダイオード１１は表面の層
間絶縁膜６を介して電源配線９に接続されており、両ダ
イオードの他方の端子はいずれも入力パッド１２と内部
回路の間に接続されている。

また、第６図（ａ）に断面図、第６図゛（ｂ）に平面図
、第６図（Ｃ）に等価回路図に示すように、シリコン基
板表面に絶縁膜２を介して形成されたｐ型シリコン薄膜
１５中にｎ十型拡散層からなるソース・ドレイン領域１
４．１６を形成すると共に表面に酸化シリコン膜からゲ
ート絶縁膜１７を介してゲート電極１８を形成し、出力
用Ｎチャネルトランジスタ２０を形成してなるものがあ
る。ここで、３はフィールド酸化膜、６は層間絶縁膜、
７はグランド配線、１９は出力配線、２１は出力パッド
、２２．２３はそれぞれｐ型シリコン薄膜１５とソース
・ドレイン領域１４．１６との間に形成される寄生ダイ
オードである。

このようなデバイスでは、Ｓｏｌ構造の基板上に形成さ
れているため、次に示すような特徴を有している。

■ＣＭＯＳを形成した場合、寄生サイリスタが形成され
ないため、ラッチアップを起こさない。

■寄生容量を小さくすることができるため、高速化をは
かることができる。

このように、Ｓｏｌ構造は優れた特徴を有してはいるが
、一方で絶縁膜上にデバイスを形成しているため、次に
示すような欠点がある。

■ＭＯＳＦＥＴ，ダイオードなどの周囲が絶縁膜で覆わ
れているため、放熱性が極めて悪い。

■薄膜を用いているため、電流を横方向にしか流せず、
素子単位面積当たりの電流密度が大きくなる。

このため、ＳＯｌ構造のデバイスでは、半導体集積回路
の外部からサージが加わった場合非常に破壊しやすいと
いう問題があった。

すなわち、第５図に示した入力保護ダイオードの場合、
入力にサージが加わった場合、電流は第１の人力保護ダ
イオード１０もしくは第２の人力保護ダイオード１１を
通って流れる。

この際、薄膜でダイオードを形成しているため、ダイオ
ードのシリーズ抵抗が大きくなる。

従って、ダイオードの順方向に電流が流れたとしても、
入力端子の電圧上昇は大きく、発熱量が大きいのに対し
、放熱性が悪いため、ダイオード破壊に陥りやすいとい
う問題があった。このため従来は、これらダイオードの
面積を大きくすることが必要であった。

また、第６図に示したＮＭＯＳ｝ランジスタの場合、出
力にサージが加わると、電流はｐ型シリコン薄膜１５と
ソース・ドレイン領域１４．１６との間に形成される寄
生ダイオード２２．２３を通ってＧＮＤに流れる。この
ときサージの極性により寄生ダイオード２２．２３のい
ずれかが逆バイアスになり、ブレークダウンを起こし、
そのダイオードのＰＮ接合で発熱が集中するが、Ｓｏｌ
構造であるため放熱性が悪く破壊に至りやすいという問
題があった。

（発明が解決しようとする課題）このように、従来のＳｏｌ構造のデバイスでは■周囲が
絶縁膜で覆われているため、放熱性が極めて悪い。

■薄膜構造であるため、電流集中を起こしやすい。

という問題があった。

特に外部からのサージが加わりやすい入出力回路では破
壊に至り易いという問題があった。

さらに、高電圧パルス印加時には、シリコン基板とシリ
コン薄膜とを分離している絶縁膜の破壊が生じ易いとい
う問題もあった。

本発明は、前記実情に鑑みてなされたもので、Ｓｏｌ構
造の利点を維持しながら、放熱性の向上と電流集中の防
止をはかり、信頼性の高い半導体集積回路を提供するこ
とを目的とする。

〔発明の構成〕

（課題を解決するための手段）そこで本発明では、Ｓｏｌ構造の半導体集積回路におい
て、人力保護ダイオードあるいは出力トランジスタのソ
ース・ドレイン間に形成されるダイオードのアノードあ
るいはカソードのうちの一方が絶縁膜に形成された接続
孔を介してシリコン基板表面に直接接続し、シリコン基
板との界面でＰＮ接合を形成するようにしている。

（作用）上記構造では、保護ダイオードの一端がシリコン基板内
に形成され発熱部であるｐｎ接合は基板とシリコン薄膜
との境界部になるため、放熱性が格段に改善される。

また、ｐｎ接合が縦型に形成されているため、接合面積
を格段に大きくすることができ、電流密度の上昇を抑え
ることができる。

さらには、シリコン基板とシリコン薄膜とが直接または
ダイオードを介して接続されているため、加電圧サージ
が印加されたときの絶縁膜の破壊を防止することができ
る。

（実施例）以下、本発明の第１の実施例について、図面を参照しつ
つ詳細に説明する。

この半導体集積回路は、入力保護回路１１１とＮＭＯＳ
｝ランジスタ１１２とＰＭＯＳトランジスタ１１３とか
ら構成され、インバータ回路をなすものである（第２図
（ｇ）参照）。

そして、この入力保護回路１１１は、第１図（ａ）に断
面図、第１図（ｂ）に平面図、第１図（Ｃ）に等価回路
図を示すように、ｎ型シリコン基板３１の表面の一部に
ｐ型領域３２が形成され、さらにこの上層に基板表面全
体に酸化シリコン膜３３を介して形成されたシリコン薄
膜中にｐ型シリコン領域３４およびｎ型シリコン領域３
５が形成されている。また、これらｐ型シリコン領域３
４およびｎ型シリコン領域３５の下部には酸化シリコン
膜３３に孔ｈが形成され、ｎ型シリコン基板３１または
ｐ型領域３２に直接接触するように構成されている。

そしてｐ型領域３２とｎ型シリコン領域３５とによって
第１のダイオード（ＧＮＤ側ダイオード）が形成されて
おり、この第１のダイオードのアノード側はｐ型シリコ
ン領域３４を介してＧＮＤ配線３７に接続されている。

また同様に、ｐ型シリコン領域３４とｎ型シリコン基板
・３１とによって第２のダイオード（ｆｌｉｔ源側ダイ
オード）４１が形成されており、ｎ型シリコン基板３１
上のｎ型シリコン領域３５を介してこの第２のダイオー
ド４１のカソードはＶＤＤに接続されている。

さらに入力配線３８は、人力パッド４２に端を発し、ｐ
型領域３２上のｎ型シリコン領域３５を介して第１のダ
イオード４０に接続される一方、ｎ型シリコン基板３１
上のｐ型シリコン領域３４を介して第２のダイオード４
１に接続されている。

このように、この保護回路は等価回路としては第５図に
示した人力保護回路と全く同様であるが、基板上の酸化
シリコン膜に孔が形成されており、この孔領域で、第１
および第２のダイオードのｐｎ接合が基板とシリコン薄
膜との界面に形成されている．点で異なるものである。

次に、このインバータ回路の製造工程について説明する
。

まず、第２図（ａ）に示すように、ｎ型シリコン基板３
１の一部にボロンのイオン注入によりｐウェル領域３２
を形成する。

次いで、第２図（ｂ）に示すように、埋め込み絶縁膜３
３およびシリコン薄膜３０を形成する。

この埋め込み絶縁膜３３の形成工程を以下に詳述する。

第３図（ａ）乃至第３図（Ｃ）は、埋め込み絶縁膜３３
の形成工程を示す一部拡大図である。

まず第３図（ａ）に示すように、シリコン基板３１表面
にフオトリソ法により酸化シリコン膜からなるマスクＭ
を形成する。

続いて第３図（ｂ）に示すように、このマスクＭを介し
て１０１８／ｃｄの０＋イオンをイオン注入したのち、
このマスクＭを除去して、１０００〜１３００℃程度の
アニールを行うことにより、この０◆イオンとシリコン
との反応により酸化シリコン膜３３が形成される。この
ときイオン注入の注入量および注入エネルギーにより酸
化シリコン膜の膜厚および埋め込み深さが決まるが、表
面はシリコン層３０ａとなっている。

そして第３図（Ｃ）に示すように、エビタキシャル成長
法により、この表面にシリコン薄膜３０ｂを形成する。

このようにして該シリコン層３０ａとシリコン薄膜３０
ｂとによって所望の膜厚のシリコン薄膜３０が形成され
る。

このようにして第２図（ｂ）に示すように、埋め込み酸
化シリコン膜３３を形成した後、第２図（Ｃ）に示すよ
うに、選択酸化法により、フィールド酸化１１４３を形
成する。

さらに、第２図（ｄ）に示すように、ＭＯＳＦＥＴ１１
２，１１３のｎ型チャネル領域およびｐ型チャネル領域
を不純物の注入によって形成した後、ゲート酸化膜４４
を形成する。

この後、第２図（ｅ）に示すように、多結晶シリコン膜
を堆積してこれをパターニングしゲート電極４２を形成
した後、イオン注入法によりｎ◆シリコン領域およびｐ
＋シリコン領域を形成する。

さらに、第２図（ｆ）に示すように、ＰＳＧ膜等の層間
絶縁膜３６を堆積し、フォトエッチングによりコンタク
トホールの窓あけを行う。

そして、第２図（ｇ）に示すように、この上層にアルミ
ニウム配線層を３７．３８．３９を形戊する。

このようにして第１図（ａ）乃至第１［　（ｅ）に要部
図を示した入力保護ダイオードを有するインバータ回路
が形成される。

ここで、入力保護回路を構威している第１および第２の
ダイオード４０．４１では、縦型にｐｎ接合が形成され
ており、その接合面積は絶縁膜に形成された孔ｈの大き
さで決定される。このため従来の薄膜の膜厚分しか得ら
れなかった接合面積を格段に増大することができ、電流
密度の上昇を抑制することができる。

また、保護ダイオードの一端がシリコン基板中に形成さ
れているため、発熱部はシリコン基板とシリコン薄膜と
の界面になるため、放熱性が大幅に向上し、サージなど
による破壊に対する耐性が大幅に向上する。

さらには、シリコン薄膜とシリコン基板とが直接接触し
ている部分があるため、過電圧サージが印加されたとき
の絶縁膜の破壊の防止をはかることができる次に、・本発明の第２の実施例について説明する。

この出力ＭＯＳ｝ランジスタは第４図（ａ）に断面図、
第４図（ｂ）に平面図、第４図（Ｃ）に等価回路図を示
すように、ｎ型シリコン基板３１の表面の一部にｐプウ
ェル領域３２が形成され、さらにこの上層に、酸化シリ
コン膜３３を介して形成されたシリコン薄膜中にＮチャ
ンネルＭＯＳＦＥＴおよびｐ◆型シリコン領域５４が形
成されている。

このＮチャンネルＭＯＳＦＥＴ６１はｎ◆シリコン層か
らなるソース・ドレイン領域５１．５３と、ｐ型シリコ
ン領域からなるチャネル領域５２と、ゲート絶縁膜５５
およびゲート電極５６とから構成され、このドレイン領
域５３は酸化シリコン膜３３に形成された孔を介してシ
リコン基板内に形成されたｐ型ウェル領域３２との間で
ｐｎ接合を形成しソース◆ドレイン間ダイオード６１を
構成している。

さらにソース領域５１はＧＮＤ配線５８に接続され、ド
レイン領域５３は層間絶縁膜５７に形成された接続孔を
介して出力配線５９に接続されている。またｐ型ウェル
領域３２はこの上に形成されたｐ◆シリコン領域５４を
介してＧＮＤ配線５６に接続されている。

このように、この出力ＭＯＳ｝ランジスタは等価回路と
しては第６図に示した出力ＭＯＳ｝ランジスタと全く同
様であるが、基板上の酸化シリコン膜３３に孔が形成さ
れており、この孔領域で、基板とシリコン薄膜との界面
にｐｎ接合が形成されている点で異なるものである。

ここで、ソース●ドレイン間ダイオード６１のアノード
がシリコン基板内に形成されているため、発熱部はシリ
コン基板とシリコン薄膜との界面になるため、放熱性が
大幅に向上し、サージなどによる破壊に対する耐性が大
幅に向上する。

また、ｐｎ接合が縦型に形成されており、その接合面積
は絶縁膜に形成された孔ｈの大きさで決定される。この
ため従来の薄膜の膜厚分しか得られなかった接合面積を
格段に増大することができ、電流密度の上昇を抑制する
ことができる。

さらには、シリコン薄膜とシリコン基板とが直接接触し
ている部分があるため、過電圧サージが印加されたとき
の絶縁膜の破壊の防止をはかることができるなお、以上の実施例では、ｎ型シリコン基板およびその
表面に形成したｐ型ウエル領域を用いたが、ｐ型シリコ
ン基板およびその表面に形成したｎ型ウエル領域を用い
た場合にも適用可能であることはいうまでもない。

〔発明の効果〕

以上説明してきたように、本発明の半導体集積回路によ
れば、ＳＯＩ構造の半導体集積回路において、入力保護
ダイオードあるいは出力トランジスタのソース◆ドレイ
ン間に形成されるダイオードのアノードあるいはカソー
ドのうちの一方を絶縁膜に形成された接続孔を介してシ
リコン基板内に形成するようにしているため、サージな
どが印加された場合の破壊耐性を大幅に向上すると共に
、絶縁膜破壊を防止し、信頼性の高い半導体装置を形戒
することが可能となる。

【図面の簡単な説明】

第１図（ａ）乃至第１図（Ｃ）は本発明の第１の実施例
のインバータ回路の要部（保護ダイオード）を示す断面
図、平面図およびその等価回路図、．第２図（ａ）乃至
第２図（ｇ）は本発明の第１の実施例のインバータ回路
の製造工程図、第３図（ａ）乃至第３図（ｃ）は同製造
工程の要部を詳細に説明するための図、第４図は本発明
の第２の実施例のＭＯＳトランジスタ回路を示す図、第
５図は従来例の保護ダイオードを示す図、′！Ｊ６図は
従来例のＭＯＳトランジスタ回路を示す図である。１・・・シリコン基板、２・・・酸化シリコン膜、３・
・・フィールド酸化膜、４・・・ｎ型シリコン領域、５
・・・ｐ型シリコン領域、６・・・層間絶縁膜、７・・
・ＧＮＤ配線、８・・・入力配線、９・・・電源配線、
１０・・・第１の入力保護ダイオード、１１・・・第２
の入力保護ダイオード、１２・・・入力パッド、１１１
・・・人力保護回路、１１２・・・ＮＭＯＳ｝ランジス
タ、１１３・・・ＰＭＯＳ｝ランジスタ、３１・・・ｎ
型シリコン基板、３２・・・ｐ型ウェル、３３・・・酸
化シリコン膜、３４・・・ｐ型シリコン領域、３５・・
・ｎ型シリコン領域、３７・−Ｇ　Ｎ　Ｄ配線、３８・
・・入力配線、３９・・・電源配線、４０・・・第１の
ダイオード、４１・・・第２のダイオード、４２・・・
ゲート電極、４３・・・フィールド酸化膜、４４・・・
ゲート絶縁膜、５１・・・ソース領域、５２・・・チャ
ネル領域、５３・・・ドｋイン領域、５４・・・ｐ◆シ
リコン領域、５５・・・ゲート絶縁膜、５６・・・ゲー
ト電極、５７・・・層間絶縁膜、５　８・・・ＧＮＤ配線、５９・・・出力配線。

Claims

【特許請求の範囲】

シリコン基板表面に絶縁膜を介して形成されたシリコン
薄膜中に素子領域を形成してなるＳＯＩ構造の半導体装
置において、前記素子領域が、前記絶縁膜の一部に形成
された孔を介してシリコン基板表面に直接接触し、シリ
コン基板との界面でｐｎ接合を形成してなることを特徴
とする半導体集積回路。