JPH0289358A - 相補型ｍｉｓ集積回路 - Google Patents
相補型ｍｉｓ集積回路Info
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- JPH0289358A JPH0289358A JP63242760A JP24276088A JPH0289358A JP H0289358 A JPH0289358 A JP H0289358A JP 63242760 A JP63242760 A JP 63242760A JP 24276088 A JP24276088 A JP 24276088A JP H0289358 A JPH0289358 A JP H0289358A
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- Japan
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- well
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- oxide film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型ＭＩＳ集積回路に関し、特にＣＭＯ３ｆ
＆積回路に関する。
＆積回路に関する。
Ｐ型半導体にＮウェルを形成した場合の従来例を第４図
に示す。図中４はＰ−型半導体基板、５は基板中に設け
られなＮウェルで、この領域にＰ＋拡散層１−１．１−
２及び上部に設けられたポリシリコンからなるゲート電
極３−２でｐＭＯＳ）−ランジスタを設ける。２−３は
Ｎ＋拡散層で、Ｎウェル５にウェル電位を与えるもので
ある。２−１．２−２は半導体基板５に直接設けられた
Ｎ＋拡散層でｎＭＯＳトランジスタのソース・ドレイン
領域である。１−３はＰ＋拡散層であり、Ｐ−型半導体
基板４に基板電位を与えるものである。
に示す。図中４はＰ−型半導体基板、５は基板中に設け
られなＮウェルで、この領域にＰ＋拡散層１−１．１−
２及び上部に設けられたポリシリコンからなるゲート電
極３−２でｐＭＯＳ）−ランジスタを設ける。２−３は
Ｎ＋拡散層で、Ｎウェル５にウェル電位を与えるもので
ある。２−１．２−２は半導体基板５に直接設けられた
Ｎ＋拡散層でｎＭＯＳトランジスタのソース・ドレイン
領域である。１−３はＰ＋拡散層であり、Ｐ−型半導体
基板４に基板電位を与えるものである。
第４図に示される従来のＣＭＯ３集猜回路では、Ｐ“拡
散層１−１．１−２、Ｎウェル５Ｐ−型半導体基板４で
形成される寄生のパーティカルトランジスタＱ２及び、
Ｎ＋拡散層２−２、Ｐ−型半導体基板４、Ｎウェル５に
よる寄生のラテラルトランジスタＱ１が形成されている
。そして、上述の寄生バイポーラトランジスタに対しで
ある量のトリガー電流が流入するとＱ２とＱｌの間に正
帰還が生じ、Ｎウェル５の側面または底面を通してＮ＋
拡散層２−３とＰ＋拡散層１−３間に電流が流れラッチ
アップを起す。
散層１−１．１−２、Ｎウェル５Ｐ−型半導体基板４で
形成される寄生のパーティカルトランジスタＱ２及び、
Ｎ＋拡散層２−２、Ｐ−型半導体基板４、Ｎウェル５に
よる寄生のラテラルトランジスタＱ１が形成されている
。そして、上述の寄生バイポーラトランジスタに対しで
ある量のトリガー電流が流入するとＱ２とＱｌの間に正
帰還が生じ、Ｎウェル５の側面または底面を通してＮ＋
拡散層２−３とＰ＋拡散層１−３間に電流が流れラッチ
アップを起す。
ラッチアップを起こす原因の１つとして、基板電位を与
えるＰ＋拡散層１−３とＰ−型半導体基板４間の寄生抵
抗Ｒが存在すると、基板電位が十分に抑えられず、Ｎ＋
拡散Ｎ２−２からＰ−型半導体基板へ、トリガーにより
電子が流入されやすくなり、ラテラルトランジスタＱ１
を動作させることがあげられる。そして、Ｑｌの動作に
より、Ｎウェルに電子が注入され、ウェル電位が降下さ
れることにより、パーティカルトランジスタＱ２を動作
させＱｌと０２間に正帰還を生じさせる。
えるＰ＋拡散層１−３とＰ−型半導体基板４間の寄生抵
抗Ｒが存在すると、基板電位が十分に抑えられず、Ｎ＋
拡散Ｎ２−２からＰ−型半導体基板へ、トリガーにより
電子が流入されやすくなり、ラテラルトランジスタＱ１
を動作させることがあげられる。そして、Ｑｌの動作に
より、Ｎウェルに電子が注入され、ウェル電位が降下さ
れることにより、パーティカルトランジスタＱ２を動作
させＱｌと０２間に正帰還を生じさせる。
このように従来のＣＭＯ８集積回路は、ラッチアップ耐
量が低いという欠点がある。
量が低いという欠点がある。
本発明の相補型ＭＩＳ集積回路は、第１導電型半導体基
板に設けられた第２導電型ウェルを備えてなる相補型Ｍ
ＩＳ集積回路において、前記第２導電型ウェルはその側
面及び底面がそれぞれ絶縁層及び高濃度第１導電型半導
体層で絶縁されているというものである。
板に設けられた第２導電型ウェルを備えてなる相補型Ｍ
ＩＳ集積回路において、前記第２導電型ウェルはその側
面及び底面がそれぞれ絶縁層及び高濃度第１導電型半導
体層で絶縁されているというものである。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の主要部を示す半導体チ
ップの断面図である。
ップの断面図である。
この実施例は、Ｐ−型半導体基板４に設けられたＮウェ
ル５を備えてなるＣＭＯ３集積回路において、Ｎウェル
５はその側面及び底面がそれぞれ酸化シリコンで充填さ
れた分離溝６（絶縁層）及びＰ＋型半導体層７で絶縁さ
れているというものである。
ル５を備えてなるＣＭＯ３集積回路において、Ｎウェル
５はその側面及び底面がそれぞれ酸化シリコンで充填さ
れた分離溝６（絶縁層）及びＰ＋型半導体層７で絶縁さ
れているというものである。
次に、この実施例の製造方法について説明する。
第２図（ａ）〜（ｃ）は第１の実施例の製造方法を説明
するための工程順に配置した半導体チップの断面図であ
る。
するための工程順に配置した半導体チップの断面図であ
る。
まず、第２図（ａ＞に示すように、シリコンからなるＰ
−型半導体基板４を、ウェル領域を形成するなめ、表面
から約５μｍの深さまで選択的にエツチングする。そし
てこの領域にボロンなどのＰ型イオンの打込みを行ない
イオン注入層７°を形成する。注入量１０１３ｃｍ−２
ぐらいである。次に第２図（ｂ）に示すように、前述の
エツチングした部分に選択的にＮ−型半導体層をエピタ
キシャル成長させてＮウェル５を形成し、素子分離用の
フィールド絶縁膜８を形成する。そして、Ｎウェル５と
Ｐ−型半導体基板４との境界部分に溝を形成し、ゲート
酸化膜９を形成するため基板表面を熱酸化する。このと
き溝側面も熱酸化膜で覆われるが溝を熱酸化膜で充填し
きれない場合は、ＣＶＤ法で酸化シリコン膜を選択成長
させて分離溝６を形成する。次に、第１図に示すように
、多結晶シリコン膜を全面形成させた後パターニングし
てゲート電極３−１．３−２を形成する。更にその直下
のゲート酸化膜もエツチングすることにより、基板面を
露出させ、フィールド絶縁膜８及びゲート電１３−１．
３−２をマスクにして、Ａｓイオンとボロンイオンをそ
れぞれ選択的に打込むことによりＮ＋拡散層２−１〜２
−３とＰ＋拡散層１−１〜１−３を形成する。
−型半導体基板４を、ウェル領域を形成するなめ、表面
から約５μｍの深さまで選択的にエツチングする。そし
てこの領域にボロンなどのＰ型イオンの打込みを行ない
イオン注入層７°を形成する。注入量１０１３ｃｍ−２
ぐらいである。次に第２図（ｂ）に示すように、前述の
エツチングした部分に選択的にＮ−型半導体層をエピタ
キシャル成長させてＮウェル５を形成し、素子分離用の
フィールド絶縁膜８を形成する。そして、Ｎウェル５と
Ｐ−型半導体基板４との境界部分に溝を形成し、ゲート
酸化膜９を形成するため基板表面を熱酸化する。このと
き溝側面も熱酸化膜で覆われるが溝を熱酸化膜で充填し
きれない場合は、ＣＶＤ法で酸化シリコン膜を選択成長
させて分離溝６を形成する。次に、第１図に示すように
、多結晶シリコン膜を全面形成させた後パターニングし
てゲート電極３−１．３−２を形成する。更にその直下
のゲート酸化膜もエツチングすることにより、基板面を
露出させ、フィールド絶縁膜８及びゲート電１３−１．
３−２をマスクにして、Ａｓイオンとボロンイオンをそ
れぞれ選択的に打込むことによりＮ＋拡散層２−１〜２
−３とＰ＋拡散層１−１〜１−３を形成する。
Ｎウェル５の側面は酸化シリコンで充填された分離溝６
で十分に絶縁され、又底部にはＰ“型半導体層７があり
寄生ＮＰＮトランジスタ（Ｑｌ）の増幅率αが小さくな
るので、ラッチアップ耐量が改善される。
で十分に絶縁され、又底部にはＰ“型半導体層７があり
寄生ＮＰＮトランジスタ（Ｑｌ）の増幅率αが小さくな
るので、ラッチアップ耐量が改善される。
第３図は本発明の第２の実施例の主要部を主す半導体、
チップの断面図である。
チップの断面図である。
Ｐ＋型半導体層７の上部にＮウェル５及びＰ型半導体層
１０が形成され、Ｎウェル５にｐＭＯＳトランジスタ、
Ｐ型半導体層１０にｎＭＯ３）ランジスタが形成されて
いる。この実施例はＮウェル５だけでなくＰ型半導体層
１０もまたＰ−型半導体基板４の上にＰ＋型半導体層７
の形成後、エピタキシャル成長により形成される。本実
施例ではＰ＋型半導体層が基板全面に形成されているな
め基板の低抵抗化が一層大きくなり、ラッチアップによ
り強くなる利点がある。
１０が形成され、Ｎウェル５にｐＭＯＳトランジスタ、
Ｐ型半導体層１０にｎＭＯ３）ランジスタが形成されて
いる。この実施例はＮウェル５だけでなくＰ型半導体層
１０もまたＰ−型半導体基板４の上にＰ＋型半導体層７
の形成後、エピタキシャル成長により形成される。本実
施例ではＰ＋型半導体層が基板全面に形成されているな
め基板の低抵抗化が一層大きくなり、ラッチアップによ
り強くなる利点がある。
以上の説明において、導電型を逆にしてもそのまま成立
つ。又、ＭＯＳトランジスタに限らず、ＭＮＯＳ等のＭ
ＩＳトランジスタを用いてもよいことは改めて詳細に説
明するまでもないことである。
つ。又、ＭＯＳトランジスタに限らず、ＭＮＯＳ等のＭ
ＩＳトランジスタを用いてもよいことは改めて詳細に説
明するまでもないことである。
以上説明したように、本発明は、ウェルの側面には絶縁
層、ウェルの底面には基板と同電型の高濃度低抵抗層が
設けられているため寄生サイリスタ回路に正帰還が発生
することを妨げ相補型ＭＩＳ集積回路のラッチアップ耐
量が改善される効果がある。
層、ウェルの底面には基板と同電型の高濃度低抵抗層が
設けられているため寄生サイリスタ回路に正帰還が発生
することを妨げ相補型ＭＩＳ集積回路のラッチアップ耐
量が改善される効果がある。
Ｎ＋拡散層、３−１．３−２・・・ゲート電極、４・・
・Ｐ−型半導体基板、５・・・Ｎウェル、６・・・分離
溝、７・・・Ｐ１型型半体層、８・・・フィールド絶縁
膜、９・・・ゲート酸化膜、１０・・・Ｐ型半導体層。
・Ｐ−型半導体基板、５・・・Ｎウェル、６・・・分離
溝、７・・・Ｐ１型型半体層、８・・・フィールド絶縁
膜、９・・・ゲート酸化膜、１０・・・Ｐ型半導体層。
Claims (1)
- 第１導電型半導体基板に設けられた第２導電型ウェル
を備えてなる相補型ＭＩＳ集積回路において、前記第２
導電型ウェルはその側面及び底面がそれぞれ絶縁層及び
高濃度第１導電型半導体層で絶縁されていることを特徴
とする相補型ＭＩＳ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242760A JP2508218B2 (ja) | 1988-09-27 | 1988-09-27 | 相補型ｍｉｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242760A JP2508218B2 (ja) | 1988-09-27 | 1988-09-27 | 相補型ｍｉｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0289358A true JPH0289358A (ja) | 1990-03-29 |
| JP2508218B2 JP2508218B2 (ja) | 1996-06-19 |
Family
ID=17093863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63242760A Expired - Lifetime JP2508218B2 (ja) | 1988-09-27 | 1988-09-27 | 相補型ｍｉｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508218B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002035606A1 (fr) * | 2000-10-23 | 2002-05-02 | Sharp Kabushiki Kaisha | Dispositif a semi-conducteurs et procede de production dudit dispositif |
| JP2015076453A (ja) * | 2013-10-07 | 2015-04-20 | キヤノン株式会社 | 固体撮像装置、その製造方法及び撮像システム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5378183A (en) * | 1976-12-22 | 1978-07-11 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS6024055A (ja) * | 1983-07-20 | 1985-02-06 | Toshiba Corp | 相補型半導体装置の製造方法 |
| JPS61242064A (ja) * | 1985-04-19 | 1986-10-28 | Toshiba Corp | 相補型半導体装置の製造方法 |
-
1988
- 1988-09-27 JP JP63242760A patent/JP2508218B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5378183A (en) * | 1976-12-22 | 1978-07-11 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS6024055A (ja) * | 1983-07-20 | 1985-02-06 | Toshiba Corp | 相補型半導体装置の製造方法 |
| JPS61242064A (ja) * | 1985-04-19 | 1986-10-28 | Toshiba Corp | 相補型半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002035606A1 (fr) * | 2000-10-23 | 2002-05-02 | Sharp Kabushiki Kaisha | Dispositif a semi-conducteurs et procede de production dudit dispositif |
| US6876055B2 (en) | 2000-10-23 | 2005-04-05 | Sharp Kabushiki Kaisha | Semiconductor device and its production method |
| JP2015076453A (ja) * | 2013-10-07 | 2015-04-20 | キヤノン株式会社 | 固体撮像装置、その製造方法及び撮像システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2508218B2 (ja) | 1996-06-19 |
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