JPS61501736A - Ｖｌｓｉ用ラッチ・アップ抵抗性ｃｍｏｓ構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＶＬＳＩ用ラッチ・アップ抵抗性０ＭＯ８構造１１匹１１ １、１１匹１１ 開示された発明は、相補形金属酸化物半導体（０ＭＯ８）集積回路構造に関し、 特にラッチ・アップ抵抗性ＣＭＯ８集積回路に向けられている。

２、１Ｌ１１へ１１ モノリシックＣＭＯ８集積回路は、良く知られており、それらは共通のシリコン 基板中に形成された複数のＮチャネル及びＰチャネル金属酸化物半導体（ＭＯＳ ）トランジスタを含んでいる。ＣＭＯＳチクノロシイの主要な利点は、低電力消 費、高雑音免疫、大印加電圧許容度、対称的スイッチング特性、及び回路設計の 容易さを含む。そのような利点にもかかわらず、ＣＭＯＳチクノロシイは、ＣＭ ＯＳプロセス・テクノＯシイが複雑且つ高価なものである故に、超大規模集積回 路（ＶＬＳＩ）設計のためには、最近まで一般に使用されなかった。しかしなが ら、デバイス（例えばトランジスタ）サイズの継続的な減少及びＶＬＳＩ時代の 到来と共に、ＣＭＯＳチクノロシイは、ＶＬＳＩ設計のために重要な選択となっ てきており、デバイス密度が増されるほど、熱発生がより重要なファクタとなる 故に、ＣＭＯＳチクノロシイの最も重要な利点は、あるいは低い電力消費量であ る。ＣＭＯＳチクノロシイの他の利点は、回路設計の容易さである。

ＣＭＯ８集積回路中のバッキング密度が増されるほど、ラッチ・アップとして知 られる周知現象は、より発生しそうである。隣接するＮチャネル及びＰチャネル ・デバイスによって形成された一対の寄生バイポーラ・トランジスタがｌ１Ｉａ ｌｌ不可能に導通する時、ラッチ・アップが発生する。実際には、シリコンＩＩ ＩＩｌ］整流器（ＳＣＲ）が上記寄生トランジスタによって形成され、例えば、 それは過度の入力電圧によってトリガされることができる。

ラッチ・アップの現象は、ｒｃＭＯｓラッチ・アップのより深い理解」、シイ・ ジエイ・ヒユー、Ｉヨ五ｊ−パニＬ≦ｌ（ｆ）−ｍ良１．ボリュームＥＤ−３１ ．ナンバ１．１９８４年１月、ページ６２−６７、及び「バルクＣＭＯ３の寄生 ｐ−ｎ−ｐ−ｎ経路のためのラッチアップ・モデル」、アール・シー・ファング 及びジエイ・エル・モル、　”ｔ＜４：）１匹ＬＬＬＬ１１．ボリュームＥＤ− ３１，ナンバ１゜１９８４年１月、ページ１１３−１２０の論文中に分析されて いる。

ラッチ・、アップの発生を防止するためのこのテクニックは、それぞれのデバイ スの回りに多量にドープされたエリアであるガード・リングの使用を含む。しか しながら、ガード・リングは貴重なチップ・エリアを取ってしまい、それによっ てバッキング密度を減じてしまう。

他のラッチ・アップ防止構造は、１９７９年１１月にステイーブンソンに対して 発行され、ヒユーズ・エアクラフト・カンパニーに譲渡された米国特許第４．１ ７２，７６７号に示されている。上記ステイーブンソンの構造は、相補トランジ スタ間の付加的な領域を利用するもので、上記付加的な領域は、基板物質の形と 反対の形のものである。特に、上記付加的な領域は、表面近くの多量にドープさ れたチャネル・ポーションと、該多量にドープされたチャネル・ポーションから 下方に伸びる少しドープされたチャネル・ポーションとを含む。しかしながら、 上記付加的なドープされた領域が、付加の複雑な製造プロセスを伴うということ は明らかである。

ラッチ・アップ防止のための現在提唱されたテクニックは、トランジスタ・デバ イスを物理的に絶縁するための、深いけれども狭い溝の使用である。幅が１乃至 １．５ｐに維持されるのに対して、５乃至７ｐの深さが、必要とされると思われ る。このテクニックは、ｒｃＭＯ８のための問題」、アール・デエイ・デーｔｊ 、ＩＥＥＥスペクトル（１９８３年１０月）。

ボリューム２０．ナンバ１０．ページ２６−３２の論文に開示されている。しか しながら、深い狭い溝絶縁は、明らかにまだ克服されていないプロセス障害を与 える。狭い溝絶縁が達成される能力があることができる程度に、容認できない構 造上の不安定さが存在すると思われる。そのうえ、深い狭い溝絶縁が、デバイス 側壁漏洩を引起こし、利用デザインの融通性を制限する。さらに、深い溝絶縁が ラッチ・アップの確率を減じるとはいえ、それを排除はしない。深い狭い溝絶縁 は、商業的に実用的であるとは示されていない。

先に参照されたデービスの論文は、逆のウェルをもまた論じており、ピークのウ ェル・ドーパント集中は、ラッチ・アップを抑制することを助けるための他の提 唱された構造のように、基板表面より下である。しかしながら、上記論文は、上 記ピーク集中に関して十分に小さい表面ドーパント集中がまだ達せられていない 故に、逆のラッチ・アップ抑制が、実際問題として達せられていないということ を指摘している。

発明の要点 よって、ＶＬＳＩ用ラッチ・アップ抵抗性０ＭＯ３構造を提供することが、本発 明の目的である。

高いデバイス・バッキング密度を達成するＶＬＳ　Ｉ用ラッチ・アップ抵抗性０ ＭＯ３構造を提供することもまた、本発明の目的である。

本発明の他の目的は、融通のきくレイアウト・デザイン及び融通のきく応用デザ インを提供するラッチ・アップ抵抗性０ＭＯ８構造を提供することである。

本発明のなお別の目的は、能率良く製造されるラッチ・アップ抵抗性０ＭＯ８構 造を提供することである。

本発明のさらなる目的は、デバイスの物理的且つ電気的な絶縁を提供するラッチ ・アップ抵抗性０ＭＯ８構造を提供することである。

本発明のさらに別の目的は、増されたソース−ドレイン降伏電圧を有するＶＬＳ Ｉ用のラッチ・アップ抵抗性０ＭＯ８構造を提供することである。

本発明の他の目的は、寄生バイポーラ・トランジスタの利得の積がラッチが生じ ないような１以下であるＶＬＳＩ用のラッチ・アップ抵抗性０ＭＯ３構造を提供 することである。

本発明のなお別の目的は、高い放射線線層にさらされた後、動作し、且つ高い放 射線環境で動作する時、ラッチ・アップに対して抵抗性である０ＭＯ３構造を提 供す旙ことである。

本発明の前述の及び他の目的は、個々のトランジスタ・デバイスを分離するため の２譚以下の深さを有する浅い溝構造と、基板表面より十分に下のそのピーク・ ドーピング密度をそれぞれ有する、それぞれのデバイスのためのウェル構造とを 含むＣＭ　Ｏ’Ｓ構造で達成される。それぞれのウェル構造は、上記溝構造の真 下に伸びる。上記溝構造の底は、浅い多量にドープされた電界領域を含む。

た野 本発明の効果及び特徴は、図面と共に読まれた時、以下の詳細な説明から当業者 によって容易に理解されるだろう。

第１図は、本発明の０ＭＯ８構造の部分断面図である。

第２図は、開示された０ＭＯ３構造の一部の平面図である。

第３図は、第１図及び第２図に示された０ＭＯ８構造の寄生トランジスタの等価 回路図である。

免１１１１ 以下の説明及び図面のそれぞれの図に於いて、同様の部分は、同様の参照番号で 確認される。

今、第１図を参照すると、そこに示されているのは、少しドープされたＮ形物質 である共通基板１１を含む集積回路の２つのトランジスタ区画１０の断面図であ る。Ｎチャネル及びＰチャネル・トランジスタ・デバイスが、上記共通基板１１ 上に形成され、上記２つのトランジスタ区画１０は、Ｎチャネル・トランジスタ １３とＰチャネル・トランジスタ１５を含む。上記集積回路のトランジスタのそ れぞれの間は、溝１７によって示されたような、溝である。

第２図を参照すると、そこに示されているのは、他のＮチャネル・トランジスタ １３ａ及び他のＰチャネル・トランジスタ１５ａと沿ったＮチャネル・トランジ スタ１３及びＰチャネル・トランジスタ１５である。第２図は、個々のトランジ スタ・デバイス間の溝を概略的に描いている。

例として、上記トランジスタ１３及び１５のような反対の形のデバイス間の溝１ ７は、約、９譚の深さと、約４ＩＩＩＩＬの幅であることができる。第２図に示 されたトランジスタ１３と１３８のような同形のデバイス間の溝１７は、約、９ −の深さと、約２乃至４ｇの幅であることができる。上記溝１７Ｇよ、電界酸化 物１９で部分的に満たされている。

上記Ｎチャネル・トランジスタ１３は、上記基板１１中に形成されたＰウェル２ １中に形成される。上記Ｐウェル２１は、ピーク不純物集中が上記基板表面でよ りか、上記表面より十分に下である、逆の不純物集中プロフィールを有してし） る。例えば、上記ピーク集中が上記基板表面から下に約１ｕＩＲであることがで きる。上記Ｐウェル２１は、隣接する溝１７の真下に伸び、且つ上記溝１７の真 下の上記基板１１内へさらに下方に伸びる。上記溝領域の真下の上記ピークの不 純物集中は、例えば、上記溝領域の基板表面の下に約１７＃Ｉ！でもまたあるだ ろう。

上記Ｎチャネル・トランジスタ１３は、Ｎ形ソース領域２３及びＮ形ドレイン領 ［２５を含む。上記ソース領域２３及びドレイン領域２５は比較的浅く、且つ上 記逆の不純物集中プロフィールの結果として、上記Ｐウェル２１のピーク不純物 集中から分離されている。例として、上記ソース及びドレイン領域は、約１／４ −の深さであることができる。多結晶シリコン（ポリシリコン）ゲート２７が、 上記ソース領域２３とドレイン領域２５の間の上記Ｐウェル部の上に配置され、 ゲート酸化物層２９によって絶縁されている。上記ゲート酸化物層２９は、上記 溝１７中の上記電界酸化物１９内に没入され、「鳥嘴」１９ａが形成される。

多量にドープされたＰ影領域３１は、典型的にグランドに接続される（接続は図 示されない）上記Ｐウェル２１のためのコンタクトを提供するため、上記Ｐウェ ル２１中に形成される。上記Ｐ影領域３１は通例、上記ソース領域２３と隣接す る。実際には、上記ソース領域２３及び上記Ｐ影領域３１は、両方の領域にまた がる金属コンタクトによってショートされる。

図示されない適当なコンタクト開口が、上記ソース領域２３、上記ドレイン領［ ２５，及び上記Ｐウェル・コンタクト領域３１のために、上記ゲート酸化物層２ ９中に提供される。

上記Ｐチャネル・トランジスタ１５は、上記基板１１中に形成されたＮウェル３ ３中に形成される。上記Ｎウェル３３は、ピークの不純物集中が基板表面でより か、上記表面より十分に下である、逆の不純物集中を有している。上記Ｎウェル ３３は、隣接する溝１７の真下に伸び、且つ上記溝１７の真下の上記基板１１内 へさらに下方に伸びている。例として、上記ピークの不純物集中は、上記基板１ １の上面に関して約１−である。

上記Ｐチャネル・トランジスタ１５は、Ｐ形ドレイン領域３５とＰ形ソース領域 ３７を含む。上記ドレイン領域３５及びソース領域３７は、上記逆の不純物集中 プロフィールの結果として、上記Ｎウェル３３のピークの不純物集中から十分に 分離されている。例として、上記ソース及びドレイン領域は、約１／４ｔＲの深 さを有している。ポリシリコン・ゲート３９が、上記ドレイン領域３５とソース 領域３７の間の上記Ｎウェル部上に配置されており、且つゲート酸化物層４１に よって絶縁されている。上記ゲート酸化物層４１は、上記溝１７中の上記電界酸 化物１９内に没入され、「鳥嘴」１９ａが形成される。

多量にドープされたＮ影領域４３は、一般的に印加電圧に接続される（接続は図 示されない）上記Ｎウェル３３のためのコンタクトを提供するため、上記Ｎウェ ル３３中に形成される。上記Ｎ影領域４３は通例、上記ソース領域３７と隣接す る。実際には、上記ソース領域３７及び上記Ｎ影領域４３は、両方の領域にまた がる金属コンタクトによってショートされる。

図示されない適当なコンタクト開口が、上記ドレイン領域３５、上記ソース領域 ３７．及び上記Ｎウェル・コンタクト領域４３のために、上記ゲート酸化物Ｂ４ １中に提供される。

多量にドープされたＰ形電界領域４５が上記Ｐウェル２１を取囲み、多聞にドー プされたＮ形電界領域４７が上記Ｎウェル３３を取囲む。上記Ｐウェル２１のた めのコンタクトを提供する上記多色にドープされたＰ影領域３１は、上記電界領 域４５に隣接し且つ非常に接近している。上記Ｎウェル３３のためのコンタクト を提供する上記多量にドープされたＮ形領ｗｔ４３は、上記電界領域４７に隣接 し且つ非常に接近している。上記電界領域４５及び４７は、電界反転を提供する 傾向にあり且つラッチ・アップを妨げることを手伝う傾向がある、非常に導電性 の層である。

上記電界領域４５及び４７は反対の形のものであり、上記トランジスタ１３と１ ５のような、反対の形のデバイスを分離する上記溝１７中でお互いに隣接する。

第２図に示されたトランジスタ１３と１３８のような、同形のデバイスを分離す る上記溝１７に於いて、一方の形の電界領域は、上記溝の両側の間に伸びるだろ う。特に、上記トランジスタ１３と１３８の間に、多量にドープされたＰ形電界 領域が提供される。

上記２つのトランジスタ１０（第１及び２図）中の種々のＮ形及びＰ影領域、及 び（上記された）印加電圧及びグランドに対する典型的な接続は、不所望のバイ ポーラ・トランジスタ伝導を促進するよう調整する。そのようなバイポーラ・ト ランジスタ伝導は、開示された０ＭＯ８構造のラッチ・アップ抑制効果に関して 提唱もまたされるだろう第３図に示された等価回路２０によって示されている。

上記等価回路２０は、ＶＤＤとして確認される上記印加電圧とＰＮＰトランジス タＱ１のベースとの間に接続された抵抗器Ｒ１を含む。抵抗器Ｒ２は、ＮＰＮト ランジスタＱ１のベースとグランド間に接続されている。上記ＰＮＰトランジス タＱ１のエミッタは、上記印加電圧■ＤＤに結合され、上記ＰＮＰトランジスタ Ｑ１のコレクタは、ＮＰＮトランジスタＱ２のベースに接続されている。上記Ｎ ＰＮトランジスタＱ２のコレクタは、上記抵抗器Ｒ１の一端と上記ＰＮＰトラン ジスタＱ１のベースによって形成されたノードに結合されている。上記ＮＰＮト ランジスタＱ２のエミッタは、グランドに接続されている。

上記等価回路２０に於いて、上記抵抗器Ｒ１は、上記Ｎウェル３３と上記基板１ １の抵抗を表わす。上記抵抗器Ｒ２は、上記Ｐウェル２１の抵抗を表わす。上記 Ｐチャネル・トランジスタ１５のソース領域３７は上記ＰＮＰトランジスタＱ１ のエミッタを形成し、上記Ｎウェル３３と上記基板１１はＱｌのベースを形成し 、そして上記Ｐウェル２１はＱｌのコレクタを形成する。上記Ｎチャネル・トラ ンジスタ１３のソース領域２３は上記ＮＰＮトランジスタＱ２のエミッタを形成 し、上記Ｐウェル２１はＱ２のベースを形成し、そして上記Ｎウェル３３と上記 基板１１はＱ２のコレクタを形成する。

ラッチ・アップを生ずるためには、上記トランジスタＱ１及びＱ２のベース−エ ミッタ接合が順バイアスされねばならず、上記トランジスタＱ１及びＱ２の電流 利得の積が１以上であらねばならない。

開示された０ＭＯ３構造に於いては、Ｒ１及びＲ２のための実際の抵抗値は、上 記電界領域４５及び４７によって減ぜられる。さらに、上記トランジスタＱ１及 びＱ２の電流利得は、（１）上記Ｎ及びＰウェルの逆の不純物プロフィールが、 阻止電界を引起こすドーピング不純物集中勾配を与え、且つ（２）上記Ｎ及びＰ ウェル構造が、上記溝１７の真下に及び下方に伸びる故に、十分に減ぜられる。

上記不純物集中勾配のため組込まれた電界は、それらがいずれかの接合を順バイ アスすることができる前に、いずれかの少数キャリアの収集を増す。

前述された構造は、少しドープされたＮ形の２０Ωαのシリコン基板、即ちウェ ーハ中に製造される。約３００人の薄さを有する熱酸化物層が、約１５００人の 薄さを有する窒化シリコン層の堆積によってフォローされる上記シリコン基板上 に成長される。次にホトレジストが塗布され、アクティブ・エリアを保護するた めのホトレジスト・マスクを定義するための適当なマスクと共に露光される。ブ レーナ・プラズマ・エツチングが、上記アクティブ・エリア間の窒化物層のそれ ぞれに（即ち、溝が形成されるだろう基板領域上のそれぞれの窒化物層に）利用 される。次に上記ウェーハは、上記アクティブ・エリア間の保護されなかった酸 化物層を溶解するため、ＩＩ衝剤で処理された弗化水素（１−ＩＦ）酸に浸され る。

この点で、上記アクティブ・エリアは上記フォトレジスト・マスクによって保護 され、上記アクティブ・エリア間の基板領域は保護されない。上記溝は、ブレー ナ・プラズマ・マシンを使用するプラズマ・エツチングによって、そのような保 護されない領域中に形成される。上記溝は、上記アクティブ・エリア中の基板の 上面に関して約６０００大の深さにエツチングされる。

上記Ｐウェルを形成するために、上記Ｐチャネル・デバイス・エリア及び連合し たウェル及び電界領域（即ち、上記第１及び２図に示された上記Ｎウェル領域３ ３及び上記電界領域４７）を覆い且つ保護するためのホトレジスト・マスクを提 供するために、フォトレジストが塗布され、露光され且つ現像される。５０００ Å以上の投射されたイオン注入レンジ（Ｒｐ　）を有する高エネルギー硼素は、 約１０１３／Ｃｉの線量のため注入される。上記高エネルギー硼素は、上記シリ コン基板の上面に関して約２．０−の深さに伸びる上記Ｐウェルを形成するため 、上記酸化物及び窒化物層に突入する。上記Ｐウェル領域はまた、上記Ｐウェル ２１に関して第１図に示されたような、上記溝領域の下のより深くに形成される 。

上記ウェーハは、約１５ＫｅＶで且つ約１０”　／ＣＩｉの線［乙硼素を十分に 注入される。この注入は、上記酸化物及び窒化物層によって保護されるが、しか し上記Ｐ形電界領域４５に関して第１図に示されたような、高い導電性のＰ形電 界領域を形成する、上記アクティブ領域に突入しない。

次に、約１ｐｔの薄さを有するアルミニウム層が蒸着される。

上記ホトレジスト層は次に取除かれ、上記Ｐウェル領域の上のマスクとして、上 記アルミニウム層を残す。上記Ｎウェル領域は次に、上記Ｐウェル領域のための プロセスと同様の方法で処理される。特に、上記溝の真下に伸びる上記Ｎウェル を形成するために、燐が高エネルギーで注入される。上記高い伝導性のＮ形電界 領域は、上記酸化物及び窒化物層によって保護される上記アクティブ・エリアに 突入しない低エネルギー燐の注入によって形成される。上記燐電界注入の線量は 、上記Ｎ形電界領域と上記Ｐ影領域の間の所望のツェナー降伏電圧を得るように 調整されることができる。

先に述べられたプロセスは、Ｐウェル領域と、上記Ｎチャネル・デバイスのため の上記高い導電性のＰ形電界領域を形成するためのたった一つのＰウェル・マス クを利用する。たった一つのＮウェル・マスクは、上記Ｎウェル領域と、上記Ｐ チャネル・デバイスのための上記高い導電性Ｎ形電界領域を形成するために利用 される。上記取除きテクニックは、たった一つのホトレジスト処置で成し遂げら れる（Ｎチャネル・デバイスのための）それぞれのＰウェル及び（Ｐチャネル・ デバイスのための）それぞれのＮウェル・マスク間の自己整合を提供する。その ような自己整合は、高いデバイス密度及び高収率を提供すると思われる。

上記ウェル及び電界領域が形成された後、上記アルミニウム・マスク層が取除か れ、電界酸化物が低い温度の蒸気中で成長される。上記電界酸化物は、上記溝領 域中に約６００゜人の薄さを提供するように成長される。

先の製造プロセスで、上記電界領域４５及び４７は、自己整合の方法で上記アク ティブ領域から分離され、上記溝１７及び上記鳥嘴１９ａによって上記ソース及 びドレインから十分に分離される。よって、上記電界領域４５及び４７は、ドレ イン領域及びそれぞれのウェルによって形成されたダイオードの低いアバランチ 降伏電圧のリスクを生ずることなしに、多量にドープされることができる。その ような多量のドーピングと関連する高い導電性は、ラッチ・アップのため必要な 正帰還動作を減少させ、また上記電界領域の放射線硬度を増加させる。

次に、上記ゲート・コンタクト、ソース及びドレイン注入。

及び適当なコンタクトを提供するために、普通のプロセスが利用される。

先に述べられた集積回路構造及びプロセスに於いて、上記逆の不純物集中プロフ ィールが上記基板１１の表面でＯになることが必要ではないということに注意さ れたい。上記逆の不純物プロフィールは、ラッチ・アップを妨げるため上記集積 回路の他の態様と協力する。特に、上記逆の不純物集中プロフィールは、少数キ ャリアの再結合を増す傾向にある集中勾配を与える。上記溝の真下に伸びる上記 ウェルは、より多数の多数タイプのキャリアを提供し、従って増加された再結合 を提供する。上記溝及び上記Ｎ及びＰウェルによって置かれた伝導のためのより 長い経路もまた、増加された再結合のために提供される。従って、少数キャリア 電流が上記寄生バイポーラ・トランジスタのベース領域中に大部分収集される故 に、上記寄生バイポーラ・トランジスタのβが十分に減じられ、それによってラ ッチ・アップを妨げる。

開示された構造は、さらに有利な特徴を有する。それぞれのＰ及びＮウェルの逆 の不純物集中プロフィールが上記溝１７の真下に伸び、それによって、上記多量 にドープされた電界領域４５及び４７によって収集されるため、上記基板１１と 電界酸化物１９の間のインターフェースの方へいずれかの浮遊少数キャリアをス イープする傾向にある組込み電界を提供する。また、上記電界領域４５及び４７ に対するそれぞれのウェル・コンタクトを提供する上記ドープされた領域３１及 び４３の近接は、上記ドープされた領域３１と電界領域４５の間、及びドープさ れた領［４３と電界領域４７の間の低抵抗経路のためそれぞれ許す。従って、上 記低抵抗経路の重要性は、以前に引用された）７ングとモルの論文に関して最も 良く理解される。その論文の著者は、固定コンタクトとして提供された上記ドー プされた領域が上記ウェル境界線に近くに置かれた時、注入されたベース電流の 大部分が接合を順バイアスすることに寄与しないだろうし、それによってラッチ ・アップを受けるため必要とされる多数のより大きな保持回路に帰着すると結論 を下した。開示された発明に於いて、固定コンタクトのため提供された上記ドー プされた領域３１及び４３は、非常に低い抵抗の経路によって上記電界領１ｉｉ ！４５及び４７に結合されている。それによって、上記ドープされた領域３１及 び３５は、上記電界領域４５及び４７が上記ウェルの境界にある故に、それらが 上記ウェルの境界に置かれたかのような、同様の効果を提供する。従って、開示 された電界領域及びウェル領域は、ラッチ・アップを妨げる傾向がある。

開示された集積回路はラッチ・アップ抵抗性であり、よってより小さなトランジ スタ・デバイスのため、及び高い収率を持続するとはいえ、より密集したデバイ ス・バッキングのため許す。スケールのそのような縮小は、ＣＭＯＳデバイスが 本質的に電界デバイスの表面である故に、より早いスピードに帰着する。

開示された集積回路構造のさらなる利益は、（１）深いウェル不純物集中のピー クがソース／ドレイン突抜は現象を増し、（′２Ｊ上記ソース及びドレイン領域 が上記各ｊにドープされた電界領域から十分に分離されている故に、増されたソ ース−ドレイン降伏電圧である。

開示された集積回路を理解する他の方法は、個々のメサ中に形成されるような個 々のデバイスを考究することである。

そのようなメサは、個々のトランジスタ・デバイスの間にある程度の絶縁を提供 する。絶縁は、上記ウェル構造、上記ウェルの逆のプロフィール、及び上記多量 にドープされた電界領域によってさらに成し遂げられる。

以上のものは、本発明の好ましい実施例の説明であり、それらに対する変更修正 は、以下の請求の範囲によって定義されるような本発明の範囲及び精神から逸脱 することなしに、当業者によって容易に行なわれることができる。

＋１１−＋ｎａｓａ＋　ＡｌｔｌｌｌＪ１１６１１　Ｎ＠ＰＣＴ／　、ＳＢ　５ ７００３４゜ＡＮＮＥＸ　Ｔｏ　’ｕ２　ＩＮＴＥＲＮＡＴＩＯＮＡＬ　５ＥＡ ＲＣＨＲＥＰＯＲＴＯＮ

Claims (15)

【特許請求の範囲】
1. １．共通半導体基板と、 前記共通基板中に形成された第１の伝導性形の、第２の伝導性形のキャリアの再 結合を増すための手段と、前記共通基板中に形成された前記第２の伝導性形の、 前記第１の伝導性形のキャリアの再結合を増すための手段と、 第１の伝導性形の前記手段中に形成された第１の金属酸化物半導体（ＭＯＳ）デ バイスと、前記第２の伝導性形の前記手段中に形成された第２のＭＯＳデバイス と、及び、 前記第２のＭＯＳデバイスから前記第１のＭＯＳデバイスを絶縁するための手段 と、 を具備する、相補形金属酸化物半導体（ＣＭＯＳ）構造。
2. ２．第１の伝導性形の前記手段は逆の不純物集中ブロフィールを含み、第２の伝 導性形の前記手段は逆の不純物集中プロフィールを含む、請求の範囲第１項に記 載のＣＭＯＳ構造。
3. ３．第１の伝導性形の前記手段はＰウェルを含み、第２の伝導性形の前記手段は Ｎウェルを含む、請求の範囲第２項に記載のＣＭＯＳ構造。
4. ４．前記絶縁するための手段は、前記第１と第２のＭＯＳデバイスの間の前記共 通基板中の溝と、前記溝内の電界酸化物とを含む、請求の範囲第３項に記載のＣ ＭＯＳ構造。
5. ５．前記Ｐウェルは前記溝の真下に伸び、且つ前記Ｎウェルは前記溝の真下に伸 びる、請求の範囲第４項に記載のＣＭＯＳ構造。
6. ６．前記電界領域の真下の前記共通基板中に形成された多量にドーブされた電界 領域をさらに含む、請求の範囲第５項に記載のＣＭＯＳ構造。
7. ７．共通半導体基板と、 前記基板中に形成された第１の伝導性形の、前記共通基板の上面の下にそのピー クの不純物集中を有する、第１のウェルと、 前記第１のウェルに隣接して前記共通基板中に形成された訂記第２の伝導性形の 、前記共通基板の上面の下にそのピークの不純物集中を有する、第２のウェルと 、 前記第１のウェル中に形成され、前記第１のウェルのピークの不純物集中から分 離されたソース及びドレイン領域を有する、第１の金属酸化物半導体（ＭＯＳ） デバイスと、 前記第２のウェル中に形成され、前記第２のウェルのピークの不純物集中から分 離されたソース及びドレイン領域を有する、第２のＭＯＳデバイスと、及び、前 記第２のＭＯＳデバイスから前記第１のＭＯＳデバイスを絶縁するための手段と 、 を具備する、集積回路構造。
8. ８．前記第１のウェルは逆の不純物集中ブロフィールを含み、前記第２のウェル は逆の不純物集中ブロフィールを含む、請求の範囲第７項に記載の集積回路構造 。
9. ９．前記絶縁するための手段は、前記第１と第２のＭＯＳデバイスの間の前記共 通基板中に形成された溝と、前記溝内の電界酸化物とを含む、請求の範囲第８項 に記載の集積回路構造。
10. １０．前記第１のウェルは前記溝の真下に伸び、前記第２のウェルは前記溝の真 下に伸びる、請求の範囲第９項に記載の集積回路構造。
11. １１．前記電界領域の真下の前記共通基板中に形成された多量にドーブされた電 界領域をさらに含む、請求の範囲第１０項に記載の集積回路構造。
12. １２．共通半導体基板と、 前記基板中に形成され、ソース及びドレイン領域を有する第１の金属酸化物半導 体（ＭＯＳ）デバイスを有する、第１のメサと、 前記第１のメサ中に形成された第１の伝導性形の、前記第１のＭＯＳデバイスの 前記ソース及びドレインから分離された不純物集中のピークを有する、第１のウ ェルと、 前記第１のメサに隣接して前記基板中に形成され、ソース及びドレイン領域を有 する第２のＭＯＳデバイスを有する、第２のメサと、 前記第２のメサ中に形成された第２の伝導性形の、前記第２のＭＯＳデバイスの 前記ソース及びドレインから分離された不純物集中のピークを有する、第２のウ ェルと、及び、 前記第１及び第２のメサ間に配置された絶縁酸化物と、 を具備する、集積回路構造。
13. １３．前記第１のウェルは逆の不純物集中プロフィールを有するＰウェルを含み 、前記第２のウェルは逆の不純物集中ブロフィールを有するＮウェルを含む、請 求の範囲第１２項に記載の集積回路構造。
14. １４．前記Ｐウェル及びＮウェルは、前記絶縁酸化物の真下に伸びる、請求の範 囲第１３項に記載の集積回路構造。
15. １５．前記絶縁酸化物の真下の前記共通基板中に形成された多量にドーブされた 電界領域をさらに含む、請求の範囲第１４項に記載の集積回路構造。