JPH073811B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH073811B2 JPH073811B2 JP60076567A JP7656785A JPH073811B2 JP H073811 B2 JPH073811 B2 JP H073811B2 JP 60076567 A JP60076567 A JP 60076567A JP 7656785 A JP7656785 A JP 7656785A JP H073811 B2 JPH073811 B2 JP H073811B2
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- 239000004065 semiconductor Substances 0.000 title claims description 26
- 239000000758 substrate Substances 0.000 claims description 34
- 239000012535 impurity Substances 0.000 claims description 18
- 230000002441 reversible effect Effects 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 16
- 239000000969 carrier Substances 0.000 description 12
- 238000000034 method Methods 0.000 description 8
- 238000002955 isolation Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000005260 alpha ray Effects 0.000 description 3
- 230000002829 reductive effect Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000003449 preventive effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Description
【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置に関し、特にＮ型MOSトランジスタ
をメモリセルとして構成した半導体記憶装置に有効な技
術に関するものである。
をメモリセルとして構成した半導体記憶装置に有効な技
術に関するものである。
半導体記憶装置（メモリ装置）の一つとしてNMOS型トラ
ンジスタをメモリセルに使用するスタティック・ランダ
ム・アクセス・メモリ（SRAM）が知られている。この技
術は、NMOS型いわゆるＮチャネルMOSトランジスタ（以
下、NMOSトランジスタとも称す。）の高集積化が可能な
点および高速動作が可能な点でSRAMの大容量化・高速化
に適している。しかし、近年のメモリ装置の大容量化に
より、メモリセルの微細化が進められ、メモリセル内で
情報を保持するキャパシタの容量も小さくなり、メモリ
装置はα線や宇宙線による情報破壊、いわゆるソフトエ
ラーに弱くなってきている。
ンジスタをメモリセルに使用するスタティック・ランダ
ム・アクセス・メモリ（SRAM）が知られている。この技
術は、NMOS型いわゆるＮチャネルMOSトランジスタ（以
下、NMOSトランジスタとも称す。）の高集積化が可能な
点および高速動作が可能な点でSRAMの大容量化・高速化
に適している。しかし、近年のメモリ装置の大容量化に
より、メモリセルの微細化が進められ、メモリセル内で
情報を保持するキャパシタの容量も小さくなり、メモリ
装置はα線や宇宙線による情報破壊、いわゆるソフトエ
ラーに弱くなってきている。
このため、特開昭58−7860号公報には、MOSトランジス
タを構成する一の導電型ウエルの下側に他の導電型の埋
込層を形成することにより、基板からMOSトランジスタ
へのキャリアの移動を阻止してソフトエラーの防止を図
る試みがなされているが、この構成では埋込層の上側に
接してウエルが形成されておりかつこのウエルは通常不
純物濃度が低いために、MOSトランジスタのソース・ド
レイン領域と埋込層との間でパンチスルーが生じ、MOS
トランジスタの特性上有効ではない。
タを構成する一の導電型ウエルの下側に他の導電型の埋
込層を形成することにより、基板からMOSトランジスタ
へのキャリアの移動を阻止してソフトエラーの防止を図
る試みがなされているが、この構成では埋込層の上側に
接してウエルが形成されておりかつこのウエルは通常不
純物濃度が低いために、MOSトランジスタのソース・ド
レイン領域と埋込層との間でパンチスルーが生じ、MOS
トランジスタの特性上有効ではない。
一方、本出願人らは、１枚の半導体基板上にバイポーラ
型トランジスタとMOS型トランジスタを一体的に形成し
たBi−MOS型半導体装置、特にMOS型トランジスタをCMOS
（相補型MOS）構造としたBi−CMOS型半導体装置の実用
化を進めている。
型トランジスタとMOS型トランジスタを一体的に形成し
たBi−MOS型半導体装置、特にMOS型トランジスタをCMOS
（相補型MOS）構造としたBi−CMOS型半導体装置の実用
化を進めている。
この本出願人らの開発したBi−CMOS技術のデバイス構造
の特徴は、Ｐ型半導体基板上にＮ型エピタキシャル層を
有し、バイポーラ型トランジスタとNMOS型トランジスタ
の形成領域にＮ型ウエルとＮ型埋込層を有し、かつ、PM
OS型トランジスタの形成領域下にはＰ型ウエル層とＰ型
埋込層を有したダブルウエル，ダブル埋込型となってい
ることである。このような構成とすることにより、各素
子の特性を向上させるとともに寄生効果をも防止してい
る。すなわち、バイポーラ型トランジスタでは、コレク
タ領域に寄生するコレクタシリーズ抵抗rcsを低下させ
トランジスタの高速動作を可能にする。一方、MOS形成
領域においては、CMOS特有のラッチアップ現象をN,P両
埋込層を設けることで、この部分の抵抗値を下げ寄生PN
P,NPNトランジスタの増幅率hfeを低下させ、寄生サイリ
スタの発生を防止する。さらにバイポーラ型トランジス
タとMOS型トランジスタのアイソレーションは、Ｐ型ウ
エル層とＰ型埋込層を使用しているため、特別のアイソ
レーション工程も必要としない。製造工程も特徴的でＰ
型埋込層とＮ型埋込層を一つのマスクを使用したセルフ
アラインで形成し、かつ、このマスクをＰ型ウエル層と
Ｎ型ウエル層の形成時にも使用し、マスク枚数を低減し
ている。具体的には下記の工程を経る。Ｐ型半導体基板
上に薄い表面酸化膜とシリコンナイトライド膜を形成し
マスクを用いて、シリコンナイトライド膜のPMOS型トラ
ンジスタ，アイソレーション各領域部分を除去する。次
にこのシリコンナイトライド膜をマスクとしてＮ型不純
物を基板内に導入してＮ型埋込層を形成する。そしてさ
らにこの膜をマスクに該領域上に比較的厚い酸化膜を形
成する。次に残存しているシリコンナイトライド膜を除
去し、前記厚い酸化膜をマスクにＰ型不純物を導入して
Ｐ型埋込層を形成する。エピタキシャル層形成後のＮ型
ウエル,P型ウエルの形成も同様に行なうことができる。
の特徴は、Ｐ型半導体基板上にＮ型エピタキシャル層を
有し、バイポーラ型トランジスタとNMOS型トランジスタ
の形成領域にＮ型ウエルとＮ型埋込層を有し、かつ、PM
OS型トランジスタの形成領域下にはＰ型ウエル層とＰ型
埋込層を有したダブルウエル，ダブル埋込型となってい
ることである。このような構成とすることにより、各素
子の特性を向上させるとともに寄生効果をも防止してい
る。すなわち、バイポーラ型トランジスタでは、コレク
タ領域に寄生するコレクタシリーズ抵抗rcsを低下させ
トランジスタの高速動作を可能にする。一方、MOS形成
領域においては、CMOS特有のラッチアップ現象をN,P両
埋込層を設けることで、この部分の抵抗値を下げ寄生PN
P,NPNトランジスタの増幅率hfeを低下させ、寄生サイリ
スタの発生を防止する。さらにバイポーラ型トランジス
タとMOS型トランジスタのアイソレーションは、Ｐ型ウ
エル層とＰ型埋込層を使用しているため、特別のアイソ
レーション工程も必要としない。製造工程も特徴的でＰ
型埋込層とＮ型埋込層を一つのマスクを使用したセルフ
アラインで形成し、かつ、このマスクをＰ型ウエル層と
Ｎ型ウエル層の形成時にも使用し、マスク枚数を低減し
ている。具体的には下記の工程を経る。Ｐ型半導体基板
上に薄い表面酸化膜とシリコンナイトライド膜を形成し
マスクを用いて、シリコンナイトライド膜のPMOS型トラ
ンジスタ，アイソレーション各領域部分を除去する。次
にこのシリコンナイトライド膜をマスクとしてＮ型不純
物を基板内に導入してＮ型埋込層を形成する。そしてさ
らにこの膜をマスクに該領域上に比較的厚い酸化膜を形
成する。次に残存しているシリコンナイトライド膜を除
去し、前記厚い酸化膜をマスクにＰ型不純物を導入して
Ｐ型埋込層を形成する。エピタキシャル層形成後のＮ型
ウエル,P型ウエルの形成も同様に行なうことができる。
そこで、本出願人らは、このBi−CMOS技術を用い、メモ
リセルをNMOS型トランジスタで構成するSRAMについて、
その耐α線強度について検討した。
リセルをNMOS型トランジスタで構成するSRAMについて、
その耐α線強度について検討した。
その結果メモリセルのＮ型MOSトランジスタは低不純物
濃度基板（５×1014／cm3に設けたＰ型埋込層上に形成
したＰ型ウエル内に形成しているが、このＰ型埋込層の
不純物濃度を所定値以上に増大することができないた
め、α線による情報破壊、いわゆるソフトエラーを有効
に防止することができないことがわかった。即ち、Ｐ型
埋込層の不純物濃度（現行〜５×1016／cm3）を増大す
ると、エピタキシャル層成長時における埋込層不純物の
オートドーピング、いわゆるわき上がりが大きくなり、
有効なエピタキシャル層の厚さ、換言すれば埋込層上に
形成するＰ型ウエルの深さが低減されることになる。そ
して、このようにウエル深さが低減されると、ここに形
成したNMOSトランジスタの接合容量が増大して動作の高
速化が損なわれ、あるいはしきい値電圧のバラツキが大
きくなる。特にしきい値電圧の安定化のためには有効エ
ピタキシャル層の厚さは1.5μｍ以上は必要である。
濃度基板（５×1014／cm3に設けたＰ型埋込層上に形成
したＰ型ウエル内に形成しているが、このＰ型埋込層の
不純物濃度を所定値以上に増大することができないた
め、α線による情報破壊、いわゆるソフトエラーを有効
に防止することができないことがわかった。即ち、Ｐ型
埋込層の不純物濃度（現行〜５×1016／cm3）を増大す
ると、エピタキシャル層成長時における埋込層不純物の
オートドーピング、いわゆるわき上がりが大きくなり、
有効なエピタキシャル層の厚さ、換言すれば埋込層上に
形成するＰ型ウエルの深さが低減されることになる。そ
して、このようにウエル深さが低減されると、ここに形
成したNMOSトランジスタの接合容量が増大して動作の高
速化が損なわれ、あるいはしきい値電圧のバラツキが大
きくなる。特にしきい値電圧の安定化のためには有効エ
ピタキシャル層の厚さは1.5μｍ以上は必要である。
このように、Ｐ型埋込層の不純物濃度が抑制されること
により、シリコン基板に作用するα線によって生成され
たキャリアが埋込層，ウエルを通してＮ型MOSトランジ
スタのソース・ドレイン領域に到達し、記憶情報を消去
する等のソフトエラーが生じることになる。また、この
ようなキャリアは２〜４μｍの厚さに形成されたＰ型ウ
エル内でも発生することがある。
により、シリコン基板に作用するα線によって生成され
たキャリアが埋込層，ウエルを通してＮ型MOSトランジ
スタのソース・ドレイン領域に到達し、記憶情報を消去
する等のソフトエラーが生じることになる。また、この
ようなキャリアは２〜４μｍの厚さに形成されたＰ型ウ
エル内でも発生することがある。
このため、特開昭58−7860号公報には、MOSトランジス
タを構成する一の導電型ウエルの下側に他の導電型の埋
込層を形成することにより、基板からMOSトランジスタ
へのキャリアの移動を阻止してソフトエラーの防止を図
る試みがなされているが、この構成では埋込層の上側に
接してウエルが形成されておりかつこのウエルは通常不
純物濃度が低いために、MOSトランジスタのソース・ド
レイン領域と埋込層との間でパンチスルーが生じ、MOS
トランジスタの特性上およびソフトエラー対策上有効で
はない。
タを構成する一の導電型ウエルの下側に他の導電型の埋
込層を形成することにより、基板からMOSトランジスタ
へのキャリアの移動を阻止してソフトエラーの防止を図
る試みがなされているが、この構成では埋込層の上側に
接してウエルが形成されておりかつこのウエルは通常不
純物濃度が低いために、MOSトランジスタのソース・ド
レイン領域と埋込層との間でパンチスルーが生じ、MOS
トランジスタの特性上およびソフトエラー対策上有効で
はない。
本発明の目的は特にＮ型MOSトランジスタにおけるソフ
トエラーを有効に防止し得ると共に、Ｎ型MOSトランジ
スタにおけるしきい値電圧の安定化等の特性の向上を図
ることのできる半導体装置を提供することにある。
トエラーを有効に防止し得ると共に、Ｎ型MOSトランジ
スタにおけるしきい値電圧の安定化等の特性の向上を図
ることのできる半導体装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、MOSトランジスタを形成するウエルおよびそ
の下側に設けた同一導電型埋込層の下側に、これよりも
不純物濃度の低い逆導電型の埋込層を形成することによ
り、逆導電型埋込層のバリア作用によって基板からMOS
トランジスタへのキャリアの移動を阻止してソフトエラ
ーの防止を図る一方で、この逆導電型埋込層とMOSトラ
ンジスタとの間の高い濃度の埋込層の存在によって両者
間でのパンチスルーを防止してMOSトランジスタの特性
の向上を図ることができる。
の下側に設けた同一導電型埋込層の下側に、これよりも
不純物濃度の低い逆導電型の埋込層を形成することによ
り、逆導電型埋込層のバリア作用によって基板からMOS
トランジスタへのキャリアの移動を阻止してソフトエラ
ーの防止を図る一方で、この逆導電型埋込層とMOSトラ
ンジスタとの間の高い濃度の埋込層の存在によって両者
間でのパンチスルーを防止してMOSトランジスタの特性
の向上を図ることができる。
〔実施例１〕 第１図は本発明をBi−CMOS（バイポーラ・相補型MOS混
合）型半導体装置、特にSRAMに適用した実施例である。
Ｐ型シリコン基板１内に比較的に不純物濃度の高いＮ型
埋込層２を形成してその上にＮ型ウエル３を形成し、こ
こにバイポーラトランジスタQBやＰ型MOSトランジスタQ
Pを構成している。また、前記Ｎ型埋込層２やＮ型ウエ
ル３のアイソレーションとして比較的に不純物濃度の高
いＰ型埋込層４を形成しかつその上にＰ型ウエル５を形
成し、メモリセルを構成するＮ型MOSトランジスタQNを
このＰ型ウエル５内に形成している。
合）型半導体装置、特にSRAMに適用した実施例である。
Ｐ型シリコン基板１内に比較的に不純物濃度の高いＮ型
埋込層２を形成してその上にＮ型ウエル３を形成し、こ
こにバイポーラトランジスタQBやＰ型MOSトランジスタQ
Pを構成している。また、前記Ｎ型埋込層２やＮ型ウエ
ル３のアイソレーションとして比較的に不純物濃度の高
いＰ型埋込層４を形成しかつその上にＰ型ウエル５を形
成し、メモリセルを構成するＮ型MOSトランジスタQNを
このＰ型ウエル５内に形成している。
前記バイポーラトランジスタQBはＮ型コレクタ層６、Ｐ
型ベース層７およびＮ型エミッタ層８からなり、またＰ
型MOSトランジスタQPはゲート９やＰ型ソース・ドレイ
ン領域10とを有している。さらに、Ｎ型MOSトランジス
タQNはゲート11やＮ型ソース・ドレイン領域12を有して
いる。そして、このＮ型MOSトランジスタQNをその内部
に構成している前記Ｐ型ウエル５とＰ型埋込層４の下側
には、これとは逆導電型のＮ型埋込層13を形成してい
る。このＮ型埋込層13は、第２図にその縦方向の不純物
濃度分布を示すように、前記Ｐ型埋込層４よりも幾分低
い濃度に構成しており、そして、このＮ型埋込層13の一
部には基板１の表面に到るＮ型コンタクト層14を形成
し、このＮ型コンタクト層14を通してＮ型埋込層13に逆
バイアス電圧（5V）を印加している。
型ベース層７およびＮ型エミッタ層８からなり、またＰ
型MOSトランジスタQPはゲート９やＰ型ソース・ドレイ
ン領域10とを有している。さらに、Ｎ型MOSトランジス
タQNはゲート11やＮ型ソース・ドレイン領域12を有して
いる。そして、このＮ型MOSトランジスタQNをその内部
に構成している前記Ｐ型ウエル５とＰ型埋込層４の下側
には、これとは逆導電型のＮ型埋込層13を形成してい
る。このＮ型埋込層13は、第２図にその縦方向の不純物
濃度分布を示すように、前記Ｐ型埋込層４よりも幾分低
い濃度に構成しており、そして、このＮ型埋込層13の一
部には基板１の表面に到るＮ型コンタクト層14を形成
し、このＮ型コンタクト層14を通してＮ型埋込層13に逆
バイアス電圧（5V）を印加している。
なお、逆導電型のＮ型埋込層13はＰ型埋込層４の全領域
下にわたって形成する必要はなく、少なくともメモリセ
ルとしてのＮ型MOSトランジスタQN下側に形成すればよ
い。
下にわたって形成する必要はなく、少なくともメモリセ
ルとしてのＮ型MOSトランジスタQN下側に形成すればよ
い。
図中、16はエピタキシャル層、17はゲートSiO2膜、15は
素子間分離用のシリコン酸化膜であり、上層の絶縁膜や
配線膜の図示は省略している。
素子間分離用のシリコン酸化膜であり、上層の絶縁膜や
配線膜の図示は省略している。
以上の構成によれば、α線の作用によってシリコン基板
１内にエレクトロンやホール等のキャリアが発生して
も、Ｐ型埋込層４やこの下に設けた逆導電型のＮ型埋込
層13の作用によってエレクトロンやホールはＰ型ウエル
５ないしＮ型MOSトランジスタQNへ向っての移動が阻止
され、メモリセルとしてのＮ型MOSトランジスタQNにお
ける記憶情報の消去等のいわゆるソフトエラーを防止す
ることができる。特にＮ型埋込層13によるキャリアの阻
止作用は、Ｎ型埋込層13を逆バイアスに維持しているこ
とから大なる効果を得ることができるが、逆バイアスを
印加せずにＮ型埋込層13をフローティング（0V）状態と
しても十分な効果を得ることができる。実験によれば、
Ｎ型埋込層13を有しない場合に比較して耐α線強度を３
桁以上、また通常のCMOS半導体装置に比べて１桁以上向
上することができた。
１内にエレクトロンやホール等のキャリアが発生して
も、Ｐ型埋込層４やこの下に設けた逆導電型のＮ型埋込
層13の作用によってエレクトロンやホールはＰ型ウエル
５ないしＮ型MOSトランジスタQNへ向っての移動が阻止
され、メモリセルとしてのＮ型MOSトランジスタQNにお
ける記憶情報の消去等のいわゆるソフトエラーを防止す
ることができる。特にＮ型埋込層13によるキャリアの阻
止作用は、Ｎ型埋込層13を逆バイアスに維持しているこ
とから大なる効果を得ることができるが、逆バイアスを
印加せずにＮ型埋込層13をフローティング（0V）状態と
しても十分な効果を得ることができる。実験によれば、
Ｎ型埋込層13を有しない場合に比較して耐α線強度を３
桁以上、また通常のCMOS半導体装置に比べて１桁以上向
上することができた。
一方、前記Ｎ型埋込層13はＰ型埋込層４よりも低濃度に
保っていることから、Ｎ型埋込層13とＮ型MOSトランジ
スタ（Ｎ型ソース・ドレイン領域12）QN間でのパンチス
ルーの発生を抑止することができ、Ｎ型MOSトランジス
タQNの信頼性（記憶保持性）を助長する。
保っていることから、Ｎ型埋込層13とＮ型MOSトランジ
スタ（Ｎ型ソース・ドレイン領域12）QN間でのパンチス
ルーの発生を抑止することができ、Ｎ型MOSトランジス
タQNの信頼性（記憶保持性）を助長する。
また、このようにＮ型MOSトランジスタQNを形成するＰ
型ウエル５下にＰ型埋込層４を有する構成では、従来の
CMOS半導体装置、特に前述の特開昭58−7860号公報に記
載のような半導体装置に比較してＰ型ウエルを浅く形成
でき、これによりＰ型ウエル５内において生じるキャリ
アを低減してソフトエラー防止効果をさらに向上するこ
ともできる。
型ウエル５下にＰ型埋込層４を有する構成では、従来の
CMOS半導体装置、特に前述の特開昭58−7860号公報に記
載のような半導体装置に比較してＰ型ウエルを浅く形成
でき、これによりＰ型ウエル５内において生じるキャリ
アを低減してソフトエラー防止効果をさらに向上するこ
ともできる。
次に、前記実施例装置の製造方法を第３図（Ａ）〜
（Ｉ）を用いて説明する。
（Ｉ）を用いて説明する。
先ず、第３図（Ａ）のように、Ｐ型シリコン基板１の表
面にSiO2膜20を形成し、その上にフォトレジスト膜21を
形成してこれをパターニングし、メモリセルとしてのＮ
型MOSトランジスタ形成部位を開口する。そして、りん
（Ｐ）を100KeV,1×1013／cm2でイオン打込みしてイオ
ン打込層22を形成する。そして、これを1200℃で約４時
間の熱処理を施すことにより、同図（Ｂ）のように低濃
度のＮ型埋込層13を約４μｍの深さに形成する。
面にSiO2膜20を形成し、その上にフォトレジスト膜21を
形成してこれをパターニングし、メモリセルとしてのＮ
型MOSトランジスタ形成部位を開口する。そして、りん
（Ｐ）を100KeV,1×1013／cm2でイオン打込みしてイオ
ン打込層22を形成する。そして、これを1200℃で約４時
間の熱処理を施すことにより、同図（Ｂ）のように低濃
度のＮ型埋込層13を約４μｍの深さに形成する。
次いで、Si3N4膜23を形成し、これを同図（Ｃ）のよう
にSiO2膜20と共にフォトリソグラフィ技術によりパター
ニングする。その上に図外のSb2O3膜を堆積しかつこれ
を基板表面に拡散することにより前記Ｎ型埋込層13より
も高濃度のＮ型埋込層２を形成する。このとき、一部の
Ｎ型埋込層2aは前記低濃度のＮ型埋込層13と重なるよう
に形成する。
にSiO2膜20と共にフォトリソグラフィ技術によりパター
ニングする。その上に図外のSb2O3膜を堆積しかつこれ
を基板表面に拡散することにより前記Ｎ型埋込層13より
も高濃度のＮ型埋込層２を形成する。このとき、一部の
Ｎ型埋込層2aは前記低濃度のＮ型埋込層13と重なるよう
に形成する。
しかる上で、同図（Ｄ）のように表面を酸化してＮ型埋
込層２の表面に厚いSiO2膜24を形成し、Si3N4膜23を除
去した後にこのSiO2膜24をマスクとしてボロン（Ｂ）50
KeV,3×1013／cm2でイオン打込みし、イオン打込み層25
を形成する。そして、これを1000℃,15分で熱処理する
ことにより、同図（Ｅ）のように前記Ｎ型埋込層２間に
高濃度のＰ型埋込層４を形成する。このとき、Ｐ型埋込
層４の一部は前記低濃度のＮ型埋込層13上に形成される
ことになる。
込層２の表面に厚いSiO2膜24を形成し、Si3N4膜23を除
去した後にこのSiO2膜24をマスクとしてボロン（Ｂ）50
KeV,3×1013／cm2でイオン打込みし、イオン打込み層25
を形成する。そして、これを1000℃,15分で熱処理する
ことにより、同図（Ｅ）のように前記Ｎ型埋込層２間に
高濃度のＰ型埋込層４を形成する。このとき、Ｐ型埋込
層４の一部は前記低濃度のＮ型埋込層13上に形成される
ことになる。
次に、同図（Ｆ）のように、シリコン基板１上にエピタ
キシャル層16を成長させる。このとき、前記Ｎ型,P型の
各埋込層2,4はオートドーピングによるわき上がりによ
ってその厚さが上方に増大される。そして、同図のよう
に表面にSiO2膜26とSi3N4膜27を形成し、Si3N4膜27をパ
ターニングした上でりん（Ｐ）を125KeV,3×1011／cm2
でイオン打込みしイオン打込み層28を形成する。そし
て、これを熱処理して同図（Ｇ）のようにＮ型ウエル3,
3aを形成すると共に表面に厚いSiO2膜29を形成し、Si3N
4膜27を除去した後にこのSiO2膜29をマスクとしてボロ
ン（Ｂ）を60KeV,8×1011／cm2でイオン打込みしてイオ
ン打込層30を形成する。その後、熱処理することによ
り、同図（Ｈ）のようにＰ型ウエル５を形成する。
キシャル層16を成長させる。このとき、前記Ｎ型,P型の
各埋込層2,4はオートドーピングによるわき上がりによ
ってその厚さが上方に増大される。そして、同図のよう
に表面にSiO2膜26とSi3N4膜27を形成し、Si3N4膜27をパ
ターニングした上でりん（Ｐ）を125KeV,3×1011／cm2
でイオン打込みしイオン打込み層28を形成する。そし
て、これを熱処理して同図（Ｇ）のようにＮ型ウエル3,
3aを形成すると共に表面に厚いSiO2膜29を形成し、Si3N
4膜27を除去した後にこのSiO2膜29をマスクとしてボロ
ン（Ｂ）を60KeV,8×1011／cm2でイオン打込みしてイオ
ン打込層30を形成する。その後、熱処理することによ
り、同図（Ｈ）のようにＰ型ウエル５を形成する。
次に、同図（Ｉ）のように、素子間分離用のSiO2膜15を
LOCOS法等により形成し、ゲートSiO2膜17、ゲート9,11
を通常の方法により形成する。
LOCOS法等により形成し、ゲートSiO2膜17、ゲート9,11
を通常の方法により形成する。
更に、表面にフォトレジスト膜31をパターン形成した上
で、前記Ｎ型ウエル3,3aの一部にりん（Ｐ）を60KeV,5
×1015／cm2でイオン打込みしかつこれを活性化するこ
とにより、Ｎ型ウエル３にはＮ型コレクタ層６を形成
し、Ｎ型ウエル3aにはＮ型埋込層４の一部4aを介して低
濃度Ｎ型埋込層13に接続されるＮ型コンタクト層14を形
成する。
で、前記Ｎ型ウエル3,3aの一部にりん（Ｐ）を60KeV,5
×1015／cm2でイオン打込みしかつこれを活性化するこ
とにより、Ｎ型ウエル３にはＮ型コレクタ層６を形成
し、Ｎ型ウエル3aにはＮ型埋込層４の一部4aを介して低
濃度Ｎ型埋込層13に接続されるＮ型コンタクト層14を形
成する。
以下、Ｐ型ベース層7,P型ソース・ドレイン領域10,N型
ソース・ドレイン領域12,N型エミッタ層８更に図外の絶
縁膜や上層配線を通常の方法によって形成することによ
り、第１図に示したBi−CMOS半導体装置を構成すること
ができる。
ソース・ドレイン領域12,N型エミッタ層８更に図外の絶
縁膜や上層配線を通常の方法によって形成することによ
り、第１図に示したBi−CMOS半導体装置を構成すること
ができる。
本製造方法によれば、最初にメモリセル位置に低濃度の
Ｎ型埋込層13を形成しておけば、これまでのBi−CMOS半
導体装置と全く同一の工程で製造することができる。但
し、高濃度のＮ型埋込層２の形成時およびＮ型コレクタ
層６の形成時には、Ｎ型埋込層2a,N型コンタクト14を形
成するために若干のマスク変更は必要である。しかしな
がら、逆バイアスを印加しない場合にはこれも不要であ
る。
Ｎ型埋込層13を形成しておけば、これまでのBi−CMOS半
導体装置と全く同一の工程で製造することができる。但
し、高濃度のＮ型埋込層２の形成時およびＮ型コレクタ
層６の形成時には、Ｎ型埋込層2a,N型コンタクト14を形
成するために若干のマスク変更は必要である。しかしな
がら、逆バイアスを印加しない場合にはこれも不要であ
る。
上記実施例ではP+型埋込層４の下にN-型埋込層13をりん
を１×1013／cm2導入することにより形成したが、第２
図で点線で示すようにこの不純物濃度より濃いN+型埋込
層をアンチモン（Sb）で形成しても同様な効果が得られ
る。第４図は、NMOSトランジスタ下に上記N-（N+）型埋
込層を有するメモリセル部分の各層におけるコンダクシ
ョン・バンド（Ｃ・Ｂ），フェルミ・エネルギー
（EF），バレンス・バンド（Ｖ・Ｂ）のエネルギー順位
を相対的に示したものである。エネルギー障壁φはN
+（N-）埋込層とP+型埋込層との電位障壁φbi〜1.1Vと
電源電圧φVcc〜5Vの和6.1Vと大きくなり、基板に発生
したキャリアをN+（N-）埋込層で完全にカットし、NMOS
トランジスタで構成されるメモリセル部には入らない。
を１×1013／cm2導入することにより形成したが、第２
図で点線で示すようにこの不純物濃度より濃いN+型埋込
層をアンチモン（Sb）で形成しても同様な効果が得られ
る。第４図は、NMOSトランジスタ下に上記N-（N+）型埋
込層を有するメモリセル部分の各層におけるコンダクシ
ョン・バンド（Ｃ・Ｂ），フェルミ・エネルギー
（EF），バレンス・バンド（Ｖ・Ｂ）のエネルギー順位
を相対的に示したものである。エネルギー障壁φはN
+（N-）埋込層とP+型埋込層との電位障壁φbi〜1.1Vと
電源電圧φVcc〜5Vの和6.1Vと大きくなり、基板に発生
したキャリアをN+（N-）埋込層で完全にカットし、NMOS
トランジスタで構成されるメモリセル部には入らない。
上記ではＰ型基板の場合について説明したが、Ｎ型基板
を使用する時には、導電型をすべて逆にすれば、上記と
同様な効果が得られる。この時にはNMOSトランジスタ下
にはP-型のウエルとP+型埋込層、PMOSトランジスタ下に
はN-型ウエル，N+型埋込層，P+型埋込層が形成される。
各層に印加される電位も逆になり、Ｎ型基板，N-型ウエ
ルには電源電位Vccが、P+型埋込層には接地電位Vssが印
加される。
を使用する時には、導電型をすべて逆にすれば、上記と
同様な効果が得られる。この時にはNMOSトランジスタ下
にはP-型のウエルとP+型埋込層、PMOSトランジスタ下に
はN-型ウエル，N+型埋込層，P+型埋込層が形成される。
各層に印加される電位も逆になり、Ｎ型基板，N-型ウエ
ルには電源電位Vccが、P+型埋込層には接地電位Vssが印
加される。
〔実施例２〕 次に、第５図，第６図，第７図を用いて他の一実施例に
ついて示す。
ついて示す。
第５図（Ｄ），第６図，第７図はＮ型基板21を用いたソ
フトエラーに強いBi−CMOS構造を示す。
フトエラーに強いBi−CMOS構造を示す。
これらの構造の特徴は高電位（Vcc＝5V）の基板41を用
いて、メモリセルを構成するNMOSトランジスタQN下には
接地電位（0V）に接続されたＰ型ウエル５とＰ型埋込層
４又はＰ型層43,44を設け、基板に発生した電子をポテ
ンシャル障壁（φ＝φbi＋φVcc＞5.6V）によりＰ型ウ
エル４内への進入を阻止することにある。さらに注目す
べきは、PMOSトランジスタQP，バイポーラトランジスタ
QBのＮ型埋込層２下にも、Ｐ型層42,43,44が逆バイアス
されているため、これらの素子のソフトエラーにも強い
構成となっていることにある。尚、前記実施例と同一部
分は同一番号を付し、説明は略す。
いて、メモリセルを構成するNMOSトランジスタQN下には
接地電位（0V）に接続されたＰ型ウエル５とＰ型埋込層
４又はＰ型層43,44を設け、基板に発生した電子をポテ
ンシャル障壁（φ＝φbi＋φVcc＞5.6V）によりＰ型ウ
エル４内への進入を阻止することにある。さらに注目す
べきは、PMOSトランジスタQP，バイポーラトランジスタ
QBのＮ型埋込層２下にも、Ｐ型層42,43,44が逆バイアス
されているため、これらの素子のソフトエラーにも強い
構成となっていることにある。尚、前記実施例と同一部
分は同一番号を付し、説明は略す。
以下、第５図（Ｄ）の製造工程の要部を第５図（Ａ）〜
（Ｂ）を用いて説明する。
（Ｂ）を用いて説明する。
先ず、第５図（Ａ）のように、Ｎ型シリコン単結晶基板
41の表面にSiO2膜20を形成し、その上に、選択的にSi3N
4膜23を形成する。この膜の開口部はPMOSトランジスタQ
P，バイポーラトランジスタQB形成領域下にあたる。そ
して、上記Si3N4膜23をイオンインプランテーションの
マスクとして用いて基板41内に導入し、熱拡散してＰ型
層41を形成する。
41の表面にSiO2膜20を形成し、その上に、選択的にSi3N
4膜23を形成する。この膜の開口部はPMOSトランジスタQ
P，バイポーラトランジスタQB形成領域下にあたる。そ
して、上記Si3N4膜23をイオンインプランテーションの
マスクとして用いて基板41内に導入し、熱拡散してＰ型
層41を形成する。
次に、第５図（Ｂ）に示すように、このSi3N4膜23を再
びイオンインプランテーションのマスクとして再度用
い、Ｎ型埋込層４を形成する。
びイオンインプランテーションのマスクとして再度用
い、Ｎ型埋込層４を形成する。
次に、熱酸化を行ない、前記開口部に他より膜厚の厚い
SiO2膜24を成長させた後Si3N4膜23をとりのぞき、前記S
iO2膜24をマスクに用いて第５図（Ｃ）に示すようにＰ
型埋込層５を形成する。
SiO2膜24を成長させた後Si3N4膜23をとりのぞき、前記S
iO2膜24をマスクに用いて第５図（Ｃ）に示すようにＰ
型埋込層５を形成する。
この後は、P-型エピタキシャル層を成長させ、前記実施
例１と同様にＮ型ウエル3,P型ウエル５等を形成してい
く。そして第５図（Ｄ）に示される構成の半導体素子が
形成される。
例１と同様にＮ型ウエル3,P型ウエル５等を形成してい
く。そして第５図（Ｄ）に示される構成の半導体素子が
形成される。
上記Ｐ型層41,N型埋込層４の形成工程は、同一のマスク
で行なっているため、Ｐ型不純物を深く、Ｎ型不純物を
浅く基板41にイオン打込みして、同一の熱処理で拡散さ
せてもよい。この様にすると工程が簡単化される。
で行なっているため、Ｐ型不純物を深く、Ｎ型不純物を
浅く基板41にイオン打込みして、同一の熱処理で拡散さ
せてもよい。この様にすると工程が簡単化される。
第６図に示される構成は、Ｎ型基板41主面全面にＰ型層
42をイオン打込み、デポジションにより一旦形成し、そ
の後、基板41表面にSiO2膜を形成した後、実施例１と同
様にＮ型埋込層2,P型埋込層５等を順次形成して完成す
る。
42をイオン打込み、デポジションにより一旦形成し、そ
の後、基板41表面にSiO2膜を形成した後、実施例１と同
様にＮ型埋込層2,P型埋込層５等を順次形成して完成す
る。
第７図に示される構成は、Ｎ型基板41主面全域に深くＰ
型層44を形成し、その後、Ｎ型埋込層２を形成し、エピ
タキシャル成長させた後、前記実施例１の様にＮ型ウエ
ル3,P型ウエル５等を順次形成していくことに完成す
る。
型層44を形成し、その後、Ｎ型埋込層２を形成し、エピ
タキシャル成長させた後、前記実施例１の様にＮ型ウエ
ル3,P型ウエル５等を順次形成していくことに完成す
る。
このように、第５図（Ｄ），第６図，第７図のBi−CMOS
構成の半導体装置を形成すれば、NMOSトランジスタQN,P
MOSトランジスタQP，バイポーラトランジスタQBはソフ
トエラーに対して強い構造が得られる。
構成の半導体装置を形成すれば、NMOSトランジスタQN,P
MOSトランジスタQP，バイポーラトランジスタQBはソフ
トエラーに対して強い構造が得られる。
（１）メモリセルとしてのＮ型MOSトランジスタを形成
するＰ型ウエル、Ｐ型埋込層の下に逆導電型であるＮ型
の埋込層を形成しているので、従来基板からMOSトラン
ジスタに到達していたキャリアをこのＮ型埋込層によっ
て阻止することができ、これによりソフトエラーの原因
となる耐α線強度を向上することができる。
するＰ型ウエル、Ｐ型埋込層の下に逆導電型であるＮ型
の埋込層を形成しているので、従来基板からMOSトラン
ジスタに到達していたキャリアをこのＮ型埋込層によっ
て阻止することができ、これによりソフトエラーの原因
となる耐α線強度を向上することができる。
（２）Ｐ型埋込層の下側に設けたＮ型埋込層の不純物濃
度をＰ型埋込層よりも低くしているので、Ｎ型埋込層と
Ｎ型MOSトランジスタとの間のパンチスルーの発生を防
止でき、特性の向上に有効である。
度をＰ型埋込層よりも低くしているので、Ｎ型埋込層と
Ｎ型MOSトランジスタとの間のパンチスルーの発生を防
止でき、特性の向上に有効である。
（３）Ｎ型埋込層を基板に対して逆バイアスに電圧印加
することにより、基板に生じたキャリアの阻止作用を更
に向上することができる。
することにより、基板に生じたキャリアの阻止作用を更
に向上することができる。
（４）メモリセルとしてのＮ型MOSトランジスタをＰ型
ウエル,P型埋込層上に形成しているので、通常のウエル
を用いたCMOS構造に対してＰ型ウエルの深さを特性上支
障のない程度に浅くでき、これによりウエル内でのキャ
リアの発生を低減できる。
ウエル,P型埋込層上に形成しているので、通常のウエル
を用いたCMOS構造に対してＰ型ウエルの深さを特性上支
障のない程度に浅くでき、これによりウエル内でのキャ
リアの発生を低減できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
以上の説明では主として本発明によってなされた発明を
その背景となった利用分野であるBi−CMOS構造のＳ−RA
Mに適用した場合について説明したが、それに限定され
るものではなく、Ｄ−RAMやBi−MOS型半導体装置、更に
はCMOS装置等にも適用できる。
その背景となった利用分野であるBi−CMOS構造のＳ−RA
Mに適用した場合について説明したが、それに限定され
るものではなく、Ｄ−RAMやBi−MOS型半導体装置、更に
はCMOS装置等にも適用できる。
第１図は本発明の一実施例装置の断面図、 第２図は不純物濃度分布図、 第３図（Ａ）〜（Ｉ）は製造工程を示す断面図、 第４図は本発明のエネルギー準位図、 第５図（Ａ）〜（Ｄ）は本発明の他の一実施例装置の断
面図、 第６図は本発明のさらに他の一実施例装置の断面図、 第７図は本発明のさらに他の一実施例装置の断面図であ
る。 １…Ｐ型シリコン基板、2,2a…（高濃度）Ｎ型埋込層、
3,3a…Ｎ型ウエル、４…Ｐ型埋込層、５…Ｐ型ウエル、
６…Ｎ型コレクタ層、７…Ｐ型ベース層、８…Ｎ型エミ
ッタ層、９…ゲート、10…Ｐ型ソース・ドレイン領域、
11…ゲート、12…Ｎ型ソース・ドレイン領域、13…（低
濃度）Ｎ型埋込層、14…Ｎ型コンタクト層、15…素子分
離用SiO2、16…エピタキシャル層、QB…バイポーラトラ
ンジスタ、QP…Ｐ型MOSトランジスタ、QN…Ｎ型MOSトラ
ンジスタ（メモリセル）。
面図、 第６図は本発明のさらに他の一実施例装置の断面図、 第７図は本発明のさらに他の一実施例装置の断面図であ
る。 １…Ｐ型シリコン基板、2,2a…（高濃度）Ｎ型埋込層、
3,3a…Ｎ型ウエル、４…Ｐ型埋込層、５…Ｐ型ウエル、
６…Ｎ型コレクタ層、７…Ｐ型ベース層、８…Ｎ型エミ
ッタ層、９…ゲート、10…Ｐ型ソース・ドレイン領域、
11…ゲート、12…Ｎ型ソース・ドレイン領域、13…（低
濃度）Ｎ型埋込層、14…Ｎ型コンタクト層、15…素子分
離用SiO2、16…エピタキシャル層、QB…バイポーラトラ
ンジスタ、QP…Ｐ型MOSトランジスタ、QN…Ｎ型MOSトラ
ンジスタ（メモリセル）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小高 雅則 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 丹場 展雄 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 平石 厚 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 渡辺 篤雄 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 萩上 勝己 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (56)参考文献 特開 昭60−35558（ＪＰ，Ａ)
Claims (4)
- 【請求項１】半導体基板に一の導電型の埋込層と、その
上に同一導電型のウエルが形成され、このウエル内にメ
モリセルが形成されて成る半導体記憶装置であって、前
記埋込層の下側に逆の導電型で、かつこの埋込層よりも
不純物濃度の低い逆導電型埋込層が形成されて成ること
を特徴とする半導体記憶装置。 - 【請求項２】Ｐ型シリコン基板上に一の導電型のＰ型埋
込層とその上にＰ型ウエルが形成され、このＰ型ウエル
内にNMOSトランジスタより成るメモリセルが構成され、
前記Ｐ型埋込層の下側に逆導電型のＮ型埋込層が形成さ
れて成ることを特徴とする特許請求の範囲第１項記載の
半導体記憶装置。 - 【請求項３】逆導電型埋込層に逆バイアス電圧を印加し
てなることを特徴とする特許請求の範囲第１項又は第２
項記載の半導体記憶装置。 - 【請求項４】前記逆導電型埋込層に接し、その逆導電型
埋込層とともに一の導電型の前記ウエルおよび一の導電
型の前記埋込層を取り囲む逆導電型の半導体領域（2a,3
a）が設けられていることを特徴とする特許請求の範囲
第１項乃至第３項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60076567A JPH073811B2 (ja) | 1985-04-12 | 1985-04-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60076567A JPH073811B2 (ja) | 1985-04-12 | 1985-04-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61236154A JPS61236154A (ja) | 1986-10-21 |
| JPH073811B2 true JPH073811B2 (ja) | 1995-01-18 |
Family
ID=13608804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60076567A Expired - Lifetime JPH073811B2 (ja) | 1985-04-12 | 1985-04-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073811B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2889246B2 (ja) * | 1988-04-27 | 1999-05-10 | 株式会社東芝 | 半導体装置 |
| US5093707A (en) * | 1988-04-27 | 1992-03-03 | Kabushiki Kaisha Toshiba | Semiconductor device with bipolar and cmos transistors |
| JP2584500B2 (ja) * | 1988-09-29 | 1997-02-26 | ローム株式会社 | Ｂｉ−ｃｍｏｓ半導体装置 |
| JP2509690B2 (ja) * | 1989-02-20 | 1996-06-26 | 株式会社東芝 | 半導体装置 |
| KR930010118B1 (ko) * | 1991-06-15 | 1993-10-14 | 삼성전자 주식회사 | 반도체 장치의 제조방법 |
| US5541875A (en) * | 1994-07-01 | 1996-07-30 | Advanced Micro Devices, Inc. | High energy buried layer implant to provide a low resistance p-well in a flash EPROM array |
| JP3631464B2 (ja) | 2001-12-27 | 2005-03-23 | 株式会社東芝 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6035558A (ja) * | 1983-08-08 | 1985-02-23 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
-
1985
- 1985-04-12 JP JP60076567A patent/JPH073811B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61236154A (ja) | 1986-10-21 |
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|---|---|---|
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| EXPY | Cancellation because of completion of term |