JP3631464B2 - 半導体装置 - Google Patents

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    • H01L29/93—Variable capacitance diodes, e.g. varactors

Description

【０００１】
【発明の属する技術分野】
本発明は、例えばアナログ回路に用いられる可変容量コンデンサ及び増幅器に適用される半導体装置に関する。
【０００２】
【従来の技術】
例えば電圧制御発振器は、可変容量コンデンサを含み、この可変容量コンデンサの容量を変化することにより、所要の周波数の信号を発振可能とされている。電圧制御発振器は、フェーズノイズ（ｐｈａｓｅ ｎｏｉｓｅ）を低減するため、高いＱ値が要求される。これを実現するため、可変容量コンデンサの特性は、低い寄生容量及び低い寄生抵抗が要求される。
【０００３】
【発明が解決しようとする課題】
一般に、この可変容量コンデンサは、Ｎ型のウェル領域内に形成されたＰ＋型の半導体層の接合部分、あるいはＰ型ウェル領域内に形成されたＮ＋の接合部分を用いて構成される。
【０００４】
図１７は、Ｎ型のウェル領域を用いた可変容量コンデンサの一例を示している。例えばＰ型の半導体基板１００の表面領域にＮ型のウェル領域１０１が形成されている。このＮ型のウェル領域１０１内には、Ｐ＋型の半導体層１０２、Ｎ＋型の半導体層１０３が形成されており、Ｐ＋型の半導体層１０２とＮ型のウェル領域１０１の接合部分を用いて可変容量コンデンサ１０４が構成されている。各半導体層１０２、１０３には配線１０５が接続されている。この可変容量コンデンサ１０４において、寄生容量としては配線１０５間の容量１０６、寄生抵抗としては配線抵抗（図示せず）、ウェル領域の抵抗（以下、ウェル抵抗とも言う）１０７が支配的である。
【０００５】
デバイスのデザインルールの進歩に伴い、Ｐ＋型の半導体層１０２とＮ＋の半導体層１０３間のスペースを小さくできるようになっている。これにより、ウェル領域１０１の寄生抵抗を低減することが可能である。しかし、Ｐ＋型の半導体層１０２とＮ＋の半導体層１０３間のスペースを小さくした場合、配線１０５間の距離も狭まる。この結果、寄生容量としての配線間容量１０７が増大する。
【０００６】
図１８は、Ｐ＋型の半導体層１０２とＮ＋の半導体層１０３間に印加されるバイアス電圧と容量の変化の様子を示している。図１８に示すように、寄生容量が増大すると、バイアス電圧に応じた容量の可変範囲が低減してしまう。したがって、配線間容量を低減するため、Ｐ＋型の半導体層１０２とＮ＋の半導体層１０３間のスペースを広げて可変容量コンデンサを形成する必要がある。これは、ウェル抵抗を低減できないことを意味している。
【０００７】
一方、寄生抵抗は、抵抗値に比例する熱雑音の発生源となる。これは例えば電圧制御発振器においてＱ値を低下させ、フェーズノイズの劣化を引き起こす。
【０００８】
また、図１９に示すように、増幅器を構成するＭＯＳトランジスタ（以下、ＭＯＳＦＥＴと称す）は、Ｐ型のウェル領域１１０の抵抗が大きい場合パワーロスが生じ、高利得な増幅器を構成することが困難となる。一般に、この種の増幅器は、デジタル回路と混載される。しかし、現状のデジタル回路に使用されているウェルの抵抗は、増幅器の利得を下げることとなる。
【０００９】
図２０は、ウェル抵抗と利得との関係を示している。現状のアナログ／デジタル混載半導体装置において、デジタル部で使用されているウェルの抵抗値は例えば５０Ωである。このウェル抵抗の場合、高い利得を得ることが困難である。同図から明らかなように、利得を上げるためには、ウェル抵抗を上げるか、下げるかしなければいけない。ウェル抵抗を上げるためには、高抵抗基板を用いることが考えられる。しかし、高抵抗基板は、ウェハ内にスリップが生じるなどの問題がある。また、ウェル抵抗を下げるためには低抵抗基板を用いることが考えられる。
【００１０】
図２１は、低抵抗基板を用いたアナログ／デジタル混載半導体装置の一例を示している。低抵抗基板としてのＰ＋基板１２０内にウェル領域１２１、１２２を形成し、このウェル領域１２１、１２２内にアナログ回路とデジタル回路を形成している。このように、低抵抗基板を用いた場合、ウェル抵抗を低下できる。しかし、ウェル抵抗を低くした場合、デジタル回路からアナログ回路にノイズが侵入し、アナログ回路の特性に悪影響を与えることとなる。
【００１１】
図２２は、ウェル抵抗と侵入ノイズ量の関係を示している。このように、侵入ノイズ量はウェル抵抗が低いほど多くなる。このため、アナログ／デジタル混載半導体装置において、低抵抗基板を採用することができない。
【００１２】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、回路素子の種類に応じてウェルの抵抗値を設定することにより、回路素子の特性を向上することが可能な半導体装置を提供しようとするものである。
【００１３】
【課題を解決するための手段】
本発明の半導体装置の第１の態様は、半導体基板と、前記半導体基板の表面領域に形成された第１導電型のウェル領域と、前記ウェル領域内に形成された複数の素子分離領域と、前記素子分離領域により分離された前記ウェル領域の第１の領域内に前記素子分離領域に接して形成され、コンデンサの第１の電極としての第２導電型の半導体層と、前記素子分離領域により分離された前記ウェル領域の第２の領域内に前記素子分離領域に接して形成され、コンデンサの第２の電極としての第１導電型の半導体層と、前記ウェル領域の底部に設けられ、前記素子分離領域により分離された前記第１、第２の領域を接続し、前記第２導電型の半導体装置と前記ウェル領域との間の接合部分の空乏層及び前記第１導電型の半導体層と前記ウェル領域との間の接合部分の空乏層に接触せず、前記素子分離領域の底部に接触し、前記ウェル領域の抵抗値より低い抵抗値を有する第１導電型の低抵抗領域とを具備している。
さらに、本発明の第２の態様は、半導体基板と、前記半導体基板の表面領域内に形成された第１導電型のウェル領域と、前記ウェル領域に形成された複数の素子分離領域と、前記素子分離領域により分離された前記ウェル領域の第１の領域内に前記素子分離領域に接して形成されたＭＯＳトランジスタと、前記素子分離領域により分離された前記ウェル領域の第２の領域内に前記素子分離領域に接して形成された第１導電型の半導体層と、前記ウェル領域の底部に設けられ、前記素子分離領域により分離された前記第１、第２の領域を接続し、前記ＭＯＳトランジスタのソース／ドレイン領域と前記ウェル領域の前記接合部分の空乏層に接触せず、前記素子分離領域の底部に接触し、前記ウェル領域の抵抗値より低い抵抗値を有する第１導電型の低抵抗領域とを具備している。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る可変容量コンデンサを示している。この可変容量コンデンサ１０は、例えばＮ型のウェル領域１３とＰ＋型の半導体層１５の接合部分を用いている。
【００１７】
例えばＰ型の半導体基板１１は、例えば５Ωの抵抗を有している。この基板１１の表面領域内には、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）からなる複数の素子分離領域１２が形成されている。これら素子分離領域１２の形成された半導体基板１１の表面領域内には、ウェル領域１３が形成されている。素子分離領域１２により分離されたウェル領域１３の第１の領域内には、Ｐ＋型の半導体層１５が形成されている。この半導体層１５の周囲に位置する第２の領域には、Ｎ＋型の半導体層１４が形成されている。Ｐ＋型の半導体層１５は可変容量コンデンサの第１の電極を構成し、Ｎ＋型の半導体層１４は第２の電極を構成する。
【００１８】
また、前記ウェル領域１３の底部には、例えばＮ型の低抵抗領域１６が形成されている。この低抵抗領域１６は、ウェル領域１３より不純物濃度が高く設定され、前記ウェル領域１３の抵抗値より低く設定されている。具体的には、低抵抗領域１６の不純物濃度は、ウェル領域１３の不純物濃度の例えば２倍以上、あるいは１×１０１８ｃｍ−３以上に設定される。この低抵抗領域１６は、例えばＰ＋型の半導体層１５とウェル領域との接合部分の空乏層に接触せず、各素子分離領域１２の底部に接触している。
【００１９】
次に、上記可変容量コンデンサの製造方法について説明する。
【００２０】
図２に示すように、例えばＰ型の半導体基板１１の表面領域にＳＴＩからなる複数の素子分離領域１２が形成される。この素子分離領域１２は周知の工程により製造される。すなわち、先ず基板１１の表面にトレンチが形成される。次に、基板１１の全面に例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によりシリコン酸化膜が堆積され、トレンチがシリコン酸化膜によって埋め込まれる。次いで、基板１１上のシリコン酸化膜が例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により除去される。
【００２１】
この後、基板１１の表面領域にＮ型の不純物、例えばリンがイオン注入され、Ｎ型のウェル領域１３が形成される。このウェル領域１３の深さは、素子分離領域１２の深さより深く設定されている。
【００２２】
次に、図３に示すように、ウェル領域１３の全面にＮ型の不純物、例えばリンがイオン注入され、低抵抗領域１６が形成される。イオン注入の条件は、例えば加速電圧が１０００〜２０００ＫｅＶ、ドーズ量が１×１０１３〜１×１０１４ｃｍ−２である。このイオン注入の条件は一例であり、低抵抗領域１６が図１に示すようにＰ＋半導体層１５の空乏層に接触せず、素子分離領域１２の底部に接触する深さとなる条件であれば良い。このようにして、ウェル領域１３の底部の不純物濃度が上げられる。
【００２３】
この後、図１に示すように、ウェル領域１３の第１の領域にＰ型の不純物、例えばボロンがイオン注入され、Ｐ＋型の半導体層１５が形成される。次いで、ウェル領域１３の第２の領域にＮ型の不純物、例えばリンがイオン注入され、Ｎ＋型の半導体層１４が形成される。
【００２４】
図４は、ウェル領域１３内の各部の不純物濃度と深さを概略的に示しており、図１乃至図３と同一部分には同一符号を付す。
【００２５】
上記第１の実施形態によれば、可変容量コンデンサ１０が形成されるウェル領域１３の底部に低抵抗領域１６を形成することにより、ウェル抵抗を低減している。このため、配線間容量を低減するためにＰ＋型の半導体層１５とＮ＋の半導体層１４間のスペースを広げた場合においても、ウェル抵抗を低く保持することができる。したがって、熱雑音を抑えることができる。
【００２６】
また、この可変容量コンデンサは熱雑音が少ないため、この可変容量コンデンサを電圧制御発振器に適用した場合、電圧制御発振器のＱ値を向上でき、フェーズノイズを低減できる。
【００２７】
（第２の実施形態）
図５は、本発明の第２の実施形態を示している。第２の実施形態は、第１の実施形態を変形したものであり、第１の実施形態と同一部分には同一符号を付す。
【００２８】
図５に示す可変容量コンデンサ１０は、例えばＰ型のウェル領域１７とＮ＋型の半導体層１４の接合部分を用いている。すなわち、例えばＰ型の半導体基板１１内に例えばＰ型のウェル領域１７が形成されている。ウェル領域１７の中央部内には、Ｎ＋型の半導体層１４が形成され、この半導体層１４の周囲にＰ＋型の半導体層１５が形成されている。
【００２９】
さらに、ウェル領域１７の底部には、低抵抗領域１８が形成されている。この低抵抗領域１８は例えばＮ＋型の半導体層１４とウェル領域１７との接合部分の空乏層に接触せず、各素子分離領域１２の底部に接触している。この低抵抗領域１８は、例えばＰ型でウェル領域１７より不純物濃度が高く設定されている。具体的には、低抵抗領域１８の不純物濃度は、ウェル領域１７の不純物濃度の例えば２倍以上、あるいは１×１０18ｃｍ-3以上に設定される。
【００３０】
上記構成の可変容量コンデンサの製造方法は第１の実施形態と同様である。低抵抗領域１８の形成するためのイオン注入の条件は、例えばイオン種がボロンであり、加速電圧が１０００〜２０００ＫｅＶ、ドーズ量が１×１０１３〜１×１０１４ｃｍ−２である。
【００３１】
上記第２の実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００３２】
（第３の実施形態）
図６は、本発明の第３の実施形態に係り、可変容量コンデンサとＭＯＳＦＥＴからなる増幅器を示している。可変容量コンデンサ１０の構成は、図５と同様であるため、同一部分には同一符号を付し、説明は省略する。第３の実施形態は、Ｐ型のウェル領域１７とＮ＋半導体層１４とからなる可変容量コンデンサ１０と、ＮチャネルＭＯＳＦＥＴ２０を示している。しかし、コンデンサ及びトランジスタの導電型はこれに限定されるものではない。
【００３３】
図６において、また、ＭＯＳＦＥＴ２０は、Ｐ型のウェル領域２１に形成されている。すなわち、素子分離領域１２により分離されたウェル領域２１の第１の領域上にゲート酸化膜２２が形成されている。このゲート酸化膜２２の上に例えばポリシリコンからなるゲート電極２３が形成されている。このゲート電極２３の両側に位置するウェル領域２１内にはソース／ドレイン領域２５が形成されている。
【００３４】
また、素子分離領域１２により分離されたウェル領域２１の第２の領域には、Ｐ＋型の半導体層２４が形成されている。この半導体層２４は、ウェル領域２１に電圧を供給するための電圧供給ノードとして機能する。
【００３５】
さらに、ウェル領域２１の底部には、低抵抗領域２６が形成されている。この低抵抗領域２６が形成される深さは、低抵抗領域１８とほぼ同様である。すなわち、ＭＯＳＦＥＴ２０のソース／ドレイン領域の空乏層に接触せず、各素子分離領域１２の底部に接触している。この低抵抗領域２６は、例えばＰ型でウェル領域２１より不純物濃度が高く設定されている。具体的には、低抵抗領域２６の不純物濃度は、ウェル領域２１の不純物濃度の例えば２倍以上、あるいは１×１０１８ｃｍ−３以上に設定される。
【００３６】
次に、上記半導体装置の製造方法について説明する。
【００３７】
第３の実施形態において、可変容量コンデンサ１０及びＭＯＳＦＥＴ２０は同時に形成される。
【００３８】
図７に示すように、先ず、例えばＰ型の半導体基板１１内に複数の素子分離領域１２が形成される。この後、可変容量コンデンサ１０の形成領域、及びＭＯＳＦＥＴ２０の形成領域にそれぞれＰ型のウェル領域１７、２１が形成される。
【００３９】
次に、基板１１の全面にＰ型の不純物として、例えばボロンがイオン注入され、ウェル領域１７、２１の底部の不純物濃度が高められる。イオン注入の条件は、例えば加速電圧が１０００〜２０００ＫｅＶ、ドーズ量が１×１０１３〜１×１０１４ｃｍ−２である。このようにして、ウェル領域１７、２１の底部に低抵抗領域１８、２６が形成される。
【００４０】
この後、図６に示すように、ＭＯＳＦＥＴ２０の形成領域において、ウェル領域２１上にゲート酸化膜２２が形成され、このゲート酸化膜２２の上にゲート電極２３が形成される。
【００４１】
次いで、可変容量コンデンサ１０におけるＮ＋半導体層１４の形成と同時に、ソース／ドレイン領域２５が形成される。さらに、可変容量コンデンサ１０におけるＰ＋半導体層１５の形成と同時に、電源供給ノードとしてのＰ＋半導体層２４が形成される。
【００４２】
尚、Ｐ＋半導体層１５及び２４を先に形成し、この後、Ｎ＋半導体層１４、及びソース／ドレイン領域２５を形成してもよい。
【００４３】
また、低抵抗領域１８、２６は、可変容量コンデンサ１０、ＭＯＳＦＥＴ２０を形成した後に形成することも可能である。
【００４４】
第３の実施形態によれば、増幅器２０が形成されるウェル領域２１の底部に低抵抗領域２６を形成している。このため、ウェル領域２１の寄生抵抗を低減できる。したがって、パワーロスを低減でき、高利得の増幅器２０を構成することができる。
【００４５】
（第４の実施形態）
図８は、本発明の第４の実施形態を示している。第４の実施形態は第３の実施形態を変形したものである。
【００４６】
図８において、ＭＯＳＦＥＴ２０は、第３の実施形態と同様であり、可変容量コンデンサ１０は、第１の実施形態と同様に、例えばＮ型のウェル領域１３とＰ＋型の半導体層１５の接合部分を用いて可変容量コンデンサを形成している。可変容量コンデンサ１０のウェル領域１３にはＮ型の低抵抗領域１６が形成され、ＭＯＳＦＥＴ２０のウェル領域２１にはＰ型の低抵抗領域２６が形成されている。このように、異なる導電型の低抵抗領域の形成方法について以下に説明する。
【００４７】
図９に示すように、先ず、例えばＰ型の半導体基板１１内に複数の素子分離領域１２が形成される。この後、可変容量コンデンサの形成領域にＮ型のウェル領域１３が形成され、ＭＯＳＦＥＴの形成領域にＰ型のウェル領域２１が形成される。すなわち、例えばＭＯＳＦＥＴ２０の形成領域上がレジスト膜４１により覆われる。このレジスト膜４１をマスクとしてＮ型の不純物、例えばリンが基板内にイオン注入され、ウェル領域１３の底部にＮ型の低抵抗領域１６が形成される。
【００４８】
次いで、図１０に示すように、レジスト膜４１を除去した後、可変容量コンデンサの形成領域上がレジスト膜４２により覆われる。このレジスト膜４２をマスクとしてＰ型の不純物、例えばボロンが基板内にイオン注入され、ウェル領域２１の底部にＰ型の低抵抗領域２６が形成される。イオン注入の条件は、第２、第３の実施形態と同様である。
【００４９】
上記のようにして、低抵抗領域１６、２６を形成した後、上述した工程により可変容量コンデンサ及びＭＯＳＦＥＴが形成される。
【００５０】
第４の実施形態によっても第３の実施形態と同様の効果を得ることができる。
（第５の実施形態）
図１１、図１２は、本発明の第５の実施形態を示している。図１１は、本発明を電力増幅器に適用した例を示し、図１２は図１１の等価回路を示している。図１１に示す増幅器の構成は基本的に図６に示す増幅器と同様である。すなわち、ＭＯＳＦＥＴ２０が形成されるウェル領域２１には、低抵抗領域２６が形成されている。この低抵抗領域２６は、図１２に示す等価回路において、抵抗５１で示されている。また、ＭＯＳＦＥＴ２０の電流通路の一端部には例えばアルミニウム配線５３を介して負荷抵抗５２が接続されている。この負荷抵抗５２は例えばゲート電極２３と同時に形成され、さらに不純物が注入されて抵抗値が設定されている。
【００５１】
第５の実施形態によれば、ＭＯＳＦＥＴ２０が形成されるウェル領域２１の低部に低抵抗領域２６が形成されている。このため、パワーロスを低減でき、高利得の電力増幅器を構成できる。
【００５２】
（第６の実施形態）
図１３、図１４は、本発明の第６の実施形態を示している。図１３は、可変容量コンデンサとしての可変容量ダイオードを用いた電圧制御発振器の一例を示し、図１４は、図１３のＡ部に対応する可変容量コンデンサ６１とＭＯＳＦＥＴ６２の断面図を示している。
【００５３】
図１４に示す断面図は、基本的に図８に示す構成と同様である。図１４において、可変容量コンデンサのＰ＋半導体層１５とＭＯＳＦＥＴ６２のソースとがアルミニウム配線６３を介して接続されている。
【００５４】
第６の実施形態によれば、可変容量コンデンサ６１は、寄生抵抗が少なく容量の可変範囲が広く、ＭＯＳＦＥＴ６２は高利得を得ることができる。このため、この可変容量コンデンサ６１とＭＯＳＦＥＴ６２とを用いることにより、フェーズノイズが少なく、高性能の電圧制御発振器を構成することができる。
【００５５】
（参考例）
図１５は、本発明の参考例を示している。この参考例は、本発明をバイポーラトランジスタを用いた電圧制御発振器に適用した場合を示している。図１５において、可変容量コンデンサ１０の構成は、例えば第１の実施形態と同様であるため、説明は省略する。
【００５６】
バイポーラトランジスタ７０において、基板１１内には例えばＮ型のウェル領域７１が形成されている。このＮ型のウェル領域７１はコレクタ層として機能している。素子分離領域１２により分離されたウェル領域７１の第１の領域上にはＰ型のベース層７２が形成されている。このベース層７２の上にはＮ型のエミッタ層７３が形成されている。また、素子分離領域１２により分離されたウェル領域７１の第２の領域上にはＮ＋型の半導体層７４が形成されている。この半導体層７４は、コレクタ接続ノードとして機能している。
【００５７】
一方、ウェル領域７１の底部には、Ｎ型の低抵抗領域７５が形成されている。この低抵抗領域７５は、可変容量コンデンサ１０の低抵抗領域１３とともに形成される。低抵抗領域７５の不純物濃度はＭＯＳＦＥＴの場合と同様である。低抵抗領域７５は、コレクタ・ベース間の空乏層に接することなく、素子分離領域１２の底部に接する形成位置に形成される。
【００５８】
この参考例によれば、バイポーラトランジスタが形成されるウェル領域７１の底部に低抵抗領域７５を形成している。このため、ウェル抵抗を低下することができるため、パワーロスを抑えることができ、高利得の増幅器を構成することができる。
【００５９】
尚、図１５はＮＰＮ型のバイポーラトランジスタを示しているが、これに限らず、この実施形態をＰＮＰ型のバイポーラトランジスタに適用することも可能である。
【００６０】
（参考例）
図１６は、本発明の参考例を示している。この参考例は、本発明をアナログ／デジタル混載半導体装置に適用した場合を示している。
【００６１】
図１６において、例えばＰ型の半導体基板８１は、抵抗値が例えば３０〜５００Ωの比較的高抵抗の基板である。この基板８１の表面領域内には複数の素子分離領域１２が形成されている。これら素子分離領域１２により分離された第１の領域には例えばＰ型のウェル領域８２が形成され、第２の領域には例えばＰ型のウェル領域８３が形成されている。ウェル領域８２の不純物濃度はウェル領域８３の不純物濃度より例えば高く設定されている。ウェル領域８２内にはアナログ回路８５を構成する例えばＭＯＳＦＥＴが形成され、ウェル領域８３内にはデジタル回路８６を構成する例えばＭＯＳＦＥＴが形成されている。前記アナログ回路８５が形成されたウェル領域８２の底部には例えばＰ型の低抵抗領域８４が形成されている。この低抵抗領域８４の形成位置及び不純物濃度は、例えば第４、第５の実施形態と同様である。すなわち、低抵抗領域８４の不純物濃度は、アナログ回路８５が形成されたウェル領域８２の不純物濃度の例えば２倍以上、あるいは１×１０18ｃｍ-3以上に設定される。したがって、アナログ回路８５が形成されたウェル領域８２のウェル抵抗は、デジタル回路８６が形成されたウェル領域８３のウェル抵抗より高く設定される。
【００６２】
この参考例によれば、高抵抗の基板８１内にアナログ回路８５とデジタル回路８６を形成している。このため、デジタル回路８６からアナログ回路８５へのノイズの侵入を防止できる。しかも、アナログ回路８５が形成されたウェル領域８２の底部には低抵抗領域８４を形成している。このため、アナログ回路８５を構成する増幅器の利得の低下を防止できる。また、アナログ回路が、例えば可変容量コンデンサである場合、容量の可変範囲を広くすることができる。
【００６３】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００６４】
【発明の効果】
以上、詳述したように本発明によれば、回路素子の種類に応じてウェルの抵抗値を設定することにより、回路素子の特性を向上することが可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る可変容量コンデンサを示す断面図。
【図２】図１に示す装置の製造方法を示す断面図。
【図３】図２に続く製造工程を示す断面図。
【図４】図１の要部の不純物濃度を示す図。
【図５】本発明の第２の実施形態に係る可変容量コンデンサを示す断面図。
【図６】本発明の第３の実施形態に係る可変容量コンデンサを示す断面図。
【図７】図６に示す装置の製造方法を示す断面図。
【図８】本発明の第４の実施形態に係る可変容量コンデンサを示す断面図。
【図９】図８に示す装置の製造方法を示す断面図。
【図１０】図９に続く製造工程を示す断面図。
【図１１】本発明の第５の実施形態に係る増幅器を示す断面図。
【図１２】図１１に示す装置の等価回路図。
【図１３】本発明の第６の実施形態に係る電圧制御発振器の一例を示す回路図。
【図１４】図１３の要部を示す断面図。
【図１５】本発明の参考例に係るバイポーラトランジスタの一例を示す断面図。
【図１６】本発明の参考例に係るアナログ／デジタル混載半導体装置の一例を示す断面図。
【図１７】一般的な可変容量コンデンサの一例を示す断面図。
【図１８】図１７に示す可変容量コンデンサの特性を示す図。
【図１９】一般的な増幅器の一例を示す断面図。
【図２０】図１９に示す増幅器の特性を示す図。
【図２１】一般的なアナログ／デジタル混載半導体装置の一例を示す断面図。
【図２２】図２１に示すアナログ／デジタル混載半導体装置の特性を示す図。
【符号の説明】
１０…可変容量コンデンサ、
１１…半導体基板、
１２…素子分離領域、
１３…ウェル領域、
１４…Ｎ＋型の半導体層、
１５…Ｐ＋型の半導体層、
１６…低抵抗領域、
１７…Ｐ型のウェル領域、
１８…低抵抗領域、
２０…ＭＯＳＦＥＴ、
２１…Ｐ型のウェル領域、
２３…ゲート電極、
２５…ソース／ドレイン領域、
２６…低抵抗領域、
６１…可変容量コンデンサ、
６２…ＭＯＳＦＥＴ、
７０…バイポーラトランジスタ、
７５…低抵抗領域、
８１…半導体基板、
８２…ウェル領域、
８３…低抵抗領域、
８４…アナログ回路、
８５…デジタル回路。

Claims (5)

  1. 半導体基板と、
    前記半導体基板の表面領域に形成された第１導電型のウェル領域と、
    前記ウェル領域内に形成された複数の素子分離領域と、
    前記素子分離領域により分離された前記ウェル領域の第１の領域内に前記素子分離領域に接して形成され、コンデンサの第１の電極としての第２導電型の半導体層と、
    前記素子分離領域により分離された前記ウェル領域の第２の領域内に前記素子分離領域に接して形成され、コンデンサの第２の電極としての第１導電型の半導体層と、
    前記ウェル領域の底部に設けられ、前記素子分離領域により分離された前記第１、第２の領域を接続し、前記第２導電型の半導体装置と前記ウェル領域との間の接合部分の空乏層及び前記第１導電型の半導体層と前記ウェル領域との間の接合部分の空乏層に接触せず、前記素子分離領域の底部に接触し、前記ウェル領域の抵抗値より低い抵抗値を有する第１導電型の低抵抗領域と
    を具備することを特徴とする半導体装置。
  2. 半導体基板と、
    前記半導体基板の表面領域内に形成された第１導電型のウェル領域と、
    前記ウェル領域に形成された複数の素子分離領域と、
    前記素子分離領域により分離された前記ウェル領域の第１の領域内に前記素子分離領域に接して形成されたＭＯＳトランジスタと、
    前記素子分離領域により分離された前記ウェル領域の第２の領域内に前記素子分離領域に接して形成された第１導電型の半導体層と、
    前記ウェル領域の底部に設けられ、前記素子分離領域により分離された前記第１、第２の領域を接続し、前記ＭＯＳトランジスタのソース／ドレイン領域と前記ウェル領域の前記接合部分の空乏層に接触せず、前記素子分離領域の底部に接触し、前記ウェル領域の抵抗値より低い抵抗値を有する第１導電型の低抵抗領域と
    を具備することを特徴とする半導体装置。
  3. 前記低抵抗領域の底部は、前記素子分離領域の底部より低い位置にあることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記低抵抗領域の不純物濃度は、前記ウェル領域の不純物濃度の２倍以上に設定されていることを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記低抵抗領域の不純物濃度は、１×１０18ｃｍ-3以上に設定されていることを特徴とする請求項１又は２に記載の半導体装置。
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