JPH05243490A - 半導体装置 - Google Patents
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- JPH05243490A JPH05243490A JP4485792A JP4485792A JPH05243490A JP H05243490 A JPH05243490 A JP H05243490A JP 4485792 A JP4485792 A JP 4485792A JP 4485792 A JP4485792 A JP 4485792A JP H05243490 A JPH05243490 A JP H05243490A
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Abstract
(57)【要約】
【目的】 容量および耐電圧のいずれもが高い容量素子
を備える半導体装置を実現すること。 【構成】 半導体装置２は、ｐ- 型の半導体基板１１の
表面側に、分離拡散層１３によってｐｎ接合分離された
半導体島領域たるｎ型のエピタキシャル層１２を有し、
このエピタキシャル層１２の内部には、その表面側から
埋込み層１７にまで拡散形成されて、エピタキシャル層
１２および埋込み層１７と接合容量を形成する拡散層１
４を有する。ここで、拡散層１４と分離拡散層１３とは
同時に拡散形成された領域である。
を備える半導体装置を実現すること。 【構成】 半導体装置２は、ｐ- 型の半導体基板１１の
表面側に、分離拡散層１３によってｐｎ接合分離された
半導体島領域たるｎ型のエピタキシャル層１２を有し、
このエピタキシャル層１２の内部には、その表面側から
埋込み層１７にまで拡散形成されて、エピタキシャル層
１２および埋込み層１７と接合容量を形成する拡散層１
４を有する。ここで、拡散層１４と分離拡散層１３とは
同時に拡散形成された領域である。
Description
【０００１】
【産業上の利用分野】本発明はｐｎ接合容量を利用した
容量素子を備える半導体装置に関し、特に、容量素子の
構造技術に関する。
容量素子を備える半導体装置に関し、特に、容量素子の
構造技術に関する。
【０００２】
【従来の技術】半導体装置においては、その半導体基板
の表面側に、トランジスタの他にも、抵抗、容量、ダイ
オードなども構成され、これらの素子のうち、容量素子
については、酸化膜（絶縁膜）の絶縁膜容量を利用した
ものが一般的である。たとえば、図３に示す半導体装置
３０では、ｐ- 型の半導体基板３１の表面側に、ｎ型の
エピタキシャル層３２と、このエピタキシャル層３２の
表面側から半導体基板３１にまで形成されて、エピタキ
シャル層３２を半導体島領域に素子分離するｐ型の分離
拡散層３３とを有し、さらに、エピタキシャル層３２の
表面側には、負電極３６ｂが導電接続するｐ+ 型の拡散
層３４と、その表面側に形成された酸化膜３５と、その
表面側に形成された正電極３６ａとを有し、それらによ
って、導体−絶縁膜−導体の３層構造、すなわち、酸化
膜３５の絶縁膜容量を利用した容量素子（コンデンサ）
が構成されている。ここで、コンデンサ容量は酸化膜３
５の厚さに反比例するため、その膜厚さは必要な容量に
応じて制御され、たとえば、一般的な半導体装置におい
て、その酸化膜３５の厚さは約２５０Åに制御されてい
る。
の表面側に、トランジスタの他にも、抵抗、容量、ダイ
オードなども構成され、これらの素子のうち、容量素子
については、酸化膜（絶縁膜）の絶縁膜容量を利用した
ものが一般的である。たとえば、図３に示す半導体装置
３０では、ｐ- 型の半導体基板３１の表面側に、ｎ型の
エピタキシャル層３２と、このエピタキシャル層３２の
表面側から半導体基板３１にまで形成されて、エピタキ
シャル層３２を半導体島領域に素子分離するｐ型の分離
拡散層３３とを有し、さらに、エピタキシャル層３２の
表面側には、負電極３６ｂが導電接続するｐ+ 型の拡散
層３４と、その表面側に形成された酸化膜３５と、その
表面側に形成された正電極３６ａとを有し、それらによ
って、導体−絶縁膜−導体の３層構造、すなわち、酸化
膜３５の絶縁膜容量を利用した容量素子（コンデンサ）
が構成されている。ここで、コンデンサ容量は酸化膜３
５の厚さに反比例するため、その膜厚さは必要な容量に
応じて制御され、たとえば、一般的な半導体装置におい
て、その酸化膜３５の厚さは約２５０Åに制御されてい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、絶縁膜
容量を利用した容量素子において、そのコンデンサ容量
は酸化膜３５の膜厚さに反比例する一方、その耐電圧は
酸化膜３５の膜厚さに比例し、コンデンサ容量と耐電圧
とは二律背反の関係にあるため、容量および耐電圧のい
ずれをも満足する構造とすることが不可能であるという
問題点を有する。
容量を利用した容量素子において、そのコンデンサ容量
は酸化膜３５の膜厚さに反比例する一方、その耐電圧は
酸化膜３５の膜厚さに比例し、コンデンサ容量と耐電圧
とは二律背反の関係にあるため、容量および耐電圧のい
ずれをも満足する構造とすることが不可能であるという
問題点を有する。
【０００４】たとえば、従来の半導体装置３０におい
て、酸化膜３５の厚さを２５０Åに設定した場合には、
その耐電圧は約７ｖであり、それ以上の電圧が印加され
る回路に用いるには、酸化膜３５の膜厚さを厚くする必
要があるが、その膜厚さを厚くすると、容量の低下を招
来する。従って、容量を高く維持しながら、耐電圧を向
上させるには、単位面積当たりの容量は犠牲になるが、
酸化膜３５を厚くして、耐電圧を確保する一方で、その
酸化膜３５に対する電極対向面積を拡張せざるを得ず、
半導体装置の小型化および高密度化を妨げる結果とな
る。
て、酸化膜３５の厚さを２５０Åに設定した場合には、
その耐電圧は約７ｖであり、それ以上の電圧が印加され
る回路に用いるには、酸化膜３５の膜厚さを厚くする必
要があるが、その膜厚さを厚くすると、容量の低下を招
来する。従って、容量を高く維持しながら、耐電圧を向
上させるには、単位面積当たりの容量は犠牲になるが、
酸化膜３５を厚くして、耐電圧を確保する一方で、その
酸化膜３５に対する電極対向面積を拡張せざるを得ず、
半導体装置の小型化および高密度化を妨げる結果とな
る。
【０００５】以上の問題点に鑑みて、本発明の課題は、
半導体装置を小型化、高集積化したまま、容量および耐
電圧のいずれをも向上可能な半導体装置を実現すること
にある。
半導体装置を小型化、高集積化したまま、容量および耐
電圧のいずれをも向上可能な半導体装置を実現すること
にある。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明が半導体装置において講じた手段は、第１
導電型の半導体基板の表面側には、第２導電型のエピタ
キシャル層と、このエピタキシャル層に島状に素子分離
され、第２導電型の埋込み層を備える第２導電型の半導
体島領域とを有する半導体装置に対して、この半導体島
領域の表面側から前記埋込み層にまで拡散形成して、半
導体島領域および埋込み層とｐｎ接合容量を形成する第
１導電型の拡散領域を形成することである。
めに、本発明が半導体装置において講じた手段は、第１
導電型の半導体基板の表面側には、第２導電型のエピタ
キシャル層と、このエピタキシャル層に島状に素子分離
され、第２導電型の埋込み層を備える第２導電型の半導
体島領域とを有する半導体装置に対して、この半導体島
領域の表面側から前記埋込み層にまで拡散形成して、半
導体島領域および埋込み層とｐｎ接合容量を形成する第
１導電型の拡散領域を形成することである。
【０００７】ここで、第１導電型の拡散領域と半導体島
領域および埋込み層とのｐｎ接合面積を拡張してｐｎ接
合容量を高める目的に、第１導電型の拡散領域を、半導
体島領域に複数形成することが好ましい。
領域および埋込み層とのｐｎ接合面積を拡張してｐｎ接
合容量を高める目的に、第１導電型の拡散領域を、半導
体島領域に複数形成することが好ましい。
【０００８】また、半導体島領域はエピタキシャル層に
形成された第１導電型の分離拡散層によってｐｎ接合分
離されている場合には、その分離拡散層と第１導電型の
拡散領域とを同時形成することが好ましい。
形成された第１導電型の分離拡散層によってｐｎ接合分
離されている場合には、その分離拡散層と第１導電型の
拡散領域とを同時形成することが好ましい。
【０００９】
【作用】斯かる手段を講じた本発明に係る半導体装置に
おいては、半導体島領域と、第１導電型の拡散領域との
ｐｎ接合面が広い面積をもって形成されており、この接
合領域に生じる空乏層の容量（空乏層容量）を半導体装
置の容量として利用することができる。さらに、第１導
電型の拡散領域は、埋込み層ともｐｎ接合面を形成して
いるため、そのｐｎ接合容量も容量として利用できる。
このため、容量が高いコンデンサを構成できると共に、
空乏層はｐｎ接合の接合領域において、ｐ型半導体と、
ｎ型半導体との電位差による電位障壁が生じてキャリヤ
（電子および正孔）の移動を妨げている領域であり、そ
こに印加される電圧に応じて、空乏層の幅は広がる性質
を有するため、耐電圧が高い。従って、高い容量の容量
素子を構成した場合であっても、耐電圧が犠牲となら
ず、容量素子の形成面積を拡張することなく、容量およ
び耐電圧のいずれもが高い容量素子を構成することがで
きる。
おいては、半導体島領域と、第１導電型の拡散領域との
ｐｎ接合面が広い面積をもって形成されており、この接
合領域に生じる空乏層の容量（空乏層容量）を半導体装
置の容量として利用することができる。さらに、第１導
電型の拡散領域は、埋込み層ともｐｎ接合面を形成して
いるため、そのｐｎ接合容量も容量として利用できる。
このため、容量が高いコンデンサを構成できると共に、
空乏層はｐｎ接合の接合領域において、ｐ型半導体と、
ｎ型半導体との電位差による電位障壁が生じてキャリヤ
（電子および正孔）の移動を妨げている領域であり、そ
こに印加される電圧に応じて、空乏層の幅は広がる性質
を有するため、耐電圧が高い。従って、高い容量の容量
素子を構成した場合であっても、耐電圧が犠牲となら
ず、容量素子の形成面積を拡張することなく、容量およ
び耐電圧のいずれもが高い容量素子を構成することがで
きる。
【００１０】また、第１導電型の拡散領域が複数形成さ
れている場合には、その形成数を増大させる程、ｐｎ接
合面積が拡張されて、容量素子を高容量化できる。しか
も、いずれの第１導電型の拡散領域に対しても、埋込み
層が対極として機能するため、その経路に寄生する抵抗
値が低い。
れている場合には、その形成数を増大させる程、ｐｎ接
合面積が拡張されて、容量素子を高容量化できる。しか
も、いずれの第１導電型の拡散領域に対しても、埋込み
層が対極として機能するため、その経路に寄生する抵抗
値が低い。
【００１１】このような半導体装置において、半導体島
領域が第１導電型の分離拡散層によってｐｎ接合分離さ
れている場合には、接合容量を構成する拡散領域の拡散
深さは、分離拡散層の拡散深さに比較して、同等の深さ
か、あるいは浅い構造であるため、それらを同時に拡散
形成でき、プロセス数が増大することもない。
領域が第１導電型の分離拡散層によってｐｎ接合分離さ
れている場合には、接合容量を構成する拡散領域の拡散
深さは、分離拡散層の拡散深さに比較して、同等の深さ
か、あるいは浅い構造であるため、それらを同時に拡散
形成でき、プロセス数が増大することもない。
【００１２】
【実施例】つぎに、添付図面に基づいて本発明の実施例
について説明する。
について説明する。
【００１３】〔実施例１〕図１には、実施例１に係る半
導体装置の断面図を示してある。
導体装置の断面図を示してある。
【００１４】図において、半導体装置１は、ｐ- 型（第
１導電型）の半導体基板１１の表面側にＡｓ（砒素）ま
たはＳｂ（アンチモン）を拡散して形成されたｎ+ 型
（第２導電型）の埋込み層１７と、半導体基板１１およ
び埋込み層１７の表面側にエピタキシャル法によって堆
積されたｎ型のエピタキシャル層１２（半導体島領域）
とを有し、このエピタキシャル層１２は、その表面側か
らＢ（ホウ素）が拡散されて半導体基板１１にまで達す
るｐ型の拡散分離層１３によって島状の半導体島領域に
なっている。
１導電型）の半導体基板１１の表面側にＡｓ（砒素）ま
たはＳｂ（アンチモン）を拡散して形成されたｎ+ 型
（第２導電型）の埋込み層１７と、半導体基板１１およ
び埋込み層１７の表面側にエピタキシャル法によって堆
積されたｎ型のエピタキシャル層１２（半導体島領域）
とを有し、このエピタキシャル層１２は、その表面側か
らＢ（ホウ素）が拡散されて半導体基板１１にまで達す
るｐ型の拡散分離層１３によって島状の半導体島領域に
なっている。
【００１５】さらに、本例の半導体装置１においては、
エピタキシャル層１２の半導体島領域の内部に、拡散分
離層１３と同時に拡散形成されてその深部（底部）が埋
込み層１７にまで達するｐ型の拡散層１４を有し、この
拡散層１４は、エピタキシャル層１２および埋込み層１
７のいずれともｐｎ接合面を構成している。さらに、エ
ピタキシャル層１２の表面側には、他の半導体領域のＭ
ＯＳ部のゲート酸化膜あるいは層間絶縁膜と同時形成さ
れた酸化膜１８が形成されており、その接続孔を介し
て、エピタキシャル層１２に対してはアルミニウム電極
たる正電極１９ａが導電接続しており、拡散層１４に対
してはアルミニウム電極たる負電極１９ｂが導電接続し
ている。ここで、正電極１９ａはエピタキシャル層１２
の表面側に形成されたｎ+ 型のコンタクト拡散層１５を
介してエピタキシャル層１２に導電接続しており、負電
極１９ｂは、拡散層１４の表面側に形成されたｐ+ 型の
コンタクト拡散層１６を介して拡散層１４に導電接続し
ている。
エピタキシャル層１２の半導体島領域の内部に、拡散分
離層１３と同時に拡散形成されてその深部（底部）が埋
込み層１７にまで達するｐ型の拡散層１４を有し、この
拡散層１４は、エピタキシャル層１２および埋込み層１
７のいずれともｐｎ接合面を構成している。さらに、エ
ピタキシャル層１２の表面側には、他の半導体領域のＭ
ＯＳ部のゲート酸化膜あるいは層間絶縁膜と同時形成さ
れた酸化膜１８が形成されており、その接続孔を介し
て、エピタキシャル層１２に対してはアルミニウム電極
たる正電極１９ａが導電接続しており、拡散層１４に対
してはアルミニウム電極たる負電極１９ｂが導電接続し
ている。ここで、正電極１９ａはエピタキシャル層１２
の表面側に形成されたｎ+ 型のコンタクト拡散層１５を
介してエピタキシャル層１２に導電接続しており、負電
極１９ｂは、拡散層１４の表面側に形成されたｐ+ 型の
コンタクト拡散層１６を介して拡散層１４に導電接続し
ている。
【００１６】このような構成の半導体装置１において、
正電極１９ａを負電極１９ｂに対して正の電位とする
と、拡散層１４と、エピタキシャル層１２および埋込み
層１７とのｐｎ接合面が逆バイアスされた状態になり、
エピタキシャル層１２および埋込み層１７のキャリヤで
ある電子が正電極１９ａの側へ、また拡散層１４のキャ
リヤである正孔は負電極１９ｂの側へ、それぞれ引きつ
けられ、その印加電圧に対応した幅の空乏層が形成され
る。本例の半導体装置１では、その空乏層容量を利用し
て、容量素子を構成している。ここで、拡散層１４は、
エピタキシャル層１２および埋込み層１７のいずれとも
ｐｎ接合面を構成し、その接合面積が広いので、正電極
１９ａと負電極１９ｂとの端子間から得られる容量値が
高い。しかも、空乏層の幅は印加される電圧が高いほど
広がるという性質を有しているため、耐電圧も高く約３
０ｖの印加電圧に対しても充分対応することができる。
従って、半導体装置１に容量素子を形成するにあたって
は、絶縁膜容量を利用した半導体装置と異なり、容量と
耐電圧とが二律背反する関係にないので、容量素子の形
成面積を不必要に拡張することなく、容量および耐電圧
のいずれもが高い容量素子を作り込むことができる。ま
た、空乏層容量は半導体領域の不純物の密度が高いほど
大きい性質があり、本例の半導体装置１において、拡散
層１４はｎ+ 型の埋込み層１７ともｐｎ接合しているた
め、容量のレベルも高い。
正電極１９ａを負電極１９ｂに対して正の電位とする
と、拡散層１４と、エピタキシャル層１２および埋込み
層１７とのｐｎ接合面が逆バイアスされた状態になり、
エピタキシャル層１２および埋込み層１７のキャリヤで
ある電子が正電極１９ａの側へ、また拡散層１４のキャ
リヤである正孔は負電極１９ｂの側へ、それぞれ引きつ
けられ、その印加電圧に対応した幅の空乏層が形成され
る。本例の半導体装置１では、その空乏層容量を利用し
て、容量素子を構成している。ここで、拡散層１４は、
エピタキシャル層１２および埋込み層１７のいずれとも
ｐｎ接合面を構成し、その接合面積が広いので、正電極
１９ａと負電極１９ｂとの端子間から得られる容量値が
高い。しかも、空乏層の幅は印加される電圧が高いほど
広がるという性質を有しているため、耐電圧も高く約３
０ｖの印加電圧に対しても充分対応することができる。
従って、半導体装置１に容量素子を形成するにあたって
は、絶縁膜容量を利用した半導体装置と異なり、容量と
耐電圧とが二律背反する関係にないので、容量素子の形
成面積を不必要に拡張することなく、容量および耐電圧
のいずれもが高い容量素子を作り込むことができる。ま
た、空乏層容量は半導体領域の不純物の密度が高いほど
大きい性質があり、本例の半導体装置１において、拡散
層１４はｎ+ 型の埋込み層１７ともｐｎ接合しているた
め、容量のレベルも高い。
【００１７】さらに、本例の半導体装置１において、エ
ピタキシャル層１２は分離拡散層１３により素子分離さ
れた構造にあり、この分離拡散層１３は半導体基板１１
にまで到達している。これに対し、拡散層１４は半導体
基板１１の表面側に形成された埋込み層１７にまで到達
するように形成されている。ここで、エピタキシャル層
１２の表面側から半導体基板１１までの深さと、埋込み
層１７までの深さとを比較すると、埋込み層１７までの
方が浅い状態にある。しかも、分離拡散層１３と拡散層
１４とは同じｐ型の半導体領域として形成可能である。
従って、本例の半導体装置１においては、分離拡散層１
３と拡散層１４とを同時に拡散形成して製造することが
できるので、その拡散工程におけるマスクパターンの変
更だけで拡散層１４を形成できる。それ故、プロセス数
が増大せず、生産性が高い。
ピタキシャル層１２は分離拡散層１３により素子分離さ
れた構造にあり、この分離拡散層１３は半導体基板１１
にまで到達している。これに対し、拡散層１４は半導体
基板１１の表面側に形成された埋込み層１７にまで到達
するように形成されている。ここで、エピタキシャル層
１２の表面側から半導体基板１１までの深さと、埋込み
層１７までの深さとを比較すると、埋込み層１７までの
方が浅い状態にある。しかも、分離拡散層１３と拡散層
１４とは同じｐ型の半導体領域として形成可能である。
従って、本例の半導体装置１においては、分離拡散層１
３と拡散層１４とを同時に拡散形成して製造することが
できるので、その拡散工程におけるマスクパターンの変
更だけで拡散層１４を形成できる。それ故、プロセス数
が増大せず、生産性が高い。
【００１８】〔実施例２〕図２には、実施例２に係る半
導体装置の断面図を示してある。なお、本装置の全体構
成は、実施例１と同様に付き、同符号を付して詳細な説
明を省略する。
導体装置の断面図を示してある。なお、本装置の全体構
成は、実施例１と同様に付き、同符号を付して詳細な説
明を省略する。
【００１９】本例の半導体装置２において着目すべき点
は、エピタキシャル層１２の表面側からｎ+ 型の埋込み
層１７にまで形成されたｐ型の拡散層１４が複数形成さ
れ、いずれの拡散層１４も、実施例１と同様に、エピタ
キシャル層１２の表面側からＢ（ホウ素）を拡散するこ
とによって並列形成されて、エピタキシャル層１２およ
び埋込み層１７とｐｎ接合面を構成している。なお、こ
れらの拡散層１４は各々が接しないように形成されてお
り、各拡散層１４に対して、その表面側には、ｐ+ 型の
コンタクト拡散層１６を介して負電極１９ｂが導電接続
している。また、エピタキシャル層１２の表面側には、
コンタクト拡散層１５を介して正電極１９ａが導電接続
している。
は、エピタキシャル層１２の表面側からｎ+ 型の埋込み
層１７にまで形成されたｐ型の拡散層１４が複数形成さ
れ、いずれの拡散層１４も、実施例１と同様に、エピタ
キシャル層１２の表面側からＢ（ホウ素）を拡散するこ
とによって並列形成されて、エピタキシャル層１２およ
び埋込み層１７とｐｎ接合面を構成している。なお、こ
れらの拡散層１４は各々が接しないように形成されてお
り、各拡散層１４に対して、その表面側には、ｐ+ 型の
コンタクト拡散層１６を介して負電極１９ｂが導電接続
している。また、エピタキシャル層１２の表面側には、
コンタクト拡散層１５を介して正電極１９ａが導電接続
している。
【００２０】このような構成の半導体装置２において
も、実施例１に係る半導体装置１と同様に、正電極１９
ａを負電極１９ｂに対して正の電位とすると、拡散層１
４と、エピタキシャル層１２および埋込み層１７とのｐ
ｎ接合面が逆バイアスされた状態になり、エピタキシャ
ル層１２および埋込み層１７のキャリヤである電子が正
電極１９ａの側へ、また拡散層１４のキャリヤである正
孔は負電極１９ｂの側へ、それぞれ引きつけられ、その
印加電圧に対応した幅の空乏層が形成される。本例の半
導体装置２では、その空乏層容量を利用して容量素子を
構成している。
も、実施例１に係る半導体装置１と同様に、正電極１９
ａを負電極１９ｂに対して正の電位とすると、拡散層１
４と、エピタキシャル層１２および埋込み層１７とのｐ
ｎ接合面が逆バイアスされた状態になり、エピタキシャ
ル層１２および埋込み層１７のキャリヤである電子が正
電極１９ａの側へ、また拡散層１４のキャリヤである正
孔は負電極１９ｂの側へ、それぞれ引きつけられ、その
印加電圧に対応した幅の空乏層が形成される。本例の半
導体装置２では、その空乏層容量を利用して容量素子を
構成している。
【００２１】しかも、拡散層１４はエピタキシャル層１
２の内部に複数形成されているので、拡散層１４とエピ
タキシャル層１２および埋込み層１７とが形成するｐｎ
接合面の接合面積が広く、高い容量をもつ容量素子が形
成された状態にある。ここで、いずれの拡散層１４にも
負電極１９ｂが導電接続しているのに対して、エピタキ
シャル層１２には１つの正電極１９ａのみが導電接続し
ている。従って、エピタキシャル層１２のうち、領域１
２ａのように、エピタキシャル層１２と正電極１９ａと
の接続部から離隔している場合には、その間に大きな寄
生抵抗が存在するが、本例においては、各領域１２ａ，
１２ｂにまで高濃度の埋込み層１７が配置された状態に
ある。従って、複数の拡散領域１４を設けても、エピタ
キシャル層１２の電気抵抗の影響を受けることなく、容
量および耐電圧のいずれもが高い容量素子を作り込むこ
とができる。また、空乏層容量は半導体領域の不純物の
密度が高いほど大きい性質があり、本例の半導体装置２
において、拡散層１４がｎ+ 型の埋込み層１７ともｐｎ
接合しているため、容量のレベルも高い。従って、本例
の構成の半導体装置２によれば、３０ｖ以上の耐電圧を
有する容量素子を、容量１ｐＦ当り、約８００μｍ2 の
面積で形成できる。この単位容量当たりの面積は、絶縁
膜容量を利用した半導体装置における酸化膜の厚さが２
５０Åの容量素子、すなわち、１０ｖ以下の耐電圧の容
量素子の占有面積に相当する。換言すれば同面積、同容
量であれば耐電圧を向上することができ、同面積、同耐
電圧であれば容量を向上することができる。
２の内部に複数形成されているので、拡散層１４とエピ
タキシャル層１２および埋込み層１７とが形成するｐｎ
接合面の接合面積が広く、高い容量をもつ容量素子が形
成された状態にある。ここで、いずれの拡散層１４にも
負電極１９ｂが導電接続しているのに対して、エピタキ
シャル層１２には１つの正電極１９ａのみが導電接続し
ている。従って、エピタキシャル層１２のうち、領域１
２ａのように、エピタキシャル層１２と正電極１９ａと
の接続部から離隔している場合には、その間に大きな寄
生抵抗が存在するが、本例においては、各領域１２ａ，
１２ｂにまで高濃度の埋込み層１７が配置された状態に
ある。従って、複数の拡散領域１４を設けても、エピタ
キシャル層１２の電気抵抗の影響を受けることなく、容
量および耐電圧のいずれもが高い容量素子を作り込むこ
とができる。また、空乏層容量は半導体領域の不純物の
密度が高いほど大きい性質があり、本例の半導体装置２
において、拡散層１４がｎ+ 型の埋込み層１７ともｐｎ
接合しているため、容量のレベルも高い。従って、本例
の構成の半導体装置２によれば、３０ｖ以上の耐電圧を
有する容量素子を、容量１ｐＦ当り、約８００μｍ2 の
面積で形成できる。この単位容量当たりの面積は、絶縁
膜容量を利用した半導体装置における酸化膜の厚さが２
５０Åの容量素子、すなわち、１０ｖ以下の耐電圧の容
量素子の占有面積に相当する。換言すれば同面積、同容
量であれば耐電圧を向上することができ、同面積、同耐
電圧であれば容量を向上することができる。
【００２２】さらに、本例の半導体装置２においても、
実施例１に係る半導体装置１と同様に、いずれの拡散層
１４も、埋込み層１７まで形成すればよく、分離拡散層
１３より浅い領域にまで形成すればよい。しかも、分離
拡散層１３と拡散層１４とは同じｐ型の半導体領域とし
て形成可能であるため、本例の半導体装置２において
も、分離拡散層１３と拡散層１４とを同時に拡散形成で
き、生産性が高い。
実施例１に係る半導体装置１と同様に、いずれの拡散層
１４も、埋込み層１７まで形成すればよく、分離拡散層
１３より浅い領域にまで形成すればよい。しかも、分離
拡散層１３と拡散層１４とは同じｐ型の半導体領域とし
て形成可能であるため、本例の半導体装置２において
も、分離拡散層１３と拡散層１４とを同時に拡散形成で
き、生産性が高い。
【００２３】
【発明の効果】以上のとおり、本発明に係る半導体装置
においては、第２導電型の半導体島領域の内部に、その
表面側から埋込み層にまで拡散形成されて、半導体島領
域および埋込み層とｐｎ接合容量を形成する第１導電型
の拡散領域を有することに特徴を有している。従って、
本発明によれば、拡散領域は半導体島領域および埋込み
層のいずれともｐｎ接合面を構成しているため、その接
合面積が広く、高い容量値を得ることができる。しか
も、ｐｎ接合容量を利用しているため、耐電圧が高い。
それ故、容量素子の形成領域を拡張することなく、容量
および耐電圧のいずれもが高い容量素子を形成できると
いう効果を奏する。
においては、第２導電型の半導体島領域の内部に、その
表面側から埋込み層にまで拡散形成されて、半導体島領
域および埋込み層とｐｎ接合容量を形成する第１導電型
の拡散領域を有することに特徴を有している。従って、
本発明によれば、拡散領域は半導体島領域および埋込み
層のいずれともｐｎ接合面を構成しているため、その接
合面積が広く、高い容量値を得ることができる。しか
も、ｐｎ接合容量を利用しているため、耐電圧が高い。
それ故、容量素子の形成領域を拡張することなく、容量
および耐電圧のいずれもが高い容量素子を形成できると
いう効果を奏する。
【００２４】また、第１導電型の拡散領域が半導体島領
域に複数形成されている場合には、ｐｎ接合面積を更に
拡張でき、より高い容量が得られ、しかも、埋込み層を
備えているので、エピタキシャル層の電気抵抗の影響を
受けない。
域に複数形成されている場合には、ｐｎ接合面積を更に
拡張でき、より高い容量が得られ、しかも、埋込み層を
備えているので、エピタキシャル層の電気抵抗の影響を
受けない。
【００２５】さらに、半導体島領域がｐｎ接合分離され
た状態にある場合には、第１導電型の拡散領域と分離拡
散層とを同時形成することによって、その製造プロセス
数を増大させることなく、容量および耐電圧のいずれも
が高い容量素子を形成できるという効果を奏する。
た状態にある場合には、第１導電型の拡散領域と分離拡
散層とを同時形成することによって、その製造プロセス
数を増大させることなく、容量および耐電圧のいずれも
が高い容量素子を形成できるという効果を奏する。
【図１】本発明の実施例１に係る半導体装置の構成を示
す断面図である。
す断面図である。
【図２】本発明の実施例２に係る半導体装置の構成を示
す断面図である。
す断面図である。
【図３】従来の絶縁膜容量を利用した半導体装置の構成
を示す断面図である。
を示す断面図である。
１，２・・・半導体装置 １１・・・半導体基板 １２・・・エピタキシャル層 １３・・・拡散分離層 １４・・・拡散層 １５，１６・・・コンタクト拡散層 １７・・・埋込み層 １８・・・酸化膜 １９ａ・・・正電極 １９ｂ・・・負電極
Claims (3)
- 【請求項１】 第１導電型の半導体基板の表面側には、
第２導電型のエピタキシャル層と、このエピタキシャル
層に島状に素子分離され、第２導電型の埋込み層を備え
る第２導電型の半導体島領域と、この半導体島領域の表
面側から前記埋込み層にまで拡散形成されて、前記半導
体島領域および前記埋込み層とｐｎ接合容量を形成すべ
き第１導電型の拡散領域と、を有することを特徴とする
半導体装置。 - 【請求項２】 請求項１において、前記第１導電型の拡
散領域は、前記半導体島領域に複数形成されていること
を特徴とする半導体装置。 - 【請求項３】 請求項１または請求項２において、前記
半導体島領域は前記エピタキシャル層に形成された第１
導電型の分離拡散層によってｐｎ接合分離された状態に
あり、前記第１導電型の拡散領域と前記分離拡散層とは
同時形成された領域であることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4485792A JPH05243490A (ja) | 1992-03-02 | 1992-03-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4485792A JPH05243490A (ja) | 1992-03-02 | 1992-03-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243490A true JPH05243490A (ja) | 1993-09-21 |
Family
ID=12703156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4485792A Pending JPH05243490A (ja) | 1992-03-02 | 1992-03-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243490A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6987309B2 (en) | 2001-12-27 | 2006-01-17 | Kabushiki Kaisha Toshiba | Semiconductor device applied to a variable capacitance capacitor and amplifier |
-
1992
- 1992-03-02 JP JP4485792A patent/JPH05243490A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6987309B2 (en) | 2001-12-27 | 2006-01-17 | Kabushiki Kaisha Toshiba | Semiconductor device applied to a variable capacitance capacitor and amplifier |
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