KR100194991B1 - 광 반도체 장치 - Google Patents
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Abstract
P-형 에피택셜층(14)을 사용함으로써 감도와 응답속도가 우수한 포토다이오드(11)를 내장한 IC를 형성하는 것을 목적으로 한다.
P형 기판(13) 상에 높은 비저항의 P-형 에피택셜층(14)를 적층하고, 분리 영역(15)에 의해 제1 및 제2아일랜드(island) 영역(16 및 17)을 형성한다. 제1아일랜드(island) 영역(16)에 N+형 확산 영역(18)을 형성하여 포토다이오드(11)를 형성한다. 제2아일랜드(island) 영역(17)에는 N-형 콜렉터 영역(19), P형 베이스 영역(20) 및 N+형 에미터 영역(21)을 형성하여 NPN 트랜지스터(12)를 형성한다.
Description
제1도는 본 발명의 반도체 장치를 도시한 단면도.
제2도는 제1도의 제조 방법을 설명하는 제1단면도.
제3도는 제1도의 제조 방법을 설명하는 제2단면도.
제4도는 제1도의 제조 방법을 설명하는 제3단면도.
제5도는 제1도의 제조 방법을 설명하는 제4단면도.
제6도는 제1도의 제조 방법을 설명하는 제5단면도.
제7도는 포토다이오드(11)를 도시한 단면도.
제8도는 포토다이오드(11)의 밴드도.
제9도는 종래예을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 기판 2 : N형 에피택셜층
3 : P+형 분리 영역 4 : 아일랜드(island) 영역
5 : P형 확산 영역 6 : N+형 확산 영역
7 : 포토다이오드 8 : N+매립층
9 : NPN 트랜지스터 10 : N형 웰 영역
13 : 반도체 기판 14 : P-형 에피택셜층
16 : 제1아일랜드(island) 영역 17 : 제2아일랜드(island) 영역
18 : 포토다이오드의 N+형 확산 영역
19 : NPN 트랜지스터(12)의 N형 콜렉터 영역 25,26,27 : 전극
본 발명은 포토다이오드와 바이폴라 IC를 일체화한 광 반도체 장치에 관한 것이다.
수광 소자와 주변 회로를 일체화해서 모놀리식으로 형성된 광 반도체 장치는 수광 소자와 회로 소자를 별개로 제조해서 하이브리드 IC화 한 것과 달리 비용 절감을 기대할 수 있고, 또 외부 전자계에 의한 잡음에 대해 강하다는 장점이 있다.
종래의 광 반도체 장치의 수광 소자로서는, 예를 들면, 일본국 특개소61-47664호 공보에 기재된 구조가 공지되어 있다. 즉, 제9도에 도시한 바와 같이, P형 기판(1)상에 형성된 N형 에피택셜층 (2), P+형 분리영역(3)에 의해 분리된 아일랜드(island) 영역(4),아일랜드(island) 영역(4)의 표면에 형성된 P형 확산 영역(5) 및 N+형 확산 영역(6)을 포함하고, P형 확산 영역(5) 및 N형 아일랜드(island) 영역(4)의 PN 접합을 포토다이오드(7)로 구성한 것이다. 참조번호(8)는 N+형 매립층이다.
그런데 포토다이오드(7)의 고성능화라는 점에서는, 캐소드로 되는 아일랜드(island) 영역(4)의 비저항을 크게하여 용량 저감을 도모하는 것이 바람직하다. 그래서, 일본국 특개소 61-47664호 공보에는, NPN 트랜지스터 (9)에 N형 웰 영역(10)을 형성하고, 콜렉터로 되는 영역의 불순물 농도를 보충함으로써 포토다이오드(7)의 고성능화를 도모한 예가 개시되어 있다.
그러나, P형 기판(1) 상에 에피택셜층(2)을 성장시키면 에피택셜층(2)은 기판(1)에서의 붕소(B)의 오토도프(auto dope) 또는 외부에서의 예기하기 못한 진입에 의해 P형 불순물의 진입을 받는다. 이 때문에, N형 에피태셜층(2)의 고비저항화를 강행하면 에피택셜층(2)을 N형으로 유지하기가 곤란해지고, 저항값과 도전형 제어가 곤란하다는 결점이 있었다.
또 상기 상황 때문에 비저항을 높일 수 없어서, 포토다이오드(7)의 PN 접합부에 형성되는 공핍층의 폭을 확대할 수 없고, 따라서 포토다이오드(7)의 특성을 좌우하는 접합 용량을 충분히 저감할 수 없다는 결점이 있었다.
또, P형 확산 영역(5) 또는 에피택셜층(2)의 심부 등에서 발생하는 공핍층 외의 생성 캐리어의 주행 시간에 따라 포토다이오드(7)의 응답 속도가 느려진다는 결점이 있었다.
본 발명은 상기 여러 가지 결점을 감안하여 이루어진 것으로, P형 가판(13) 상에 형성된 P형 에피택셜층(14), 에피택셜층(14)을 분리하는 P+형 분리 영역(15), 제1아일랜드(island) 영역(16)의 거의 전면을 덮도록 아일랜드(island) 영역(16) 표면에 형성된 N+형 확산 영역(18), 확산 영역(18)의 표면에 접촉하는 한 쪽의 전극(25), 분리 영역(15)의 표면에 접촉하는 다른 한 쪽의 전극(26), 제2아일랜드(island) 영역(17)의 도전형을 반전시키는 N형 콜렉터 영역(19), 콜렉터 영역(19)의 표면에 형성된 P형 베이스 영역(20) 및 N+형 에미터 영역(21)을 포함하는 것이다.
본 발명에 따르면, P형 기판(13) 상에 P형 에피택셜층(14)을 형성하므로, 기판(13)에서의 오토 도프에 의한 P형 불순물을 상쇄시킬 필요가 없다. 이 때문에 진성에 가깝게 높은 비저항층을 용이하게 형성할 수 있다.
또 진성에 가까운 높은 비저항층을 얻음으로써 공핍층을 기판(13)에 도달할 때까지 확장할 수 있어서, 포토다이오드(11)의 용량을 저감할 수 있다.
또, 기판(13)에 도달할 때까지 공핍층을 확장함으로써 애노드 측의 공핍층외의 생성 캐리어의 발생을 저감할 수 있다. 캐소드 측의 N+형 확산층(18)에 있어서는, 에미터 확산에 의해 고불순물 농도가 낮은 영역에 형성될 수 있으므로, 공핍층외 생성 캐리어의 발생을 억제하고, 또 생성 캐리어의 주행 시간을 단축할 수 있다.
그리고 또 제2아일랜드(island) 영역(17)에서는 N형 콜렉터 영역(19)이 에피택셜층(14)의 도전형을 반전하므로 NPN 트랜지스터(12)를 구성할 수 있다.
이하 본 발명의 한 실시예를 도면을 창조하면서 상세히 설명한다.
제1도는 포토다이오드(11) 및 NPN 트랜지스터(12)를 내장한 IC의 단면도이다. 참조 번호(13)는 P형 단결정 실리콘 반도체 기판, 참조번호(14)는 기판(13) 상에 기상 성장법으로 형성된 두께 10~12㎛의 P-형 에피택셜층이다. 기판(13)은 40~60Ωㆍ㎝의 비저항을 갖으며, 에피택셜층(14)은 완성시에 200-1500Ωㆍ㎝의 비저항을 갖는다.
P-형 에피택셜층(14)은 에피택셜층(14)의 표면에서 기판(13)에 달하는 분리 영역(15)을 설치함으로써 포토다이오드(11) 형성용 제1아일랜드(island) 영역(16) 및 NPN 트랜지스터(12) 형성용 제2아일랜드(island) 영역(17)으로 구획된다. 제1 및 제2아일랜드(island) 영역(16 및 17)은 분리 영역(15)과 에피택셜층(14)의 경계 및 기판(13)과 에피택셜층(14)의 경계로 각각이 완전히 둘러싸여 있다,
제1아일랜드(island) 영역(16)에는 포토다이오드(11)의 N+형 확산 영역(18)을 형성한다. N+형 확산 영역(18)은 제1아일랜드(island) 영역(16)의 거의 전면에 형성되고, 제1아일랜드(island) 영역(16)과 PN 접합을 형성함으로써 포토다이오드(11)를 형성한다. 확산 깊이는 0.8~1.0㎛이다.
제2아일랜드(island) 영역(17)에는 신호 처리 회로를 구성하는 NPN 트랜지스터(12)를 형성한다. NPN 트랜지스터(12)는 제2아일랜드(island) 영역(17)의 도전형을 반전시키는 N형 콜렉터 영역(19), 콜렉터 영역(19)의 표면에 형성된 P형 베이스 영역(20) 및 베이스 영역(20)의 표면에 형성된 N+형 에미터 영역(21)으로 구성된다. 참조 번호(22)는 N+형 콜렉터 접촉 영역이다. 제2아일랜드(island) 영역(17)의 저부에는 기판(13)과 에피택셜층(14)의 경계에 걸치도록 N+형 매립층(23)을 형성한다. 또 제2아일랜드(island) 영역(17)을 구획하는 분리 영역(15)은 N형 콜렉터 영역(19)의 전 둘레에서 콜렉터 영역(19)에 접촉한다.
애피택셜층(14)의 표면은 산화막(24)으로 덮히고, 부분적으로 구멍에 뚫려서 접촉 홀을 형성한다. 이 접촉 홀을 통해 각 영역 상에 전극(25,26, 및 27)이 설치된다. 포토다이오드(11)의 N+형 확산 영역(18)과 접촉하는 전극(25)이 캐소드 전극이 되고, 분리 영역(15)과 접촉하는 전극(26)은 애노드 전극이다.
상기 구조는 이하와 같은 방법으로 제조할 수 있다.
먼저 P형 기판(13)의 표면을 열산화해서 산화막(30)을 형성하여 산화막(30)을 포토에칭한다. 산화막(30)을 선택 마스크로 사용하여 먼저 NPN 트랜지스터(12)의 N+형 매립층(23)을 형성하는 안티몬(Sb)을 확산하고, 이어서 분리 영역(15)의 하측 분리 영역(31)을 확산한다(제2도).
다음으로 선택 마스크로 이용된 산화막(30)을 완전제거하고, 기판(13)을 에피택셜 성장 장치의 서셉터 상에 배치하고 램프로 가열하여 기판(13)을 1140℃ 정도의 고온이 되게 하며, 동시에 반응관 내에 SiH2Cl2가스 및 H2가스를 도입함으로써, 도프되지 않은 에피택셜층(14)을 성장시킨다. 이와 같이 도프되지 않게 성장시키면, 기판(13)에서의 붕소(B)의 오토도핑(autodoping)에 의해 모든 에피택셜층(14) 전부를 완성할 때 진성에 가까운 비저항 200~1500Ω.㎝의 P-형 층으로 만들 수 있다(제3도).
다음으로 에피택셜층(14)의 표면에 산화막(32)을 형성하여 포토에칭에 의해 선택 마스크를 형성하고, NPN 트랜지스터(12)의 N형 콜렉터 영역(19)을 형성하는 인(P)을 이온 주입한다. 그리고 기판(13) 전체를 열처리함으로써, N형 콜렉터 영역(19)을 매립층(23)에 도달하도록 깊게 확산한다. 동시에 분리 영역(15)의 하측 분리 영역(31)을 상방향으로 확산한다(제4도).
다음으로 에피택셜층(14)의 표면에서 분리 영역(15)의 상측 분리 영역(33)을 확산하고, 하측 분리 영역(31)과 연결하여 에피택셜층(14)을 제1 및 제2아일랜드(island) 영역(16 및 17)으로 구획된다(제5도).
그리고, 에피택셜층(14) 표면에서 P형 불순물을 선택 확산하여 NPN 트랜지스터(12)의 베이스 영역(20)을 형성하고, 이어서 N형 불순물을 선택 확산해서 NPN 트랜지스터(12)의 에미터 영역(21), 콜렉터 접촉 영역(22) 및 포토다이오드(11)의 N+형 확산 영역(18)을 형성한다(제6도).
그 후, AL 퇴적 및 포토에칭에 의해 전극을 설치함으로써 제1도의 구조가 얻어진다.
다음에, 상기 구성의 포토다이오드(11)의 동작을 설명한다.
포토다이오드(11)의 전극(27)에 접지 전위(GND)를, 전극(27)에 +5V의 역 바이어스 전압을 가하면, 포토다이오드(11)의 PN 접합부에는 제7도에 도시한 공핍층(34)이 형성된다. 공핍층(34)의 폭은 에피택셜층(14)을 높은 비저항이 되게 함으로써 10㎛ 이상이 되고, 에피택셜층(14)과 분리 영역(15)의 경계부까지, 그리고 에피택셜층(14)과 기판(13)의 경계부까지 용이하게 도달한다. 기판(13)용으로 비저항이 40~60Ω.㎝ 인 것을 사용하면, 기판(13) 내부까지 확장할 수 있다.
따라서 에피택셜층(14)의 두께에 필적하는 상당히 두꺼운 공핍층(34)이 얻어져서, 포토다이오드(11)의 캐피시티를 저감하여 응답 속도를 빠르게 할 수 있다. 또 본원의 구조는 아일랜드(island) 영역(16)과 분리 영역(15)에서 PN 접합을 형성하지 않으므로, 제9도의 예에 있었던 N형 아일랜드(island) 영역(4)과 P-형 분리 영역(3)의 접합 용량이 존재하지 않아서, 이 점에서도 포토다이오드(11)의 캐패시티를 저감할 수 있다.
한편 공핍층(34) 이외에서도 입사광에 의한 전자 정공쌍이 발생하는데 이는 공핍층 외의 생성 캐리어(35)로 되어 광 전류에 관여한다. 이 공핍층 외의 생성 캐리어(35)는 제8도에 도시한 바와 같이 P형 또는 N형 영역으로 확산된 후, 공핍층(34)에 도달하므로, 확산 시간이 포토다이오드(11)의 응답 속도를 늦추는 요인이 된다. 그러나, N형 영역으로 되는 N+형 확산 영역(18)은 NPN 트랜지스터(12)의 에미터 확산에 의한 고불순물 농도의 영역이므로, N+형 확산 영역(18)에서 발생한 공핍층 외의 생성 캐리어(35)는 수명이 상당히 짧아서 즉시 소멸한다. 또, 소멸되지 않은 공핍층 외의 냉성 캐리어(35)는 N+형 확산 영역(18)이 얕아서, 매우 짧은 시간에 공핍층(34)에 도달할 수 있다. 따라서 N+형 확산 영역(18)에서 발생한 공핍층 외의 생성 캐리어(35)는 포토다이오드(11)의 응답 속도에는 거의 영향을 미치지 않는다.
또, P형 기판(13)에서는, 에피택셜층(14)의 두께에 필적하는 두꺼운 공핍층(34)에 의해 입사광이 대부분 흡수되므로, P형 기판(13)에서 발생되는 공핍층 외의 생성 캐리어(35)는 적다. 이 때문에, 지연 전류가 작아서 포토다이오드(11)의 응답속도를 느리게 하는 일은 없다.
또, 캐소드 측은 고불순물 농도의 N+형 확산 영역(18)에서 전극(25)을 인출하므로 직렬 저항을 작게 할 수 있고, 애노드 측도 고불순물 농도의 P+형 분리 영역(15)에서 전극(26)을 인출하므로 직렬 저항을 작게 할 수 있다. 따라서 포토다이오드(11)의 속도를 향상시킬 수 있다.
이상 설명한 바와 같이 본 발명에 따르면,
1. P형 기판(13) 상에 P-형 에피택셜층(14)를 적층하므로, N형으로 반전하는 에피택셜층을 적층하는데 비해, 높은 비저항층을 안정하게 얻을 수 있다.
2. 상기 높은 비저항층에 의해 두꺼운 공핍층(34)이 얻어지므로, 포토다이오드(11)의 캐패시터를 저감하여 속도를 향상시킬 수 있다.
3. 아일랜드(island) 영역(16) 및 분리 영역(15)에서 PN 접합을 형성하지 않으므로, 포토다이오드(11)의 캐패시터를 저감할 수 있다.
4. 에미터 확산에 의해 낮은 고불순물 농도의 N+형 확산 영역(18)에서 PN 접합을 형성하므로, 공핍층 외의 생성 캐리어(35)에 의한 지연 전류가 작아서 포토다이오드(11)의 응답 속도를 향상시킬 수 있다.
5. 상기 두꺼운 공핍층(34)에서 입사광의 대부분을 흡수할 수 있으므로, 기판(13)에서의 공핍층 외에서는 생성 캐리어(35)의 발생이 적다.
6. 낮은 N+형 확산 영역(18)에서 PN 접합을 형성하므로 파장 λ가 400nm와 같은 단파장의 광에까지 대응할 수 있다.
7. 제2아일랜드(island) 영역(17)을 N형 콜렉터 영역(19)에서 N형으로 반전시키므로, 포토다이오드(11)와 NPN 트랜지스터(12)를 공존시킬 수 있다는 효과를 갖는다. 따라서 감도가 높고 응답속도가 우수한 포토다이오드(11)를 IC에 내장할 수 있다.
Claims (4)
- 광 반도체 장치에 있어서: P형 반도체 기판; 상기 반도체 기판의 표면에 형성된 높은 비저항의 P형 에피택셜층; 상기 에피택셜층의 표면에서 상기 기판에 이르는 P형 분리 영역; 상기 분리 영역과 상기 에피택셜층의 경계 및 상기 기판과 상기 에피택셜층의 경계로 둘러싸인 포토다이오드 형성용 제1아일랜드(island) 영역 및 트랜지스터 형성용 제2아일랜드 영역; 상기 제1아일랜드 영역의 거의 전면을 덮도록 상기 제1아일랜드 영역 표면에 형성된 N형의 저 저항 확산 영역; 절연막을 뚫은 접촉 홀(contact hole)을 통해 인출 영역에 접촉하는 한 쪽의 전극; 절연막을 뚫은 접촉 홀을 통해 인출 영역에 접촉하는 다른 쪽의 전극; 상기 제2아일랜드 영역의 표면에 형성된 N형의 콜렉터 영역; 상기 콜렉터 영역의 표면에 형성된 P형의 베이스 영역; 및 상기 베이스 영역의 표면에 형성된 N형의 에미터 영역을 포함하는 것을 특징으로 하는 광 반도체 장치.
- 제1항에 있어서, 상기 반도체 기판의 비저항이 40~60Ω.㎝인 것을 특징으로 하는 광 반도체 장치.
- 제1항에 있어서, 상기 에피택셜층의 비저항이 200~1500Ω.㎝인 것을 특징으로 하는 광 반도체 장치.
- 제1항에 있어서, 상기 제1아일랜드 영역의 N형 확산 영역이 상기 제2아일랜드 영역의 에미터 확산에 의한 것을 특징으로 하는 광 반도체 장치
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