JPH04151874A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特に詳細には、バイポーラ
型トランジスタのような電子的機能素子とＰＩＮホトダ
イオードの集積回路（ＩＣ）に関する。

〔従来の技術〕

光電変換素子としてＰＩＮ構造を有するフォトダイオー
ドが知られており、他の種類の素子、例えばバイポーラ
トランジスタとの電気的な分離や、他の素子との同一基
板上での集積化などのために、様々な技術が提案されて
いる。例えば、特開昭６２−１２３７８３号および同６
３−９３１７’４号では、フォトダイオードを形成する
シリコン結晶層とシリコン基板の間に誘電体膜を介在さ
せ、電気的な分離を実現する技術が開示されている。

また、特開昭６２−１５８３７３号では、シリコンフォ
トダイオードを形成した領域でシリコン基板を薄くし、
リーク電流を軽減させる技術が示されている。これと同
等の技術は、特開昭６２１８０７５号にも開示されてい
る。更に、特開昭６３−１９８８２号には、フォトダイ
オードが形成された領域でシリコン基板を薄くすると共
に、逆バイアス電圧が印加されたｐｎ接合によってフォ
トダイオードとトランジスタを電気的に分離する技術か
示されている。また、特開昭６２１６５６８号では、フ
ォトダイオードを誘電体層で囲むことにより、他の素子
、例えばトランジスタとアイソレートする技術が示され
ている。

〔発明が解決しようとする課題〕

しかし、これらの従来技術によれば、分離層形成のため
の製造工程が複雑化し、コストアップになる欠点があっ
た。また分離層が厚くなるため、装置の集積効率が低く
なる欠点があった。更に、集積効率が悪くなると、アル
ミニウムなどの配線が長くなって寄生容量が増大し、高
速動作に適しなくなる欠点があった。

本発明の目的は、フォトダイオードとバイポーラトラン
ジスタのような電子的機能素子を、同一の基板上にモノ
リシックに集積し、高速動作を可能にした半導体装置を
提供することにある。

〔課題を解決するための手段〕

本発明は、高ドープ第１導電型の半導体基板上に低ドー
プ第１導電型の第１エピタキシャル層が形成され、さら
にその上に第２導電型の第２エピタキシャル層が形成さ
れている半導体装置であって、第２エピタキシャル層は
所定領域（ホトダイオード領域）を所定幅で囲むように
形成された絶縁性マスクを介して選択的にエピタキシャ
ル成長されて形成され、かつこの所定領域の近傍の第１
エピタキシャル層に第１導電型の不純物がドープされて
第１導電型の埋込層が形成されていることにより、絶縁
性マスクに囲まれた領域の第２エピタキシャル層をカソ
ードまたはアノード、埋込層をアノードまたはカソード
とするホトダイオードが構成されており、埋込層の上の
第２エピタキシャル層中に、たとえばバイポーラトラン
ジスタのような電子的機能素子が形成されるでいること
を特徴とする。

〔作用〕

本発明によれば、高ドープの第１導電型の基板上に、低
ドープで第１導電型の第１エピタキシャル層と第２導電
型の第２エピタキシャル層の二層構造が形成されている
ので、ホトダイオードと電子的機能素子（例えばバイポ
ーラトランジスタ）の集積化が可能になる。また、電子
的機能素子の下側に第１導電型の埋込層が形成されてい
るので、パンチスルーを防止できる。また、第２エピタ
キシャル層は絶縁性マスクを介して選択エピタキシャル
成長させて形成されるので、上記マスクが分離領域を形
成することになり、寄生容量の低減が可能になる。また
、選択成長された第２エピタキシャル層をそのままカソ
ードまたはアノードにしているので、不純物のプロファ
イルを好適になしうる。

〔実施例〕

以下、添付図面により本発明の詳細な説明する。

第１図は実施例に係る半導体装置の断面図であり、この
詳細な構成は、第２図にもとづく製造工程の説明の中で
明、らかにする。

まず、実施例のモノリシックＩＣは、次の点に特徴を有
している。第１の特徴は、高濃度にアクセプタ不純物が
ドープされたｐ＋型シリコン基板１の上に、低ドープの
ｐ　型エピタキシャル層２およびｎ型エピタキシャル層
７の二層手、−１造が形成されていることである。これ
により、ＰＩＮホトダイオード３１と、電子的機能素子
の一例としてのｎｐｎバイポーラトランジスタ３２を、
同一基板１上に共存させることが可能になっている。第
２の特徴は、ＰＩＮホトダイオード３］の１層として用
いられるｐ　型エピタキシャル層２の」二に電子的機能
素子の一例としてのｎｐｎバイポーラトランジスタ３２
が形成されており、かつ、このエピタキシャル層２とト
ランジスタ３２の間にはｐ型埋込層４が設けられている
ことである。このため、ｎｐｎバイポーラトランジスタ
３２とホトダイオード３１の間、あるいは図示しない近
傍の他のトランジスタとの間で、パンチスルーを起すの
が防止されている。なお、第１図ではｐ型埋込層４がｎ
ｐｎバイポーラトランジスタ３２の下側全体に設けられ
ているので、コレクタ容量は大きくなるか、基板１への
抵抗は小さくなる。これに対して、ｎｐｎバイポーラト
ランジスタ３２の下側の周辺にのみｐ型埋込層を設けれ
ば、コレクタ容量は小さくなるが基板コへの抵抗は大き
くなる。

第３の特徴は、ｎ型エピタキシャル層７がＰＩＮホトダ
イオード３１のＮ層すなわちアノードをなし、かつダイ
オード領域の周囲にリング状に設けられた絶縁性マスク
を介して、ｎ型エピタキシャル層７を選択エピタキシャ
ル成長することにより、ＰＩＮホトダイード３］とバイ
ポーラトランジスタがアイソレーションされていること
である。このため、ｎ型エピタキシャル層７の形成後の
、表面酸化のための酸化条件を軽減することができ、従
ってプロファイルの形成を好適になし得る。これは、本
発明者に係る先の出願（いずれも未公開）である特願平
’＞２２９５８９号〜２２９５９４号の特徴点、すなわ
ち厚さ２μｍ程度の熱酸化膜の形成が必須になっている
点と大きく異なる点である。

次に、第２図（Ａ）〜（０）を参照しながら、第１図に
示す半導体装置の製造方法を説明する。

比抵抗が０．０２Ωａｍ以下（例えば０．０］、５膜ｃ
ｍ程度）の高ドープｐ型半導体（シリコン）基板］上に
比抵抗から００Ωｃｍ以上（例えば１にΩｃｍ程度）の
低ドープｐ型エピタキシャル層２を２０〜５０μｍの厚
さで形成する（第２図（Ａ）参照）。なお、図示か省略
されているか、基板１の裏面にはオートドープ阻止のた
めの５ＩＯ２膜が形成されている。つぎに、エピタキシ
ャル層２の表面にＳ　ＩＯ２膜を形成し、フォトリソグ
ラフィ技術によってそのＳ　Ｉ　Ｏ２膜を加工してマス
ク３０１とする。そのマスク３０］を介して上方からボ
ロン（Ｂ）をイオン注入し、ｎｐｎバイポーラトランジ
スタのためのｐウェル埋込層４となるイオン注入層４０
１を形成する。この埋込層４の不純物濃度は１０１５〜
１０１６／　ｃｍ　”程度である（第２図（Ｂ）参照）
。ｐウェル埋込層４の位置で理解できるように、同図（
Ｂ）におけるほぼ右半分がｎｐｎ）ランジスタ形成領域
であり、左半分がＰＩＮホトダイオード形成領域である
。

ついで再びＳ　ｉＯ２膜を堆積し、フォトリソグラフィ
技術などを用いてこの８１０２膜を加工し、加工後のＳ
ｉＯ２膜をマスク３０２としてアンチモン（Ｓ　ｂ）を
熱拡散する。これによって、ｎｐｎトランジスタ用のｎ
型埋込層５となる拡散層５０１が形成される（第２図（
Ｃ）参照）。プロファイル形成後のｎ型埋込層５の不純
物濃度は１０１９〜１０２０／程度である。

その後、表面のマスク３０２を除去し、２，３μｍ±０
．２μｍの厚さでマスク３１０となるべきＳ　ｉＯ２膜
を形成し、レジスト膜を塗布してパターニングする。そ
して、受光領域を囲むリング状の領域以外のＳ　ｉ　Ｏ
２膜をエツチングで除去し、レジスト膜を除去して分離
領域に絶縁物マスク３１０を形成する。しかる後、ｎ型
シリコンを選択エピタキシャル成長させ、厚さ２．３μ
ｍ±０．２μｍ程度のｎ型エピタキシャル層７を形成す
る。その不純物濃度は１０〜１．０１６／　ｃｍ　”程
度である（第２図（Ｄ）参照）。以上で、埋込拡散と選
択エピタキシャル成長工程が終わる。

次に、エピタキシャル層７および絶縁物マスク３１０の
露出表面全体に、後述のマスク３０３となるべき５ＩＯ
２膜を形成する。そして、その上にレジストを塗布して
レジスト膜（図示せず）を形成し、フォトリソグラフィ
技術を用いて所望領域のレジスト祠を除去し、パターニ
ングされたレジスト膜（図示せず）を形成する。そして
、このレジスト膜をマスクとして、ＳｉＯ２膜をエツチ
ングで除去し、マスク３０３を形成する。その後、マス
ク３０３を介して、ｎ型エピタキシャル層７を表面から
０．２μｍの深さまでウェットエツチングしく第２図（
Ｆ）参照）、さらにｎ型エピタキシャル層７を貫通する
深さまで異方性ドライエツチングして、エピタキシャル
層７を貫通する矩形の溝を形成する（第２図（Ｇ）参照
）。ここで、上述の所望領域とは、ｎｐｎ　トランジス
タの分離領域、ｎｐｎトランジスタ内部に後の工程で設
けるｐ型ベース層とコレクタウオールとの分離領域等で
ある。また、この異方性ドライエツチングの過程で、マ
スク３０３もエツチングされるので薄くなる。

つぎに、表面のマスク３０３を除去した後に、耐酸化用
のＳｉＮ　　膜２６およびクツション膜となるＳｉＯ２
膜２７を全面に形成する。そして、全面にポリシリコン
２８を堆積しく第２図（Ｈ）参照）、エツチングにより
矩形溝部以外のポリシリコンを除去する（第２図（Ｉ）
参照）。このとき、矩形溝部以外のＳ　ｉＯ２膜２７も
同時に除去されるので、ここではＳｊＮ　　膜２６が露
出する。

つぎに、ポリシリコン２８の上側部分を熱酸化しく第２
図（［）参照）、軽くエツチングして平坦化する。以下
、絶縁物はハツチングで表現して詳細な図示は省略する
（第２図（Ｋ　）参照）。

つぎに、レジストを全面に塗布し、バターニングして所
定領域に開口を有するマスク３０４を形成し、ボロンを
イオン注入する。これにより、ｎ型エピタキシャル層７
にイオン注入層７０１７０２．７０３を形成する（第２
図（Ｌ）参照）。

ここで、所定領域とは、ＰＩＮホトダオードのカソード
電極を取り出すべき領域等である。しかる後、熱処理に
よってイオン注入層７０１，７０２゜７０３からｐ＋層
７１，７２．７３のプロファイルを形成する（第２図（
Ｍ）参照）。

つぎに、ＰＩＮホトダオードのアノード電極を取り出す
べきｎ　層１６の形成と、バイポーラトランジスタの形
成のための工程に入る。バイポラトランジスタを形成す
る工程は公知の手法によって行なわれ、ｎｐｎ）ランジ
スタのコレクタウオールとなるｎ＋層１５、外部ベース
１８、真性ベース１９を形成する。

なお、真性ベース１９の下側に残されてるｎ型エピタキ
シャル層７がコレクタ２３となり、ベス１９の上側にエ
ミッタ２２が形成される。そして、不要な層をドライエ
ツチングなどで除去し、再びＳ　Ｌｏ　２膜をＣＶＤ法
で堆積する（第２図（Ｎ）参照）。そして、エミッタ２
２の上の絶縁膜に開口を形成し、ここにポリシリコンで
エミッタ電極９１を形成する（第２図（０）参照）。

第１図に示す半導体装置は、以上の工程を経た後、必要
な電極９２を形成して得られたものであり、同一基板上
にＰＩＮホトダイオード３１とｎｐｎトランジスタ３２
とがモノリシックに形成されている。ＰＩＮホトダイオ
ード３１は、ｐ型埋］　３ 連層４をＰｉ（カソード）、低ドープｐ型エピタキシャ
ル層２を１層、ｎ型エピタキシャル層７をＮ層（アノー
ド）とするＰＩＮ型シリコンホトダイオードである。ｎ
型エピタキシャル層７には電極取出用のｎ　層１６を介
してアノード電極（電極９２Ａ）が接続されており、ｐ
型埋込層４には電極取出用のｐ　層７２．７３を介して
カソード電極（電極９２Ｃ）が設けられている。これら
電極間に逆バイアス電圧が印加された状態で光が入射す
ると、低ドープｐ型エピタキシャル層２の空乏領域でキ
ャリアが発生し、この電子、正孔のペアが空乏領域の電
界によって移動して光電流となる。ここで、上記の空乏
層は印加電圧が５膜程度で３０μｍ程度の幅になるため
、大幅な低容量化が実現される。なお、カソード電極と
して裏面電極（図示せず）を付加すると、寄生抵抗をさ
らに低減することができる。

ｎｐｎトランジスタ３２には、図示のように、エミッタ
電極、ベース電極、コレクタ電極が電極９２として設け
られている。ｐ型埋込層４はまた、比抵抗を補償するこ
とにより、周囲の他の素子との間のパンチスルーを防止
するためにも働く。この半導体装置によれば、ＰＩＮホ
トダイオードおよびｎｐｎバイポーラトランジスタが同
一基板上にモノリシックに形成されているので、配線に
基づく寄生容量を小さくできる等の効果を有する。

したがって、光通信用受信回路等に用いた場合、従来回
路に比較して一層高速に動作させることが可能となる。

また、ハイブリッドＩ’Ｃのような組み込み工程が不要
である。

また、ＰＩＮホトダイオード３１およびｎｐｎトランジ
スタ３２を含む表面全体が平坦面となり、アルミニウム
配線を容易に行うことができる。

なお、各実施例において、基板１とエピタキシャル層２
．７の導電型は逆にしてもよい。この場合には、ホトダ
イオードのアノードとカソードが逆になる。

上記、説明した実施例によれば、次のような効果が生じ
る。

第１は、第１エピタキンヤル層を低ドープとしたことに
よる高速、高周波特性向上の効果である。

すなわち、第１導電型（ｐ）エピタキシャル層は高抵抗
になるほど空乏層が広がる。例えばｐ−層の比抵抗を］
、にΩｃｍとし、３０μｍの厚さにエピタキシャル層を
設定すれば、５■の印加電圧で上記エピタキシャル層は
空乏層により占められる。

したがって、ホトダイオードの応答速度がキャリヤの空
乏層走行時間で決まるので、遮断周波数が数百メガヘル
ツまで広がる。

第２は、受光領域を囲む分離領域の絶縁物マスクを介し
て第２エピタキシャル層を選択成長させ、ホトダイオー
ドをアイソレートしたことによる高速、高周波特性向上
の効果である。すなわち、アノード周辺の寄生容量効果
として、例えば１　ｍｍ角のホトダイオードにこの発明
の分離法を採用すれば、接合容量は（ＯＶバイアス時）
１０ＰＦ程度まで小さくできる。ところが、同じザイズ
のＰＩＮホトダイオード構造でも、アノード周辺にｐｎ
接合分離による接合容量が加わると、寄生容量は１３、
Ｆ程度まで増加する。本発明では、選択成長のための絶
縁物マスクによる分離の低容量化で、−層の高速化が可
能となる。

第３は、ホトダイオードにおける分離と電子的機能素子
における分離を、別の方法で行なったことによる効果で
ある。なわち、実施例に示されるように、バイポーラト
ランジスタのような電子的機能素子におけるトレンチ型
絶縁体分離とは別に、ホトダイオードの分離を絶縁膜マ
スクを用いた選択エピタキシャル成長で行えば、ＰＩＮ
ホトダイオードのアノードの多素子分離を可能にできる
。

すなわち、他の素子特性への影響を小さく抑え、製造コ
ストを低くしながら、アノードを複数にすることが容易
にできる。

第４は、素子間の特性等のバラツキを抑え得る効果であ
る。高速ＰＩＮホトダイオードの単一素子製造方法では
、初期Ｐ／Ｐ型の高抵抗エピタキシャルウェーハから不
純物拡散によってアノードを形成するが、この場合はア
ノード周辺の寄生容量か大きく、拡散のばらつきや、欠
陥発生によって暗電流の発生や光感度のばらつき問題が
生じやすい。この発明では、アノードは第２導電型エピ
タキシャル層を分割してアノードとし、エピタキシャル
層の不純物濃度や厚みの制御性が高いため、暗電流、感
度特性、歩留りが向上し、バッチ処理に対して素子間ば
らつきが抑制される。

〔発明の効果〕

本発明によれば、高ドープの第１導電型の基板上に低ド
ープ第１導電型のエピタキシャル層と第２導電型のエピ
タキシャル層の二層構造が形成されているので、ホトダ
イオードとバイポーラトランジスタのような電子的機能
素子の集積化が可能になる。また、電子的機能素子の下
側に第１導電型の埋込層が形成されているので、パンチ
スルーを防止できる。また、選択エピタキシャル成長の
ための絶縁物マスクを用い分離領域を構成しているので
、高速高周波特性の向上ができると共に、第２導電型エ
ピタキシャル層をそのままカソードまたはアノードにし
ているので、不純物のプロファイルを好適になしつる。

このため、フォトダイオードとバイポーラトランジスタ
のような電子的］　８ 機能素子を、同一の基板上にモノリンツクに集積し、高
速動作を可能にした半導体装置を提供することができる
。

【図面の簡単な説明】

第１図は本発明の実施例にかかるモノリシックＩＣの構
造を断面で示す図、第２図（Ａ）〜（０）は第１図に示
すモノリシックＩＣの製造工程を示す断面図である。 ］・・・ｐ＋型ンリコン基板、２・・・ｎ型エピタキシ
ャル層、４・・・ｐ型埋込層、７・・・ｎ型エピタキシ
ャル層。

Claims (1)

1. 【特許請求の範囲】 １、高ドープ第１導電型の半導体基板上に低ドープ第１
   導電型の第１エピタキシャル層が形成され、さらにその
   上に第２導電型の第２エピタキシャル層が形成されてい
   る半導体装置であって、前記第２エピタキシャル層は所
   定領域を所定幅で囲むように形成された絶縁性マスクを
   介して選択的にエピタキシャル成長されて形成され、か
   つ前記所定領域の近傍の前記第１エピタキシャル層に第
   １導電型の不純物がドープされて第１導電型の埋込層が
   形成されていることにより、前記第２エピタキシャル層
   の前記絶縁性マスクに囲まれた所定領域をカソードまた
   はアノード、前記埋込層をアノードまたはカソードとす
   るホトダイオードが構成されており、 前記埋込層の上の前記第２エピタキシャル層中に電子的
   機能素子が形成されていることを特徴とする半導体装置
   。 ２、前記電子的機能素子は、前記第２エピタキシャル層
   中への不純物ドープにより形成されたベース層およびエ
   ミッタ層ならびに当該第２エピタキシャル層自身による
   コレクタ層によって構成されたバイポーラトランジスタ
   であることを特徴とする請求項１記載の半導体装置。 ３、前記電子的機能素子の下側全体が前記埋込層で囲ま
   れている請求項１記載の半導体装置。 ４、前記電子的機能素子の下側周辺全体が前記埋込層で
   囲まれている請求項１記載の半導体装置。