JPH10284711A - ＢｉＣＭＯＳ内蔵受光半導体装置 - Google Patents
ＢｉＣＭＯＳ内蔵受光半導体装置Info
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- JPH10284711A JPH10284711A JP9092381A JP9238197A JPH10284711A JP H10284711 A JPH10284711 A JP H10284711A JP 9092381 A JP9092381 A JP 9092381A JP 9238197 A JP9238197 A JP 9238197A JP H10284711 A JPH10284711 A JP H10284711A
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Abstract
(57)【要約】
【課題】シリコンアバランシェフォトダイオード（ＡＰ
Ｄ）の長波長感度および縦型ＮＰＮの特性を損わず、Ａ
ＰＤとＢｉＣＭＯＳを同一基板に集積した受光半導体装
置を提供する。 【解決手段】低抵抗Ｐ型基板１（アノード）と、この上
に形成されたＰ型エピタキシャル層２、４（光吸収層）
と、Ｎ型層１２（カソード）から成るＡＰＤが形成さ
れ、基板１内にＮ＋埋込層３及びＮ型層５（コレクタ）
と、このＮ型層５内に形成されたＰ型領域１０（ベー
ス）と、このＰ型領域１０内に形成されたＮ型層１２
（エミッタ）とを持つ縦型ＮＰＮが形成され、Ｐ型層４
内の上面表層にＮＭＯＳが形成され、Ｎ型層３、５内の
上面表層にＰＭＯＳが形成された半導体装置において、
Ｐ型エピタキシャル層２、４の厚さによりＡＰＤの長波
長感度を向上させ、Ｐ型エピタキシャル層４の厚さによ
り縦型ＮＰＮの特性を向上させる。
Ｄ）の長波長感度および縦型ＮＰＮの特性を損わず、Ａ
ＰＤとＢｉＣＭＯＳを同一基板に集積した受光半導体装
置を提供する。 【解決手段】低抵抗Ｐ型基板１（アノード）と、この上
に形成されたＰ型エピタキシャル層２、４（光吸収層）
と、Ｎ型層１２（カソード）から成るＡＰＤが形成さ
れ、基板１内にＮ＋埋込層３及びＮ型層５（コレクタ）
と、このＮ型層５内に形成されたＰ型領域１０（ベー
ス）と、このＰ型領域１０内に形成されたＮ型層１２
（エミッタ）とを持つ縦型ＮＰＮが形成され、Ｐ型層４
内の上面表層にＮＭＯＳが形成され、Ｎ型層３、５内の
上面表層にＰＭＯＳが形成された半導体装置において、
Ｐ型エピタキシャル層２、４の厚さによりＡＰＤの長波
長感度を向上させ、Ｐ型エピタキシャル層４の厚さによ
り縦型ＮＰＮの特性を向上させる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＢｉＣＭＯＳ内蔵
受光半導体装置に関し、特に、可視光領域および近赤外
光領域に高感度なアバランシェフォトダイオード（ＡＰ
Ｄ）と高性能な縦型ＮＰＮトランジスタ（縦型ＮＰＮ−
Ｔｒ）とＭＯＳトランジスタを同一半導体基板上に備え
たＢｉＣＭＯＳ内蔵受光半導体装置に関する。
受光半導体装置に関し、特に、可視光領域および近赤外
光領域に高感度なアバランシェフォトダイオード（ＡＰ
Ｄ）と高性能な縦型ＮＰＮトランジスタ（縦型ＮＰＮ−
Ｔｒ）とＭＯＳトランジスタを同一半導体基板上に備え
たＢｉＣＭＯＳ内蔵受光半導体装置に関する。
【０００２】
【従来の技術】ＡＰＤとその信号処理回路とを同一基板
上に集積した受光半導体装置としては、特開昭６２−１
４４７８等に開示された例がある。図７は、このような
受光半導体装置の断面図である。縦型ＮＰＮ−Ｔｒは、
Ｐ型半導体基板５０に形成されたＮ型埋め込み層５２お
よびこの上に形成されたＮ型エピタキシャル層５４をコ
レクタ（Ｃ）とし、Ｎ型エピタキシャル層５４内の上面
表層に形成されたＰ型半導体層５６をベース（Ｂ）と
し、Ｐ型半導体層５６内の上面表層に形成されたＮ型半
導体層５８をエミッタ（Ｅ）として構成される。ＡＰＤ
は、Ｎ型埋め込み層５２およびこの上に形成されたＮ型
エピタキシャル層５４をカソード（Ｋ）とし、Ｐ型半導
体層５６をアノード（Ａ）として構成される。そして、
酸化膜６０とポリシリコン６２により埋め込まれた溝に
より、これらの素子および電極を分離している。
上に集積した受光半導体装置としては、特開昭６２−１
４４７８等に開示された例がある。図７は、このような
受光半導体装置の断面図である。縦型ＮＰＮ−Ｔｒは、
Ｐ型半導体基板５０に形成されたＮ型埋め込み層５２お
よびこの上に形成されたＮ型エピタキシャル層５４をコ
レクタ（Ｃ）とし、Ｎ型エピタキシャル層５４内の上面
表層に形成されたＰ型半導体層５６をベース（Ｂ）と
し、Ｐ型半導体層５６内の上面表層に形成されたＮ型半
導体層５８をエミッタ（Ｅ）として構成される。ＡＰＤ
は、Ｎ型埋め込み層５２およびこの上に形成されたＮ型
エピタキシャル層５４をカソード（Ｋ）とし、Ｐ型半導
体層５６をアノード（Ａ）として構成される。そして、
酸化膜６０とポリシリコン６２により埋め込まれた溝に
より、これらの素子および電極を分離している。
【０００３】
【発明が解決しようとする課題】しかし、ＡＰＤとバイ
ポーラトランジスタ等の能動素子とを同一半導体基板上
に形成する場合は、製造工程に制約の多い上記能動素子
の特性を優先する構造となっていたため、ＡＰＤの特性
は必ずしも十分なものではなかった。例えば、バイポー
ラトランジスタを高性能にするには薄いエピタキシャル
層が好ましいが、ＡＰＤの波長感度は光吸収層となるエ
ピタキシャル層の厚さにより制約を受けるこのため、従
来の受光半導体装置では、エピタキシャル層を薄くして
しまうと近赤外領域以上の長波長側において感度が低下
していた。
ポーラトランジスタ等の能動素子とを同一半導体基板上
に形成する場合は、製造工程に制約の多い上記能動素子
の特性を優先する構造となっていたため、ＡＰＤの特性
は必ずしも十分なものではなかった。例えば、バイポー
ラトランジスタを高性能にするには薄いエピタキシャル
層が好ましいが、ＡＰＤの波長感度は光吸収層となるエ
ピタキシャル層の厚さにより制約を受けるこのため、従
来の受光半導体装置では、エピタキシャル層を薄くして
しまうと近赤外領域以上の長波長側において感度が低下
していた。
【０００４】従って、本発明の目的は、縦型ＮＰＮ−Ｔ
ｒ等の能動素子の特性を損なうことなく、長波長側の感
度を向上させたＡＰＤを同一のＰ型半導体基板上に構成
したＢｉＣＭＯＳ内蔵受光半導体装置を提供することで
ある。
ｒ等の能動素子の特性を損なうことなく、長波長側の感
度を向上させたＡＰＤを同一のＰ型半導体基板上に構成
したＢｉＣＭＯＳ内蔵受光半導体装置を提供することで
ある。
【０００５】
【課題を解決するための手段】そこで、本発明は次のよ
うな構成とした。
うな構成とした。
【０００６】本発明に係わるＢｉＣＭＯＳ内蔵受光半導
体装置は、Ｐ型半導体基板１上のＡＰＤ形成領域、ＭＯ
Ｓ型Ｎチャネルトランジスタ形成領域（ＮＭＯＳ−Ｔｒ
形成領域）、ＭＯＳ型Ｐチャネルトランジスタ形成領域
（ＰＭＯＳ−Ｔｒ形成領域）および縦型ＮＰＮ−Ｔｒ形
成領域に形成された第１のＰ型半導体層２と、第１のＰ
型半導体層２内の上面表層のＰＭＯＳ−Ｔｒ形成領域お
よび縦型ＮＰＮ−Ｔｒ形成領域に形成されたＮ型埋め込
み層３と、ＡＰＤ形成領域、ＮＭＯＳ−Ｔｒ形成領域、
ＰＭＯＳ−Ｔｒ形成領域および縦型ＮＰＮ−Ｔｒ形成領
域であって、第１のＰ型半導体層２およびＮ型埋め込み
層３上に形成された第２のＰ型半導体層４と、ＰＭＯＳ
−Ｔｒ形成領域のＮ型埋め込み層３上に接して、且つ第
２のＰ型半導体層４内の上面表層に形成された第１のＮ
型半導体層５と、縦型ＮＰＮ−Ｔｒ形成領域のＮ型埋め
込み層３上に接して、且つ第２のＰ型半導体層４内の上
面表層に形成された第２のＮ型半導体層６と、ＡＰＤ形
成領域の第２のＰ型半導体層４内の上面表層および縦型
ＮＰＮ−Ｔｒ形成領域の第２のＮ型半導体層６内の上面
表層に形成された第３のＮ型半導体層１２と、縦型ＮＰ
Ｎ−Ｔｒ形成領域の第２のＮ型半導体層６内の上面表層
にあり、且つ第３のＮ型半導体層１２の側面および底面
を囲んで形成された第３のＰ型半導体領域１０と、ＡＰ
Ｄ形成領域の第３のＮ型半導体層１２に接し、且つ第２
のＰ型半導体層４内の上面表層に形成された第４のＮ型
半導体領域１５と、を備えて成り、縦型ＮＰＮトランジ
スタは、当該縦型ＮＰＮ−Ｔｒ形成領域のＮ型埋め込み
層３および第２のＮ型半導体層６をコレクタとし、第３
のＰ型半導体領域１０をベースとし、第３のＰ型半導体
領域１０内の第３のＮ型半導体層１２をエミッタとして
構成され、アバランシェフォトダイオードは、当該ＡＰ
Ｄ形成領域のＰ型半導体基板１をアノードとし、第１の
Ｐ型半導体層２および第２のＰ型半導体層４を光吸収層
とし、第３のＮ型半導体層１２をカソードとして構成さ
れている。
体装置は、Ｐ型半導体基板１上のＡＰＤ形成領域、ＭＯ
Ｓ型Ｎチャネルトランジスタ形成領域（ＮＭＯＳ−Ｔｒ
形成領域）、ＭＯＳ型Ｐチャネルトランジスタ形成領域
（ＰＭＯＳ−Ｔｒ形成領域）および縦型ＮＰＮ−Ｔｒ形
成領域に形成された第１のＰ型半導体層２と、第１のＰ
型半導体層２内の上面表層のＰＭＯＳ−Ｔｒ形成領域お
よび縦型ＮＰＮ−Ｔｒ形成領域に形成されたＮ型埋め込
み層３と、ＡＰＤ形成領域、ＮＭＯＳ−Ｔｒ形成領域、
ＰＭＯＳ−Ｔｒ形成領域および縦型ＮＰＮ−Ｔｒ形成領
域であって、第１のＰ型半導体層２およびＮ型埋め込み
層３上に形成された第２のＰ型半導体層４と、ＰＭＯＳ
−Ｔｒ形成領域のＮ型埋め込み層３上に接して、且つ第
２のＰ型半導体層４内の上面表層に形成された第１のＮ
型半導体層５と、縦型ＮＰＮ−Ｔｒ形成領域のＮ型埋め
込み層３上に接して、且つ第２のＰ型半導体層４内の上
面表層に形成された第２のＮ型半導体層６と、ＡＰＤ形
成領域の第２のＰ型半導体層４内の上面表層および縦型
ＮＰＮ−Ｔｒ形成領域の第２のＮ型半導体層６内の上面
表層に形成された第３のＮ型半導体層１２と、縦型ＮＰ
Ｎ−Ｔｒ形成領域の第２のＮ型半導体層６内の上面表層
にあり、且つ第３のＮ型半導体層１２の側面および底面
を囲んで形成された第３のＰ型半導体領域１０と、ＡＰ
Ｄ形成領域の第３のＮ型半導体層１２に接し、且つ第２
のＰ型半導体層４内の上面表層に形成された第４のＮ型
半導体領域１５と、を備えて成り、縦型ＮＰＮトランジ
スタは、当該縦型ＮＰＮ−Ｔｒ形成領域のＮ型埋め込み
層３および第２のＮ型半導体層６をコレクタとし、第３
のＰ型半導体領域１０をベースとし、第３のＰ型半導体
領域１０内の第３のＮ型半導体層１２をエミッタとして
構成され、アバランシェフォトダイオードは、当該ＡＰ
Ｄ形成領域のＰ型半導体基板１をアノードとし、第１の
Ｐ型半導体層２および第２のＰ型半導体層４を光吸収層
とし、第３のＮ型半導体層１２をカソードとして構成さ
れている。
【０００７】このように、第１のＰ型半導体層２と第２
のＰ型半導体層４から成る光吸収層をＡＰＤ形成領域に
有するので、光吸収層の厚さを調整してＡＰＤの特性を
決定できる。また、縦型ＮＰＮ−Ｔｒ形成領域のＮ型埋
め込み層３上に第２のＰ型半導体層４を有するので、こ
の層４の厚さを調整して縦型ＮＰＮ−Ｔｒの特性を決定
できる。このため、縦型ＮＰＮ−Ｔｒの特性に影響を与
えることなく、ＡＰＤの長波長に対する感度を変更でき
る。
のＰ型半導体層４から成る光吸収層をＡＰＤ形成領域に
有するので、光吸収層の厚さを調整してＡＰＤの特性を
決定できる。また、縦型ＮＰＮ−Ｔｒ形成領域のＮ型埋
め込み層３上に第２のＰ型半導体層４を有するので、こ
の層４の厚さを調整して縦型ＮＰＮ−Ｔｒの特性を決定
できる。このため、縦型ＮＰＮ−Ｔｒの特性に影響を与
えることなく、ＡＰＤの長波長に対する感度を変更でき
る。
【０００８】また、第１のＰ型半導体層２内の上面表層
にＮ型埋め込み層３を形成しているので、縦型ＮＰＮ−
Ｔｒ、ＰＭＯＳ−Ｔｒの特性をＰ型基板１の不純物濃度
と独立して決定できる。このため、Ｎ型埋め込み層３の
接合耐圧および接合容量が第１のＰ型半導体層２の不純
物濃度に依存し、Ｐ型基板１の不純物濃度に依存しない
ので、Ｐ型基板１の比抵抗をアノードの特性に合わせて
決定できる。つまり、低比抵抗の基板を採用できる。
にＮ型埋め込み層３を形成しているので、縦型ＮＰＮ−
Ｔｒ、ＰＭＯＳ−Ｔｒの特性をＰ型基板１の不純物濃度
と独立して決定できる。このため、Ｎ型埋め込み層３の
接合耐圧および接合容量が第１のＰ型半導体層２の不純
物濃度に依存し、Ｐ型基板１の不純物濃度に依存しない
ので、Ｐ型基板１の比抵抗をアノードの特性に合わせて
決定できる。つまり、低比抵抗の基板を採用できる。
【０００９】更に、Ｐ型基板１上に第１のＰ型半導体層
２を形成し、且つこの層２内にＮ型埋め込み層３を形成
しているので、縦型ＮＰＮ−ＴｒのコレクタおよびＰＭ
ＯＳ−ＴｒのＮ型ウエル部をＰ型基板１から電気的に分
離できる。したがって、コレクタおよびＮ型ウエル部に
それぞれＡＰＤと独立して電位を与えることができる。
２を形成し、且つこの層２内にＮ型埋め込み層３を形成
しているので、縦型ＮＰＮ−ＴｒのコレクタおよびＰＭ
ＯＳ−ＴｒのＮ型ウエル部をＰ型基板１から電気的に分
離できる。したがって、コレクタおよびＮ型ウエル部に
それぞれＡＰＤと独立して電位を与えることができる。
【００１０】ＡＰＤ形成領域において、第３のＮ型半導
体層１２に接して第４のＮ型半導体領域１５を形成した
ので、これがカソードのガードリングとなる。したがっ
て、高電圧印加時にＰＮ接合周辺部の電界集中を低減で
きる。つまり、ＰＮ接合において周辺のガードリング部
より内側の部分の方が電界が大きくなり、ゲインの高い
ＡＰＤが実現できる。
体層１２に接して第４のＮ型半導体領域１５を形成した
ので、これがカソードのガードリングとなる。したがっ
て、高電圧印加時にＰＮ接合周辺部の電界集中を低減で
きる。つまり、ＰＮ接合において周辺のガードリング部
より内側の部分の方が電界が大きくなり、ゲインの高い
ＡＰＤが実現できる。
【００１１】縦型ＮＰＮ−Ｔｒ形成領域において、第３
のＰ型半導体領域１０をベースとし、第３のＮ型半導体
層１２をエミッタとし、ベースの不純物分布とエミッタ
の接合形成を制御することによって、電流増幅率、アー
リ電圧および周波数特性等を高性能にできる。
のＰ型半導体領域１０をベースとし、第３のＮ型半導体
層１２をエミッタとし、ベースの不純物分布とエミッタ
の接合形成を制御することによって、電流増幅率、アー
リ電圧および周波数特性等を高性能にできる。
【００１２】ＮＭＯＳ−Ｔｒ形成領域を第２のＰ型半導
体層４の上面表層に配置するので、製造工程が簡素にで
きる。
体層４の上面表層に配置するので、製造工程が簡素にで
きる。
【００１３】ＰＭＯＳ−Ｔｒ形成領域を第１のＮ型半導
体層５の上面表層に配置して、更にその下にＮ型埋め込
み層３を設けたので、寄生トランジスタのｈfeを小さく
できる。したがって、ラッチアップ耐性を向上できる。
体層５の上面表層に配置して、更にその下にＮ型埋め込
み層３を設けたので、寄生トランジスタのｈfeを小さく
できる。したがって、ラッチアップ耐性を向上できる。
【００１４】本発明に係わるＢｉＣＭＯＳ内蔵受光半導
体装置は、第４のＮ型半導体領域１５の周囲に形成され
た第４のＰ型半導体領域７をＡＰＤの周辺外側に備えて
もよい。
体装置は、第４のＮ型半導体領域１５の周囲に形成され
た第４のＰ型半導体領域７をＡＰＤの周辺外側に備えて
もよい。
【００１５】このようにＡＰＤの周囲に第４のＰ型半導
体領域７をチャネルストッパの一部（フィールドドープ
領域）として形成すると、周辺耐圧を向上させ、また安
定にできる。
体領域７をチャネルストッパの一部（フィールドドープ
領域）として形成すると、周辺耐圧を向上させ、また安
定にできる。
【００１６】本発明に係わるＢｉＣＭＯＳ内蔵受光半導
体装置は、縦型ＮＰＮ−Ｔｒ、ＮＭＯＳ−ＴｒおよびＰ
ＭＯＳ−Ｔｒ上に遮光膜１９と、ＡＰＤのカソード上に
は開口部を有する遮光膜１９とを更に備えてもよい。
体装置は、縦型ＮＰＮ−Ｔｒ、ＮＭＯＳ−ＴｒおよびＰ
ＭＯＳ−Ｔｒ上に遮光膜１９と、ＡＰＤのカソード上に
は開口部を有する遮光膜１９とを更に備えてもよい。
【００１７】このように、縦型ＮＰＮ−Ｔｒ、ＮＭＯＳ
−ＴｒおよびＰＭＯＳ−Ｔｒ上に遮光膜１９を有するよ
うにすれば、照射される光の量に係わらず、これらの素
子が安定して動作する。
−ＴｒおよびＰＭＯＳ−Ｔｒ上に遮光膜１９を有するよ
うにすれば、照射される光の量に係わらず、これらの素
子が安定して動作する。
【００１８】本発明に係わるＢｉＣＭＯＳ内蔵受光半導
体装置において、第４のＮ型半導体領域１５は、第１の
Ｎ型半導体層５および第２のＮ型半導体層６の少なくと
も一方と同一プロセスで形成されてもよい。
体装置において、第４のＮ型半導体領域１５は、第１の
Ｎ型半導体層５および第２のＮ型半導体層６の少なくと
も一方と同一プロセスで形成されてもよい。
【００１９】このように同一のプロセスで形成すれば、
ガードリング層の製造工程を短縮できる。
ガードリング層の製造工程を短縮できる。
【００２０】本発明に係わるＢｉＣＭＯＳ内蔵受光半導
体装置は、第１のＰ型半導体層２および第２のＰ型半導
体層４の比抵抗をＰ型基板１の比抵抗に比べて大きくす
れば、ＡＰＤをＰＩＮ構造にできる。したがって、ＡＰ
Ｄを高速に動作できる。
体装置は、第１のＰ型半導体層２および第２のＰ型半導
体層４の比抵抗をＰ型基板１の比抵抗に比べて大きくす
れば、ＡＰＤをＰＩＮ構造にできる。したがって、ＡＰ
Ｄを高速に動作できる。
【００２１】
【発明の実施の形態】以下、添付図面を参照しながら本
発明を説明する。また、同一の部分には同一の符号を付
して、重複する説明を省略する。
発明を説明する。また、同一の部分には同一の符号を付
して、重複する説明を省略する。
【００２２】図１から図４は、本発明のＢｉＣＭＯＳ内
蔵受光半導体装置の製造工程を示す工程断面図である。
これらを用いて、ＢｉＣＭＯＳ内蔵受光半導体装置の製
造プロセスについて説明する。
蔵受光半導体装置の製造工程を示す工程断面図である。
これらを用いて、ＢｉＣＭＯＳ内蔵受光半導体装置の製
造プロセスについて説明する。
【００２３】半導体基板は、Ｐ型Ｓｉ基板１を使用する
（図１（ａ））。基板１は、ＡＰＤのアノード抵抗を十
分に小さくするために、比抵抗０．０１Ω・ｃｍ以上
０．０２Ω・ｃｍ以下の低抵抗が好ましい。特に、ＰＭ
ＯＳ−ＴｒおよびＮＭＯＳ−Ｔｒ（ＣＭＯＳ）を形成す
る場合は、電流特性を向上させるために、面方位は（１
００）を使用することが好ましい。その他の場合は、面
方位（１１１）でもよい。なお、以下、ＣＭＯＳを含む
場合について説明するが、ＣＭＯＳを除いて製造する場
合は、ＰＭＯＳ−Ｔｒ形成領域およびＮＭＯＳ−Ｔｒ形
成領域についての記載を除けばよい。
（図１（ａ））。基板１は、ＡＰＤのアノード抵抗を十
分に小さくするために、比抵抗０．０１Ω・ｃｍ以上
０．０２Ω・ｃｍ以下の低抵抗が好ましい。特に、ＰＭ
ＯＳ−ＴｒおよびＮＭＯＳ−Ｔｒ（ＣＭＯＳ）を形成す
る場合は、電流特性を向上させるために、面方位は（１
００）を使用することが好ましい。その他の場合は、面
方位（１１１）でもよい。なお、以下、ＣＭＯＳを含む
場合について説明するが、ＣＭＯＳを除いて製造する場
合は、ＰＭＯＳ−Ｔｒ形成領域およびＮＭＯＳ−Ｔｒ形
成領域についての記載を除けばよい。
【００２４】まず、第１のＰ型半導体層２を基板１上の
全面に形成する（図１（ｂ））。また、アバランシェフ
ォトダイオード形成領域、ＭＯＳ型Ｎチャネルトランジ
スタ形成領域、ＭＯＳ型Ｐチャネルトランジスタ形成領
域および縦型ＮＰＮトランジスタ形成領域に形成しても
よい。第１のＰ型半導体層２は、濃度が一様で比較的厚
い半導体層を形成するために、エピタキシャル成長によ
り形成することが好ましい。ＡＰＤの長波長側の感度を
上げて高速応答させるために、エピタキシャル層２の厚
さは２０μｍ程度が好ましく、比抵抗は５Ω・ｃｍ〜２
０Ω・ｃｍの範囲で、特に１０Ω・ｃｍ程度が好まし
い。
全面に形成する（図１（ｂ））。また、アバランシェフ
ォトダイオード形成領域、ＭＯＳ型Ｎチャネルトランジ
スタ形成領域、ＭＯＳ型Ｐチャネルトランジスタ形成領
域および縦型ＮＰＮトランジスタ形成領域に形成しても
よい。第１のＰ型半導体層２は、濃度が一様で比較的厚
い半導体層を形成するために、エピタキシャル成長によ
り形成することが好ましい。ＡＰＤの長波長側の感度を
上げて高速応答させるために、エピタキシャル層２の厚
さは２０μｍ程度が好ましく、比抵抗は５Ω・ｃｍ〜２
０Ω・ｃｍの範囲で、特に１０Ω・ｃｍ程度が好まし
い。
【００２５】続いて、第１のＰ型半導体層２の上面表層
にＮ型埋め込み層３を形成する（図１（ｃ））。Ｎ型埋
め込み層３は、第１のＰ型半導体層２上にＳｉ酸化膜を
形成し、フォトリソグラフィ技術を用いてこの酸化膜の
所定の領域をエッチングにより除去し、残存Ｓｉ酸化膜
をマスクにしてＮ型不純物を熱拡散で導入して形成でき
る。不純物は、アンチモン（Ｓｂ）あるいは砒素（Ａ
ｓ）が好ましい。コレクタ抵抗を低くするために、接合
の深さは５μｍ程度が好ましく、シート抵抗は１２Ω／
□〜２０Ω／□が好ましい。
にＮ型埋め込み層３を形成する（図１（ｃ））。Ｎ型埋
め込み層３は、第１のＰ型半導体層２上にＳｉ酸化膜を
形成し、フォトリソグラフィ技術を用いてこの酸化膜の
所定の領域をエッチングにより除去し、残存Ｓｉ酸化膜
をマスクにしてＮ型不純物を熱拡散で導入して形成でき
る。不純物は、アンチモン（Ｓｂ）あるいは砒素（Ａ
ｓ）が好ましい。コレクタ抵抗を低くするために、接合
の深さは５μｍ程度が好ましく、シート抵抗は１２Ω／
□〜２０Ω／□が好ましい。
【００２６】Ｎ型埋め込み層３は、縦型ＮＰＮ−Ｔｒ形
成領域に形成されると縦型ＮＰＮ−Ｔｒのコレクタとな
り、ＰＭＯＳ−Ｔｒ形成領域に形成されるとＰＭＯＳ−
ＴｒのＮ型ウエル部（（図４（ｂ）のＤ部））となる。
このように、第１のＰ型半導体層２内の上面表層にＮ型
埋め込み層３を形成しているので、Ｎ型埋め込み層３の
接合耐圧および接合容量が、第１のＰ型半導体層２およ
び後に形成される第２のＰ型半導体層４に依存し、基板
１の不純物濃度に依存しない。
成領域に形成されると縦型ＮＰＮ−Ｔｒのコレクタとな
り、ＰＭＯＳ−Ｔｒ形成領域に形成されるとＰＭＯＳ−
ＴｒのＮ型ウエル部（（図４（ｂ）のＤ部））となる。
このように、第１のＰ型半導体層２内の上面表層にＮ型
埋め込み層３を形成しているので、Ｎ型埋め込み層３の
接合耐圧および接合容量が、第１のＰ型半導体層２およ
び後に形成される第２のＰ型半導体層４に依存し、基板
１の不純物濃度に依存しない。
【００２７】Ｎ型埋め込み層３を形成後、ウエハ表面全
面に第２のＰ型半導体層４を形成する（図２（ａ））。
また、アバランシェフォトダイオード形成領域、ＭＯＳ
型Ｎチャネルトランジスタ形成領域、ＭＯＳ型Ｐチャネ
ルトランジスタ形成領域および縦型ＮＰＮトランジスタ
形成領域に形成してもよい。第２のＰ型半導体層４は、
比較的厚い一様な濃度の半導体層をエピタキシャル成長
により形成する。縦型ＮＰＮ−Ｔｒの特性を十分に発揮
させるために、エピタキシャル層４の厚さは５〜１０μ
ｍ程度が好ましく、比抵抗は５Ω・ｃｍ〜１０Ω・ｃｍ
の範囲で、特に１０Ω・ｃｍ程度が好ましい。
面に第２のＰ型半導体層４を形成する（図２（ａ））。
また、アバランシェフォトダイオード形成領域、ＭＯＳ
型Ｎチャネルトランジスタ形成領域、ＭＯＳ型Ｐチャネ
ルトランジスタ形成領域および縦型ＮＰＮトランジスタ
形成領域に形成してもよい。第２のＰ型半導体層４は、
比較的厚い一様な濃度の半導体層をエピタキシャル成長
により形成する。縦型ＮＰＮ−Ｔｒの特性を十分に発揮
させるために、エピタキシャル層４の厚さは５〜１０μ
ｍ程度が好ましく、比抵抗は５Ω・ｃｍ〜１０Ω・ｃｍ
の範囲で、特に１０Ω・ｃｍ程度が好ましい。
【００２８】ＡＰＤ形成領域において、光吸収層は第１
のＰ型半導体層２および第２のＰ型半導体層４から成
る。光吸収層を複数の半導体層により構成したので、従
来は縦型ＮＰＮ−Ｔｒの高速化をめざして第２のＰ型半
導体４を薄くすると、ＡＰＤの波長感度は第２のＰ型半
導体層４の厚さに支配され、長波長に対する感度が低下
するが、本発明においては第１のＰ型半導体層２と第２
のＰ型半導体層４との全体の厚さでＡＰＤの波長感度が
決まるため、縦型ＮＰＮ−Ｔｒの高速化を実現できると
共に、ＡＰＤの長波長に対する感度を自由に変更でき
る。
のＰ型半導体層２および第２のＰ型半導体層４から成
る。光吸収層を複数の半導体層により構成したので、従
来は縦型ＮＰＮ−Ｔｒの高速化をめざして第２のＰ型半
導体４を薄くすると、ＡＰＤの波長感度は第２のＰ型半
導体層４の厚さに支配され、長波長に対する感度が低下
するが、本発明においては第１のＰ型半導体層２と第２
のＰ型半導体層４との全体の厚さでＡＰＤの波長感度が
決まるため、縦型ＮＰＮ−Ｔｒの高速化を実現できると
共に、ＡＰＤの長波長に対する感度を自由に変更でき
る。
【００２９】次に、フォトリソグラフィ技術を用いＮ型
不純物をイオン注入して、第１のＮ型半導体層５、第２
のＮ型半導体層６、第４のＮ型半導体領域１５を形成す
る（図２（ｂ））。第１のＮ型半導体層５、第２のＮ型
半導体層６の形成は、以下に述べるＰＭＯＳ−Ｔｒおよ
び縦型ＮＰＮ−Ｔｒの特性を十分に発揮させるために、
Ｎ型不純物は燐（Ｐ+）を使用するとことが好ましく、
ドーズ量は３×１０12ｃｍー2以上１×１０13ｃｍー2以下
が好ましい。また、活性化後の接合の深さは、２μｍ〜
５μｍが好ましい。
不純物をイオン注入して、第１のＮ型半導体層５、第２
のＮ型半導体層６、第４のＮ型半導体領域１５を形成す
る（図２（ｂ））。第１のＮ型半導体層５、第２のＮ型
半導体層６の形成は、以下に述べるＰＭＯＳ−Ｔｒおよ
び縦型ＮＰＮ−Ｔｒの特性を十分に発揮させるために、
Ｎ型不純物は燐（Ｐ+）を使用するとことが好ましく、
ドーズ量は３×１０12ｃｍー2以上１×１０13ｃｍー2以下
が好ましい。また、活性化後の接合の深さは、２μｍ〜
５μｍが好ましい。
【００３０】図２（ｂ）に示すように、第１のＮ型半導
体層５はＰＭＯＳ−Ｔｒ形成領域に、第２のＮ型半導体
層６は縦型ＮＰＮ−Ｔｒのコレクタ領域に、第４のＮ型
半導体領域１５はＡＰＤ形成領域に形成される。
体層５はＰＭＯＳ−Ｔｒ形成領域に、第２のＮ型半導体
層６は縦型ＮＰＮ−Ｔｒのコレクタ領域に、第４のＮ型
半導体領域１５はＡＰＤ形成領域に形成される。
【００３１】ＰＭＯＳ−Ｔｒ形成領域および縦型ＮＰＮ
−Ｔｒ形成領域では、第１のＮ型半導体層５および第２
のＮ型半導体層６は、Ｎ型埋め込み層３上に略同一形状
で形成されることが好ましい。このようにすると、ＰＭ
ＯＳ−Ｔｒ形成領域では、熱処理による不純物の拡散に
よってＮ型埋め込み層３と重なり合って、Ｎ型ウエル部
を形成する。また、縦型ＮＰＮ−Ｔｒ形成領域では、熱
処理による不純物の拡散によってＮ型埋め込み層３と重
なり合って電気的に接続されるので、低抵抗のコレクタ
を形成できる。
−Ｔｒ形成領域では、第１のＮ型半導体層５および第２
のＮ型半導体層６は、Ｎ型埋め込み層３上に略同一形状
で形成されることが好ましい。このようにすると、ＰＭ
ＯＳ−Ｔｒ形成領域では、熱処理による不純物の拡散に
よってＮ型埋め込み層３と重なり合って、Ｎ型ウエル部
を形成する。また、縦型ＮＰＮ−Ｔｒ形成領域では、熱
処理による不純物の拡散によってＮ型埋め込み層３と重
なり合って電気的に接続されるので、低抵抗のコレクタ
を形成できる。
【００３２】ＡＰＤ形成領域では、第４のＮ型半導体領
域１５はガードリングであり、後に形成されるカソード
に接して、カソードを囲むように形成される。このよう
にすると、ＰＮ接合において、周辺のガードリング部よ
り内側の部分の方が電界が大きくなり、ゲインの高いＡ
ＰＤが実現できる。
域１５はガードリングであり、後に形成されるカソード
に接して、カソードを囲むように形成される。このよう
にすると、ＰＮ接合において、周辺のガードリング部よ
り内側の部分の方が電界が大きくなり、ゲインの高いＡ
ＰＤが実現できる。
【００３３】次に、第４のＰ型半導体領域７を形成する
（図２（ｃ））。第４のＰ型半導体領域７は、ＡＰＤ形
成領域、ＰＭＯＳ−Ｔｒ形成領域、ＮＭＯＳ−Ｔｒ形成
領域および縦型ＮＰＮ−Ｔｒ形成領域のそれぞれを囲ん
で形成する。また、ＡＰＤ形成領域、ＰＭＯＳ−Ｔｒ形
成領域、ＮＭＯＳ−Ｔｒ形成領域および縦型ＮＰＮ−Ｔ
ｒ形成領域を除いて形成される。第４のＰ型半導体領域
７はフィールドドープ領域で、後に形成されるＬＯＣＯ
Ｓの下に存在しフィールドしきい値を高めながら、ＡＰ
Ｄの周辺耐圧を向上させ、且つ安定させる。なお、ＡＰ
Ｄの接合耐圧を低下させないために、第４のＰ型半導体
領域７はガードリングである第４のＮ型半導体領域１５
と間隔をおいて配置することが好ましい。第４のＰ型半
導体領域７は、フォトリソグラフィ技術を用いて、イオ
ン注入する。不純物はボロン（Ｂ+）を使用し、ドーズ
量は１×１０13ｃｍー2以上２×１０13ｃｍー2以下が好ま
しい。
（図２（ｃ））。第４のＰ型半導体領域７は、ＡＰＤ形
成領域、ＰＭＯＳ−Ｔｒ形成領域、ＮＭＯＳ−Ｔｒ形成
領域および縦型ＮＰＮ−Ｔｒ形成領域のそれぞれを囲ん
で形成する。また、ＡＰＤ形成領域、ＰＭＯＳ−Ｔｒ形
成領域、ＮＭＯＳ−Ｔｒ形成領域および縦型ＮＰＮ−Ｔ
ｒ形成領域を除いて形成される。第４のＰ型半導体領域
７はフィールドドープ領域で、後に形成されるＬＯＣＯ
Ｓの下に存在しフィールドしきい値を高めながら、ＡＰ
Ｄの周辺耐圧を向上させ、且つ安定させる。なお、ＡＰ
Ｄの接合耐圧を低下させないために、第４のＰ型半導体
領域７はガードリングである第４のＮ型半導体領域１５
と間隔をおいて配置することが好ましい。第４のＰ型半
導体領域７は、フォトリソグラフィ技術を用いて、イオ
ン注入する。不純物はボロン（Ｂ+）を使用し、ドーズ
量は１×１０13ｃｍー2以上２×１０13ｃｍー2以下が好ま
しい。
【００３４】続いて、ＬＯＣＯＳ９を形成する（図２
（ｃ））。ＬＯＣＯＳ９は、例えば、次の方法により形
成できる。ウエハ表面のＳｉ酸化膜上にＳｉ窒化膜を堆
積し、フォトリソグラフィ技術により各素子形成領域以
外のＳｉ窒化膜をエッチングにより除いた後に酸化炉で
酸化を行うと、Ｓｉ窒化膜が存在しない基板表面が酸化
されて、各素子形成領域以外の領域にフィールド酸化膜
９が形成される。フィールド酸化膜９は、縦型ＮＰＮ−
Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域、ＮＭＯＳ−Ｔ
ｒ形成領域およびＡＰＤ形成領域内のそれぞれの各素子
形成領域間に形成される。
（ｃ））。ＬＯＣＯＳ９は、例えば、次の方法により形
成できる。ウエハ表面のＳｉ酸化膜上にＳｉ窒化膜を堆
積し、フォトリソグラフィ技術により各素子形成領域以
外のＳｉ窒化膜をエッチングにより除いた後に酸化炉で
酸化を行うと、Ｓｉ窒化膜が存在しない基板表面が酸化
されて、各素子形成領域以外の領域にフィールド酸化膜
９が形成される。フィールド酸化膜９は、縦型ＮＰＮ−
Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域、ＮＭＯＳ−Ｔ
ｒ形成領域およびＡＰＤ形成領域内のそれぞれの各素子
形成領域間に形成される。
【００３５】この後に、ＰＭＯＳ−Ｔｒのチャネル領域
およびＮＭＯＳ−Ｔｒのチャネル領域にそれぞれイオン
注入で不純物導入を行って、ＮＭＯＳ−ＴｒおよびＰＭ
ＯＳ−Ｔｒのゲート表面領域を適切な不純物濃度にす
る。このイオン注入によって、ＰＭＯＳ−ＴｒおよびＮ
ＭＯＳ−Ｔｒのしきい値電圧がそれぞれ決定される。
およびＮＭＯＳ−Ｔｒのチャネル領域にそれぞれイオン
注入で不純物導入を行って、ＮＭＯＳ−ＴｒおよびＰＭ
ＯＳ−Ｔｒのゲート表面領域を適切な不純物濃度にす
る。このイオン注入によって、ＰＭＯＳ−ＴｒおよびＮ
ＭＯＳ−Ｔｒのしきい値電圧がそれぞれ決定される。
【００３６】続いて、ゲート酸化膜をチャネル部に形成
する。そして、ポリシリコンを基板表面にＣＶＤ法で堆
積して燐拡散を行い低抵抗化した後に、フォトリソグラ
フィ技術を用いてパターニングし、エッチングして、Ｎ
ＭＯＳ−ＴｒおよびＰＭＯＳ−Ｔｒのゲート電極８と配
線とを形成する（図２（ｃ））。
する。そして、ポリシリコンを基板表面にＣＶＤ法で堆
積して燐拡散を行い低抵抗化した後に、フォトリソグラ
フィ技術を用いてパターニングし、エッチングして、Ｎ
ＭＯＳ−ＴｒおよびＰＭＯＳ−Ｔｒのゲート電極８と配
線とを形成する（図２（ｃ））。
【００３７】次に、縦型ＮＰＮ−Ｔｒ形成領域にベース
として、第３のＰ型半導体領域１０を形成する（図３
（ａ））。この半導体領域１０は、第２のＮ型半導体層
６により側面および底面を囲まれ、且つ第２のＮ型半導
体層６内の上面表面に形成される。第３のＰ型半導体領
域１０は、縦型ＮＰＮ−Ｔｒの特性を十分に発揮させる
ために、フォトリソグラフィ技術を用いて低エネルギー
でイオン注入を行って形成することが好ましい。また、
不純物はＢ+を用いることが好ましい。更に、ドーズ量
は１×１０15ｃｍー2以上３×１０15ｃｍー2以下が好まし
い。活性化後の接合の深さは、縦型ＮＰＮ−Ｔｒの高速
化を図るために、０．３μｍ〜０．８μｍ程度が好まし
い。
として、第３のＰ型半導体領域１０を形成する（図３
（ａ））。この半導体領域１０は、第２のＮ型半導体層
６により側面および底面を囲まれ、且つ第２のＮ型半導
体層６内の上面表面に形成される。第３のＰ型半導体領
域１０は、縦型ＮＰＮ−Ｔｒの特性を十分に発揮させる
ために、フォトリソグラフィ技術を用いて低エネルギー
でイオン注入を行って形成することが好ましい。また、
不純物はＢ+を用いることが好ましい。更に、ドーズ量
は１×１０15ｃｍー2以上３×１０15ｃｍー2以下が好まし
い。活性化後の接合の深さは、縦型ＮＰＮ−Ｔｒの高速
化を図るために、０．３μｍ〜０．８μｍ程度が好まし
い。
【００３８】続いて、第３のＮ型半導体層１２を基板表
面のＮＭＯＳ−Ｔｒ形成領域のソース・ドレイン領域、
縦型ＮＰＮ−Ｔｒ形成領域のコレクタ電極取り出し部と
エミッタ領域、ＡＰＤ形成領域のカソード領域等に形成
する（図３（ｂ））。この半導体層１２は、不純物拡散
の深さが浅く高濃度に形成するため、イオン注入は、砒
素（Ａｓ+）またはリン（Ｐ+）を不純物として用いる。
ＮＭＯＳ−Ｔｒおよび縦型ＮＰＮ−Ｔｒの特性を十分に
発揮させるために、アニール後の接合の深さは０．２μ
ｍ〜０．４μｍが好ましい。
面のＮＭＯＳ−Ｔｒ形成領域のソース・ドレイン領域、
縦型ＮＰＮ−Ｔｒ形成領域のコレクタ電極取り出し部と
エミッタ領域、ＡＰＤ形成領域のカソード領域等に形成
する（図３（ｂ））。この半導体層１２は、不純物拡散
の深さが浅く高濃度に形成するため、イオン注入は、砒
素（Ａｓ+）またはリン（Ｐ+）を不純物として用いる。
ＮＭＯＳ−Ｔｒおよび縦型ＮＰＮ−Ｔｒの特性を十分に
発揮させるために、アニール後の接合の深さは０．２μ
ｍ〜０．４μｍが好ましい。
【００３９】第３のＮ型半導体層１２は、図３（ｂ）に
示すように、縦型ＮＰＮ−Ｔｒ形成領域、ＡＰＤ形成領
域およびＮＭＯＳ−Ｔｒ形成領域に形成される。詳述す
ると、縦型ＮＰＮ−Ｔｒ形成領域では、第３のＮ型半導
体層１２は、第３のＰ型半導体領域１０内の上面表層に
形成されるとエミッタとなり、また第２のＮ型半導体層
６内の上面表層に形成されるとコレクタのＮ型拡散電極
となる。ＡＰＤ形成領域では、第２のＰ型半導体層４の
上部表層に形成されるとカソードとなる。カソードは、
ガードリングの第４のＮ型半導体領域１５と側面で接し
て形成されている。ＮＭＯＳ−Ｔｒ形成領域内では、ゲ
ート電極８の両側に隣接して形成されると、ＮＭＯＳ−
Ｔｒのソース・ドレインとなる。このような高濃度の拡
散層は、Ｎ型半導体層とメタル電極１６とのオーム性接
触を形成するＮ型拡散電極となる。
示すように、縦型ＮＰＮ−Ｔｒ形成領域、ＡＰＤ形成領
域およびＮＭＯＳ−Ｔｒ形成領域に形成される。詳述す
ると、縦型ＮＰＮ−Ｔｒ形成領域では、第３のＮ型半導
体層１２は、第３のＰ型半導体領域１０内の上面表層に
形成されるとエミッタとなり、また第２のＮ型半導体層
６内の上面表層に形成されるとコレクタのＮ型拡散電極
となる。ＡＰＤ形成領域では、第２のＰ型半導体層４の
上部表層に形成されるとカソードとなる。カソードは、
ガードリングの第４のＮ型半導体領域１５と側面で接し
て形成されている。ＮＭＯＳ−Ｔｒ形成領域内では、ゲ
ート電極８の両側に隣接して形成されると、ＮＭＯＳ−
Ｔｒのソース・ドレインとなる。このような高濃度の拡
散層は、Ｎ型半導体層とメタル電極１６とのオーム性接
触を形成するＮ型拡散電極となる。
【００４０】次に、第５のＰ型半導体層１３を基板表面
のＰＭＯＳ−Ｔｒ形成領域のソース・ドレイン領域、縦
型ＮＰＮ−Ｔｒ形成領域のベース電極取り出し部、ＡＰ
Ｄ形成領域と他の領域との間に形成するチャネルストッ
プ領域等に形成する（図３（ｃ））。この半導体層１３
は、不純物拡散の深さが浅く高濃度に形成するため、イ
オン注入のＰ型不純物としてＢ+を用いる。ＰＭＯＳ−
Ｔｒ特性を十分に発揮させるために、アニール後の接合
の深さは０．２μｍ〜０．４μｍが好ましい。
のＰＭＯＳ−Ｔｒ形成領域のソース・ドレイン領域、縦
型ＮＰＮ−Ｔｒ形成領域のベース電極取り出し部、ＡＰ
Ｄ形成領域と他の領域との間に形成するチャネルストッ
プ領域等に形成する（図３（ｃ））。この半導体層１３
は、不純物拡散の深さが浅く高濃度に形成するため、イ
オン注入のＰ型不純物としてＢ+を用いる。ＰＭＯＳ−
Ｔｒ特性を十分に発揮させるために、アニール後の接合
の深さは０．２μｍ〜０．４μｍが好ましい。
【００４１】第５のＰ型半導体層１３は、図３（ｃ）に
示すように、ＡＰＤ形成領域、縦型ＮＰＮ−Ｔｒ形成領
域、ＰＭＯＳ−Ｔｒ形成領域に形成される。詳述すれ
ば、ＡＰＤ形成領域では、第５のＰ型半導体層１３は、
カソードの周辺に形成される。なお、第５のＰ型半導体
層１３は、周辺耐圧を向上するために、フィールドドー
プ領域７の周囲を囲んで形成することが好ましい。縦型
ＮＰＮ−Ｔｒ形成領域では、第５のＰ型半導体層１３は
第３のＰ型拡散領域１０の上部表層に形成されると、ベ
ースのＰ型拡散電極となる。ＰＭＯＳ−Ｔｒ形成領域内
では、第５のＰ型半導体層１３はゲート電極８の両側に
隣接して形成されると、ＰＭＯＳ−Ｔｒのソース・ドレ
インとなる。このような高濃度の拡散層は、Ｐ型半導体
層とメタル電極１６とのオーム性接触を形成するＰ型拡
散電極となる。
示すように、ＡＰＤ形成領域、縦型ＮＰＮ−Ｔｒ形成領
域、ＰＭＯＳ−Ｔｒ形成領域に形成される。詳述すれ
ば、ＡＰＤ形成領域では、第５のＰ型半導体層１３は、
カソードの周辺に形成される。なお、第５のＰ型半導体
層１３は、周辺耐圧を向上するために、フィールドドー
プ領域７の周囲を囲んで形成することが好ましい。縦型
ＮＰＮ−Ｔｒ形成領域では、第５のＰ型半導体層１３は
第３のＰ型拡散領域１０の上部表層に形成されると、ベ
ースのＰ型拡散電極となる。ＰＭＯＳ−Ｔｒ形成領域内
では、第５のＰ型半導体層１３はゲート電極８の両側に
隣接して形成されると、ＰＭＯＳ−Ｔｒのソース・ドレ
インとなる。このような高濃度の拡散層は、Ｐ型半導体
層とメタル電極１６とのオーム性接触を形成するＰ型拡
散電極となる。
【００４２】次に、ウエハ表面上に形成された各集積素
子とメタル電極配線１６を絶縁するために、ウエハ表面
全面に層間絶縁膜１７としてＢＰＳＧ膜等をＣＶＤ法で
成長する（図４（ａ））。更に、ＢＰＳＧ膜１７に熱処
理を行って、リフローし基板表面の平坦性を良好にす
る。そして、メタル電極１６、拡散電極１２、１３およ
びゲートポリシリコン８を接続するために、コンタクト
用のビアホールを異方性エッチングによりＢＰＳＧ膜１
７に開孔する。
子とメタル電極配線１６を絶縁するために、ウエハ表面
全面に層間絶縁膜１７としてＢＰＳＧ膜等をＣＶＤ法で
成長する（図４（ａ））。更に、ＢＰＳＧ膜１７に熱処
理を行って、リフローし基板表面の平坦性を良好にす
る。そして、メタル電極１６、拡散電極１２、１３およ
びゲートポリシリコン８を接続するために、コンタクト
用のビアホールを異方性エッチングによりＢＰＳＧ膜１
７に開孔する。
【００４３】その後、メタル電極１６を形成する（図４
（ａ））。メタル電極１６は、基板全面にメタルを堆積
し、フォトリソグラフィ技術によってパターニングし、
エッチングして形成する。加工が容易なので、メタルは
アルミニウムを用いることが好ましい。また、ステップ
カバリッジが良好なので、メタルの堆積はスパッタ法が
好ましい。なお、メタル電極１６は、Ｐ型拡散層１３お
よびＮ型拡散層１２上に設けると、夫々の拡散層に対し
てオーム性接触が得られる。
（ａ））。メタル電極１６は、基板全面にメタルを堆積
し、フォトリソグラフィ技術によってパターニングし、
エッチングして形成する。加工が容易なので、メタルは
アルミニウムを用いることが好ましい。また、ステップ
カバリッジが良好なので、メタルの堆積はスパッタ法が
好ましい。なお、メタル電極１６は、Ｐ型拡散層１３お
よびＮ型拡散層１２上に設けると、夫々の拡散層に対し
てオーム性接触が得られる。
【００４４】続いて、ウエハ表面全面に層間絶縁膜１８
を形成する（図４（ａ））。層間絶縁膜１８は、形成が
容易なので、Ｓｉ酸化膜、Ｓｉ窒化膜またはこれらの多
層膜が好ましい。
を形成する（図４（ａ））。層間絶縁膜１８は、形成が
容易なので、Ｓｉ酸化膜、Ｓｉ窒化膜またはこれらの多
層膜が好ましい。
【００４５】次に、遮光膜１９を層間絶縁膜１８上に形
成する（図４（ｂ））。ＡＰＤのアノード以外の領域に
光が照射されないように、フォトリソグラフィ技術を用
いて少なくともＡＰＤ形成領域の遮光膜１９を除去し
て、開口部を形成する。遮光膜１９は、遮光性が良いの
で、金属が好ましい。金属としては、特に、成膜および
加工が容易なので、アルミニウムが好ましい。遮光膜１
９は、縦型ＰＮＰ−Ｔｒ、縦型ＮＰＮ−Ｔｒ、ＮＭＯＳ
−ＴｒおよびＰＭＯＳ−Ｔｒを覆うように２次元的に形
成される。これらの素子を照射光量に係わらず、安定し
て動作させるためである。なお、遮光膜１９がアルミニ
ウム等の金属膜であるときは、素子間を接続する配線と
しても利用できる。
成する（図４（ｂ））。ＡＰＤのアノード以外の領域に
光が照射されないように、フォトリソグラフィ技術を用
いて少なくともＡＰＤ形成領域の遮光膜１９を除去し
て、開口部を形成する。遮光膜１９は、遮光性が良いの
で、金属が好ましい。金属としては、特に、成膜および
加工が容易なので、アルミニウムが好ましい。遮光膜１
９は、縦型ＰＮＰ−Ｔｒ、縦型ＮＰＮ−Ｔｒ、ＮＭＯＳ
−ＴｒおよびＰＭＯＳ−Ｔｒを覆うように２次元的に形
成される。これらの素子を照射光量に係わらず、安定し
て動作させるためである。なお、遮光膜１９がアルミニ
ウム等の金属膜であるときは、素子間を接続する配線と
しても利用できる。
【００４６】更に、ウエハ表面全面にパッシベーション
膜２０を形成する（図４（ｂ））。
膜２０を形成する（図４（ｂ））。
【００４７】以上説明した方法により、ＢｉＣＭＯＳ内
蔵受光半導体装置（図４（ｂ））が製造できる。すなわ
ち、図４（ｂ）では、ＢｉＣＭＯＳ内蔵受光半導体装置
内の左側から右側へ、ＰＭＯＳ−Ｔｒ形成領域、ＮＭＯ
Ｓ−Ｔｒ形成領域、縦型ＮＰＮ−Ｔｒ形成領域およびＡ
ＰＤ形成領域が配置されており、このＰ型基板１上のＡ
ＰＤ形成領域、ＮＭＯＳ−Ｔｒ形成領域、ＰＭＯＳ−Ｔ
ｒ形成領域および縦型ＮＰＮ−Ｔｒ形成領域に形成され
た第１のＰ型半導体層２と、第１のＰ型半導体層２の上
面表層のＰＭＯＳ−Ｔｒ形成領域および縦型ＮＰＮ−Ｔ
ｒ形成領域に形成されたＮ型埋め込み層３と、ＡＰＤ形
成領域、ＮＭＯＳ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成
領域および縦型ＮＰＮ−Ｔｒ形成領域の第１のＰ型半導
体層２およびＮ型埋め込み層３上に形成された第２のＰ
型半導体層４と、ＰＭＯＳ−Ｔｒ形成領域のＮ型埋め込
み層３上に接して、且つ第２のＰ型半導体層４内の上面
表層に形成された第１のＮ型半導体層５と、縦型ＮＰＮ
−Ｔｒ形成領域のＮ型埋め込み層３上に接して、且つ第
２のＰ型半導体層４内の上面表層に形成された第２のＮ
型半導体層６と、ＡＰＤ形成領域の第２のＰ型半導体層
４内の上面表層および縦型ＮＰＮ−Ｔｒ形成領域の第２
のＮ型半導体層６内の上面表層に形成された第３のＮ型
半導体層１２と、縦型ＮＰＮ−Ｔｒ形成領域の第２のＮ
型半導体層６内の上面表層にあり、且つ第３のＮ型半導
体層１２の側面および底面を囲んで形成された第３のＰ
型半導体領域１０と、ＡＰＤ形成領域の第３のＮ型半導
体層１２に接し、且つ第２のＰ型半導体層４の上面表層
内に形成された第４のＮ型半導体領域１５と、を備えて
成る。
蔵受光半導体装置（図４（ｂ））が製造できる。すなわ
ち、図４（ｂ）では、ＢｉＣＭＯＳ内蔵受光半導体装置
内の左側から右側へ、ＰＭＯＳ−Ｔｒ形成領域、ＮＭＯ
Ｓ−Ｔｒ形成領域、縦型ＮＰＮ−Ｔｒ形成領域およびＡ
ＰＤ形成領域が配置されており、このＰ型基板１上のＡ
ＰＤ形成領域、ＮＭＯＳ−Ｔｒ形成領域、ＰＭＯＳ−Ｔ
ｒ形成領域および縦型ＮＰＮ−Ｔｒ形成領域に形成され
た第１のＰ型半導体層２と、第１のＰ型半導体層２の上
面表層のＰＭＯＳ−Ｔｒ形成領域および縦型ＮＰＮ−Ｔ
ｒ形成領域に形成されたＮ型埋め込み層３と、ＡＰＤ形
成領域、ＮＭＯＳ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成
領域および縦型ＮＰＮ−Ｔｒ形成領域の第１のＰ型半導
体層２およびＮ型埋め込み層３上に形成された第２のＰ
型半導体層４と、ＰＭＯＳ−Ｔｒ形成領域のＮ型埋め込
み層３上に接して、且つ第２のＰ型半導体層４内の上面
表層に形成された第１のＮ型半導体層５と、縦型ＮＰＮ
−Ｔｒ形成領域のＮ型埋め込み層３上に接して、且つ第
２のＰ型半導体層４内の上面表層に形成された第２のＮ
型半導体層６と、ＡＰＤ形成領域の第２のＰ型半導体層
４内の上面表層および縦型ＮＰＮ−Ｔｒ形成領域の第２
のＮ型半導体層６内の上面表層に形成された第３のＮ型
半導体層１２と、縦型ＮＰＮ−Ｔｒ形成領域の第２のＮ
型半導体層６内の上面表層にあり、且つ第３のＮ型半導
体層１２の側面および底面を囲んで形成された第３のＰ
型半導体領域１０と、ＡＰＤ形成領域の第３のＮ型半導
体層１２に接し、且つ第２のＰ型半導体層４の上面表層
内に形成された第４のＮ型半導体領域１５と、を備えて
成る。
【００４８】そして、縦型ＮＰＮトランジスタは、当該
縦型ＮＰＮ−Ｔｒ形成領域のＮ型埋め込み層３および第
２のＮ型半導体層６をコレクタ（Ｃ）とし、第３のＰ型
半導体領域１０をベース（Ｂ）とし、第３のＰ型半導体
領域１０内の第３のＮ型半導体層１２をエミッタ（Ｅ）
として構成され、ＡＰＤは、当該ＡＰＤ形成領域のＰ型
半導体基板１をアノード（Ａ）とし、第１のＰ型半導体
層２および第２のＰ型半導体層４を光吸収層とし、第３
のＮ型半導体層１２をカソード（Ｋ）とし、第４のＮ型
半導体領域１５をガードリング（Ｇ）として構成される
ＢｉＣＭＯＳ内蔵受光半導体装置（図４（ｂ））が製造
できる。なお、アノード（Ａ）はＰ型基板からなるの
で、基板裏面にメタル電極を設けてもよい（図示せ
ず）。
縦型ＮＰＮ−Ｔｒ形成領域のＮ型埋め込み層３および第
２のＮ型半導体層６をコレクタ（Ｃ）とし、第３のＰ型
半導体領域１０をベース（Ｂ）とし、第３のＰ型半導体
領域１０内の第３のＮ型半導体層１２をエミッタ（Ｅ）
として構成され、ＡＰＤは、当該ＡＰＤ形成領域のＰ型
半導体基板１をアノード（Ａ）とし、第１のＰ型半導体
層２および第２のＰ型半導体層４を光吸収層とし、第３
のＮ型半導体層１２をカソード（Ｋ）とし、第４のＮ型
半導体領域１５をガードリング（Ｇ）として構成される
ＢｉＣＭＯＳ内蔵受光半導体装置（図４（ｂ））が製造
できる。なお、アノード（Ａ）はＰ型基板からなるの
で、基板裏面にメタル電極を設けてもよい（図示せ
ず）。
【００４９】以下、本発明のＢｉＣＭＯＳ内蔵受光半導
体装置の平面構成について説明する。図５は、上述の製
造方法で製造したＢｉＣＭＯＳ内蔵受光半導体装置の平
面図であり、図５のａ−ａ’線断面図が図４（ｂ）であ
る。また、各半導体層の配置を明示できるように、メタ
ル電極１６および遮光膜１９は省略する。以下、図５に
ついて詳述する。
体装置の平面構成について説明する。図５は、上述の製
造方法で製造したＢｉＣＭＯＳ内蔵受光半導体装置の平
面図であり、図５のａ−ａ’線断面図が図４（ｂ）であ
る。また、各半導体層の配置を明示できるように、メタ
ル電極１６および遮光膜１９は省略する。以下、図５に
ついて詳述する。
【００５０】ＰＭＯＳ−Ｔｒ形成領域では、Ｎ型ウエル
部の電位を固定するために、第１のＮ型半導体層５内の
領域にもＮ型拡散層１２が設けられる。このように拡散
電極を多数設けると、Ｎ型ウエル部の電位を均一、且つ
安定にできる。また、ソース・ドレインは、ゲート電極
８の両側に形成された第５のＰ型拡散層１３からなる。
ソース・ドレイン１３は、自己整合的に形成することが
好ましい。更に、ＰＭＯＳ−ＴｒＮ型ウエル部は、Ｎ型
埋め込み層３および第１のＮ型半導体層５の周囲が、第
１のＰ型半導体層２および第２のＰ型半導体層４により
囲まれ分離されるので、独立した電位を与えることがで
きる。更に、また、縦型ＮＰＮ−Ｔｒのコレクタと兼用
してＮ型埋め込み層３および第２のＮ型半導体層６と同
時に形成すれば、Ｎ型ウエル部としてＮ型半導体層を新
たに形成する必要がない。このため、製造工程が簡素に
できる。また、Ｎ型埋め込み層３が存在するので、寄生
トランジスタのｈfeを小さくできる。したがって、ラッ
チアップ耐性が向上する。
部の電位を固定するために、第１のＮ型半導体層５内の
領域にもＮ型拡散層１２が設けられる。このように拡散
電極を多数設けると、Ｎ型ウエル部の電位を均一、且つ
安定にできる。また、ソース・ドレインは、ゲート電極
８の両側に形成された第５のＰ型拡散層１３からなる。
ソース・ドレイン１３は、自己整合的に形成することが
好ましい。更に、ＰＭＯＳ−ＴｒＮ型ウエル部は、Ｎ型
埋め込み層３および第１のＮ型半導体層５の周囲が、第
１のＰ型半導体層２および第２のＰ型半導体層４により
囲まれ分離されるので、独立した電位を与えることがで
きる。更に、また、縦型ＮＰＮ−Ｔｒのコレクタと兼用
してＮ型埋め込み層３および第２のＮ型半導体層６と同
時に形成すれば、Ｎ型ウエル部としてＮ型半導体層を新
たに形成する必要がない。このため、製造工程が簡素に
できる。また、Ｎ型埋め込み層３が存在するので、寄生
トランジスタのｈfeを小さくできる。したがって、ラッ
チアップ耐性が向上する。
【００５１】ＮＭＯＳ−Ｔｒ形成領域では、Ｐ型エピタ
キシャル領域の電位を固定するために、第２のＰ型半導
体層４内の領域にもＰ型拡散層１３が設けられる。この
ように拡散電極を多数設けると、基板ゲート部の電位を
均一、且つ安定にできる。また、ソース・ドレインは、
ゲート電極８の両側に形成された第３のＮ型拡散層１２
からなる。ソース・ドレイン１２は、自己整合的に形成
することが好ましい。更に、ＮＭＯＳ−Ｔｒ形成領域
を、第２のＰ型半導体層４の上面表層に設けるので、Ｎ
ＭＯＳ−Ｔｒの基板ゲート部としてＰ型半導体層を新た
に形成する必要がない。このため、製造工程が簡素にで
きる。
キシャル領域の電位を固定するために、第２のＰ型半導
体層４内の領域にもＰ型拡散層１３が設けられる。この
ように拡散電極を多数設けると、基板ゲート部の電位を
均一、且つ安定にできる。また、ソース・ドレインは、
ゲート電極８の両側に形成された第３のＮ型拡散層１２
からなる。ソース・ドレイン１２は、自己整合的に形成
することが好ましい。更に、ＮＭＯＳ−Ｔｒ形成領域
を、第２のＰ型半導体層４の上面表層に設けるので、Ｎ
ＭＯＳ−Ｔｒの基板ゲート部としてＰ型半導体層を新た
に形成する必要がない。このため、製造工程が簡素にで
きる。
【００５２】縦型ＮＰＮ−Ｔｒ形成領域では、第３のＰ
型拡散領域１０（ベース、Ｂ）は、Ｎ型拡散層１２（エ
ミッタ、Ｅ）の側面および底面を囲んで設けられ、また
Ｎ型埋め込み層３および第２のＮ型半導体層６（コレク
タ、Ｃ）は、第３のＰ型拡散領域１０の側面および底面
を囲んで設けられているので、ＮＰＮの構造が形成され
る。この構造により、縦方向に増幅されたコレクタ電流
が流れ、且つコレクタ抵抗が低減された縦型ＮＰＮ−Ｔ
ｒが構成される。この縦型ＮＰＮ−Ｔｒでは、ベースプ
ロファイルとエミッタの接合形成を他の素子と独立に制
御できるので、電流増幅率、アーリ電圧および周波数特
性等を高性能にできる。また、第１のＰ型半導体層２お
よび第２のＰ型半導体層４によりコレクタを囲めば、コ
レクタを他の縦型ＮＰＮ−Ｔｒと分離できる。このた
め、コレクタに独立した電位を与えることができる。な
お、コレクタ（Ｃ）の拡散電極１２は、コレクタ抵抗を
低減するために、ベース（Ｂ）を囲んで形成することが
好ましい。
型拡散領域１０（ベース、Ｂ）は、Ｎ型拡散層１２（エ
ミッタ、Ｅ）の側面および底面を囲んで設けられ、また
Ｎ型埋め込み層３および第２のＮ型半導体層６（コレク
タ、Ｃ）は、第３のＰ型拡散領域１０の側面および底面
を囲んで設けられているので、ＮＰＮの構造が形成され
る。この構造により、縦方向に増幅されたコレクタ電流
が流れ、且つコレクタ抵抗が低減された縦型ＮＰＮ−Ｔ
ｒが構成される。この縦型ＮＰＮ−Ｔｒでは、ベースプ
ロファイルとエミッタの接合形成を他の素子と独立に制
御できるので、電流増幅率、アーリ電圧および周波数特
性等を高性能にできる。また、第１のＰ型半導体層２お
よび第２のＰ型半導体層４によりコレクタを囲めば、コ
レクタを他の縦型ＮＰＮ−Ｔｒと分離できる。このた
め、コレクタに独立した電位を与えることができる。な
お、コレクタ（Ｃ）の拡散電極１２は、コレクタ抵抗を
低減するために、ベース（Ｂ）を囲んで形成することが
好ましい。
【００５３】ＡＰＤ形成領域では、カソード（Ｋ）は、
第４のＮ型半導体領域５から成るガードリングにより周
囲を囲まれる。ガードリングは、カソードに接し、且つ
周囲を囲んで帯状の閉じた領域に形成することが好まし
い。このようにすると、ＡＰＤに高電圧を印加した時、
第３のＮ型半導体層１２の底面部のＰＮ接合より先にブ
レイクダウンしやすい周辺部（角の部分やへりの部分）
がガードリングで囲まれているため、周辺部でのブレイ
クダウンは防止され、底面部の空乏層を十分に広げるこ
とができる。深さ方向に深く空乏層を広げることができ
るため長波長感度を持たせることができる。
第４のＮ型半導体領域５から成るガードリングにより周
囲を囲まれる。ガードリングは、カソードに接し、且つ
周囲を囲んで帯状の閉じた領域に形成することが好まし
い。このようにすると、ＡＰＤに高電圧を印加した時、
第３のＮ型半導体層１２の底面部のＰＮ接合より先にブ
レイクダウンしやすい周辺部（角の部分やへりの部分）
がガードリングで囲まれているため、周辺部でのブレイ
クダウンは防止され、底面部の空乏層を十分に広げるこ
とができる。深さ方向に深く空乏層を広げることができ
るため長波長感度を持たせることができる。
【００５４】更に、ＡＰＤ形成領域では、周辺耐圧を安
定化するために、第４のＰ型半導体領域７により形成さ
れるフィールドドープ領域をカソードの周囲に形成する
ことが好ましい。周辺耐圧を安定化させるために、フィ
ールドドープ領域の周囲、あるいは側面に接してＰ型拡
散電極１３で囲むことが好ましい。
定化するために、第４のＰ型半導体領域７により形成さ
れるフィールドドープ領域をカソードの周囲に形成する
ことが好ましい。周辺耐圧を安定化させるために、フィ
ールドドープ領域の周囲、あるいは側面に接してＰ型拡
散電極１３で囲むことが好ましい。
【００５５】縦型ＮＰＮ−Ｔｒのコレクタを、ＰＭＯＳ
−ＴｒＮウエル部の第１のＮ型半導体層５と異なる製造
工程で第２のＮ型半導体層６を形成してもよい。第２の
Ｎ型半導体層６は、フォトリソグラフィ技術を用いて、
縦型ＮＰＮ−Ｔｒ形成領域のＮ型埋め込み層３上にＮ型
不純物をイオン注入して形成される。縦型ＮＰＮ−Ｔｒ
特性を十分に発揮させるために、不純物はリン（Ｐ+）
を使用し、ドーズ量は２×１０12ｃｍー2以上５×１０12
ｃｍー2以下が好ましい。このようにコレクタを別の工程
で形成すると、縦型ＮＰＮ−Ｔｒの特性を独立して制御
できる。この半導体層６は、Ｎ型埋め込み層３と略同一
形状で形成されることが好ましい。このようにすると、
これらの半導体層３、６は不純物の拡散によって重なり
合うので、Ｎ型埋め込み層３によってコレクタ抵抗を下
げることができる。また、第２のＮ型半導体層６を形成
する場合は、第１のＮ型半導体層５の高温ドライブ工程
によって不純物の活性化を行うと共に、所定の深さの半
導体層を形成する。この熱工程後、拡散層の接合の深さ
は、２．５μｍ〜４．０μｍが好ましい。
−ＴｒＮウエル部の第１のＮ型半導体層５と異なる製造
工程で第２のＮ型半導体層６を形成してもよい。第２の
Ｎ型半導体層６は、フォトリソグラフィ技術を用いて、
縦型ＮＰＮ−Ｔｒ形成領域のＮ型埋め込み層３上にＮ型
不純物をイオン注入して形成される。縦型ＮＰＮ−Ｔｒ
特性を十分に発揮させるために、不純物はリン（Ｐ+）
を使用し、ドーズ量は２×１０12ｃｍー2以上５×１０12
ｃｍー2以下が好ましい。このようにコレクタを別の工程
で形成すると、縦型ＮＰＮ−Ｔｒの特性を独立して制御
できる。この半導体層６は、Ｎ型埋め込み層３と略同一
形状で形成されることが好ましい。このようにすると、
これらの半導体層３、６は不純物の拡散によって重なり
合うので、Ｎ型埋め込み層３によってコレクタ抵抗を下
げることができる。また、第２のＮ型半導体層６を形成
する場合は、第１のＮ型半導体層５の高温ドライブ工程
によって不純物の活性化を行うと共に、所定の深さの半
導体層を形成する。この熱工程後、拡散層の接合の深さ
は、２．５μｍ〜４．０μｍが好ましい。
【００５６】図６は、４個のＡＰＤをアレイ状に配置し
た場合の平面図である。第２のＰ型半導体層４の上部表
層に第３のＮ型半導体層１２の領域を４個設けると、独
立したカソード（Ｋ１〜Ｋ４）と共通のアノードとを有
するＡＰＤを構成できる。複数のＡＰＤを並列に接続す
れば、ＡＰＤの直列抵抗が小さくなるため、高速動作に
好適である。また、複数個のＡＰＤのそれぞれに信号処
理回路を接続すれば、アレイ化された受光半導体装置を
構成できる。
た場合の平面図である。第２のＰ型半導体層４の上部表
層に第３のＮ型半導体層１２の領域を４個設けると、独
立したカソード（Ｋ１〜Ｋ４）と共通のアノードとを有
するＡＰＤを構成できる。複数のＡＰＤを並列に接続す
れば、ＡＰＤの直列抵抗が小さくなるため、高速動作に
好適である。また、複数個のＡＰＤのそれぞれに信号処
理回路を接続すれば、アレイ化された受光半導体装置を
構成できる。
【００５７】
【発明の効果】以上、詳細に説明したように、本発明に
よって、可視光領域および近赤外光領域に高感度なＡＰ
Ｄと高性能な縦型ＮＰＮ−Ｔｒとを同一Ｐ型半導体基板
上に備えたＢｉＣＭＯＳ内蔵受光半導体装置を提供でき
る。
よって、可視光領域および近赤外光領域に高感度なＡＰ
Ｄと高性能な縦型ＮＰＮ−Ｔｒとを同一Ｐ型半導体基板
上に備えたＢｉＣＭＯＳ内蔵受光半導体装置を提供でき
る。
【００５８】したがって、高速な信号処理回路を同一基
板上に形成すれば、ＡＰＤからの微弱な信号を処理でき
る受光半導体装置を構成できる。また、ＡＰＤとその信
号処理回路とを対にしてアレイ状に配置すれば、高速な
信号処理が可能なアレイ化された受光半導体装置を構成
できる。
板上に形成すれば、ＡＰＤからの微弱な信号を処理でき
る受光半導体装置を構成できる。また、ＡＰＤとその信
号処理回路とを対にしてアレイ状に配置すれば、高速な
信号処理が可能なアレイ化された受光半導体装置を構成
できる。
【図１】図１（ａ）〜（ｃ）は、ＢｉＣＭＯＳ内蔵受光
半導体装置の製造方法を説明するための工程断面図であ
る。
半導体装置の製造方法を説明するための工程断面図であ
る。
【図２】図２（ａ）〜（ｃ）は、ＢｉＣＭＯＳ内蔵受光
半導体装置の製造方法を説明するための工程断面図であ
る。
半導体装置の製造方法を説明するための工程断面図であ
る。
【図３】図３（ａ）〜（ｃ）は、ＢｉＣＭＯＳ内蔵受光
半導体装置の製造方法を説明するための工程断面図であ
る。
半導体装置の製造方法を説明するための工程断面図であ
る。
【図４】図４（ａ）、（ｂ）は、ＢｉＣＭＯＳ内蔵受光
半導体装置の製造方法を説明するための工程断面図であ
る。
半導体装置の製造方法を説明するための工程断面図であ
る。
【図５】図５は、図４（ｂ）に対応するＢｉＣＭＯＳ内
蔵受光半導体装置の平面図である。
蔵受光半導体装置の平面図である。
【図６】図６は、ＡＰＤを４個配置した場合の平面図で
ある。
ある。
【図７】図７は、従来技術におけるＡＰＤと縦型ＮＰＮ
−Ｔｒとを同基板上に形成した場合の断面図である。
−Ｔｒとを同基板上に形成した場合の断面図である。
１…低抵抗Ｐ型Ｓｉ基板、２…第１のＰ型半導体層、３
…Ｎ型埋め込み層、４…第２のＰ型半導体層、５…第１
のＮ型半導体層、６…第２のＮ型半導体層、７…第４の
Ｐ型半導体領域（フィールドドープ領域）、８…ＭＯＳ
ゲート電極、９…フィールド酸化膜、１０…第３のＰ型
半導体領域、１２…第３のＮ型半導体層、１３…第５の
Ｐ型半導体層、１５…第４のＮ型半導体領域、１６…メ
タル電極、１７…ＢＰＳＧ膜、１８…層間絶縁膜、１９
…遮光膜、２０…パッシベーション膜
…Ｎ型埋め込み層、４…第２のＰ型半導体層、５…第１
のＮ型半導体層、６…第２のＮ型半導体層、７…第４の
Ｐ型半導体領域（フィールドドープ領域）、８…ＭＯＳ
ゲート電極、９…フィールド酸化膜、１０…第３のＰ型
半導体領域、１２…第３のＮ型半導体層、１３…第５の
Ｐ型半導体層、１５…第４のＮ型半導体領域、１６…メ
タル電極、１７…ＢＰＳＧ膜、１８…層間絶縁膜、１９
…遮光膜、２０…パッシベーション膜
Claims (5)
- 【請求項１】 Ｐ型半導体基板上のアバランシェフォト
ダイオード形成領域、ＭＯＳ型Ｎチャネルトランジスタ
形成領域、ＭＯＳ型Ｐチャネルトランジスタ形成領域お
よび縦型ＮＰＮトランジスタ形成領域に形成された第１
のＰ型半導体層と、 前記第１のＰ型半導体層内の上面表層の前記ＭＯＳ型Ｐ
チャネルトランジスタ形成領域および前記縦型ＮＰＮト
ランジスタ形成領域に形成されたＮ型埋め込み層と、 前記アバランシェフォトダイオード形成領域、前記ＭＯ
Ｓ型Ｎチャネルトランジスタ形成領域、前記ＭＯＳ型Ｐ
チャネルトランジスタ形成領域および前記縦型ＮＰＮト
ランジスタ形成領域であって、前記第１のＰ型半導体層
および前記Ｎ型埋め込み層上に形成された第２のＰ型半
導体層と、 前記ＭＯＳ型Ｐチャネルトランジスタ形成領域の前記Ｎ
型埋め込み層上に接して、且つ前記第２のＰ型半導体層
内の上面表層に形成された第１のＮ型半導体層と、 前記縦型ＮＰＮトランジスタ形成領域の前記Ｎ型埋め込
み層上に接して、且つ前記第２のＰ型半導体層内の上面
表層に形成された第２のＮ型半導体層と、 前記アバランシェフォトダイオード形成領域の前記第２
のＰ型半導体層内の上面表層および前記縦型ＮＰＮトラ
ンジスタ形成領域の前記第２のＮ型半導体層内の上面表
層に形成された第３のＮ型半導体層と、 前記縦型ＮＰＮトランジスタ形成領域の前記第２のＮ型
半導体層内の上面表層にあり、且つ前記第３のＮ型半導
体層の側面および底面を囲んで形成された第３のＰ型半
導体領域と、 前記アバランシェフォトダイオード形成領域の前記第３
のＮ型半導体層に接し、且つ前記第２のＰ型半導体層内
の上面表層に形成された第４のＮ型半導体領域と、を備
えて成り、 前記縦型ＮＰＮトランジスタは、当該縦型ＮＰＮトラン
ジスタ形成領域の前記Ｎ型埋め込み層および前記第２の
Ｎ型半導体層をコレクタとし、前記第３のＰ型半導体領
域をベースとし、前記第３のＰ型半導体領域内の前記第
３のＮ型半導体層をエミッタとして構成され、 前記アバランシェフォトダイオードは、当該アバランシ
ェフォトダイオード形成領域の前記Ｐ型半導体基板をア
ノードとし、前記第１のＰ型半導体層および前記第２の
Ｐ型半導体層を光吸収層とし、前記第３のＮ型半導体層
をカソードとして構成されていることを特徴とするＢｉ
ＣＭＯＳ内蔵受光半導体装置。 - 【請求項２】 前記第４のＮ型半導体領域の周囲に形成
された第４のＰ型半導体領域を更に備えることを特徴と
する請求項１の記載のＢｉＣＭＯＳ内蔵受光半導体装
置。 - 【請求項３】 前記縦型ＮＰＮトランジスタ、前記ＭＯ
Ｓ型Ｎチャネルトランジスタおよび前記ＭＯＳ型Ｐチャ
ネルトランジスタ上に遮光膜と、前記アバランシェフォ
トダイオードのカソード上には前記遮光膜の開口部と、
を更に備えることを特徴とする請求項１または請求項２
に記載のＢｉＣＭＯＳ内蔵受光半導体装置。 - 【請求項４】 前記第４のＮ型半導体領域は、前記第１
のＮ型半導体層および前記第２のＮ型半導体層の少なく
とも一方と同一プロセスで形成されていることを特徴と
する請求項１に記載のＢｉＣＭＯＳ内蔵受光半導体装
置。 - 【請求項５】 前記第１のＰ型半導体層および前記第２
のＰ型半導体層のそれぞれの比抵抗が，前記Ｐ型半導体
基板の比抵抗より大きいことを特徴とする請求項１に記
載のＢｉＣＭＯＳ内蔵受光半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09238197A JP3813687B2 (ja) | 1997-04-10 | 1997-04-10 | ＢｉＣＭＯＳ内蔵受光半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09238197A JP3813687B2 (ja) | 1997-04-10 | 1997-04-10 | ＢｉＣＭＯＳ内蔵受光半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10284711A true JPH10284711A (ja) | 1998-10-23 |
| JP3813687B2 JP3813687B2 (ja) | 2006-08-23 |
Family
ID=14052853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09238197A Expired - Lifetime JP3813687B2 (ja) | 1997-04-10 | 1997-04-10 | ＢｉＣＭＯＳ内蔵受光半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3813687B2 (ja) |
Cited By (5)
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| JP2022133698A (ja) * | 2021-03-02 | 2022-09-14 | 株式会社東芝 | 半導体装置 |
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-
1997
- 1997-04-10 JP JP09238197A patent/JP3813687B2/ja not_active Expired - Lifetime
Patent Citations (9)
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