JPH1093129A - ＢｉＣＭＯＳ内蔵受光半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 縦型ＰＮＰおよびＰＩＮフォトダイオードの
特性を損わず、同一Ｎ型基板にフォトダイオードとＢｉ
ＣＭＯＳを集積した受光半導体装置を提供する。 【解決手段】 Ｎ型基板１とＰ型層５でＰＩＮフォトダ
イオードを形成し、Ｎ型基板１上にコレクタのＰ＋埋込
層２及びＰ型層５を設け、この層２内にベースのＮ型層
７を持つ縦型ＰＮＰを形成し、Ｎ型基板１内にコレクタ
のＮ＋埋込層４およびＮ型層７を設け、このＮ型層４を
Ｎ型基板１上にＰウエル３で囲んでＮ型基板１と分離
し、このＮ型層７内にベースのＰ型層１０を持つ縦型Ｎ
ＰＮを形成し、Ｐ型層５内の表層にＮＭＯＳを形成し、
Ｎ型層４、６内の表層にＰＭＯＳ−Ｔｒを形成し、この
Ｎ型層４をＮ型基板上のＰウエル３で囲んでＮ型基板１
と分離し、Ｎ型層４、６で縦型ＰＮＰのコレクタの５お
よびＰＩＮフォトダイオードのＰ型層５を他のＰ型層と
分離するＢｉＣＭＯＳ受光半導体装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＢｉＣＭＯＳ内蔵
受光半導体装置に関し、特に高感度、低雑音で広帯域の
受光半導体装置を構成するために高性能な縦型ＰＮＰト
ランジスタ（縦型ＰＮＰ−Ｔｒ）およびＰＩＮフォトダ
イオード（ＰＩＮ−ＰＤ）を有するＢｉＣＭＯＳ内蔵受
光半導体装置に関する。

【０００２】

【従来の技術】フォトダイオードとＢｉＣＭＯＳを同一
基板上に形成する従来の技術としては、特開平３ー９１
９５８号公報があり、ＢｉＣＭＯＳの構造を利用してフ
ォトダイオード（ＰＤ）を形成する例（以下、従来技術
１という）が提案されており、これを図１３（ａ）、
（ｂ）および図１４を用いて説明する。

【０００３】図１３（ａ）では、Ｐ型Ｓｉ基板４０の表
面のＮ型ウエル４４内に形成されたＭＯＳ型Ｐチャネル
トランジスタ（ＰＭＯＳ−Ｔｒ）のソース・ドレイン層
４５を兼用してアノードとし、Ｎ型ウエル４４、Ｎ型エ
ピタキシャル層４３およびＮ型埋め込み層４２をカソー
ドとして、これをＮ型コレクタ引き出し拡散領域４６お
よびＮ型拡散領域４７で基板表面に引き出している。

【０００４】図１３（ｂ）では、Ｐ型Ｓｉ基板４０表面
のＮ型ウエル４４内に形成された横型ＰＮＰトランジス
タのコレクタ５０をアノードとし、Ｎ型ウエル４４、Ｎ
型エピタキシャル層４３およびＮ型埋め込み層４２をカ
ソードとして、これをＮ型コレクタ引き出し拡散領域４
６およびＮ型拡散領域４７で基板表面に引き出してい
る。

【０００５】また、上記公報には、図１４に示す縦型Ｐ
ＮＰ−Ｔｒの構造も提案されている。図１４では、Ｐ型
Ｓｉ基板４０の上部表層にあるＮ型埋め込み層４２上に
形成したＰ型高濃度埋め込み層５４をコレクタとして、
これをＰ型コレクタ拡散領域５５で表面に引き出し、Ｎ
型エピタキシャル層４３、Ｎ型拡散層５７および外部ベ
ース５８をベースとし、このＮ型拡散層５７内に形成し
たＰ型拡散層５９をエミッタとし、またＮ型埋め込み層
４２をＮ型コレクタ引き出し拡散領域４６で表面に引き
出してコレクタとＰ型Ｓｉ基板４０とを分離している。

【０００６】また、特開昭６３ー２８７０５１号公報等
には、図１５に示す縦型ＰＮＰ−Ｔｒを集積する他の例
（以下、従来技術２という）が開示されている。図１５
では、Ｐ型Ｓｉ基板６０表層のＮ型高濃度埋め込み層６
１上に形成されたＰ型高濃度埋め込み層６４をコレクタ
として、これをＰ型コレクタ引き出し拡散領域６５で基
板表面に引き出し、Ｐ型Ｓｉ基板６０上に形成されたＮ
型エピタキシャル層６２、Ｎ型拡散層６６およびＮ型拡
散領域６８をベースとし、Ｐ型拡散層６７をエミッタと
して、さらにＰ型Ｓｉ基板上のＰ型高濃度埋め込み層６
４およびその上に存在するＰ型コレクタ引き出し拡散領
域６５でベースを分離している。そして、コレクタ、ベ
ースおよびエミッタをメタル電極６９で引き出してい
る。

【０００７】また、特開平２ー１１２２７１号公報に
は、図１６に示す縦型ＰＮＰ−Ｔｒの構造を集積した例
（以下、従来技術３）が開示されている。図１６では、
Ｐ型Ｓｉ基板６０上に第１のＮ型エピタキシャル層６３
を形成して、Ｎ型埋め込み層６１とＰ型埋め込み層６４
の重なりが小さくなるようにしている。そして、このエ
ピタキシャル層の表層に形成されたＰ型高濃度埋め込み
層６４をコレクタとして、これをＰ型引き出し拡散領域
６５で引き出している。さらに、Ｎ型エピタキシャル層
６３上に形成されたＮ型エピタキシャル層７２、Ｎ型エ
ピタキシャル層７２内に形成されたＮ型拡散層６６およ
びＮ型拡散領域６８をベースとし、Ｐ型拡散層６７をエ
ミッタとしている。そして、Ｐ型高濃度埋め込み層６４
およびＰ型コレクタ引き出し拡散領域６５でベースを分
離している。

【０００８】また、特開平６ー４５５３１号公報にも、
図１７に示す縦型ＰＮＰ−Ｔｒの構造を集積した例（以
下、従来技術４という）が開示されている。図１７で
は、Ｐ型Ｓｉ基板６０表層にＮ型高濃度埋め込み層の代
わりにＮ型ウエル７３を形成して、このＮ型ウエル７３
内の表層に形成されたＰ型高濃度埋め込み層６４をコレ
クタとし、Ｐ型Ｓｉ基板６０上に形成されたＮ型エピタ
キシャル層６２、Ｎ型拡散層６６およびＮ型拡散領域６
８をベースとし、Ｐ型拡散層６７をエミッタとしてい
る。そして、Ｐ型高濃度埋め込み層６４およびＰ型コレ
クタ引き出し拡散領域６５でベースを分離している。

【０００９】一方、特開平３ー１４５７７１号公報に
は、図１８に示すＮ型Ｓｉ基板上にＰＩＮフォトダイオ
ード（ＰＩＮ−ＰＤ）と縦型ＮＰＮトランジスタ（縦型
ＮＰＮ−Ｔｒ）を集積した例（以下、従来技術５とい
う）が開示されている。図１８では、ＰＩＮ−ＰＤは、
高濃度Ｎ型基板８０上に形成されたＮ型エピタキシャル
層８１をカソードとし、このエピタキシャル層８１上に
形成されたＰ型高濃度埋め込み層８３をアノードとする
ことにより構成される。また、縦型ＮＰＮ−Ｔｒは、Ｎ
型高濃度埋め込み層８２およびＮ型半導体層８６をコレ
クタとし、Ｐ型半導体層８９およびＰ型高濃度半導体層
８８をベースとし、Ｎ型半導体層８７をエミッタとし、
Ｎ型エピタキシャル層８１表層にＰ型ウエル８４を形成
してＮ型Ｓｉ基板８０とコレクタであるＮ型高濃度埋め
込み層８２を分離している。

【００１０】そして、これらのカソード、アノード、コ
レクタ（Ｃ）、ベース（Ｂ）およびエミッタ（Ｅ）をメ
タル電極９１で引き出している。さらに、それぞれの素
子を絶縁物９４で分離している。ＰＩＮ−ＰＤのアノー
ド以外の領域に遮光のために層間絶縁膜９０上に遮光膜
９２を設け、さらに全面をパッシベーション膜９３で覆
っている。

【００１１】

【発明が解決しようとする課題】しかし、図１３および
図１４に示す従来技術１のＰＤは、ＢｉＣＭＯＳ主体の
ＰＮ接合から形成されているので、接合部の不純物濃度
が理想的なフォトダイオードの場合と比較して高く空乏
層があまり広がらないため、ＰＤの接合容量は大きい。

【００１２】また、図１５に示す従来技術２の縦型ＰＮ
Ｐ−Ｔｒは、高濃度のＰ型埋め込み層６４とＮ型埋め込
み層６１が直接に重なりあうので、接合容量が大きくな
ると共に接合耐圧も低下する。さらに、Ｐ型埋め込み層
６４の下にある高濃度Ｎ型埋め込み層６１のために、Ｐ
型埋め込み層６４の層抵抗が下がりにくく、結果として
コレクタ抵抗を十分に小さくできない。一方、Ｐ型埋め
込み層６４の不純物濃度を高くすると、Ｐ型不純物のせ
り上がりによって、縦型ＰＮＰ−Ｔｒの耐圧が低下す
る。

【００１３】また、図１６に示す従来技術３では、Ｎ型
埋め込み層６１とＰ型埋め込み層６４の接合容量を小さ
くするために薄いＮ型エピタキシャル層６３を成長する
ので、製造プロセスが複雑となり、また製造工程での特
性管理も煩雑となる。さらに、Ｎ型エピタキシャル層６
３が厚くなると、Ｐ型埋め込み層６４がＰ型Ｓｉ基板に
達しないので、Ｎ型エピタキシャル層６３、７２の素子
領域が周りのＰ型層で分離ができなくなったり、トラン
ジスタ特性の変動を起こす可能性がある。

【００１４】また、図１７に示す従来技術４では、Ｎ型
エピタキシャル層の成長を２度行う煩雑さを避けるため
に比較的濃度の薄いＮ型ウエル７３を設けている。しか
し、Ｐ型埋め込み層６４の不純物であるボロンの拡散係
数が大きいので、Ｎ型ウエル７３をかなり深く拡散ドラ
イブしなくてはならない。ところが、Ｎ型ウエル７３の
不純物濃度のピーク濃度はＮ型エピタキシャル層６２の
濃度と同程度または少し高い程度であるので、適当な濃
度でかつ深いＮ型ウエルを形成することは難しい。した
がって、縦型ＰＮＰ−ＴｒのコレクタとＰ型Ｓｉ基板と
の間の耐圧を十分に確保できない。

【００１５】一方、縦型ＰＮＰ−Ｔｒの代わりにトラン
ジスタの構造で寄生的に構成されるラテラルＰＮＰトラ
ンジスタ（ＬＰＮＰ−Ｔｒ）を用いると、周波数帯域が
狭くまたアーリ効果が大きいので、回路全体の特性がこ
のＬＰＮＰ−Ｔｒで決まってしまい、コンプリメンタリ
回路の特徴を生かした回路設計ができない。

【００１６】また、図１８に示す従来技術５では、素子
の分離を絶縁膜９４で行っているので製造プロセスが複
雑である。

【００１７】また、この技術で縦型ＰＮＰ−Ｔｒを集積
しようとすると、いくつかの問題点がある。これを図１
９を用いて説明する。図１９は、従来技術５で縦型ＰＮ
Ｐ−Ｔｒの集積を想定した場合の断面図であり、図１８
と同一の部分は同じ番号とした。図１９では、縦型ＰＮ
Ｐ−Ｔｒは、Ｎ型エピタキシャル層８１上にＰＩＮ−Ｐ
Ｄのアノードとして形成されたＰ型埋め込み層８３をコ
レクタとし、この埋め込み層内上に縦型ＮＰＮ−Ｔｒの
コレクタとして形成されたＮ型エピタキシャル層８６を
ベースとして、このエピタキシャル層８６の表層に縦型
ＮＰＮ−Ｔｒのベース引き出し用として形成されたＰ型
拡散層８８をエミッタとする構成となる。

【００１８】しかし、Ｐ型埋め込み層８３はＮ型埋め込
み層８２の次の工程で形成するので深く拡散されないた
め、コレクタ抵抗を十分に下げることができない。ま
た、コレクタ抵抗を下げるためＰ型埋め込み層８３を深
く形成すると、ＰＩＮ−ＰＤのＰＮ接合の位置が深くな
り波長によっては感度が低下する。また、Ｎ型エピタキ
シャル層８６を厚くすることができず、一方、Ｐ型埋め
込み層８３のせり上がりが大きいので、縦型ＰＮＰ−Ｔ
ｒのベース幅（図１９のＡ部）は薄くなり、その結果ア
ーリ効果が顕著となり、ついには耐圧不良となる。Ｎ型
エピタキシャル層８６を厚くできたとしても、このベー
スは不純物濃度が一定で濃度も低いため、ベース幅を３
μｍ〜４μｍ以上とする必要がある。したがって、縦型
ＰＮＰ−Ｔｒの応答特性を改善できない。

【００１９】以上の説明から縦型ＰＮＰ−Ｔｒを構成す
る場合の問題点は次のようなものである。コレクタ抵抗
を下げるためにＰ型埋め込み層の層抵抗を小さく抑えた
い。また、Ｐ型埋め込み層が接する部分のＰＮ接合容量
を小さくしたい。このためにＰ型埋め込み層と接合を形
成するＮ型側は低濃度にすることが理想である。さら
に、Ｐ型埋め込み層と下側のＮ型層との耐圧を十分に確
保したい。このためにはお互いが高濃度にならないこと
及び低濃度側であるＮ型層の領域が十分に広く存在して
空乏層によりパンチスルーしないことが条件となる。

【００２０】これらをＰ型基板を用いて実現すべく、例
えば、Ｎ型層をＮ型ウエルとした場合を考える。このＮ
型ウエルはＰ型埋め込み層の深さからさらに空乏層の広
がり分以上にドライブ拡散されなくてはならない。Ｐ型
埋め込み層の深さは、Ｐ型埋め込み層の拡散を抑える条
件を選んでも基板とエピタキシャル層の界面から５μｍ
〜１０μｍ程度になる。したがって、この下のＮ型ウエ
ルは１５μｍ〜２０μｍの拡散の深さが必要である。し
かし、Ｐ型基板に低濃度のこのようなＮ型ウエルを形成
するのは困難である。

【００２１】また、Ｐ型基板上にＮ型エピタキシャル層
を成長した後の熱工程により、このＮ型エピタキシャル
層にＰ型埋め込み層からボロンが拡散してしまう。これ
を抑えるためにＰ型埋め込み層の不純物濃度を下げる
と、縦型ＰＮＰ−Ｔｒのコレクタ抵抗が大きくなってし
まう。したがって、せり上がり防止とＰ型埋め込み層の
低抵抗化を同時に実現するのも非常に難しい問題であ
る。

【００２２】さらに、フォトダイオードを構成する場
合、ＰＮ接合部の不純物濃度を下げて接合容量を下げる
ことが重要となる。このためにＰ型基板を低濃度化する
必要がある。しかし、縦型ＮＰＮ−Ｔｒ、ＣＭＯＳ部等
については、素子間耐圧を低下させないようにし、また
ラッチアップ耐性を低下させないようにするために、Ｐ
型基板を高抵抗化して不純物濃度を下げることができな
い。

【００２３】すなわち、これらの問題を解決することは
従来のＰ型基板では達成できないのである。

【００２４】従って、本発明の目的は、縦型ＰＮＰ−Ｔ
ｒおよびＰＩＮ−ＰＤの特性を損なうことなく、縦型Ｎ
ＰＮ−Ｔｒ、縦型ＰＮＰ−Ｔｒ、ＰＩＮ−ＰＤ、ＰＭＯ
Ｓ−ＴｒおよびＭＯＳ型Ｎチャネルトランジスタ（ＮＭ
ＯＳ−Ｔｒ）をＮ型半導体基板を用いて同一基板上に比
較的容易に構成することにある。

【００２５】

【課題を解決するための手段】このような目的を達成す
るために本発明は次のような構成とした。

【００２６】本発明に係わるＢｉＣＭＯＳ内蔵受光半導
体装置は、Ｎ型半導体基板内の上面表層の縦型ＰＮＰト
ランジスタ形成領域にＰ型埋め込み層が形成され、Ｎ型
半導体基板内の上面表層のＭＯＳ型Ｐチャネルトランジ
スタ形成領域および縦型ＮＰＮトランジスタ形成領域に
Ｎ型埋め込み層が形成され、Ｎ型半導体基板、Ｐ型埋め
込み層およびＮ型埋め込み層上に第１のＰ型半導体層が
形成され、第１のＰ型半導体層内の上面表層の縦型ＰＮ
Ｐトランジスタ形成領域および第１のＰ型半導体層内の
上面表層のＰＩＮフォトダイオード形成領域に第２のＰ
型半導体層が形成され、縦型ＰＮＰトランジスタ形成領
域の第２のＰ型半導体層の側面および底面を囲んで第１
のＰ型半導体層内の上面表層に第１のＮ型半導体層が形
成され、第１のＰ型半導体層上の縦型ＮＰＮトランジス
タ形成領域のＮ型埋め込み層上に第２のＮ型半導体層が
形成され、第２のＮ型半導体層内の上面表層に第３のＮ
型半導体層が形成され、第３のＮ型半導体層の側面およ
び底面を囲んで第３のＰ型半導体層が形成され、第１の
Ｐ型半導体層内の上面表層のＭＯＳ型Ｐチャネルトラン
ジスタ形成領域のＮ型埋め込み層上に第４のＮ型半導体
層が形成され、ＭＯＳ型Ｐチャネルトランジスタ形成領
域および縦型ＮＰＮトランジスタ形成領域に形成された
Ｎ型埋め込み層の側面および底面を囲んで、Ｎ型半導体
基板内の上面表層のＭＯＳ型Ｎチャネルトランジスタ形
成領域、縦型ＰＮＰトランジスタ形成領域および縦型Ｎ
ＰＮトランジスタ形成領域にＰ型ウエルが形成されて成
り、縦型ＰＮＰトランジスタは、Ｐ型埋め込み層および
第１のＰ型半導体層をコレクタとし、第１のＮ型半導体
層をベースとし、縦型ＰＮＰトランジスタ形成領域の第
２のＰ型半導体層をエミッタとして構成され、縦型ＮＰ
Ｎトランジスタは、当該縦型ＮＰＮトランジスタ形成領
域のＮ型埋め込み層および第２のＮ型半導体層を縦型Ｎ
ＰＮトランジスタのコレクタとし、第３のＰ型半導体層
をベースとし、第３のＮ型半導体層をエミッタとして構
成され、ＰＩＮフォトダイオードは、当該ＰＩＮフォト
ダイオード形成領域の第１のＰ型半導体層および第２の
Ｐ型半導体層をアノードとし、Ｎ型半導体基板をカソー
ドとして構成され、更に、縦型ＰＮＰトランジスタのコ
レクタおよびＰＩＮフォトダイオードのアノードは、Ｎ
型埋め込み層およびこの上に形成された第５のＮ型半導
体層により分離されている。

【００２７】このようにＰＩＮ−ＰＤ形成領域にカソー
ドであるＮ型半導体基板上に第１のＰ型半導体層を設
け、この上にアノードとなる第２のＰ型半導体層を有し
ているため、ＰＮ接合部の不純物濃度を低くできるの
で、ＰＩＮ−ＰＤの接合容量を小さくできる。したがっ
て、従来技術１の問題点を解決できる。

【００２８】また、縦型ＰＮＰ−Ｔｒ形成領域におい
て、Ｎ型半導体基板上のＰ型埋め込み層をコレクタとし
て、このＰ型埋め込み層をＮ型半導体基板内に十分に拡
散できるようにしたので、不純物のピーク濃度を抑えな
がらコレクタ抵抗を下げることができる。そして、コレ
クタ抵抗の低抵抗化のためにＰ型埋め込み層のピーク濃
度を上げる必要がないので、せり上がりを抑える傾向に
できる。したがって、従来技術２の問題点を解決でき
る。

【００２９】また、縦型ＰＮＰ−Ｔｒ形成領域におい
て、Ｎ型半導体基板上にＰ型埋め込み層を形成してコレ
クタを分離するようにしたので、Ｎ型埋め込み層とＰ型
埋め込み層とが重なることがなくなり、エピタキシャル
成長も２回行うことがないため、従来技術３の問題点が
解決できる。そして、Ｎ型半導体基板上にＰ型埋め込み
層を形成するとＮ型領域が低濃度になるので、接合容量
が小さくなる。

【００３０】また、縦型ＰＮＰ−Ｔｒ形成領域におい
て、ベースを第１のＮ型半導体層とし、エミッタを第１
のＮ型半導体層内の上面表層の第２のＰ型半導体層して
いるので、縦型ＰＮＰ−Ｔｒのベースプロファイルとエ
ミッタの接合形成を他の素子と独立してコントロールで
きる。したがって、縦型ＰＮＰ−Ｔｒの電流増幅率、ア
ーリ電圧および周波数特性等を高性能にできる。

【００３１】また、縦型ＮＰＮ−Ｔｒ形成領域におい
て、Ｎ型半導体基板上にＮ型埋め込み層を形成してコレ
クタとし、このＮ型埋め込み層の側面および底面を囲む
ようにＰ型ウエルを形成するので、Ｐ型不純物およびＮ
型不純物の拡散係数の違いを利用して、不純物濃度が高
く比較的浅いＮ型埋め込み層と不純物濃度が低く比較的
深いＰ型ウエルを形成できる。このためＰ型ウエルでＮ
型基板とＮ型埋め込み層を分離できる。したがって、従
来技術４の問題点を解決できる。

【００３２】また、縦型ＮＰＮ−Ｔｒ形成領域におい
て、ベースを第３のＰ型半導体層とし、エミッタを第３
のＮ型半導体層としているので、縦型ＮＰＮ−Ｔｒのベ
ースプロファイルとエミッタの接合形成を他の素子と独
立してコントロールできる。

【００３３】また、ＮＭＯＳ−Ｔｒ形成領域を、Ｐ型ウ
エル上に存在する第１のＰ型半導体層内の上面表層に設
けるようにしたので、新たにＮＭＯＳ−ＴｒのためにＰ
型ウエルを形成する必要がなく製造工程を削減できると
共に、ＮＭＯＳ領域の縦方向の寄生トランジスタのｈ_fe
を小さくできる。

【００３４】また、ＰＭＯＳ−Ｔｒ形成領域を、Ｐ型ウ
エル内の上部表層のＮ型埋め込み層とその上の第４のＮ
型半導体層に設けるようにしたので、ＰＭＯＳ−Ｔｒの
チャネル下部の不純物濃度を最適化できると共にＮ型埋
め込み層とＮ型基板とがＰ型ウエルで電気的に分離でき
る。

【００３５】さらに、ＰＩＮ−ＰＤのアノードである第
１のＰ型半導体層および縦型ＰＮＰ−Ｔｒのコレクタで
ある第１のＰ型半導体層とＰ型埋め込み層を、Ｎ型埋め
込み層とこのＮ型埋め込み層上に存在する第５のＮ型半
導体層とを有するそれぞれ深さの異なる半導体層によっ
て分離したので、小さい分離領域でそれぞれの素子分離
ができる。したがって、素子面積を小さくできると共
に、ＰＩＮ−ＰＤのアノードおよび縦型ＰＮＰ−Ｔｒの
コレクタに独立した電圧を与えることができる。そし
て、ＮＭＯＳ−Ｔｒ形成領域の第１のＰ型半導体層を他
のＰ型半導体層と分離できる。

【００３６】さらに、また、ＰＮ接合を逆バイアスにす
ることにより素子分離をするようにしたので、製造工程
が簡素である。したがって、従来技術５の問題点を解決
できる。

【００３７】本発明に係わるＢｉＣＭＯＳ内蔵受光半導
体装置は、縦型ＰＮＰトランジスタのベースである第１
のＮ型半導体層が、第４のＮ型半導体層と共通に形成さ
れているようにしてもよい。

【００３８】このように縦型ＰＮＰ−Ｔｒのベースであ
る第１のＮ型半導体層にかえて第４のＮ型半導体層を有
するようにしたため、縦型ＮＰＮ−ＴｒのベースとＰＭ
ＯＳ−Ｔｒの基板ゲート部のＮ型層とを兼用できるの
で、製造工程が簡素にできる。

【００３９】本発明に係わるＢｉＣＭＯＳ内蔵受光半導
体装置は、縦型ＰＮＰトランジスタ、縦型ＮＰＮトラン
ジスタ、ＭＯＳ型ＮチャネルトランジスタおよびＭＯＳ
型Ｐチャネルトランジスタ上に遮光膜を有すると共にＰ
ＩＮフォトダイオードのアノード上には遮光膜の開口部
を有するようにしてもよい。

【００４０】このように縦型ＰＮＰ−Ｔｒ、縦型ＮＰＮ
−Ｔｒ、ＮＭＯＳ−ＴｒおよびＰＭＯＳ−Ｔｒ上に遮光
膜を有するようにしたので、照射される光の量に係わら
ずこれらの素子の動作を安定させることができる。ま
た、ＰＩＮ−ＰＤのアノード上には遮光膜の開口部を有
するようにしたので、アノード部に光を導入できる。

【００４１】本発明に係わるＢｉＣＭＯＳ内蔵受光半導
体装置は、遮光膜は、金属により形成されているように
してもよい。

【００４２】このように遮光膜を金属にすると可視光か
ら紫外線まで遮光できる。

【００４３】本発明に係わるＢｉＣＭＯＳ内蔵受光半導
体装置では、第５のＮ型半導体層は、第４のＮ型半導体
層および第２のＮ型半導体層のいずれかと同一プロセス
で形成されるようにしてもよい。

【００４４】このように第５の半導体層は、第４のＮ型
半導体層および第２のＮ型半導体層のいずれかと同一の
プロセスで形成されると、分離層の製造工程を簡素にで
きる。

【００４５】

【発明の実施の形態】以下、本発明を添付図面を参照し
て説明する。

【００４６】本発明は、図４（ｂ）に示すようにＰＩＮ
−ＰＤ、縦型ＰＮＰ−Ｔｒ、縦型ＮＰＮ−Ｔｒ、ＰＭＯ
Ｓ−ＴｒおよびＮＭＯＳ−Ｔｒで構成される。以下、こ
のＢｉＣＭＯＳ内蔵受光半導体装置の製造プロセスにつ
いて説明する。図１から図４は、本発明のＰＩＮ−Ｐ
Ｄ、縦型ＰＮＰ−Ｔｒ、縦型ＮＰＮ−Ｔｒ、ＰＭＯＳ−
ＴｒおよびＮＭＯＳ−Ｔｒを同一半導体基板上に形成し
たＢｉＣＭＯＳ内蔵受光半導体装置の製造工程を示す工
程断面図である。

【００４７】まず、ＰＩＮ−ＰＤ、縦型ＰＮＰ−Ｔｒ、
縦型ＮＰＮ−Ｔｒ、ＰＭＯＳ−ＴｒおよびＮＭＯＳ−Ｔ
ｒを形成するには、面方位（１００）で比抵抗５０Ω・
ｃｍ以上１ｋΩ・ｃｍ以下の高抵抗Ｎ型Ｓｉ基板（以
下、単にＮ型Ｓｉ基板という）を使用する（図１
（ａ））。この基板の代わりにＮ＋半導体基板上に比抵
抗５０Ω・ｃｍ以上１ｋΩ・ｃｍ以下Ｎ型エピタキシャ
ル層を成長させたものでもよい。このエピタキシャル層
の厚さは約２０μｍ以上が好ましい。このＮ＋半導体基
板を用いる場合は、オートドープ防止のためにＳｉ酸化
膜を裏面に形成することが好ましい。

【００４８】次に、Ｐ型不純物をイオン注入により導入
して、Ｎ型Ｓｉ基板内の縦型ＰＮＰ−Ｔｒ形成領域にＰ
型埋め込み層２を形成する。Ｐ型埋め込み層２は、縦型
ＰＮＰ−Ｔｒのコレクタになるため、個々の縦型ＰＮＰ
−Ｔｒ毎に個別に形成する。このようにすると各縦型Ｐ
ＮＰ−Ｔｒのコレクタが分離できる。この不純物導入
は、基板全面にレジストを塗布して露光し不純物導入領
域を開口するフォトリソグラフィ技術を用いて行う。そ
して残りのレジストをマスク材としてイオン注入を行う
と、レジストの開口領域に不純物を導入できる。このと
き、導入不純物はボロン（Ｂ⁺）を使用し、ドーズ量は
３×１０¹³ｃｍ^ー2以上３×１０¹⁴ｃｍ^ー2以下が好まし
い。このイオン注入により比較的高濃度のＰ型埋め込み
層が形成できる。

【００４９】続いて、フォトリソグラフィ技術を用いＰ
型不純物を導入して、縦型ＮＰＮ−Ｔｒ形成領域、ＰＭ
ＯＳ−Ｔｒ形成領域およびＮＭＯＳ−Ｔｒ形成領域を含
む領域にＰ型ウエル３を形成する。このＰ型ウエル３
を、ＰＩＮ−ＰＤ形成領域および縦型ＰＮＰ−Ｔｒ形成
領域を含む領域を除いて形成してもよい。また、縦型Ｎ
ＰＮ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域およびＮ
ＭＯＳ−Ｔｒ形成領域を含む領域にそれぞれ個別に形成
してもよい。このＰ型ウエル３により、縦型ＮＰＮ−Ｔ
ｒのコレクタおよびＰＭＯＳ−Ｔｒの基板ゲート部（図
４（ｂ）のＢ部）がＮ型Ｓｉ基板１から分離される。こ
のとき、不純物の導入はボロン（Ｂ⁺）を使用してイオ
ン注入で行い、ドーズ量は３×１０¹²ｃｍ^ー2以上３×１
０¹³ｃｍ^ー2以下が好ましい。このイオン注入によりＮ型
Ｓｉ基板１の不純物濃度よりも大きいが比較的低濃度の
Ｐ型ウエル３が形成される。

【００５０】これらのイオン注入後、高温ドライブを拡
散炉で行い、Ｐ型拡散層を形成する（図１（ｂ）参
照）。Ｐ型埋め込み層２はＮ型Ｓｉ基板上に形成される
ので、この高温ドライブで基板内に十分ドライブできる
ため、縦型ＰＮＰ−Ｔｒの特性を十分に発揮できる低抵
抗のコレクタが形成される。また、Ｐ型ウエル３は後の
工程で形成されるＮ型埋め込み層をＮ型Ｓｉ基板から分
離するために必要な深さに形成できる。このときのＰ型
埋め込み層２の接合の深さは１０μｍ〜１６μｍが好ま
しく、またシート抵抗が１００Ω／□〜３００Ω／□が
好ましい。また、Ｐ型ウエル３の接合の深さは７μｍ〜
１３μｍが好ましく、またシート抵抗が１０００Ω／□
〜２０００Ω／□が好ましい。

【００５１】このＰ型ウエル３を形成した後に、Ｎ型埋
め込み層４を形成する。このＮ型埋め込み層４は、縦型
ＮＰＮ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域、縦型
ＰＮＰ分離領域およびＰＩＮ−ＰＤ分離領域に形成す
る。Ｎ型埋め込み層４は、縦型ＮＰＮ−Ｔｒ形成領域に
形成されると、縦型ＮＰＮ−Ｔｒのコレクタとなり、Ｐ
ＭＯＳ−Ｔｒ形成領域に形成されるとＰＭＯＳ−Ｔｒの
基板ゲート部となる。縦型ＮＰＮ−Ｔｒのコレクタおよ
びＰＭＯＳ−Ｔｒの基板ゲート部は、基板上方から見た
ときにＰ型ウエル３の内側に包含して形成される。縦型
ＰＮＰ−Ｔｒの分離領域は、閉じた帯状のＮ型埋め込み
層４によりＰ型埋め込み層２の周囲を囲んで形成する。
また、この分離領域はＰ型埋め込み層２の周囲が分離領
域の内側に接して囲んでもよい。ＰＩＮ−ＰＤの分離領
域は、閉じた帯状のＮ型埋め込み層４により、後に形成
されるアノードである第２のＰ型拡散層の周囲を囲んで
形成される。Ｎ型埋め込み領域４は、Ｎ型Ｓｉ基板１上
にＳｉ酸化膜を形成し、フォトリソグラフィ技術を用い
てこのＳｉ酸化膜をエッチングにより除去し、残存Ｓｉ
酸化膜をマスクにＮ型不純物であるアンチモン（Ｓｂ）
を熱拡散で導入してＮ型埋め込み層４を形成する。この
Ｎ型埋め込み層４の接合の深さはＰ型ウエル３内で接合
の深さが２μｍ〜３μｍが好ましく、シート抵抗が１５
Ω／□〜３０Ω／□が好ましい。

【００５２】Ｎ型埋め込み層を形成後、Ｎ型Ｓｉ基板１
上の全面に第１のＰ型半導体層５をエピタキシャル成長
により形成する（図２（ａ））。第１のＰ型半導体層５
は、縦型ＰＮＰ−Ｔｒのコレクタ、ＮＭＯＳ−Ｔｒの基
板ゲート部（図４（ｂ）のＣ）およびＰＩＮ−ＰＤのア
ノードとなる。この層５の厚さは７μｍ〜８μｍが好ま
しく、比抵抗は４Ω・ｃｍ〜５Ω・ｃｍが好ましい。

【００５３】次に、フォトリソグラフィ技術を用いてＮ
型不純物をイオン注入して、第４のＮ型半導体層６を形
成する（図２（ｂ））。第４のＮ型半導体層６は、縦型
ＰＮＰ−Ｔｒ形成領域のベース、ＰＭＯＳ−Ｔｒ形成領
域、縦型ＰＮＰ−Ｔｒの分離領域およびＰＩＮ−ＰＤの
分離領域に形成される。第４の半導体層のイオン注入
は、Ｎ型不純物は燐（Ｐ⁺）を使用し、ドーズ量は６×
１０¹²ｃｍ^ー2以上８×１０¹²ｃｍ^ー2以下が好ましい。縦
型ＰＮＰ−Ｔｒのベースは、Ｐ型埋め込み層２上の第１
のＰ型半導体層５内の上部表層に、第１のＰ型半導体層
５により側面および底面を囲まれて形成される。ＰＭＯ
Ｓ−Ｔｒ形成領域は、Ｎ型Ｓｉ基板上方から見たとき
に、Ｎ型埋め込み層４上に形成される。また、この層６
は略同一形状で形成されることが好ましい。このように
Ｎ型埋め込み層４上に第４のＮ型半導体層６を形成する
と、最終工程までに不純物の拡散によって相互に重なり
合い一体となってＰＭＯＳ−Ｔｒの基板ゲート部とな
る。このＰＭＯＳ−Ｔｒの基板ゲート部は、その側面お
よび底面を第１のＰ型半導体層５およびＰ型ウエル３で
囲まれるので、他のＰＭＯＳ−Ｔｒの基板ゲート部から
分離される。

【００５４】縦型ＰＮＰ−Ｔｒの分離領域は、Ｎ型Ｓｉ
基板上方から見たときに、Ｎ型埋め込み層４上に帯状の
閉じたＰ型埋め込み層２の周囲を囲んで形成される。そ
して、この分離領域の形状は、Ｎ型埋め込み層４と略同
一形状が好ましい。また、ＰＩＮ−ＰＤの分離領域は、
Ｎ型Ｓｉ基板上方から見たときに、Ｎ型埋め込み層４上
に帯状の閉じた後に形成される第２のＰ型拡散層の周囲
を囲んで形成される。そして、この分離領域の形状は、
Ｎ型埋め込み層４と略同一形状が好ましい。このように
Ｎ型埋め込み層４上に第４のＮ型半導体層６を形成する
と、最終工程までに不純物の拡散によって相互に重なり
合い電気的に接続されるので、第１のＰ型半導体層５が
分離される。また、縦型ＰＮＰ−Ｔｒの分離領域および
ＰＩＮ−ＰＤの分離領域は、縦型ＰＮＰ−Ｔｒのコレク
タおよびＰＩＮ−ＰＤのアノードである第１のＰ型半導
体層５の側面をそれぞれ囲んでいる。すなわち、縦型Ｐ
ＮＰ−ＴｒのコレクタおよびＰＩＮ−ＰＤのアノードで
ある第１のＰ型半導体層５の側面を、Ｎ型埋め込み層お
よびこの層上の第４のＮ型半導体層が囲んでいる。この
ように第１のＰ型半導体層５を囲むと、第１のＰ型半導
体層５が他のＰ型半導体層と電気的に分離される。

【００５５】続いて、フォトリソグラフィ技術を用いて
縦型ＮＰＮ−Ｔｒ形成領域にＮ型不純物をイオン注入し
て第２のＮ型半導体層７を形成する（図２（ｂ））。こ
の半導体層は、縦型ＮＰＮ−Ｔｒ形成領域のＮ型埋め込
み層４上に、Ｎ型埋め込み層４と略同一形状で形成され
ることが好ましい。Ｎ型埋め込み層４と第２の半導体層
７は、不純物の拡散によって最終工程までに相互に重な
り合い縦型ＮＰＮ−Ｔｒのコレクタとなる。そして、Ｎ
型埋め込み層４によってコレクタ抵抗が下げることがで
きる。また、縦型ＮＰＮ−Ｔｒのコレクタは、その側面
および底面をＰ型ウエル３および第１のＰ型半導体層に
より囲まれているので、他のＮ型拡散層から分離され
る。Ｎ型不純物はリン（Ｐ⁺）を使用し、ドーズ量は３
×１０¹²ｃｍ^ー2以上５×１０¹²ｃｍ^ー2以下が好ましい。
これらのイオン注入後に高温ドライブの熱工程を通し
て、不純物の活性化を行うと共に所定の深さの半導体層
を形成する。この熱工程の後に、これらの拡散層の接合
の深さは２μｍ〜３μｍが好ましい。このように縦型Ｎ
ＰＮ−Ｔｒのコレクタを他の工程と独立にすると、縦型
ＮＰＮ−Ｔｒの特性を最適化できる。

【００５６】また、縦型ＰＮＰ−Ｔｒのベースは、第４
のＮ型半導体層６および第２のＮ型半導体層７を形成す
るイオン注入と共用して、２度のイオン注入により第１
のＮ型半導体層１１で形成してもよい（図１０）。この
ようにすると製造工程を増加させることなくベースのプ
ロファイルおよび不純物濃度の最適化を図ることができ
る。さらに、この縦型ＰＮＰ−Ｔｒのベースの第１のＮ
型半導体層１１は、独立したイオン注入工程で形成して
もよい（図１０）。このときドーズ量は１×１０¹³ｃｍ
^ー2以上１×１０¹⁴ｃｍ^ー2以下が好ましい。このようにイ
オン注入を別に行うと不純物の最適化をはかることがで
きる。この場合に、縦型ＰＮＰ−Ｔｒのベースの不純物
活性化は、第４のＮ型半導体層６および第２のＮ型半導
体層７を形成するイオン注入後の熱工程とは別の熱工程
で行ってもよい。このようにベースの不純物活性化を行
うと、縦型ＰＮＰ−Ｔｒの特性をさらに向上できる。さ
らに、また、この熱工程は縦型ＮＰＮ−Ｔｒのベース活
性化の熱処理と兼用してもよい。このようにすると少な
い熱工程でそれぞれの不純物プロファイルの制御が容易
になる。

【００５７】次に、ＮＭＯＳ−Ｔｒ、ＰＭＯＳ−Ｔｒ、
縦型ＰＮＰ−Ｔｒおよび縦型ＮＰＮ−Ｔｒの活性領域を
分離するためのＬＯＣＯＳ９を形成する（図２
（ｃ））。例えば、Ｎ型Ｓｉ基板１のＳｉ酸化膜上にＳ
ｉ窒化膜を堆積し、フォトリソグラフィ技術により活性
領域以外のＳｉ窒化膜をエッチングにより除き、その後
に酸化炉で酸化を行うと、Ｓｉ窒化膜が存在しない領域
のＳｉ基板の表面が酸化されて、活性領域以外の領域に
各素子を電気的に分離する役割をもつフィールド酸化膜
９を形成される。したがって、フィールド酸化膜９は、
縦型ＮＰＮ−Ｔｒ形成領域、縦型ＰＮＰ−Ｔｒ形成領
域、ＰＭＯＳ−Ｔｒ形成領域、ＮＭＯＳ−Ｔｒ形成領域
およびＰＩＮ−ＰＤ形成領域のそれぞれの間に形成され
る。また、縦型ＮＰＮ−Ｔｒ形成領域、縦型ＰＮＰ−Ｔ
ｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域、ＮＭＯＳ−Ｔｒ
形成領域およびＰＩＮ−ＰＤ形成領域を除くＮ型Ｓｉ基
板上に形成してもよい。また、ＰＭＯＳ−ＴｒおよびＮ
ＭＯＳ−Ｔｒの特性を安定させるために、ＰＭＯＳ−Ｔ
ｒの活性領域はＰＭＯＳ−Ｔｒの基板ゲート部である第
４のＮ型半導体層６内に形成され、ＮＭＯＳ−Ｔｒの活
性領域はＮＭＯＳ−Ｔｒの基板ゲート部である第１のＰ
型半導体層５内に形成されることが好ましい。

【００５８】この後に、ＰＭＯＳ−Ｔｒのチャネル領域
およびＮＭＯＳ−Ｔｒのチャネル領域にそれぞれイオン
注入で不純物導入を行って、ＮＭＯＳ−ＴｒおよびＰＭ
ＯＳ−Ｔｒのゲート表面領域をそれぞれ適切な不純物濃
度にする。これによりＰＭＯＳ−ＴｒおよびＮＭＯＳ−
Ｔｒのしきい値電圧がそれぞれ決定される。続いて、ゲ
ート酸化を行いＳｉ酸化膜をチャネル部に形成した後、
基板全体にゲート電極となるポリシリコンをＣＶＤ法で
堆積し、フォトリソグラフィ技術でパターニングし、エ
ッチングして、ＮＭＯＳ−Ｔｒ、ＰＭＯＳ−Ｔｒのゲー
ト電極８を形成する（図２（ｃ））。

【００５９】次に、第３のＰ型半導体層１０を、縦型Ｎ
ＰＮ−Ｔｒ形成領域のＮ型埋め込み層４上の第２のＮ型
半導体層内の上部表層に形成する（図３（ａ））。第３
のＰ型半導体層１０は縦型ＮＰＮ−Ｔｒのベースである
ので、その側面および底面はコレクタである第２のＮ型
半導体層７で囲まれている。この層１０は、フォトリソ
グラフィ技術によりＰ型の不純物を低エネルギーでイオ
ン注入を行い、Ｐ型の不純物はＢ⁺、ＢＦ₂ ⁺を用いるこ
とが好ましい。ベースの活性化後の接合の深さは、０．
５μｍ〜０．７μｍ程度が好ましい。

【００６０】続いて、Ｎ型Ｓｉ基板表層の活性領域に第
３のＮ型半導体層１２を形成する。第３のＮ型半導体層
１２は、縦型ＮＰＮ−Ｔｒ形成領域の第３のＰ型半導体
層７内の上部表層に形成されると縦型ＮＰＮ−Ｔｒのエ
ミッタとなり、縦型ＮＰＮ−Ｔｒ形成領域の第２のＮ型
拡散層内の上部表層に形成されるとコレクタのＮ型拡散
層電極となり、縦型ＰＮＰ−Ｔｒ形成領域の第１のＮ型
半導体層内の上部表層に形成されるとベースのＮ型拡散
層電極となり、縦型ＰＮＰ−Ｔｒの分離領域６およびＰ
ＩＮ−ＰＤの分離領域６の上部表層に形成されるとこの
分離領域に対するＮ型拡散層電極になり、ＰＭＯＳ−Ｔ
ｒ形成領域の第４のＮ型拡散層内の上部表層に形成され
るとＰ型基板ゲート部に対するＮ型拡散層電極になる
（図３（ｂ））。また、第３のＮ型半導体層１２は、Ｎ
ＭＯＳ−Ｔｒ形成領域内のゲート電極８の両側に隣接し
て形成されるとＮＭＯＳ−Ｔｒのソース・ドレインとな
る（図３（ｂ））。なお、ゲート電極８は、Ｎ型Ｓｉ基
板上方から見たときに、ＮＭＯＳ−Ｔｒ形成領域内の活
性領域を複数に分割して延在している。第３のＮ型半導
体層１２は、接合が浅く高濃度に形成するため、イオン
注入で不純物を導入し、Ｎ型不純物は砒素（Ａｓ⁺）、
リン（Ｐ⁺）を用い、活性化後の接合の深さは、０．２
μｍ〜０．４μｍが好ましい。このような高濃度の拡散
層は、Ｎ型半導体層とメタル電極１６とのオーム性接触
を形成するために利用される。

【００６１】次に、第２のＰ型半導体層１３をＮ型Ｓｉ
基板表層の活性領域に形成する。第２のＰ型半導体層１
３は、ＰＩＮ−ＰＤ形成領域の第１のＰ型半導体層の上
部表層に形成されるとアノードになり、縦型ＰＮＰ−Ｔ
ｒ形成領域の第１のＮ型半導体層内の上部表層に形成さ
れるとエミッタとなり、縦型ＰＮＰ−Ｔｒ形成領域の第
１のＰ型半導体層５の上部表層に形成されるとコレクタ
のＰ型拡散層電極になり、縦型ＮＰＮ−Ｔｒ形成領域の
第３のＰ型拡散層１０の上部表層に形成されるとベース
のＰ型拡散層電極となり、ＮＭＯＳ−Ｔｒ形成領域の第
１のＰ型拡散層５上の活性領域に形成されるとＮＭＯＳ
−Ｔｒの基板ゲート部に対するＰ型拡散層電極となる
（図３（ｃ））。また、第２のＰ型半導体層１３は、Ｐ
ＭＯＳ−Ｔｒ形成領域内のゲート電極８の両側に隣接し
て形成されるとＰＭＯＳ−Ｔｒのソース・ドレインとな
る（図３（ｃ））。なお、ゲート電極８は、Ｎ型Ｓｉ基
板上方から見たときに、ＰＭＯＳ−Ｔｒ形成領域内の活
性領域を複数に分割して延在する。第２のＰ型半導体層
１３は、接合が浅く高濃度に形成するため、イオン注入
でＰ型不純物はＢ⁺、ＢＦ₂ ⁺を用い、活性化後の接合の
深さは、０．２μｍ〜０．４μｍが好ましい。このよう
な高濃度の拡散層は、Ｐ型半導体層とメタル電極１６と
のオーム性接触を形成するために利用される。

【００６２】次に、ゲート電極８とメタル電極１６とを
絶縁するために基板上の全面にＢＰＳＧ膜１７を成長し
て、リフローのために熱処理して基板表面の平坦性を良
好にする。メタル電極１６を形成する前に、縦型ＮＰＮ
−Ｔｒのエミッタ１２，縦型ＰＮＰ−Ｔｒのエミッタ１
３、ＮＭＯＳ−Ｔｒのソース・ドレイン１２、ＰＭＯＳ
−Ｔｒのソース・ドレイン１３、ＰＩＮ−ＰＤのアノー
ド拡散層電極１３およびカソード拡散層電極１２、Ｐ型
拡散層電極１３およびＮ型拡散層電極１２上のＢＰＳＧ
膜を異方性エッチングしてコンタクト用のＶｉａホール
を開孔する。その後、基板全面にメタルを堆積し、フォ
トリソグラフィ技術によってパターニングして、メタル
をエッチングしてメタル電極およびメタル配線を形成す
る（図４（ａ））。メタルは、加工が容易なのでアルミ
ニウムを用いることが好ましい。また、ステップカバリ
ッジを良好にできるので、メタルの堆積はスパッタ法が
好ましい。

【００６３】続いて、Ｎ型Ｓｉ基板全面に層間絶縁膜１
８を形成する。層間絶縁膜は、Ｓｉ酸化膜またはＳｉ窒
化膜が好ましい。さらに、ＰＩＮ−ＰＤ以外の領域に光
が照射されないように遮光膜１９をこの層間絶縁膜間上
に堆積する。遮光膜１９は、金属であるアルミニウムが
好ましい。アルミニウムを用いると製膜および加工が容
易だからである。ＰＩＮ−ＰＤの領域の遮光膜をフォト
リソグラフィ技術を用いて除く。この遮光膜は、少なく
とも縦型ＰＮＰ−Ｔｒ、縦型ＮＰＮ−Ｔｒ、ＮＭＯＳ−
ＴｒおよびＰＭＯＳ−Ｔｒを覆うように２次元的に形成
されると共に上記フォトダイオードのアノード上には遮
光膜の開口部を有していればよい。また、ＰＩＮ−ＰＤ
と縦型ＮＰＮ−Ｔｒ等の素子との間に隔離領域を設けて
距離を離し、その隔離領域も遮光膜で覆うようにするこ
とが好ましい。また、メタル等で複数回反射する光の回
り込みを防止できるように、ＰＩＮ−ＰＤのアノード以
外には遮光膜を設けることが好ましい。なお、遮光膜が
アルミニウム等の金属膜であるときは、素子間を接続す
る配線としても利用できる。

【００６４】さらに、基板全面にパッシベーション膜を
堆積する。この後、基板裏面にメタルを堆積して、裏面
Ｎ型基板電極２１を形成する。これにより基板裏面から
もＰＩＮ−ＰＤのカソードを引き出すことができる。

【００６５】以上説明した方法により、Ｎ型半導体基板
１内の上面表層の縦型ＰＮＰ−Ｔｒ形成領域にＰ型埋め
込み層２が形成され、Ｎ型半導体基板１内の上面表層の
ＰＭＯＳ−Ｔｒ形成領域および縦型ＮＰＮ−Ｔｒ形成領
域にＮ型埋め込み層４が形成され、Ｎ型半導体基板１、
Ｐ型埋め込み層２およびＮ型埋め込み層４上に第１のＰ
型半導体層５が形成され、第１のＰ型半導体層５内の上
面表層の縦型ＰＮＰ−Ｔｒ形成領域および第１のＰ型半
導体層５内の上面表層のＰＩＮ−ＰＤ形成領域に第２の
Ｐ型半導体層１３が形成され、縦型ＰＮＰ−Ｔｒ形成領
域の第２のＰ型半導体層１３の側面および底面を囲んで
第１のＰ型半導体層内の上面表層に第４のＮ型半導体層
６が形成され、第１のＰ型半導体層５上の縦型ＮＰＮ−
Ｔｒ形成領域のＮ型埋め込み層４上に第２のＮ型半導体
層７が形成され、第２のＮ型半導体層７内の上面表層に
第３のＮ型半導体層１２が形成され、第３のＮ型半導体
層１２の側面および底面を囲んで第３のＰ型半導体層１
０が形成され、第１のＰ型半導体層５内の上面表層のＰ
ＭＯＳ−Ｔｒ形成領域にＮ型埋め込み層上に第４のＮ型
半導体層６が形成され、ＰＭＯＳ−Ｔｒ形成領域および
縦型ＮＰＮ−Ｔｒ形成領域に形成されたＮ型埋め込み層
４の側面および底面を囲んで、Ｎ型半導体基板１内の上
面表層のＮＭＯＳ−Ｔｒ形成領域、縦型ＰＮＰ−Ｔｒ形
成領域および縦型ＮＰＮ−Ｔｒ形成領域にＰ型ウエル３
が形成されて成り、縦型ＰＮＰ−Ｔｒは、Ｐ型埋め込み
層２および第１のＰ型半導体層１をコレクタとし、第４
のＮ型半導体層６をベースとし、縦型ＰＮＰ−Ｔｒ形成
領域の第２のＰ型半導体層１３をエミッタとして構成さ
れ、縦型ＮＰＮ−Ｔｒは、当該縦型ＮＰＮ−Ｔｒ形成領
域のＮ型埋め込み層４および第２のＮ型半導体層７を縦
型ＮＰＮ−Ｔｒのコレクタとし、第３のＰ型半導体層１
０をベースとし、第３のＮ型半導体層１２をエミッタと
して構成され、ＰＩＮ−ＰＤは、当該ＰＩＮ−ＰＤ形成
領域の第１のＰ型半導体層５および第２のＰ型半導体層
１３をアノードとし、Ｎ型半導体基板１をカソードとし
て構成され、更に、縦型ＰＮＰ−Ｔｒのコレクタおよび
アノードは、Ｎ型埋め込み層４およびこの上に形成され
た第４のＮ型半導体層６により分離されたＢｉＣＭＯＳ
内蔵受光半導体装置（図４（ｂ））が製造できる。

【００６６】図５は、以上説明した製造方法で製造した
ＢｉＣＭＯＳ内蔵受光半導体装置の平面構成図であり、
図４（ｂ）は、図５のＡ−Ａ’線の断面図である。図５
において図４と同一の部分には同一の符号を付した。以
下、図５を用いて本発明のＢｉＣＭＯＳ内蔵受光半導体
装置の平面構成について説明する。なお、図５では、各
半導体層の配置を明示できるように、層間絶縁膜、メタ
ル電極、遮光膜およびパッシベーション膜は省略してい
る。

【００６７】図５において、Ｎ型埋め込み層４内のＰＭ
ＯＳ領域にあるＮ型拡散層１２は、ＰＭＯＳ−Ｔｒの基
板ゲート部の電位を固定するためのＮ型拡散層電極であ
る。また、Ｐ型ウエル３内でＮ型埋め込み層４外側のＮ
ＭＯＳ−Ｔｒ領域のＰ型拡散層１３は、ＮＭＯＳ−Ｔｒ
の基板ゲート部の電位を固定するためのＰ型拡散層電極
である。

【００６８】図５によれば、縦型ＰＮＰ−Ｔｒは、その
外周を閉じた帯状のＮ型埋め込み層４およびＮ型半導体
層６で囲まれたので、そのコレクタである第１のＰ型半
導体層５は他の第１のＰ型半導体層から分離できる。し
たかって、コレクタに独立した電位を与えることができ
る。また、縦型ＰＮＰ−Ｔｒのエミッタである縦型ＰＮ
Ｐ−Ｔｒ形成領域のＰ型拡散層１３は、ベースである第
４のＮ型拡散層６の内側に形成されている。

【００６９】また、図５によれば、縦型ＮＰＮ−Ｔｒの
エミッタである縦型ＮＰＮ−Ｔｒ形成領域のＮ型拡散層
１２は、ベースである第２のＮ型拡散層１０の内側に形
成されている。そして、縦型ＮＰＮ−Ｔｒのコレクタで
あるＮ型埋め込み層４は、Ｐ型ウエル３の内側に形成さ
れその外側が完全に覆われているので、Ｎ型Ｓｉ基板１
と分離される。したかって、コレクタに独立した電位を
与えることができる。

【００７０】さらに、図５によれば、ＰＭＯＳ−Ｔｒの
ソース・ドレインは、ゲート電極８で２分割にされたＰ
ＭＯＳ−Ｔｒ形成領域の活性領域に自己整合的に第２の
Ｎ型拡散層１３が形成されている。すなわち、一方のＰ
型拡散層１３がＰＭＯＳ−Ｔｒのソースとなり、他方の
Ｐ型拡散層１３がドレインとなる。そして、ＰＭＯＳ−
Ｔｒが形成されているＮ型埋め込み層４および第２のＮ
型半導体層６は、Ｐ型ウエル３の内側に形成されその外
側が完全に覆われているので、Ｎ型Ｓｉ基板１と分離さ
れる。したかって、ＰＭＯＳ−Ｔｒの基板ゲート部４、
６に独立した電位を与えることができる。

【００７１】さらに、また、図５によれば、ＮＭＯＳ−
Ｔｒのソース・ドレインは、ゲート電極８で２分割にさ
れたＮＭＯＳ−Ｔｒ形成領域の活性領域に自己整合的に
第３のＮ型拡散層１２が形成されている。すなわち、一
方のＮ型拡散層１２がＮＭＯＳ−Ｔｒのソースとなり、
他方のＮ型拡散層１２がドレインとなる。そして、Ｎ型
Ｓｉ基板上方から見たときにＮＭＯＳ−Ｔｒ形成領域第
１のＰ型Ｓｉ半導体層の下部にＰ型ウエル３を形成して
いるので、寄生ＮＰＮトランジスタのｈ_feが小さくなり
ラッチアップ等に強くできる。

【００７２】さらに、図５によれば、ＰＩＮ−ＰＤは、
アノードの外周を閉じた帯状のＮ型埋め込み層４および
Ｎ型半導体層６を有する分離領域で囲んだので、アノー
ドである第１のＰ型半導体層５を他の第１のＰ型半導体
層５から分離できる。したがって、アノードに独立に電
位を与えることができる。そして、縦型ＰＮＰ−Ｔｒの
コレクタ６およびＰＭＯＳ−Ｔｒの基板ゲート部４、６
とＮ型Ｓｉ基板１とをＰ型ウエル３で分離したので、Ｐ
ＩＮ−ＰＤのカソードを任意の端子に接続できる。ま
た、この分離領域を利用してＰＩＮ−ＰＤのカソードを
Ｎ型Ｓｉ基板表面に引き出すことができる。

【００７３】以下図６〜図９を用いて本発明の種々の変
形例を説明する。

【００７４】図６は、図５とは別の縦型ＰＮＰ−Ｔｒの
平面構成図である。図７は、図６の平面構成をもつ縦型
ＰＮＰ−Ｔｒを含んだ本発明の最終工程断面図であり、
図６のＢ−Ｂ’断面に対応する。図６および図７では、
図４および図５のそれぞれと同一の部分には同一の符号
を付した。図６および図７は、縦型ＰＮＰ−Ｔｒの周囲
をＮ型埋め込み層４およびＮ型半導体層６で囲み、これ
らの拡散層より内側にＰ型埋め込み層２配置した例であ
る。このようにすると、図７から明かなようにＰ型埋め
込み層２とＮ型埋め込み層４とが直接に接しないので、
接合容量が低減でき、また接合耐圧も高くできる。

【００７５】また、図６では縦型ＰＮＰ−Ｔｒの周囲を
囲んだＮ型拡散層４、６に十分密にＮ型拡散層電極１２
を配置している。このようにすると素子の分離が強固に
できる。さらに、ベース領域７の周囲もＰ型拡散層電極
１３で囲むようにした。このようにするとコレクタ抵抗
を小さくできるので、縦型ＰＮＰ−Ｔｒの特性を向上で
きる。なお、縦型ＮＰＮ−Ｔｒも同様の配置にすれば同
様に特性を向上できる。

【００７６】図８は、ＰＩＮ−ＰＤの平面構成図であ
る。ＰＩＮ−ＰＤは、単一の領域からなるアノードを有
するのみでなく、複数のアノードを同一基板上に有して
いてもよい。また、複数のアノードのそれぞれは、Ｎ型
埋め込み層４およびＮ型半導体層６により囲まれていて
もよい。このようにそれぞれのアノードを分離し複数の
ＰＩＮ−ＰＤを形成して、その周囲に引き出し電極を形
成したので、これらを並列に接続すると直列抵抗を小さ
くできる。したがって、ＰＩＮ−ＰＤの動作速度を向上
できる。

【００７７】図９は、ＰＩＮ−ＰＤおよび縦型ＰＮＰ−
Ｔｒにおいて、Ｐ型埋め込み層２、第１のＰ型拡散層５
を他のＰ型拡散層から分離するために、Ｎ型埋め込み層
４とその上に存在する第５のＮ型半導体層１５を用いて
もよい。第５のＮ型半導体層１５は、独立した工程を設
けて形成してもよいが、第２のＮ型半導体層７および第
４のＮ型半導体層６を形成するときの両方のイオン注入
を用いて形成されることが好ましい。このようにする
と、単独のイオン注入工程で形成される半導体層よりも
層抵抗を低くできる。また、第５のＮ型半導体層１５
は、第２のＮ型半導体層７および第４のＮ型半導体層６
の一方であってもよい。このようにすると製造工程を簡
素にしながら、分離領域を形成できる。このようにして
異なる上下の半導体層により分離すると、分離幅が小さ
くできるので、縦型ＰＮＰ−ＴｒおよびＰＩＮ−ＰＤを
小さく形成できる。

【００７８】また，縦型ＮＰＮ−Ｔｒのエミッタは、Ｎ
ＭＯＳ−Ｔｒのソース・ドレイン１２等と別の工程で形
成してもよい。この工程は、図３（ｂ）に相当する工程
で行うことができる。例えば、エミッタ部の酸化膜を除
去してＳｉ基板全面にポリシリコンを堆積して、そのポ
リシリコンに不純物を導入しフォトリソグラフィ技術を
用いてパターンを形成し、さらにポリシリコンから不純
物を拡散させてエミッタを形成しても良い。ポリシリコ
ンへの不純物導入は、不純物は砒素（Ａｓ⁺）、リン
（Ｐ⁺）を用い、イオン注入で行うことが好ましい。こ
のようにすると第３のＰ型半導体層内の上部表層に接合
が浅く高濃度のＮ型半導体層を形成できるので、これを
縦型ＮＰＮ−Ｔｒのエミッタとして使用できる。

【００７９】本発明のＢｉＣＭＯＳ内蔵受光半導体装置
の構造を利用するとＬＰＮＰ−Ｔｒも構成できる。図１
１は、このようなＬＰＮＰ−Ｔｒの最終工程断面図であ
る。また、図１２（ａ）および図１２（ｂ）は、このＬ
ＰＮＰ−Ｔｒの平面構成図である。図１２（ａ）のＣ−
Ｃ’断面が、図１１の最終工程断面図になっている。

【００８０】このＬＰＮＰ−Ｔｒは、Ｎ型半導体基板１
内の上面表層のＬＰＮＰ−Ｔｒ形成領域にＮ型埋め込み
層４が形成され、Ｎ型半導体基板１およびＮ型埋め込み
層４上に第１のＰ型半導体層５が形成され、第１のＰ型
半導体層５内の上面表層のＬＰＮＰ−Ｔｒ形成領域のコ
レクタ部およびエミッタ部にそれぞれ第２のＰ型半導体
層１３が形成され、第１のＰ型半導体層５内の上面表層
のＬＰＮＰ−Ｔｒ形成領域に第３のＮ型半導体層１２が
形成され、ＬＰＮＰ−Ｔｒ形成領域の第２のＰ型半導体
層１３およびＬＰＮＰ−Ｔｒ形成領域の第３のＮ型半導
体層１２の側面および底面を囲んで第１のＰ型半導体層
内の上面表層に第４のＮ型半導体層６が形成され、ＬＰ
ＮＰ−Ｔｒ形成領域に形成されたＮ型埋め込み層４の側
面および底面を囲んでＮ型半導体基板１内の上面表層に
Ｐ型ウエル３が形成されて成り、ＬＰＮＰ−Ｔｒは、コ
レクタ部の第２のＰ型半導体層１３をコレクタとし、Ｎ
型埋め込み層４、この上に形成された第４のＮ型半導体
層６および第３のＮ型半導体層１２をベースとし、エミ
ッタ部の第２のＰ型半導体層１３をエミッタとして構成
される。

【００８１】このようにすると製造工程を増加すること
なくベースがＮ型半導体基板１と分離されたＬＰＮＰ−
Ｔｒを構成できる。

【００８２】図１２（ａ）および図１２（ｂ）に示すよ
うにコレクタは、矩形のエミッタを囲んで閉じた帯状の
領域に形成されることが好ましい。このようにするとコ
レクタ抵抗を小さくできるからである。

【００８３】また、図１１および図１２（ａ）に示すよ
うに、ＬＰＮＰ−ＴｒのベースであるＮ型埋め込み層４
および第４のＮ型半導体層６の側面を囲む第１のＰ型半
導体層５は、閉じた帯状のＮ型埋め込み層４およびこの
上に形成された第４のＮ型半導体層６により周囲を囲ま
れて分離されていることが好ましい。このようにすると
ベースが完全に分離できるので、他の素子のノイズ等の
影響を受けない。

【００８４】

【発明の効果】以上、詳細に説明したように本発明によ
って、基板と分離されたコレクタを有し、許容電流が大
きく、アーリ効果およびコレクタ抵抗が小さく、そして
周波数特性が改善された縦型ＰＮＰ−Ｔｒと、接合容量
が小さいＰＩＮ−ＰＤと、基板と分離されたコレクタを
有する縦型ＮＰＮ−Ｔｒと、基板と分離された基板ゲー
ト部を有するＰＭＯＳ−Ｔｒと基板と分離された基板ゲ
ート部を有するＮＭＯＳ−Ｔｒとを同一のＮ型Ｓｉ基板
上に形成した受光半導体装置を提供できる。

【００８５】したがって、ＰＩＮ−ＰＤの信号を処理す
る信号処理回路にコンプリメンタリ回路を利用できるの
で、増幅回路の利得の増加、高速化が実現できると共
に、回路動作の電源電圧依存性が少なくできる。そこ
で、この受光半導体装置を利用すると、光機器、光シス
テム、通信等で光信号を電気信号に変換する増幅器を備
えた光変換素子とその信号をアナログ・デジタル回路で
処理できるデバイスを提供できる。

【図面の簡単な説明】

【図１】本発明のＢｉＣＭＯＳ内蔵受光装置の製造方法
を説明するための工程断面図である。

【図２】本発明のＢｉＣＭＯＳ内蔵受光装置の製造方法
を説明するための工程断面図である。

【図３】本発明のＢｉＣＭＯＳ内蔵受光装置の製造方法
を説明するための工程断面図である。

【図４】本発明のＢｉＣＭＯＳ内蔵受光装置の製造方法
を説明するための工程断面図である。

【図５】最終工程断面図である図４（ｂ）に対応するＢ
ｉＣＭＯＳ内蔵受光装置の平面構造図である。

【図６】縦型ＰＮＰ−Ｔｒの平面構成図である。

【図７】図６に対応したＢｉＣＭＯＳ内蔵受光装置の最
終工程断面図である。

【図８】図６とは異なる構成のＰＩＮ−ＰＤの平面構成
図である。

【図９】分離領域の異なる構成を示したＢｉＣＭＯＳ内
蔵受光装置の最終工程断面図である。

【図１０】異なる方法で縦型ＰＮＰ−Ｔｒのベースを形
成した場合の最終工程断面図である。

【図１１】本発明の製造方法で形成されるＬＰＮＰ−Ｔ
ｒの最終工程断面図である。

【図１２】本発明の製造方法で形成されるＬＰＮＰ−Ｔ
ｒの平面構成図である。

【図１３】図１３（ａ）は、従来技術におけるＰＤの断
面図である。図１３（ｂ）は、従来技術における別のＰ
Ｄの断面図である。

【図１４】従来技術における縦型ＰＮＰ−Ｔｒの断面図
である。

【図１５】従来技術における別の縦型ＰＮＰ−Ｔｒの断
面図である。

【図１６】従来技術における別の縦型ＰＮＰ−Ｔｒの断
面図である。

【図１７】従来技術における別の縦型ＰＮＰ−Ｔｒの断
面図である。

【図１８】従来技術における縦型ＮＰＮ−ＴｒとＰＩＮ
−ＰＤを同一基板上に形成したときの断面図である。

【図１９】図１８に示した従来技術においてさらに縦型
ＰＮＰ−Ｔｒを同一基板上に形成したと想定したときの
断面図である。

【符号の説明】

１…高抵抗Ｎ型Ｓｉ基板、２…Ｐ型埋め込み層、３…Ｐ
型ウエル、４…Ｎ型埋め込み層、５…第１のＰ型半導体
層、６…第４のＮ型半導体層、７…第２のＮ型半導体
層、８…ＭＯＳゲート電極、９…フィールド酸化膜、１
０…縦型ＮＰＮ−Ｔｒのベースである第３のＰ型半導体
層、１１…第１のＮ型半導体層、１２…第３のＮ型半導
体層、１３…第２のＰ型半導体層、１５…第５のＮ型半
導体層、１６…メタル電極、１７…ＢＰＳＧ膜、１８…
層間絶縁膜、１９…遮光膜、２０…パッシベーション
膜、２１…裏面Ｎ型基板電極

Claims (5)

【特許請求の範囲】
1. 【請求項１】 Ｎ型半導体基板内の上面表層の縦型ＰＮ
   Ｐトランジスタ形成領域にＰ型埋め込み層が形成され、 前記Ｎ型半導体基板内の上面表層のＭＯＳ型Ｐチャネル
   トランジスタ形成領域および縦型ＮＰＮトランジスタ形
   成領域にＮ型埋め込み層が形成され、 前記Ｎ型半導体基板、前記Ｐ型埋め込み層および前記Ｎ
   型埋め込み層上に第１のＰ型半導体層が形成され、 前記第１のＰ型半導体層内の上面表層の前記縦型ＰＮＰ
   トランジスタ形成領域および前記第１のＰ型半導体層内
   の上面表層のＰＩＮフォトダイオード形成領域に第２の
   Ｐ型半導体層が形成され、 前記縦型ＰＮＰトランジスタ形成領域の前記第２のＰ型
   半導体層の側面および底面を囲んで前記第１のＰ型半導
   体層内の上面表層に第１のＮ型半導体層が形成され、 前記第１のＰ型半導体層上の前記縦型ＮＰＮトランジス
   タ形成領域の前記Ｎ型埋め込み層上に第２のＮ型半導体
   層が形成され、前記第２のＮ型半導体層内の上面表層に
   第３のＮ型半導体層が形成され、前記第３のＮ型半導体
   層の側面および底面を囲んで第３のＰ型半導体層が形成
   され、 前記第１のＰ型半導体層内の上面表層の前記ＭＯＳ型Ｐ
   チャネルトランジスタ形成領域の前記Ｎ型埋め込み層上
   に第４のＮ型半導体層が形成され、 前記ＭＯＳ型Ｐチャネルトランジスタ形成領域および前
   記縦型ＮＰＮトランジスタ形成領域に形成された前記Ｎ
   型埋め込み層の側面および底面を囲んで、前記Ｎ型半導
   体基板内の上面表層のＭＯＳ型Ｎチャネルトランジスタ
   形成領域、前記縦型ＰＮＰトランジスタ形成領域および
   前記縦型ＮＰＮトランジスタ形成領域にＰ型ウエルが形
   成されて成り、 前記縦型ＰＮＰトランジスタは、前記Ｐ型埋め込み層お
   よび前記第１のＰ型半導体層をコレクタとし、前記第１
   のＮ型半導体層をベースとし、前記縦型ＰＮＰトランジ
   スタ形成領域の前記第２のＰ型半導体層をエミッタとし
   て構成され、 前記縦型ＮＰＮトランジスタは、当該縦型ＮＰＮトラン
   ジスタ形成領域のＮ型埋め込み層および前記第２のＮ型
   半導体層を縦型ＮＰＮトランジスタのコレクタとし、前
   記第３のＰ型半導体層をベースとし、前記第３のＮ型半
   導体層をエミッタとして構成され、 前記ＰＩＮフォトダイオードは、当該ＰＩＮフォトダイ
   オード形成領域の前記第１のＰ型半導体層および前記第
   ２のＰ型半導体層をアノードとし、前記Ｎ型半導体基板
   をカソードとして構成され、 更に、前記縦型ＰＮＰトランジスタのコレクタおよび前
   記アノードは、前記Ｎ型埋め込み層およびこの上に形成
   された第５のＮ型半導体層により分離されていることを
   特徴とするＢｉＣＭＯＳ内蔵受光半導体装置。
2. 【請求項２】 前記縦型ＰＮＰトランジスタのベースで
   ある前記第１のＮ型半導体層は、前記第４のＮ型半導体
   層と共通に形成されていることを特徴とする請求項１に
   記載のＢｉＣＭＯＳ内蔵受光半導体装置。
3. 【請求項３】 前記縦型ＰＮＰトランジスタ、前記縦型
   ＮＰＮトランジスタ、前記ＭＯＳ型Ｎチャネルトランジ
   スタおよび前記ＭＯＳ型Ｐチャネルトランジスタ上に遮
   光膜を有すると共に前記ＰＩＮフォトダイオードのアノ
   ード上には前記遮光膜の開口部を有することを特徴とし
   た請求項１または請求項２に記載のＢｉＣＭＯＳ内蔵受
   光半導体装置。
4. 【請求項４】 前記遮光膜は、金属により形成されてい
   ることを特徴とする請求項３に記載のＢｉＣＭＯＳ内蔵
   受光半導体装置。
5. 【請求項５】 前記第５のＮ型半導体層は、前記第４の
   Ｎ型半導体層および前記第２のＮ型半導体層のいずれか
   と同一プロセスで形成されていることを特徴とする請求
   項１に記載のＢｉＣＭＯＳ内蔵受光半導体装置。