JP3813687B2 - BiCMOS内蔵受光半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、BiCMOS内蔵受光半導体装置に関し、特に、可視光領域および近赤外光領域に高感度なアバランシェフォトダイオード(APD)と高性能な縦型NPNトランジスタ(縦型NPN−Tr)とMOSトランジスタを同一半導体基板上に備えたBiCMOS内蔵受光半導体装置に関する。
【0002】
【従来の技術】
APDとその信号処理回路とを同一基板上に集積した受光半導体装置としては、特開昭62−14478等に開示された例がある。図7は、このような受光半導体装置の断面図である。縦型NPN−Trは、P型半導体基板50に形成されたN型埋め込み層52およびこの上に形成されたN型エピタキシャル層54をコレクタ(C)とし、N型エピタキシャル層54内の上面表層に形成されたP型半導体層56をベース(B)とし、P型半導体層56内の上面表層に形成されたN型半導体層58をエミッタ(E)として構成される。APDは、N型埋め込み層52およびこの上に形成されたN型エピタキシャル層54をカソード(K)とし、P型半導体層56をアノード(A)として構成される。そして、酸化膜60とポリシリコン62により埋め込まれた溝により、これらの素子および電極を分離している。
【0003】
【発明が解決しようとする課題】
しかし、APDとバイポーラトランジスタ等の能動素子とを同一半導体基板上に形成する場合は、製造工程に制約の多い上記能動素子の特性を優先する構造となっていたため、APDの特性は必ずしも十分なものではなかった。例えば、バイポーラトランジスタを高性能にするには薄いエピタキシャル層が好ましいが、APDの波長感度は光吸収層となるエピタキシャル層の厚さにより制約を受けるこのため、従来の受光半導体装置では、エピタキシャル層を薄くしてしまうと近赤外領域以上の長波長側において感度が低下していた。
【0004】
従って、本発明の目的は、縦型NPN−Tr等の能動素子の特性を損なうことなく、長波長側の感度を向上させたAPDを同一のP型半導体基板上に構成したBiCMOS内蔵受光半導体装置を提供することである。
【0005】
【課題を解決するための手段】
そこで、本発明は次のような構成とした。
【0006】
本発明に係わるBiCMOS内蔵受光半導体装置は、P型半導体基板1上のAPD形成領域、MOS型Nチャネルトランジスタ形成領域(NMOS−Tr形成領域)、MOS型Pチャネルトランジスタ形成領域(PMOS−Tr形成領域)および縦型NPN−Tr形成領域に形成された第1のP型半導体層2と、第1のP型半導体層2内の上面表層のPMOS−Tr形成領域および縦型NPN−Tr形成領域に形成されたN型埋め込み層3と、APD形成領域、NMOS−Tr形成領域、PMOS−Tr形成領域および縦型NPN−Tr形成領域であって、第1のP型半導体層2およびN型埋め込み層3上に形成された第2のP型半導体層4と、PMOS−Tr形成領域のN型埋め込み層3上に接して、且つ第2のP型半導体層4内の上面表層に形成された第1のN型半導体層5と、縦型NPN−Tr形成領域のN型埋め込み層3上に接して、且つ第2のP型半導体層4内の上面表層に形成された第2のN型半導体層6と、APD形成領域の第2のP型半導体層4内の上面表層および縦型NPN−Tr形成領域の第2のN型半導体層6内の上面表層に形成された第3のN型半導体層12と、縦型NPN−Tr形成領域の第2のN型半導体層6内の上面表層にあり、且つ第3のN型半導体層12の側面および底面を囲んで形成された第3のP型半導体領域10と、APD形成領域の第3のN型半導体層12に接し、且つ第2のP型半導体層4内の上面表層に形成された第4のN型半導体領域15と、を備えて成り、縦型NPNトランジスタは、当該縦型NPN−Tr形成領域のN型埋め込み層3および第2のN型半導体層6をコレクタとし、第3のP型半導体領域10をベースとし、第3のP型半導体領域10内の第3のN型半導体層12をエミッタとして構成され、アバランシェフォトダイオードは、当該APD形成領域のP型半導体基板1をアノードとし、第1のP型半導体層2および第2のP型半導体層4を光吸収層とし、第3のN型半導体層12をカソードとして構成されている。
【0007】
このように、第1のP型半導体層2と第2のP型半導体層4から成る光吸収層をAPD形成領域に有するので、光吸収層の厚さを調整してAPDの特性を決定できる。また、縦型NPN−Tr形成領域のN型埋め込み層3上に第2のP型半導体層4を有するので、この層4の厚さを調整して縦型NPN−Trの特性を決定できる。このため、縦型NPN−Trの特性に影響を与えることなく、APDの長波長に対する感度を変更できる。
【0008】
また、第1のP型半導体層2内の上面表層にN型埋め込み層3を形成しているので、縦型NPN−Tr、PMOS−Trの特性をP型基板1の不純物濃度と独立して決定できる。このため、N型埋め込み層3の接合耐圧および接合容量が第1のP型半導体層2の不純物濃度に依存し、P型基板1の不純物濃度に依存しないので、P型基板1の比抵抗をアノードの特性に合わせて決定できる。つまり、低比抵抗の基板を採用できる。
【0009】
更に、P型基板1上に第1のP型半導体層2を形成し、且つこの層2内にN型埋め込み層3を形成しているので、縦型NPN−TrのコレクタおよびPMOS−TrのN型ウエル部をP型基板1から電気的に分離できる。したがって、コレクタおよびN型ウエル部にそれぞれAPDと独立して電位を与えることができる。
【0010】
APD形成領域において、第3のN型半導体層12に接して第4のN型半導体領域15を形成したので、これがカソードのガードリングとなる。したがって、高電圧印加時にPN接合周辺部の電界集中を低減できる。つまり、PN接合において周辺のガードリング部より内側の部分の方が電界が大きくなり、ゲインの高いAPDが実現できる。
【0011】
縦型NPN−Tr形成領域において、第3のP型半導体領域10をベースとし、第3のN型半導体層12をエミッタとし、ベースの不純物分布とエミッタの接合形成を制御することによって、電流増幅率、アーリ電圧および周波数特性等を高性能にできる。
【0012】
NMOS−Tr形成領域を第2のP型半導体層4の上面表層に配置するので、製造工程が簡素にできる。
【0013】
PMOS−Tr形成領域を第1のN型半導体層5の上面表層に配置して、更にその下にN型埋め込み層3を設けたので、寄生トランジスタのhfeを小さくできる。したがって、ラッチアップ耐性を向上できる。
【0014】
本発明に係わるBiCMOS内蔵受光半導体装置は、第4のN型半導体領域15の周囲に形成された第4のP型半導体領域7をAPDの周辺外側に備えてもよい。
【0015】
このようにAPDの周囲に第4のP型半導体領域7をチャネルストッパの一部(フィールドドープ領域)として形成すると、周辺耐圧を向上させ、また安定にできる。
【0016】
本発明に係わるBiCMOS内蔵受光半導体装置は、縦型NPN−Tr、NMOS−TrおよびPMOS−Tr上に遮光膜19と、APDのカソード上には開口部を有する遮光膜19とを更に備えてもよい。
【0017】
このように、縦型NPN−Tr、NMOS−TrおよびPMOS−Tr上に遮光膜19を有するようにすれば、照射される光の量に係わらず、これらの素子が安定して動作する。
【0018】
本発明に係わるBiCMOS内蔵受光半導体装置において、第4のN型半導体領域15は、第1のN型半導体層5および第2のN型半導体層6の少なくとも一方と同一プロセスで形成されてもよい。
【0019】
このように同一のプロセスで形成すれば、ガードリング層の製造工程を短縮できる。
【0020】
本発明に係わるBiCMOS内蔵受光半導体装置は、第1のP型半導体層2および第2のP型半導体層4の比抵抗をP型基板1の比抵抗に比べて大きくすれば、APDをPIN構造にできる。したがって、APDを高速に動作できる。
【0021】
【発明の実施の形態】
以下、添付図面を参照しながら本発明を説明する。また、同一の部分には同一の符号を付して、重複する説明を省略する。
【0022】
図1から図4は、本発明のBiCMOS内蔵受光半導体装置の製造工程を示す工程断面図である。これらを用いて、BiCMOS内蔵受光半導体装置の製造プロセスについて説明する。
【0023】
半導体基板は、P型Si基板1を使用する(図1(a))。基板1は、APDのアノード抵抗を十分に小さくするために、比抵抗0.01Ω・cm以上0.02Ω・cm以下の低抵抗が好ましい。特に、PMOS−TrおよびNMOS−Tr(CMOS)を形成する場合は、電流特性を向上させるために、面方位は(100)を使用することが好ましい。その他の場合は、面方位(111)でもよい。なお、以下、CMOSを含む場合について説明するが、CMOSを除いて製造する場合は、PMOS−Tr形成領域およびNMOS−Tr形成領域についての記載を除けばよい。
【0024】
まず、第1のP型半導体層2を基板1上の全面に形成する(図1(b))。また、アバランシェフォトダイオード形成領域、MOS型Nチャネルトランジスタ形成領域、MOS型Pチャネルトランジスタ形成領域および縦型NPNトランジスタ形成領域に形成してもよい。第1のP型半導体層2は、濃度が一様で比較的厚い半導体層を形成するために、エピタキシャル成長により形成することが好ましい。APDの長波長側の感度を上げて高速応答させるために、エピタキシャル層2の厚さは20μm程度が好ましく、比抵抗は5Ω・cm〜20Ω・cmの範囲で、特に10Ω・cm程度が好ましい。
【0025】
続いて、第1のP型半導体層2の上面表層にN型埋め込み層3を形成する(図1(c))。N型埋め込み層3は、第1のP型半導体層2上にSi酸化膜を形成し、フォトリソグラフィ技術を用いてこの酸化膜の所定の領域をエッチングにより除去し、残存Si酸化膜をマスクにしてN型不純物を熱拡散で導入して形成できる。不純物は、アンチモン(Sb)あるいは砒素(As)が好ましい。コレクタ抵抗を低くするために、接合の深さは5μm程度が好ましく、シート抵抗は12Ω/□〜20Ω/□が好ましい。
【0026】
N型埋め込み層3は、縦型NPN−Tr形成領域に形成されると縦型NPN−Trのコレクタとなり、PMOS−Tr形成領域に形成されるとPMOS−TrのN型ウエル部((図4(b)のD部))となる。このように、第1のP型半導体層2内の上面表層にN型埋め込み層3を形成しているので、N型埋め込み層3の接合耐圧および接合容量が、第1のP型半導体層2および後に形成される第2のP型半導体層4に依存し、基板1の不純物濃度に依存しない。
【0027】
N型埋め込み層3を形成後、ウエハ表面全面に第2のP型半導体層4を形成する(図2(a))。また、アバランシェフォトダイオード形成領域、MOS型Nチャネルトランジスタ形成領域、MOS型Pチャネルトランジスタ形成領域および縦型NPNトランジスタ形成領域に形成してもよい。第2のP型半導体層4は、比較的厚い一様な濃度の半導体層をエピタキシャル成長により形成する。縦型NPN−Trの特性を十分に発揮させるために、エピタキシャル層4の厚さは5〜10μm程度が好ましく、比抵抗は5Ω・cm〜10Ω・cmの範囲で、特に10Ω・cm程度が好ましい。
【0028】
APD形成領域において、光吸収層は第1のP型半導体層2および第2のP型半導体層4から成る。光吸収層を複数の半導体層により構成したので、従来は縦型NPN−Trの高速化をめざして第2のP型半導体4を薄くすると、APDの波長感度は第2のP型半導体層4の厚さに支配され、長波長に対する感度が低下するが、本発明においては第1のP型半導体層2と第2のP型半導体層4との全体の厚さでAPDの波長感度が決まるため、縦型NPN−Trの高速化を実現できると共に、APDの長波長に対する感度を自由に変更できる。
【0029】
次に、フォトリソグラフィ技術を用いN型不純物をイオン注入して、第1のN型半導体層5、第2のN型半導体層6、第4のN型半導体領域15を形成する(図2(b))。第1のN型半導体層5、第2のN型半導体層6の形成は、以下に述べるPMOS−Trおよび縦型NPN−Trの特性を十分に発揮させるために、N型不純物は燐(P+)を使用するとことが好ましく、ドーズ量は3×1012cmー2以上1×1013cmー2以下が好ましい。また、活性化後の接合の深さは、2μm〜5μmが好ましい。
【0030】
図2(b)に示すように、第1のN型半導体層5はPMOS−Tr形成領域に、第2のN型半導体層6は縦型NPN−Trのコレクタ領域に、第4のN型半導体領域15はAPD形成領域に形成される。
【0031】
PMOS−Tr形成領域および縦型NPN−Tr形成領域では、第1のN型半導体層5および第2のN型半導体層6は、N型埋め込み層3上に略同一形状で形成されることが好ましい。このようにすると、PMOS−Tr形成領域では、熱処理による不純物の拡散によってN型埋め込み層3と重なり合って、N型ウエル部を形成する。また、縦型NPN−Tr形成領域では、熱処理による不純物の拡散によってN型埋め込み層3と重なり合って電気的に接続されるので、低抵抗のコレクタを形成できる。
【0032】
APD形成領域では、第4のN型半導体領域15はガードリングであり、後に形成されるカソードに接して、カソードを囲むように形成される。このようにすると、PN接合において、周辺のガードリング部より内側の部分の方が電界が大きくなり、ゲインの高いAPDが実現できる。
【0033】
次に、第4のP型半導体領域7を形成する(図2(c))。第4のP型半導体領域7は、APD形成領域、PMOS−Tr形成領域、NMOS−Tr形成領域および縦型NPN−Tr形成領域のそれぞれを囲んで形成する。また、APD形成領域、PMOS−Tr形成領域、NMOS−Tr形成領域および縦型NPN−Tr形成領域を除いて形成される。第4のP型半導体領域7はフィールドドープ領域で、後に形成されるLOCOSの下に存在しフィールドしきい値を高めながら、APDの周辺耐圧を向上させ、且つ安定させる。なお、APDの接合耐圧を低下させないために、第4のP型半導体領域7はガードリングである第4のN型半導体領域15と間隔をおいて配置することが好ましい。第4のP型半導体領域7は、フォトリソグラフィ技術を用いて、イオン注入する。不純物はボロン(B+)を使用し、ドーズ量は1×1013cmー2以上2×1013cmー2以下が好ましい。
【0034】
続いて、LOCOS9を形成する(図2(c))。LOCOS9は、例えば、次の方法により形成できる。ウエハ表面のSi酸化膜上にSi窒化膜を堆積し、フォトリソグラフィ技術により各素子形成領域以外のSi窒化膜をエッチングにより除いた後に酸化炉で酸化を行うと、Si窒化膜が存在しない基板表面が酸化されて、各素子形成領域以外の領域にフィールド酸化膜9が形成される。フィールド酸化膜9は、縦型NPN−Tr形成領域、PMOS−Tr形成領域、NMOS−Tr形成領域およびAPD形成領域内のそれぞれの各素子形成領域間に形成される。
【0035】
この後に、PMOS−Trのチャネル領域およびNMOS−Trのチャネル領域にそれぞれイオン注入で不純物導入を行って、NMOS−TrおよびPMOS−Trのゲート表面領域を適切な不純物濃度にする。このイオン注入によって、PMOS−TrおよびNMOS−Trのしきい値電圧がそれぞれ決定される。
【0036】
続いて、ゲート酸化膜をチャネル部に形成する。そして、ポリシリコンを基板表面にCVD法で堆積して燐拡散を行い低抵抗化した後に、フォトリソグラフィ技術を用いてパターニングし、エッチングして、NMOS−TrおよびPMOS−Trのゲート電極8と配線とを形成する(図2(c))。
【0037】
次に、縦型NPN−Tr形成領域にベースとして、第3のP型半導体領域10を形成する(図3(a))。この半導体領域10は、第2のN型半導体層6により側面および底面を囲まれ、且つ第2のN型半導体層6内の上面表面に形成される。第3のP型半導体領域10は、縦型NPN−Trの特性を十分に発揮させるために、フォトリソグラフィ技術を用いて低エネルギーでイオン注入を行って形成することが好ましい。また、不純物はB+を用いることが好ましい。更に、ドーズ量は1×1015cmー2以上3×1015cmー2以下が好ましい。活性化後の接合の深さは、縦型NPN−Trの高速化を図るために、0.3μm〜0.8μm程度が好ましい。
【0038】
続いて、第3のN型半導体層12を基板表面のNMOS−Tr形成領域のソース・ドレイン領域、縦型NPN−Tr形成領域のコレクタ電極取り出し部とエミッタ領域、APD形成領域のカソード領域等に形成する(図3(b))。この半導体層12は、不純物拡散の深さが浅く高濃度に形成するため、イオン注入は、砒素(As+)またはリン(P+)を不純物として用いる。NMOS−Trおよび縦型NPN−Trの特性を十分に発揮させるために、アニール後の接合の深さは0.2μm〜0.4μmが好ましい。
【0039】
第3のN型半導体層12は、図3(b)に示すように、縦型NPN−Tr形成領域、APD形成領域およびNMOS−Tr形成領域に形成される。詳述すると、縦型NPN−Tr形成領域では、第3のN型半導体層12は、第3のP型半導体領域10内の上面表層に形成されるとエミッタとなり、また第2のN型半導体層6内の上面表層に形成されるとコレクタのN型拡散電極となる。APD形成領域では、第2のP型半導体層4の上部表層に形成されるとカソードとなる。カソードは、ガードリングの第4のN型半導体領域15と側面で接して形成されている。NMOS−Tr形成領域内では、ゲート電極8の両側に隣接して形成されると、NMOS−Trのソース・ドレインとなる。このような高濃度の拡散層は、N型半導体層とメタル電極16とのオーム性接触を形成するN型拡散電極となる。
【0040】
次に、第5のP型半導体層13を基板表面のPMOS−Tr形成領域のソース・ドレイン領域、縦型NPN−Tr形成領域のベース電極取り出し部、APD形成領域と他の領域との間に形成するチャネルストップ領域等に形成する(図3(c))。この半導体層13は、不純物拡散の深さが浅く高濃度に形成するため、イオン注入のP型不純物としてB+を用いる。PMOS−Tr特性を十分に発揮させるために、アニール後の接合の深さは0.2μm〜0.4μmが好ましい。
【0041】
第5のP型半導体層13は、図3(c)に示すように、APD形成領域、縦型NPN−Tr形成領域、PMOS−Tr形成領域に形成される。詳述すれば、APD形成領域では、第5のP型半導体層13は、カソードの周辺に形成される。なお、第5のP型半導体層13は、周辺耐圧を向上するために、フィールドドープ領域7の周囲を囲んで形成することが好ましい。縦型NPN−Tr形成領域では、第5のP型半導体層13は第3のP型拡散領域10の上部表層に形成されると、ベースのP型拡散電極となる。PMOS−Tr形成領域内では、第5のP型半導体層13はゲート電極8の両側に隣接して形成されると、PMOS−Trのソース・ドレインとなる。このような高濃度の拡散層は、P型半導体層とメタル電極16とのオーム性接触を形成するP型拡散電極となる。
【0042】
次に、ウエハ表面上に形成された各集積素子とメタル電極配線16を絶縁するために、ウエハ表面全面に層間絶縁膜17としてBPSG膜等をCVD法で成長する(図4(a))。更に、BPSG膜17に熱処理を行って、リフローし基板表面の平坦性を良好にする。そして、メタル電極16、拡散電極12、13およびゲートポリシリコン8を接続するために、コンタクト用のビアホールを異方性エッチングによりBPSG膜17に開孔する。
【0043】
その後、メタル電極16を形成する(図4(a))。メタル電極16は、基板全面にメタルを堆積し、フォトリソグラフィ技術によってパターニングし、エッチングして形成する。加工が容易なので、メタルはアルミニウムを用いることが好ましい。また、ステップカバリッジが良好なので、メタルの堆積はスパッタ法が好ましい。なお、メタル電極16は、P型拡散層13およびN型拡散層12上に設けると、夫々の拡散層に対してオーム性接触が得られる。
【0044】
続いて、ウエハ表面全面に層間絶縁膜18を形成する(図4(a))。層間絶縁膜18は、形成が容易なので、Si酸化膜、Si窒化膜またはこれらの多層膜が好ましい。
【0045】
次に、遮光膜19を層間絶縁膜18上に形成する(図4(b))。APDのアノード以外の領域に光が照射されないように、フォトリソグラフィ技術を用いて少なくともAPD形成領域の遮光膜19を除去して、開口部を形成する。遮光膜19は、遮光性が良いので、金属が好ましい。金属としては、特に、成膜および加工が容易なので、アルミニウムが好ましい。遮光膜19は、縦型PNP−Tr、縦型NPN−Tr、NMOS−TrおよびPMOS−Trを覆うように2次元的に形成される。これらの素子を照射光量に係わらず、安定して動作させるためである。なお、遮光膜19がアルミニウム等の金属膜であるときは、素子間を接続する配線としても利用できる。
【0046】
更に、ウエハ表面全面にパッシベーション膜20を形成する(図4(b))。
【0047】
以上説明した方法により、BiCMOS内蔵受光半導体装置(図4(b))が製造できる。すなわち、図4(b)では、BiCMOS内蔵受光半導体装置内の左側から右側へ、PMOS−Tr形成領域、NMOS−Tr形成領域、縦型NPN−Tr形成領域およびAPD形成領域が配置されており、このP型基板1上のAPD形成領域、NMOS−Tr形成領域、PMOS−Tr形成領域および縦型NPN−Tr形成領域に形成された第1のP型半導体層2と、第1のP型半導体層2の上面表層のPMOS−Tr形成領域および縦型NPN−Tr形成領域に形成されたN型埋め込み層3と、APD形成領域、NMOS−Tr形成領域、PMOS−Tr形成領域および縦型NPN−Tr形成領域の第1のP型半導体層2およびN型埋め込み層3上に形成された第2のP型半導体層4と、PMOS−Tr形成領域のN型埋め込み層3上に接して、且つ第2のP型半導体層4内の上面表層に形成された第1のN型半導体層5と、縦型NPN−Tr形成領域のN型埋め込み層3上に接して、且つ第2のP型半導体層4内の上面表層に形成された第2のN型半導体層6と、APD形成領域の第2のP型半導体層4内の上面表層および縦型NPN−Tr形成領域の第2のN型半導体層6内の上面表層に形成された第3のN型半導体層12と、縦型NPN−Tr形成領域の第2のN型半導体層6内の上面表層にあり、且つ第3のN型半導体層12の側面および底面を囲んで形成された第3のP型半導体領域10と、APD形成領域の第3のN型半導体層12に接し、且つ第2のP型半導体層4の上面表層内に形成された第4のN型半導体領域15と、を備えて成る。
【0048】
そして、縦型NPNトランジスタは、当該縦型NPN−Tr形成領域のN型埋め込み層3および第2のN型半導体層6をコレクタ(C)とし、第3のP型半導体領域10をベース(B)とし、第3のP型半導体領域10内の第3のN型半導体層12をエミッタ(E)として構成され、APDは、当該APD形成領域のP型半導体基板1をアノード(A)とし、第1のP型半導体層2および第2のP型半導体層4を光吸収層とし、第3のN型半導体層12をカソード(K)とし、第4のN型半導体領域15をガードリング(G)として構成されるBiCMOS内蔵受光半導体装置(図4(b))が製造できる。なお、アノード(A)はP型基板からなるので、基板裏面にメタル電極を設けてもよい(図示せず)。
【0049】
以下、本発明のBiCMOS内蔵受光半導体装置の平面構成について説明する。図5は、上述の製造方法で製造したBiCMOS内蔵受光半導体装置の平面図であり、図5のa−a’線断面図が図4(b)である。また、各半導体層の配置を明示できるように、メタル電極16および遮光膜19は省略する。以下、図5について詳述する。
【0050】
PMOS−Tr形成領域では、N型ウエル部の電位を固定するために、第1のN型半導体層5内の領域にもN型拡散層12が設けられる。このように拡散電極を多数設けると、N型ウエル部の電位を均一、且つ安定にできる。また、ソース・ドレインは、ゲート電極8の両側に形成された第5のP型拡散層13からなる。ソース・ドレイン13は、自己整合的に形成することが好ましい。更に、PMOS−TrN型ウエル部は、N型埋め込み層3および第1のN型半導体層5の周囲が、第1のP型半導体層2および第2のP型半導体層4により囲まれ分離されるので、独立した電位を与えることができる。更に、また、縦型NPN−Trのコレクタと兼用してN型埋め込み層3および第2のN型半導体層6と同時に形成すれば、N型ウエル部としてN型半導体層を新たに形成する必要がない。このため、製造工程が簡素にできる。また、N型埋め込み層3が存在するので、寄生トランジスタのhfeを小さくできる。したがって、ラッチアップ耐性が向上する。
【0051】
NMOS−Tr形成領域では、P型エピタキシャル領域の電位を固定するために、第2のP型半導体層4内の領域にもP型拡散層13が設けられる。このように拡散電極を多数設けると、基板ゲート部の電位を均一、且つ安定にできる。また、ソース・ドレインは、ゲート電極8の両側に形成された第3のN型拡散層12からなる。ソース・ドレイン12は、自己整合的に形成することが好ましい。更に、NMOS−Tr形成領域を、第2のP型半導体層4の上面表層に設けるので、NMOS−Trの基板ゲート部としてP型半導体層を新たに形成する必要がない。このため、製造工程が簡素にできる。
【0052】
縦型NPN−Tr形成領域では、第3のP型拡散領域10(ベース、B)は、N型拡散層12(エミッタ、E)の側面および底面を囲んで設けられ、またN型埋め込み層3および第2のN型半導体層6(コレクタ、C)は、第3のP型拡散領域10の側面および底面を囲んで設けられているので、NPNの構造が形成される。この構造により、縦方向に増幅されたコレクタ電流が流れ、且つコレクタ抵抗が低減された縦型NPN−Trが構成される。この縦型NPN−Trでは、ベースプロファイルとエミッタの接合形成を他の素子と独立に制御できるので、電流増幅率、アーリ電圧および周波数特性等を高性能にできる。また、第1のP型半導体層2および第2のP型半導体層4によりコレクタを囲めば、コレクタを他の縦型NPN−Trと分離できる。このため、コレクタに独立した電位を与えることができる。なお、コレクタ(C)の拡散電極12は、コレクタ抵抗を低減するために、ベース(B)を囲んで形成することが好ましい。
【0053】
APD形成領域では、カソード(K)は、第4のN型半導体領域5から成るガードリングにより周囲を囲まれる。ガードリングは、カソードに接し、且つ周囲を囲んで帯状の閉じた領域に形成することが好ましい。このようにすると、APDに高電圧を印加した時、第3のN型半導体層12の底面部のPN接合より先にブレイクダウンしやすい周辺部(角の部分やへりの部分)がガードリングで囲まれているため、周辺部でのブレイクダウンは防止され、底面部の空乏層を十分に広げることができる。深さ方向に深く空乏層を広げることができるため長波長感度を持たせることができる。
【0054】
更に、APD形成領域では、周辺耐圧を安定化するために、第4のP型半導体領域7により形成されるフィールドドープ領域をカソードの周囲に形成することが好ましい。周辺耐圧を安定化させるために、フィールドドープ領域の周囲、あるいは側面に接してP型拡散電極13で囲むことが好ましい。
【0055】
縦型NPN−Trのコレクタを、PMOS−TrNウエル部の第1のN型半導体層5と異なる製造工程で第2のN型半導体層6を形成してもよい。第2のN型半導体層6は、フォトリソグラフィ技術を用いて、縦型NPN−Tr形成領域のN型埋め込み層3上にN型不純物をイオン注入して形成される。縦型NPN−Tr特性を十分に発揮させるために、不純物はリン(P+)を使用し、ドーズ量は2×1012cmー2以上5×1012cmー2以下が好ましい。このようにコレクタを別の工程で形成すると、縦型NPN−Trの特性を独立して制御できる。この半導体層6は、N型埋め込み層3と略同一形状で形成されることが好ましい。このようにすると、これらの半導体層3、6は不純物の拡散によって重なり合うので、N型埋め込み層3によってコレクタ抵抗を下げることができる。また、第2のN型半導体層6を形成する場合は、第1のN型半導体層5の高温ドライブ工程によって不純物の活性化を行うと共に、所定の深さの半導体層を形成する。この熱工程後、拡散層の接合の深さは、2.5μm〜4.0μmが好ましい。
【0056】
図6は、4個のAPDをアレイ状に配置した場合の平面図である。第2のP型半導体層4の上部表層に第3のN型半導体層12の領域を4個設けると、独立したカソード(K1〜K4)と共通のアノードとを有するAPDを構成できる。複数のAPDを並列に接続すれば、APDの直列抵抗が小さくなるため、高速動作に好適である。また、複数個のAPDのそれぞれに信号処理回路を接続すれば、アレイ化された受光半導体装置を構成できる。
【0057】
【発明の効果】
以上、詳細に説明したように、本発明によって、可視光領域および近赤外光領域に高感度なAPDと高性能な縦型NPN−Trとを同一P型半導体基板上に備えたBiCMOS内蔵受光半導体装置を提供できる。
【0058】
したがって、高速な信号処理回路を同一基板上に形成すれば、APDからの微弱な信号を処理できる受光半導体装置を構成できる。また、APDとその信号処理回路とを対にしてアレイ状に配置すれば、高速な信号処理が可能なアレイ化された受光半導体装置を構成できる。
【図面の簡単な説明】
【図1】図1(a)〜(c)は、BiCMOS内蔵受光半導体装置の製造方法を説明するための工程断面図である。
【図2】図2(a)〜(c)は、BiCMOS内蔵受光半導体装置の製造方法を説明するための工程断面図である。
【図3】図3(a)〜(c)は、BiCMOS内蔵受光半導体装置の製造方法を説明するための工程断面図である。
【図4】図4(a)、(b)は、BiCMOS内蔵受光半導体装置の製造方法を説明するための工程断面図である。
【図5】図5は、図4(b)に対応するBiCMOS内蔵受光半導体装置の平面図である。
【図6】図6は、APDを4個配置した場合の平面図である。
【図7】図7は、従来技術におけるAPDと縦型NPN−Trとを同基板上に形成した場合の断面図である。
【符号の説明】
1…低抵抗P型Si基板、2…第1のP型半導体層、3…N型埋め込み層、4…第2のP型半導体層、5…第1のN型半導体層、6…第2のN型半導体層、7…第4のP型半導体領域(フィールドドープ領域)、8…MOSゲート電極、9…フィールド酸化膜、10…第3のP型半導体領域、12…第3のN型半導体層、13…第5のP型半導体層、15…第4のN型半導体領域、16…メタル電極、17…BPSG膜、18…層間絶縁膜、19…遮光膜、20…パッシベーション膜
Claims (4)
- P型半導体基板上のアバランシェフォトダイオード形成領域、MOS型Nチャネルトランジスタ形成領域、MOS型Pチャネルトランジスタ形成領域および縦型NPNトランジスタ形成領域に形成された第1のP型半導体層と、
前記第1のP型半導体層内の上面表層の前記MOS型Pチャネルトランジスタ形成領域および前記縦型NPNトランジスタ形成領域に形成されたN型埋め込み層と、
前記アバランシェフォトダイオード形成領域、前記MOS型Nチャネルトランジスタ形成領域、前記MOS型Pチャネルトランジスタ形成領域および前記縦型NPNトランジスタ形成領域であって、前記第1のP型半導体層および前記N型埋め込み層上に形成された第2のP型半導体層と、
前記MOS型Pチャネルトランジスタ形成領域の前記N型埋め込み層上に接して、且つ前記第2のP型半導体層内の上面表層に形成された第1のN型半導体層と、
前記縦型NPNトランジスタ形成領域の前記N型埋め込み層上に接して、且つ前記第2のP型半導体層内の上面表層に形成された第2のN型半導体層と、
前記アバランシェフォトダイオード形成領域の前記第2のP型半導体層内の上面表層および前記縦型NPNトランジスタ形成領域の前記第2のN型半導体層内の上面表層に形成された第3のN型半導体層と、
前記縦型NPNトランジスタ形成領域の前記第2のN型半導体層内の上面表層にあり、且つ前記第3のN型半導体層の側面および底面を囲んで形成された第3のP型半導体領域と、
前記アバランシェフォトダイオード形成領域の前記第3のN型半導体層に接し、且つ前記第2のP型半導体層内の上面表層に形成された第4のN型半導体領域と、
前記第4のN型半導体領域の周囲に形成された第4のP型半導体領域と、
を備えて成り、
前記縦型NPNトランジスタは、当該縦型NPNトランジスタ形成領域の前記N型埋め込み層および前記第2のN型半導体層をコレクタとし、前記第3のP型半導体領域をベースとし、前記第3のP型半導体領域内の前記第3のN型半導体層をエミッタとして構成され、
前記アバランシェフォトダイオードは、当該アバランシェフォトダイオード形成領域の前記P型半導体基板をアノードとし、前記第1のP型半導体層および前記第2のP型半導体層を光吸収層とし、前記第3のN型半導体層をカソードとして構成されていることを特徴とするBiCMOS内蔵受光半導体装置。 - P型半導体基板上のアバランシェフォトダイオード形成領域、MOS型Nチャネルトランジスタ形成領域、MOS型Pチャネルトランジスタ形成領域および縦型NPNトランジスタ形成領域に形成された第1のP型半導体層と、
前記第1のP型半導体層内の上面表層の前記MOS型Pチャネルトランジスタ形成領域および前記縦型NPNトランジスタ形成領域に形成されたN型埋め込み層と、
前記アバランシェフォトダイオード形成領域、前記MOS型Nチャネルトランジスタ形成領域、前記MOS型Pチャネルトランジスタ形成領域および前記縦型NPNトランジスタ形成領域であって、前記第1のP型半導体層および前記N型埋め込み層上に形成された第2のP型半導体層と、
前記MOS型Pチャネルトランジスタ形成領域の前記N型埋め込み層上に接して、且つ前記第2のP型半導体層内の上面表層に形成された第1のN型半導体層と、
前記縦型NPNトランジスタ形成領域の前記N型埋め込み層上に接して、且つ前記第2のP型半導体層内の上面表層に形成された第2のN型半導体層と、
前記アバランシェフォトダイオード形成領域の前記第2のP型半導体層内の上面表層および前記縦型NPNトランジスタ形成領域の前記第2のN型半導体層内の上面表層に形成された第3のN型半導体層と、
前記縦型NPNトランジスタ形成領域の前記第2のN型半導体層内の上面表層にあり、且つ前記第3のN型半導体層の側面および底面を囲んで形成された第3のP型半導体領域 と、
前記アバランシェフォトダイオード形成領域の前記第3のN型半導体層に接し、且つ前記第2のP型半導体層内の上面表層に形成された第4のN型半導体領域と、
前記縦型NPNトランジスタ、前記MOS型Nチャネルトランジスタおよび前記MOS型Pチャネルトランジスタ上に設けられた遮光膜と、
前記アバランシェフォトダイオードのカソード上に設けられた前記遮光膜の開口部と、
を備えて成り、
前記縦型NPNトランジスタは、当該縦型NPNトランジスタ形成領域の前記N型埋め込み層および前記第2のN型半導体層をコレクタとし、前記第3のP型半導体領域をベースとし、前記第3のP型半導体領域内の前記第3のN型半導体層をエミッタとして構成され、
前記アバランシェフォトダイオードは、当該アバランシェフォトダイオード形成領域の前記P型半導体基板をアノードとし、前記第1のP型半導体層および前記第2のP型半導体層を光吸収層とし、前記第3のN型半導体層をカソードとして構成されていることを特徴とするBiCMOS内蔵受光半導体装置。 - 前記第4のN型半導体領域は、前記第1のN型半導体層および前記第2のN型半導体層の少なくとも一方と同一プロセスで形成されていることを特徴とする請求項1又は2に記載のBiCMOS内蔵受光半導体装置。
- 前記第1のP型半導体層および前記第2のP型半導体層のそれぞれの比抵抗が,前記P型半導体基板の比抵抗より大きいことを特徴とする請求項1又は2に記載のBiCMOS内蔵受光半導体装置。
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