JPH10189928A - ＢｉＣＭＯＳ内蔵受光半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 縦型ＰＮＰおよびＡＰＤの特性を損わず、同
一Ｎ型基板にＡＰＤとＢｉＣＭＯＳを集積できる受光半
導体装置を提供する。 【解決手段】 Ｐ型ウエル３により基板１のＮ型部分と
分離されたＮ＋埋込層４（カソード）とＰ型層５（アノ
ード）から成るＡＰＤを形成し、Ｐ＋埋込層２及びＰ型
層５をＮ型基板１上に設けてコレクタとし、この層５内
にＮ型層７（ベース）を持つ縦型ＰＮＰを形成し、基板
１内にＮ＋埋込層４及びＮ型層７を設けてコレクタと
し、このＮ型層４をＰウエル３で囲んで基板１のＮ型領
域と分離し、このＮ型層７内にＰ型層１０（ベース）を
持つ縦型ＮＰＮを形成し、Ｐ型層５内の表層にＮＭＯＳ
を形成し、Ｐウエル３により基板１のＮ型領域と分離さ
れたＮ型層４、６内の表層にＰＭＯＳを形成し、縦型Ｐ
ＮＰのコレクタ５およびＡＰＤのアノード５をＮ型層
４、６により他のＰ型層と分離して、ＢｉＣＭＯＳ受光
半導体装置を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＢｉＣＭＯＳ内蔵
受光半導体装置に関し、特に、高性能な縦型ＰＮＰトラ
ンジスタ（縦型ＰＮＰ−Ｔｒ）および紫外領域から可視
領域にわたり高感度のアバランシェフォトダイオード
（ＡＰＤ）を備えたＢｉＣＭＯＳ内蔵受光半導体装置に
関する。

【０００２】

【従来の技術】従来は、ＡＰＤの殆どは、単独素子とし
て形成されていた。このため、受光した信号を処理する
ために、ＡＰＤは信号処理用集積回路と共に使用され、
または信号処理用半導体装置と同一パッケージに組み立
てられて、ハイブリッド集積回路（ハイブリッドＩＣ）
として使用されていた。

【０００３】また、ＡＰＤは主に高速用途に使用される
ため、信号処理回路も高速、且つ広帯域で動作できる素
子を必要とする。このような素子として、ＮＰＮトラン
ジスタおよびＰＮＰトランジスタが考えられる。しか
し、横型ＰＮＰ−Ｔｒは、ＮＰＮトランジスタの製造プ
ロセス条件を利用して形成される横型構造であるので、
低速で帯域も狭い。このため、高速、且つ広帯域で動作
できる素子として、縦型ＰＮＰ−Ｔｒを集積することが
必要である。

【０００４】特開昭６３ー２８７０５１号公報等には、
縦型ＰＮＰ−Ｔｒを集積する例が開示されている。この
縦型ＰＮＰ−Ｔｒでは、Ｐ型Ｓｉ基板からコレクタを分
離するために、Ｐ型Ｓｉ基板の上面表層にＮ型高濃度埋
め込み層が形成され、この上にＰ型高濃度埋め込み層が
コレクタとして形成される。更に、Ｐ型Ｓｉ基板上にＮ
型エピタキシャル層が形成され、この層内にエミッタと
してＰ型拡散層が形成される。そして、上記Ｐ型高濃度
埋め込み層およびその上に存在するＰ型コレクタ引き出
し拡散領域で上記Ｎ型エピタキシャル層を分離してベー
スとしている。

【０００５】

【発明が解決しようとする課題】しかし、特開平２ー２
１８１６０号公報に記載された例では、選択エピタキシ
ャル成長等の複雑な製造工程を必要とするため、ＡＰＤ
の特性が十分に得られない場合、あるいはＡＰＤを安定
して製造することが困難な場合がある。また、この公報
に開示されたＮＰＮトランジスタはＡＰＤの製造プロセ
ス条件を利用して形成しているので、増幅率（Ｈ_ef）を
大きくできない上に、ベース抵抗、エミッタ抵抗、コレ
クタ抵抗が大きくなってしまう。このため、トランジス
タの直線性や周波数特性等がＡＰＤからの信号を処理す
るには必ずしも十分ではない。言い換えれば、ＡＰＤは
微弱な高速光信号を検出できる高性能な受光素子である
ため、ＡＰＤのＰＮ接合の形成条件に厳しい制約があ
り、特性が素子構造に依存する。一方、バイポーラトラ
ンジスタやＭＯＳ型トランジスタ等の集積回路は、これ
らの素子を集積するために、製造条件に制約がある。こ
のため、両者の特性を引き出しつつ、同一基板上に形成
することは難しい。

【０００６】ＡＰＤと信号処理集積回路とをハイブリッ
ドＩＣとして、同一パッケージに組み立てる方法では、
組立ての構成が複雑である。また、ハイブリッドＩＣで
あるために、誘導により雑音を生じやすく、また寄生容
量も増加する。

【０００７】特開昭６３ー２８７０５１号公報では、縦
型ＰＮＰ−ＴｒがＮ型高濃度埋め込み層とＰ型高濃度埋
め込み層が直接に重なり合う構造をもつため、接合容量
が大きくなると共に、接合耐圧も低下する。また、高濃
度Ｎ型埋め込み層がＰ型埋め込み層の下に存在するの
で、Ｐ型埋め込み層の層抵抗が下がり難い。このため、
コレクタ抵抗を十分に小さくできない。一方、Ｐ型埋め
込み層の不純物濃度を高くすると、不純物のせり上がり
により、縦型ＰＮＰ−Ｔｒの耐圧が低下する。

【０００８】つまり、縦型ＰＮＰ−Ｔｒを構成する場
合、次のような技術上の要求がある。まず、コレクタ抵
抗を下げるために、Ｐ型埋め込み層の層抵抗を小さくす
る必要がある。また、Ｐ型埋め込み層の接合容量を小さ
くするためには、Ｐ型埋め込み層と接合を形成するＮ型
層は低濃度にする必要がある。更に、Ｐ型埋め込み層と
Ｎ型層との接合耐圧を十分に確保し、逆方向リーク電流
をおさえたい。このためには、両者が高濃度になって高
電界になることを避けることが必要である。

【０００９】これらの要求をＰ型基板を用いて実現する
ために、例えば、Ｐ型埋め込み層をＰ型基板と分離する
Ｎ型層をＮ型ウエルで構成した場合を考える。Ｐ型埋め
込み層の深さは、Ｐ型埋め込み層の拡散を抑える条件を
選んでも、基板とＮ型エピタキシャル層との界面から５
μｍ〜１０μｍ程度になる。Ｎ型ウエルは、Ｐ型埋め込
み層から更に空乏層が広がり分以上にドライブ拡散され
なくてはならない。したがって、Ｎ型ウエルは１５μｍ
〜２０μｍの拡散の深さが必要である。しかし、このよ
うに深く、且つ低濃度なＮ型ウエルをＰ型基板内に形成
するのは困難である。

【００１０】更に、Ｐ型基板を使用すると、Ｎ型エピタ
キシャル層成長後の熱工程により、Ｐ型埋め込み層から
Ｎ型エピタキシャル層にＰ型不純物がせり上がってしま
う。これを抑えるために、Ｐ型埋め込み層の不純物濃度
を下げると、縦型ＰＮＰ−Ｔｒのコレクタ抵抗が大きく
なる。したがって、せり上がり防止とＰ型埋め込み層の
低抵抗化とを同時に実現することも難しい。

【００１１】すなわち、縦型ＰＮＰに関するこれらの問
題点は、Ｐ型基板を使用する従来の構造では解決できな
い。

【００１２】従って、本発明の目的は、縦型ＰＮＰ−Ｔ
ｒおよびＡＰＤの特性を損なうことなく、縦型ＮＰＮト
ランジスタ（縦型ＮＰＮ−Ｔｒ）、縦型ＰＮＰ−Ｔｒ、
ＡＰＤ、ＰＭＯＳ−ＴｒおよびＭＯＳ型Ｎチャネルトラ
ンジスタ（ＮＭＯＳ−Ｔｒ）を同一のＮ型半導体基板上
に備えたＢｉＣＭＯＳ内蔵受光半導体装置を提供するこ
とにある。

【００１３】

【課題を解決するための手段】そこで、本発明は次のよ
うな構成とした。

【００１４】本発明に係わるＢｉＣＭＯＳ内蔵受光半導
体装置は、Ｎ型半導体基板１（Ｎ型基板）内の上面表層
の縦型ＰＮＰトランジスタ形成領域（縦型ＰＮＰ−Ｔｒ
形成領域）に形成されたＰ型埋め込み層２と、Ｎ型基板
１内の上面表層のアバランシェフォトダイオード形成領
域（ＡＰＤ形成領域）、ＭＯＳ型Ｐチャネルトランジス
タ形成領域（ＰＭＯＳ−Ｔｒ形成領域）、縦型ＮＰＮト
ランジスタ形成領域（縦型ＮＰＮ−Ｔｒ形成領域）およ
びＰ型埋め込み層２を囲んで縦型ＰＮＰ−Ｔｒ形成領域
に形成されたＮ型埋め込み層４と、ＡＰＤ形成領域、Ｐ
ＭＯＳ−Ｔｒ形成領域および縦型ＮＰＮ−Ｔｒ形成領域
に形成されたＮ型埋め込み層４の側面および底面を囲ん
で、Ｎ型基板１内の上面表層のＭＯＳ型Ｎチャネルトラ
ンジスタ形成領域（ＮＭＯＳ−Ｔｒ形成領域）、ＰＭＯ
Ｓ−Ｔｒ形成領域、ＡＰＤ形成領域および縦型ＮＰＮ−
Ｔｒ形成領域に形成されたＰ型ウエル３と、Ｎ型基板
１、Ｐ型ウエル３、Ｐ型埋め込み層２およびＮ型埋め込
み層４上に形成された第１のＰ型半導体層５と、縦型Ｐ
ＮＰ−Ｔｒ形成領域の第１のＰ型半導体層５内の上面表
層およびＡＰＤ形成領域のＮ型埋め込み層４上の第１の
Ｐ型半導体層５内の上面表層に形成された第２のＰ型半
導体層１３と、縦型ＰＮＰ−Ｔｒ形成領域の第２のＰ型
半導体層１３の側面および底面を囲んで第１のＰ型半導
体層５内の上面表層に形成された第１のＮ型半導体層１
１と、縦型ＮＰＮ−Ｔｒ形成領域のＮ型埋め込み層４上
に接して第１のＰ型半導体層５の上面表層に形成された
第２のＮ型半導体層７、この第２のＮ型半導体層７内の
上面表層に形成された第３のＮ型半導体層１２、および
第２のＮ型半導体層７内の上面表層にあり、且つ第３の
Ｎ型半導体層１２の側面および底面を囲んで形成された
第３のＰ型半導体層１０と、ＰＭＯＳ−Ｔｒ形成領域の
Ｎ型埋め込み層４上に接して第１のＰ型半導体層５内の
上面表層に形成された第４のＮ型半導体層６と、を備え
て成り、縦型ＰＮＰトランジスタは、Ｐ型埋め込み層２
および縦型ＰＮＰ−Ｔｒ形成領域の第１のＰ型半導体層
５をコレクタとし、第１のＮ型半導体層１１をベースと
し、縦型ＰＮＰ−Ｔｒ形成領域の第２のＰ型半導体層１
３をエミッタとして構成され、縦型ＮＰＮトランジスタ
は、当該縦型ＮＰＮ−Ｔｒ形成領域のＮ型埋め込み層４
および第２のＮ型半導体層７をコレクタとし、第３のＰ
型半導体層１０をベースとし、第３のＮ型半導体層１２
をエミッタとして構成され、アバランシェフォトダイオ
ードは、当該ＡＰＤ形成領域の第１のＰ型半導体層５お
よび第２のＰ型半導体層１３をアノードとし、ＡＰＤ形
成領域のＮ型埋め込み層４をカソードとして構成され、
更に、縦型ＰＮＰトランジスタのコレクタはＮ型埋め込
み層４と、このＮ型埋め込み層４上に接し、且つ縦型Ｐ
ＮＰ−Ｔｒのコレクタを囲んで形成された第５のＮ型半
導体層１５と、により分離され、アノードはＡＰＤ形成
領域のＮ型埋め込み層４と、このＮ型埋め込み層４上に
接し、且つＡＰＤ形成領域の第２のＰ型半導体層１３を
囲んで形成された第６のＮ型半導体層２１と、により分
離されている。

【００１５】このように、縦型ＰＮＰ−Ｔｒ形成領域に
おいて、Ｎ型基板１上にＰ型埋め込み層２を設けるの
で、この層２を基板１内に十分拡散できる。このため、
Ｐ型埋め込み層２のピーク濃度を抑えつつ、コレクタ抵
抗を下げることができる。この結果、Ｐ型埋め込み層２
の濃度を上げる必要がないので、せり上がりを抑える傾
向にできる。

【００１６】また、縦型ＰＮＰ−Ｔｒ形成領域におい
て、コレクタとしてＰ型埋め込み層２をＮ型基板１上に
形成するので、Ｐ型埋め込み層２がＮ型高濃度層と重な
り合うことがない。このため、コレクタの接合容量が小
さくできる。

【００１７】更に、縦型ＰＮＰ−Ｔｒ形成領域におい
て、第１のＮ型半導体層１１をベースとし、且つ第１の
Ｎ型半導体層１１内に形成された上面表層の第２のＰ型
半導体層１３をエミッタとするので、ベースプロファイ
ルとエミッタの接合形成を他の素子と独立して制御でき
る。したがって、縦型ＰＮＰ−Ｔｒの電流増幅率、アー
リ電圧および周波数特性等を高性能にできる。

【００１８】更に、また、縦型ＰＮＰ−Ｔｒ形成領域に
おいて、Ｎ型埋め込み層４とこの層４上に接して設けら
れた第５のＮ型半導体層１５とからなる分離領域によっ
て、第１のＰ型半導体層５およびＰ型埋め込み層２を分
離したので、コレクタに独立した電圧を与えることがで
きると共に、小さい分離領域で素子分離ができる。

【００１９】ＡＰＤ形成領域において、第１のＰ型半導
体層５の周囲に第６のＮ型半導体層２１からなる分離領
域を設けたので、アノードを他のＰ型半導体層から分離
できる。また、Ｎ型埋め込み層４の側面および底面を囲
んでＰ型ウエル３を設けたので、カソードをＮ型基板１
と分離できる。したがって、ＡＰＤを独立した素子とし
て扱うことができる。この結果、ＮＭＯＳ−Ｔｒ形成領
域の第１のＰ型半導体層５がアノードと分離される。

【００２０】縦型ＮＰＮ−Ｔｒ形成領域において、Ｎ型
埋め込み層４を基板上に形成してコレクタとし、且つこ
のＮ型埋め込み層４の側面および底面を囲んでＰ型ウエ
ル３を形成するので、不純物濃度が高く比較的浅いＮ型
埋め込み層４と不純物濃度が低く比較的深いＰ型ウエル
３を形成できる。このため、Ｎ型埋め込み層４、つまり
コレクタは、Ｐ型ウエル３によりＮ型基板１と分離され
る。更に、コレクタの接合容量も小さくできる。

【００２１】また、縦型ＮＰＮ−Ｔｒ形成領域におい
て、第３のＰ型半導体層１０をベースとし、この層の上
面表層に形成された第３のＮ型半導体層１２をエミッタ
とするので、ベースプロファイルとエミッタの接合形成
を他の素子と独立して制御できる。したがって、縦型Ｎ
ＰＮ−Ｔｒの電流増幅率、アーリ電圧および周波数特性
等を高性能にできる。

【００２２】ＮＭＯＳ−Ｔｒ形成領域を、Ｐ型ウエル３
上に存在する第１のＰ型半導体層５内の上面表層に設け
たので、ＮＭＯＳ−Ｔｒの基板ゲート部を新たに形成す
る必要がなくなる。このため、製造工程が簡素にでき、
且つＮＭＯＳ−Ｔｒの縦方向の寄生トランジスタのｈ_fe
も小さくできる。

【００２３】ＰＭＯＳ−Ｔｒ形成領域において、Ｐ型ウ
エル３がＮ型埋め込み層４の底面および側面を囲んで形
成されるので、Ｎ型埋め込み層４がＰ型ウエル３により
Ｎ型基板１と分離される。つまり、基板ゲート部をＮ型
基板１と分離できる。

【００２４】本発明に係わるＢｉＣＭＯＳ内蔵受光半導
体装置は、Ｎ型半導体基板１内の上面表層のアバランシ
ェフォトダイオード形成領域に形成されたＰ型ウエル３
の側面に接して形成されたＰ型埋め込み層２を更に備え
るようにしてもよい。

【００２５】このようにＡＰＤ形成領域において、Ｐ型
ウエル３の側面に接してＰ型埋め込み層２を設ければ、
Ｐ型ウエル３のピンチ抵抗が大きいにもかかわらず、低
抵抗のＰ型埋め込み層２により電極までの直列抵抗を小
さくできる。

【００２６】本発明に係わるＢｉＣＭＯＳ内蔵受光半導
体装置は、縦型ＰＮＰ−Ｔｒのベースである第１のＮ型
半導体層１１は、第４のＮ型半導体層６と同一プロセス
で形成されるようにしてもよい。

【００２７】このように、第１のＮ型半導体層１１を第
４のＮ型半導体層６と同一の工程で形成するので、製造
工程が簡素にできる。

【００２８】本発明に係わるＢｉＣＭＯＳ内蔵受光半導
体装置は、縦型ＰＮＰ−Ｔｒ、縦型ＮＰＮ−Ｔｒ、ＮＭ
ＯＳ−ＴｒおよびＰＭＯＳ−Ｔｒ上に遮光膜１９を有す
ると共にアバランシェフォトダイオードのアノード上に
は遮光膜１９の開口部を有するようにしてもよい。

【００２９】このように、縦型ＰＮＰ−Ｔｒ、縦型ＮＰ
Ｎ−Ｔｒ、ＮＭＯＳ−ＴｒおよびＰＭＯＳ−Ｔｒ上に遮
光膜１９を有するようにすれば、照射される光の量に係
わらず、これらの素子が安定して動作する。また、アノ
ード上に遮光膜１９の開口部を有するようにすれば、ア
ノード部に光を導入できる。

【００３０】本発明に係わるＢｉＣＭＯＳ内蔵受光半導
体装置は、第５のＮ型半導体層１５および第６のＮ型半
導体層２１は、第４のＮ型半導体層６および第２のＮ型
半導体層７の少なくとも一方と同一プロセスでそれぞれ
形成されているようにしてもよい。

【００３１】このように、第４のＮ型半導体層６および
第２のＮ型半導体層７の少なくとも一方と同一の工程で
第５のＮ型半導体層１５および第６のＮ型半導体層２１
を形成すれば、分離領域の形成を簡素にできる。

【００３２】本発明に係わるＢｉＣＭＯＳ内蔵受光半導
体装置は、ＡＰＤ形成領域に形成されたＰ型ウエル３
は、ＮＭＯＳ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域
および縦型ＮＰＮ−Ｔｒ形成領域に形成されたＰ型ウエ
ル３と分離されていてもよい。

【００３３】このように、ＡＰＤ形成領域のＰ型ウエル
３を他の領域のＰ型ウエル３と分離すれば、ＡＰＤ部で
発生した光電流が他の能動素子に与える影響を小さくで
きる。

【００３４】

【発明の実施の形態】以下、添付図面を参照しながら本
発明を説明する。また、同一の部分には同一の符号を付
して、重複する説明は省略する。

【００３５】図１から図４は、本発明のＢｉＣＭＯＳ内
蔵受光半導体装置の製造工程を示す工程断面図である。
これらを用いて、ＢｉＣＭＯＳ内蔵受光半導体装置の製
造プロセスについて説明する。

【００３６】半導体基板は、比抵抗５０Ω・ｃｍ以上１
ｋΩ・ｃｍ以下で、面方位が（１００）のＮ型Ｓｉ基板
１（基板）を使用する（図１（ａ））。この基板の代わ
りに、Ｎ＋半導体基板上にＮ型エピタキシャル層を成長
させた基板を使用してもよい。エピタキシャル層の厚さ
は約２０μｍ以上が好ましく、また比抵抗は５０Ω・ｃ
ｍ以上１ｋΩ・ｃｍ以下が好ましい。Ｎ＋半導体基板を
用いる場合は、オートドープ防止のために、Ｓｉ酸化膜
を裏面に形成することが好ましい。

【００３７】まず、比較的高濃度のＰ型埋め込み層２を
基板１の上面表層に形成する（図１（ｂ））。Ｐ型埋め
込み層２は、基板全面にレジストを塗布して露光し不純
物導入領域を開口するフォトリソグラフィ技術を用い
て、残りのレジストをマスク材としてイオン注入を行
い、レジストの開口領域から不純物を導入することによ
り形成できる。

【００３８】Ｐ型埋め込み層２は、図１（ｂ）に示すよ
うに、縦型ＰＮＰ−Ｔｒ形成領域およびＡＰＤ形成領域
に形成される。低抵抗で深い半導体層を形成するため
に、不純物はボロン（Ｂ⁺）を使用し、ドーズ量は３×
１０¹³ｃｍ^ー2以上３×１０¹⁴ｃｍ^ー2以下が好ましい。縦
型ＰＮＰ−Ｔｒ形成領域では、Ｐ型埋め込み層２をコレ
クタとするため、複数の縦型ＰＮＰ−Ｔｒを形成する場
合は、個々の縦型ＰＮＰ−Ｔｒ毎に形成することが好ま
しい。コレクタが、各々分離できるからである。ＡＰＤ
形成領域では、Ｐ型埋め込み層２は後に形成されるＰ型
ウエル３の側面に接して、ＡＰＤ形成領域の周辺部に形
成されるのが好ましい。Ｐ型ウエル３のピンチ抵抗は高
いので、低抵抗のＰ型埋め込み層２を側面に配置できれ
ば、電極までの抵抗を小さくできるからである。

【００３９】続いて、フォトリソグラフィ技術を用いＰ
型不純物を導入して、Ｐ型ウエル３を形成する（図１
（ｂ））。Ｐ型ウエル３のピーク濃度を高くすると、Ａ
ＰＤが耐圧不良になるばかりでなく、他の素子の接合耐
圧や接合容量にも影響を与えるので、Ｐ型ウエル３の形
成条件は重要である。このため、十分良い特性のＡＰＤ
を製造しようとするには、Ｐ型ウエル３のピーク濃度は
後に形成される第１のＰ型半導体層５よりも約一桁以上
高くできない。このイオン注入により、基板１の不純物
濃度よりも大きく比較的低濃度のＰ型ウエル３が形成さ
れる。

【００４０】Ｐ型ウエル３は、図１（ｂ）に示すよう
に、縦型ＮＰＮ−Ｔｒ形成領域、ＡＰＤ形成領域、ＰＭ
ＯＳ−Ｔｒ形成領域およびＮＭＯＳ−Ｔｒ形成領域を含
む領域に形成される。これらの領域で半導体層の分離を
適切に行うために、不純物の導入はボロン（Ｂ⁺）を使
用して、イオン注入で行い、ドーズ量は５×１０¹²ｃｍ
^{ー 2}以上５×１０¹³ｃｍ^ー2以下が好ましい。Ｐ型ウエル３
は、それぞれの形成領域に個別に形成してもよい。ま
た、回路ブロック、基板電流を伴う回路等を単位として
個別に形成してもよい。このようにすると、Ｐ型ウエル
３を通して引き起こされる回路相互の影響を防止できる
ので、共通に形成される場合よりも回路動作が安定す
る。特に、ＡＰＤ形成領域のＰ型ウエル３は、ＡＰＤで
発生する光電流の影響をなくすことができるように、Ｐ
型ウエル３を独立に形成することが好ましい。

【００４１】Ｐ型埋め込み層２およびＰ型ウエル３のイ
オン注入後、高温ドライブを拡散炉で行うと、所望の深
さの拡散層２、３が形成される（図１（ｂ））。ＡＰＤ
は高電圧を印加して使用されるので、Ｐ型ウエル３は、
後に形成されるＮ型埋め込み層４と必要な接合耐圧を確
保できる程度の濃度であり、且つ空乏層が広がってもＮ
型埋め込み層４が基板１から分離される程度の接合の深
さであることが必要である。このためには、深さは１１
μｍ〜２０μｍが好ましく、シート抵抗は５００Ω／□
〜２０００Ω／□が好ましい。また、Ｐ型埋め込み層２
は基板１上に形成されるので、この高温ドライブを用い
て基板１内に十分拡散させることができる。これによ
り、縦型ＰＮＰ−Ｔｒの特性を十分に発揮できる低抵抗
のコレクタが形成できる。このためには、深さはＰ型ウ
エル３よりも数μｍ深いことが好ましく、シート抵抗は
１００Ω／□〜３００Ω／□が好ましい。

【００４２】この後に、高濃度のＮ型埋め込み層４を基
板１の上面表層に形成する（図１（ｃ））。Ｎ型埋め込
み層４は、基板１上にＳｉ酸化膜を形成し、フォトリソ
グラフィ技術を用いてこの酸化膜の所定の領域をエッチ
ングにより除去し、残存Ｓｉ酸化膜をマスクにＮ型不純
物であるアンチモン（Ｓｂ）を熱拡散で導入すると形成
できる。

【００４３】Ｎ型埋め込み層４は、図１（ｃ）に示すよ
うに、縦型ＮＰＮ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成
領域、ＡＰＤ形成領域および縦型ＰＮＰ形成領域に形成
される。Ｎ型埋め込み層４は、縦型ＮＰＮ−Ｔｒ形成領
域に形成されるとコレクタとなり、ＰＭＯＳ−Ｔｒ形成
領域に形成されると基板ゲート部（図４（ｂ）のＢ）と
なり、ＡＰＤ形成領域に形成されるとカソードになる。
また、ＡＰＤ形成領域では、Ｎ型埋め込み層４は底面お
よび側面をＰ型ウエル３により囲まれているので、カソ
ードは基板１のＮ型領域と分離される。したがって、カ
ソードに独立した電位を与えることができる。縦型ＰＮ
Ｐ形成領域に形成されると、コレクタの分離領域にな
る。低抵抗の埋め込み層を形成するために、接合の深さ
はＰ型ウエル３内で２μｍ〜３μｍが好ましく、シート
抵抗は１５Ω／□〜３０Ω／□が好ましい。特に、ＡＰ
Ｄ形成領域では、カソードには高電圧が印加されるの
で、Ｐ型ウエル３とＮ型埋め込み層４との横方向の間隔
を他の領域に比べて十分に大きくとることが好ましい。

【００４４】この後に、第１のＰ型半導体層５を基板１
の全面に形成する（図２（ａ））。第１のＰ型半導体層
５は、縦型ＰＮＰ−Ｔｒ形成領域ではコレクタとなり、
ＮＭＯＳ−Ｔｒ形成領域では、Ｐ型ウエル３と共に基板
ゲート部（図４（ｂ）のＣ）となり、ＡＰＤ形成領域で
はＡＰＤのアノードとなる。これらの素子特性を十分に
発揮させるために、エピタキシャル層５の厚さは６μｍ
〜８μｍが好ましく、比抵抗は４Ω・ｃｍ〜５Ω・ｃｍ
が好ましい。第１のＰ型半導体層５は濃度が一様な厚い
半導体層なので、エピタキシャル成長により形成するこ
とが好ましい。

【００４５】次に、フォトリソグラフィ技術を用いＮ型
不純物をイオン注入して、第１のＮ型半導体層１１、第
４のＮ型半導体層６、第５のＮ型半導体層１５および第
６のＮ型半導体層２１を同時に形成する（図２
（ｂ））。第１のＮ型半導体層１１は縦型ＰＮＰ−Ｔｒ
形成領域に、第４のＮ型半導体層６はＰＭＯＳ−Ｔｒ形
成領域に、第５のＮ型半導体層１５は縦型ＰＮＰ−Ｔｒ
の分離領域に、第６のＮ型半導体層２１はＡＰＤのカソ
ード引き出し領域に、それぞれ形成される。以下に述べ
るこれらの素子特性を十分に発揮させるために、Ｎ型不
純物は燐（Ｐ⁺）を使用し、ドーズ量は６×１０¹²ｃｍ
^ー2以上８×１０¹²ｃｍ^ー2以下が好ましい。

【００４６】縦型ＰＮＰ−Ｔｒ形成領域では、第１のＮ
型半導体層１１は、ベースとして、Ｐ型埋め込み層２上
の第１のＰ型半導体層５内の上部表層であって、且つ側
面および底面を第１のＰ型半導体層５により囲まれて形
成される。

【００４７】ＰＭＯＳ−Ｔｒ形成領域では、第４のＮ型
半導体層６は、Ｎ型埋め込み層４上に略同一形状で形成
されることが好ましい。このようにすると、不純物の拡
散によって最終工程までにＮ型埋め込み層４と重なり合
う。また、第１のＰ型半導体層５およびＰ型ウエル３で
側面および底面を囲まれるので、基板１のＮ型領域と複
数のＰＭＯＳ−Ｔｒが形成される場合に他のＰＭＯＳ−
Ｔｒ基板ゲート部（（図４（ｂ）のＢ部））とから分離
される。

【００４８】縦型ＰＮＰ−Ｔｒ形成領域に形成される第
５のＮ型半導体層１５は、コレクタの分離領域となる。
Ｐ型埋め込み層２の周囲を囲んで、Ｎ型埋め込み層４上
に略同一形状で第５のＮ型半導体層１５を形成すると、
最終工程までに不純物の拡散によって重なり合い電気的
に接続されるので、コレクタが他のＰ型半導体層と分離
される。したがって、コレクタに独立した電位を与える
ことができる。

【００４９】ＡＰＤ形成領域に形成される第６のＮ型半
導体層２１は、カソード引き出し領域として、ＡＰＤの
アノード周囲を囲んでＮ型埋め込み層４上に形成され
る。このようにすると、不純物の拡散によって最終工程
までに重なり合って、これらは電気的に接続される。ま
た、カソード引き出し領域は、Ｎ型埋め込み層４を受光
領域として有効に使用するために、Ｎ型埋め込み層４の
外周に沿って形成されることが好ましい。

【００５０】続いて、フォトリソグラフィ技術を用い、
縦型ＮＰＮ−Ｔｒ形成領域のＮ型埋め込み層４上にＮ型
不純物をイオン注入を行って、第２のＮ型半導体層７を
形成する（図２（ｂ））。第２のＮ型半導体層７は、縦
型ＮＰＮ−Ｔｒ形成領域にコレクタとして形成される。
このようにコレクタを他の工程と独立にすると、縦型Ｎ
ＰＮ−Ｔｒの特性を最適化できる。縦型ＮＰＮ−Ｔｒの
特性を十分に発揮させるために、Ｎ型不純物はリン（Ｐ
⁺）を使用し、ドーズ量は３×１０¹²ｃｍ^ー2以上５×１
０¹²ｃｍ^ー2以下が好ましい。また、第２のＮ型半導体層
７は、Ｎ型埋め込み層４と略同一形状で形成されること
が好ましい。このようにすると、第２の半導体層７は、
不純物の拡散によってＮ型埋め込み層４と重なり合うの
で、Ｎ型埋め込み層４によってコレクタ抵抗を下げるこ
とができる。また、コレクタは、その側面および底面を
Ｐ型ウエル３と第１のＰ型半導体層５とにより囲まれて
いるので、基板１のＮ型領域および他のＮ型拡散層から
分離される。なお、第５のＮ型半導体層１５および第６
のＮ型半導体層２１は、第１のＮ型半導体層１１、第４
のＮ型半導体層６と同時に形成するのではなく、第２の
Ｎ型半導体層７と同時に形成してもよい。このようにし
ても、不純物の拡散によってＮ型埋め込み層４と重なり
合い電気的に接続される。このため、縦型ＰＮＰ−Ｔｒ
形成領域ではコレクタが他のＰ型半導体層と分離され、
ＡＰＤ領域ではアノードが分離される。

【００５１】第２のＮ型半導体層７、第５のＮ型半導体
層１５および第６のＮ型半導体層２１のイオン注入後
に、高温ドライブの熱工程を通して、不純物の活性化を
行うと共に、所定の深さの半導体層を形成する。この熱
工程後、拡散層の接合の深さは、上述の特性を十分に発
揮させるために２μｍ〜３μｍが好ましい。

【００５２】次に、ＬＯＣＯＳ９を形成する（図２
（ｃ））。ＬＯＣＯＳ９は、例えば、次の方法によりの
形成できる。シリコン表面のＳｉ酸化膜上にＳｉ窒化膜
を堆積し、フォトリソグラフィ技術により活性領域以外
のＳｉ窒化膜をエッチングにより除いた後に、酸化炉で
酸化を行うとＳｉ窒化膜が存在しない基板表面が酸化さ
れて、活性領域以外の領域にフィールド酸化膜９が形成
される。つまり、フィールド酸化膜９は、縦型ＮＰＮ−
Ｔｒ形成領域、縦型ＰＮＰ−Ｔｒ形成領域、ＰＭＯＳ−
Ｔｒ形成領域、ＮＭＯＳ−Ｔｒ形成領域およびＡＰＤ形
成領域のそれぞれの間に形成される。このように形成す
ると、ＮＭＯＳ−Ｔｒ、ＰＭＯＳ−Ｔｒ、縦型ＰＮＰ−
Ｔｒ形成領域および縦型ＮＰＮ−Ｔｒ形成領域のそれぞ
れの素子を、フィールド酸化膜９により電気的に分離で
きる。

【００５３】この後に、ＰＭＯＳ−Ｔｒのチャネル領域
およびＮＭＯＳ−Ｔｒのチャネル領域にそれぞれイオン
注入で不純物導入を行って、ＮＭＯＳ−ＴｒおよびＰＭ
ＯＳ−Ｔｒのゲート表面領域を適切な不純物濃度にす
る。このイオン注入よって、ＰＭＯＳ−ＴｒおよびＮＭ
ＯＳ−Ｔｒのしきい値電圧がそれぞれ決定される。

【００５４】続いて、ゲート酸化膜をチャネル部に形成
する。そして、ポリシリコンを基板全体にＣＶＤ法で堆
積して、低抵抗化のために燐拡散を行った後に、フォト
リソグラフィ技術を用いてポリシリコンをパターニング
し、エッチングして、ＮＭＯＳ−Ｔｒ、ＰＭＯＳ−Ｔｒ
のゲート電極８と配線を形成する（図２（ｃ））。な
お、燐拡散により基板１の裏面にも高濃度Ｎ型半導体層
が形成される。

【００５５】次に、縦型ＮＰＮ−Ｔｒ形成領域に第３の
Ｐ型半導体層１０をベースとして形成する（図３
（ａ））。第３のＰ型半導体層１０は、第２のＮ型半導
体層７内の上部表層に、第２のＮ型半導体層７により側
面および底面を囲まれて形成される。縦型ＮＰＮ−Ｔｒ
の特性を十分に発揮させるために、フォトリソグラフィ
技術を用いてＰ型不純物を低エネルギーでイオン注入し
て形成することが好ましく、不純物はＢ⁺、ＢＦ₂ ⁺を用
いることが好ましい。活性化後の接合の深さは、縦型Ｎ
ＰＮ−Ｔｒの高速化を図るために、０．５μｍ〜０．７
μｍ程度が好ましい。

【００５６】続いて、第３のＮ型半導体層１２を基板表
層の活性領域内に形成する（図３（ｂ））。第３のＮ型
半導体層１２は、接合を浅く高濃度に形成するため、不
純物として砒素（Ａｓ⁺）または燐（Ｐ⁺）を用いてイオ
ン注入で行うことが好ましい。このような高濃度の拡散
層は、Ｎ型半導体層とメタル電極１６とのオーム性接触
を形成する拡散層電極となる。

【００５７】第３のＮ型半導体層１２は、図３（ｂ）に
よれば、縦型ＮＰＮ−Ｔｒ形成領域、縦型ＰＮＰ−Ｔｒ
形成領域、縦型ＰＮＰ−Ｔｒの分離領域、ＡＰＤのカソ
ード引き出し拡散領域、ＮＭＯＳ−Ｔｒ形成領域および
ＰＭＯＳ−Ｔｒ形成領域に形成される。詳述すると、第
３のＮ型半導体層１２は、縦型ＮＰＮ−Ｔｒ形成領域で
は、第３のＰ型半導体層１０内の上部表層に形成される
と、エミッタとなり、また第２のＮ型拡散層７内の上部
表層に形成されると、コレクタのＮ型拡散層電極とな
る。縦型ＰＮＰ−Ｔｒ形成領域では、第１のＮ型半導体
層１１内の上部表層に形成されると、ベースのＮ型拡散
層電極となる。縦型ＰＮＰ−Ｔｒの分離領域では、第５
のＮ型拡散層１５内の上部表層に形成されると、分離領
域に対するＮ型拡散層電極になる。ＡＰＤ形成領域で
は、ＡＰＤのカソード引き出し拡散領域２１の上部表層
に形成されると、カソードに対するＮ型拡散層電極にな
る。ＮＭＯＳ−Ｔｒ形成領域内では、ゲート電極８の両
側に隣接して形成されると、ＮＭＯＳ−Ｔｒのソース・
ドレインとなる。ＰＭＯＳ−Ｔｒ形成領域内では、ＰＭ
ＯＳ−Ｔｒの基板ゲート部のＮ型拡散層電極となる（図
示せず）。これらの素子特性を十分に発揮させるため、
活性化後の接合の深さは０．２μｍ〜０．４μｍが好ま
しい。

【００５８】次に、第２のＰ型半導体層１３を基板表層
の活性領域内に形成する（図３（ｃ））。第２のＰ型半
導体層１３は、接合を浅く高濃度に形成するため、不純
物はＢ⁺、ＢＦ₂ ⁺を用いてイオン注入で行うことが好ま
しい。このような高濃度の拡散層は、Ｐ型半導体層とメ
タル電極１６とのオーム性接触を形成する拡散層電極と
して利用できる。

【００５９】第２のＰ型半導体層１３は、図３（ｃ）に
よれば、ＡＰＤ形成領域、縦型ＰＮＰ−Ｔｒ形成領域、
縦型ＮＰＮ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域お
よびＮＭＯＳ−Ｔｒ形成領域に形成される。詳述すれ
ば、第２のＰ型半導体層１３は、ＡＰＤ形成領域では、
第１のＰ型半導体層５の上部表層に形成されると、アノ
ードになり、Ｐ型埋め込み層２の上部表層に形成される
と、ガードリング層に対するＰ型拡散層電極になる。縦
型ＰＮＰ−Ｔｒ形成領域では、第１のＮ型半導体層１１
内の上部表層に形成されると、エミッタとなり、また第
１のＰ型半導体層５の上部表層に形成されると、コレク
タのＰ型拡散層電極になる。縦型ＮＰＮ−Ｔｒ形成領域
では、第３のＰ型拡散層１０の上部表層に形成される
と、ベースのＰ型拡散層電極となる。ＰＭＯＳ−Ｔｒ形
成領域内では、ゲート電極８の両側に隣接して形成され
ると、ＰＭＯＳ−Ｔｒのソース・ドレインとなる。ＮＭ
ＯＳ−Ｔｒ形成領域内では、ＮＭＯＳ−Ｔｒの基板ゲー
ト部のＰ型拡散層電極となる（図示せず）。特性を十分
に発揮させるために、活性化後の接合の深さは、０．２
μｍ〜０．４μｍが好ましい。

【００６０】次に、ゲート電極８とメタル電極１６とを
絶縁するために、基板上の全面にＢＰＳＧ膜１７をＣＶ
Ｄ法で成長する（図３（ｃ））。ＢＰＳＧ膜１７を成長
後、熱処理を行い、リフローさせて基板表面の平坦性を
良好にする。

【００６１】そして、メタル電極１６、拡散層電極１
２、１３およびゲートポリシリコン８を接続するため
に、コンタクト用のビア（Ｖｉａ）ホールを異方性エッ
チングによりＢＰＳＧ膜１７に開孔する（図４
（ａ））。その後、基板全面にメタルを堆積し、フォト
リソグラフィ技術によってパターニングし、エッチング
して、メタル電極１６およびメタル配線１６を形成する
（図４（ａ））。加工が容易なので、メタルはアルミニ
ウムを用いることが好ましい。また、ステップカバリッ
ジが良好なので、メタルの堆積はスパッタ法が好まし
い。

【００６２】続いて、表面の全面に層間絶縁膜１８を形
成する（図４（ａ））。層間絶縁膜１８は、形成が容易
なので、Ｓｉ酸化膜、Ｓｉ窒化膜またはこれらの多層膜
が好ましい。

【００６３】また、遮光膜１９を層間絶縁膜１８上に形
成する（図４（ｂ））。ＡＰＤのアノードの領域に光が
照射されるように、ＡＰＤの領域の遮光膜１９をフォト
リソグラフィ技術を用いて除く。遮光膜１９は、遮光性
が良いので、金属が好ましい。特に、金属は、成膜およ
び加工が容易なので、アルミニウムが好ましい。遮光膜
１９は、縦型ＰＮＰ−Ｔｒ、縦型ＮＰＮ−Ｔｒ、ＮＭＯ
Ｓ−ＴｒおよびＰＭＯＳ−Ｔｒを覆うように２次元的に
形成されると共に、アノード上には遮光膜１９の開口部
を少なくとも有していることが好ましい。なお、遮光膜
１９がアルミニウム等の金属膜であるときは、素子間を
接続する配線としても利用できる。

【００６４】更に、基板全面にパッシベーション膜２０
を堆積する（図４（ｂ））。

【００６５】以上説明した方法により、ＢｉＣＭＯＳ内
蔵受光半導体装置（図４（ｂ））が製造できる。すなわ
ち、図４（ｂ）では、左側から右側へ縦型ＰＮＰ−Ｔｒ
形成領域、ＰＭＯＳ−Ｔｒ形成領域、ＮＭＯＳ−Ｔｒ形
成領域、縦型ＮＰＮ−Ｔｒ形成領域およびＡＰＤ形成領
域が配置されており、この基板１内の上面表層の縦型Ｐ
ＮＰ−Ｔｒ形成領域に形成されたＰ型埋め込み層２と、
基板１内の上面表層のＡＰＤ形成領域、ＰＭＯＳ−Ｔｒ
形成領域、縦型ＮＰＮ−Ｔｒ形成領域および前記Ｐ型埋
め込み層２を囲んで縦型ＰＮＰ−Ｔｒ形成領域に形成さ
れたＮ型埋め込み層４と、ＡＰＤ形成領域、ＰＭＯＳ−
Ｔｒ形成領域および縦型ＮＰＮ−Ｔｒ形成領域に形成さ
れたＮ型埋め込み層４の側面および底面を囲んで、基板
１内の上面表層のＮＭＯＳ−Ｔｒ形成領域、ＰＭＯＳ−
Ｔｒ形成領域、ＡＰＤ形成領域および縦型ＮＰＮ−Ｔｒ
形成領域に形成されたＰ型ウエル３と、基板１内の上面
表層のＡＰＤ形成領域に形成されたＰ型ウエル３の側面
に接して形成されたＰ型埋め込み層２と、Ｎ型Ｓｉ基板
１、Ｐ型ウエル３、Ｐ型埋め込み層２およびＮ型埋め込
み層４上に形成された第１のＰ型半導体層５と、縦型Ｐ
ＮＰ−Ｔｒ形成領域の第１のＰ型半導体層５内の上面表
層およびＡＰＤ形成領域のＮ型埋め込み層４上の第１の
Ｐ型半導体層５内の上面表層に形成された第２のＰ型半
導体層１３と、縦型ＰＮＰ−Ｔｒ形成領域の第２のＰ型
半導体層１３の側面および底面を囲んで第１のＰ型半導
体層５内の上面表層に形成された第１のＮ型半導体層１
１と、縦型ＮＰＮ−Ｔｒ形成領域のＮ型埋め込み層４上
に接して第１のＰ型半導体層５の上面表層に形成された
第２のＮ型半導体層７、この第２のＮ型半導体層７内の
上面表層に形成された第３のＮ型半導体層１２、および
第２のＮ型半導体層７内の上面表層にあり、且つ第３の
Ｎ型半導体層１２の側面および底面を囲んで形成された
第３のＰ型半導体層１０と、ＰＭＯＳ−Ｔｒ形成領域の
Ｎ型埋め込み層４上に接して第１のＰ型半導体層５内の
上面表層に形成された第４のＮ型半導体層６と、を備え
ている。

【００６６】そして、縦型ＰＮＰ−Ｔｒは、Ｐ型埋め込
み層２および縦型ＰＮＰ−Ｔｒ形成領域の第１のＰ型半
導体層５をコレクタ（Ｃ１）とし、第１のＮ型半導体層
１１をベース（Ｂ１）とし、縦型ＰＮＰ−Ｔｒ形成領域
の第２のＰ型半導体層１３をエミッタ（Ｅ１）として構
成され、縦型ＮＰＮ−Ｔｒは、当該縦型ＮＰＮ−Ｔｒ形
成領域のＮ型埋め込み層４および第２のＮ型半導体層７
をコレクタ（Ｃ２）とし、第３のＰ型半導体層１０をベ
ース（Ｂ２）とし、第３のＮ型半導体層１２をエミッタ
（Ｅ２）として構成され、ＡＰＤは、当該ＡＰＤ形成領
域の第１のＰ型半導体層５および第２のＰ型半導体層１
３をアノード（Ａ）とし、ＡＰＤ形成領域のＮ型埋め込
み層４をカソード（Ｋ）として構成されている。

【００６７】更に、縦型ＰＮＰ−ＴｒのコレクタはＮ型
埋め込み層４と、このＮ型埋め込み層４上に接し、且つ
前記縦型ＰＮＰ−Ｔｒのコレクタを囲んで形成された第
５のＮ型半導体層１５と、により分離され、アノードは
ＡＰＤ形成領域のＮ型埋め込み層４と、このＮ型埋め込
み層４上に接し、且つＡＰＤ形成領域の第２のＰ型半導
体層１３を囲んで形成された第６のＮ型半導体層２１
と、により分離されたＢｉＣＭＯＳ内蔵受光半導体装置
（図４（ｂ））が製造できる。

【００６８】以上、説明した構造から、縦型ＰＮＰ−Ｔ
ｒ形成領域においては、基板１上にコレクタとしてＰ型
埋め込み層２を設けるので、この層２を基板１内に十分
拡散できる。このため、Ｐ型埋め込み層２のピーク濃度
を抑えつつ、且つコレクタ抵抗を下げることができる。
この結果、Ｐ型埋め込み層２のせり上がりを抑える傾向
にできる。また、コレクタとしてＰ型埋め込み層２をＮ
型基板１上に形成するので、Ｐ型埋め込み層２がＮ型高
濃度層と直接に重なり合わない。このため、コレクタの
接合容量が小さくできる。更に、第１のＮ型半導体層１
１をベースとし、且つこの層１１内に形成された上面表
層の第２のＰ型半導体層１３をエミッタとするので、ベ
ースプロファイルとエミッタの接合形成を他の素子と独
立して制御できる。したがって、縦型ＰＮＰ−Ｔｒの電
流増幅率、アーリ電圧および周波数特性等を高性能にで
きる。

【００６９】縦型ＮＰＮ−Ｔｒ形成領域においては、不
純物濃度が高く接合が浅いＮ型埋め込み層４を基板１上
に形成してコレクタとし、且つこの層４の側面および底
面を囲んで不純物濃度が低く接合が深いＰ型ウエル３を
形成するので、コレクタはＰ型ウエル３により基板１の
Ｎ型領域と分離され、またコレクタの接合容量も小さ
い。また、第３のＰ型半導体層１０をベースとし、この
層１０の上面表層に形成された第３のＮ型半導体層１２
をエミッタとするので、ベースプロファイルとエミッタ
の接合形成を他の素子と独立して制御できる。したがっ
て、縦型ＮＰＮ−Ｔｒの電流増幅率、アーリ電圧および
周波数特性等を高性能にできる。

【００７０】以下、本発明のＢｉＣＭＯＳ内蔵受光半導
体装置の平面構成を説明する。図５は、上述の製造方法
によるＢｉＣＭＯＳ内蔵受光半導体装置の平面図であ
り、図５のＡ−Ａ’線断面図が図４（ｂ）である。図５
において、各半導体層の配置を明示するため、メタル電
極１６および遮光膜１９を省略する。

【００７１】縦型ＰＮＰ−Ｔｒ形成領域では、第１のＮ
型拡散層１１（ベース、Ｂ１）は、Ｐ型拡散層１３（エ
ミッタ、Ｅ１）の周囲を囲み、またＰ型埋め込み層２上
の第１のＰ型半導体層５（コレクタ、Ｃ１）は、第１の
Ｎ型拡散層１１（Ｂ１）の周囲を囲んで設けらるので、
ＰＮＰ構造が形成される。このＰＮＰ構造は、Ｐ型埋め
込み層２によりコレクタ抵抗が低減され、且つ主に縦方
向に高いｈ_feをもつ縦型ＰＮＰ−Ｔｒを形成する。ま
た、コレクタの分離領域は、閉じた帯状のＮ型埋め込み
層４とこの上のＮ型半導体層１５とからなり、且つ第１
のＰ型半導体層５およびＰ型埋め込み層２の周囲を囲ん
で形成されるので、コレクタ（Ｃ１）は他のＰ型拡散層
から分離される。したがって、コレクタに独立した電位
を与えることができる。分離領域４、１５上にＮ型拡散
層電極１２を配置することが好ましい。なお、Ｐ型埋め
込み層２は、分離領域の内側面に接して形成されてい
る。更に、コレクタ（Ｃ１）の拡散層電極１３は、コレ
クタ抵抗を低減するために、ベース（Ｂ１）を囲んで形
成されることが好ましい。

【００７２】ＰＭＯＳ−Ｔｒ形成領域では、基板ゲート
部の電位を固定するために、第４のＮ型半導体層６内の
領域にもＮ型拡散層１２が設けられる。このように拡散
層電極を多数設けると、基板ゲート部の電位を均一、且
つ安定にできる。また、ソース・ドレインは、ゲート電
極８で２分割にされた活性領域に形成された第２のＰ型
拡散層１３からなる。ソース・ドレイン１３は、自己整
合的に形成されることが好ましい。更に、基板ゲート部
はＮ型埋め込み層４および第４のＮ型半導体層６の周囲
がＰ型ウエル３で囲まれるので、基板１のＮ型領域４と
分離される。したがって、基板ゲート部４、６に独立し
た電位を与えることができる。

【００７３】ＮＭＯＳ−Ｔｒ形成領域では、基板ゲート
部の電位を固定するために、Ｐ型ウエル３内の領域にも
Ｐ型拡散層１３が設けられる。このように拡散層電極を
多数設けると、基板ゲート部の電位を均一、且つ安定に
できる。また、ソース・ドレインは、ゲート電極８で２
分割にされた活性領域に形成された第３のＮ型拡散層１
２からなる。ソース・ドレイン１２は、自己整合的に形
成されることが好ましい。更に、ＮＭＯＳ基板ゲート部
は、第１のＰ型Ｓｉ半導体層下にＰ型ウエル３を更に形
成するので、ＮＭＯＳ−Ｔｒの基板ゲート部を新たに形
成する必要がなくなる。このため、製造工程が簡素にで
き、且つ縦方向の寄生トランジスタのｈ_feも小さくでき
る。したがって、ラッチアップ耐性を向上できる。

【００７４】縦型ＮＰＮ−Ｔｒ形成領域では、第２のＰ
型拡散層１０（ベース、Ｂ２）は、Ｎ型拡散層１２（エ
ミッタ、Ｅ２）の周囲を囲み、またＮ型埋め込み層４
（コレクタ、Ｃ２）は、第２のＮ型拡散層１０（Ｂ２）
の周囲を囲んで設けられるので、ＮＰＮ構造が形成され
る。このＮＰＮ構造は、Ｎ型埋め込み層４によりコレク
タ抵抗が低減され、且つ主に縦方向に高いｈ_feをもつ縦
型ＮＰＮ−Ｔｒを形成する。なお、コレクタ（Ｃ２）の
拡散層電極１２は、コレクタ抵抗を低減するために、ベ
ース（Ｂ２）を囲んで形成されることが好ましい。

【００７５】ＡＰＤ形成領域では、アノード（Ａ）は、
第１のＰ型半導体層５およびこの表層に形成された第２
のＰ型半導体層１３からなる。そして、Ｎ型埋め込み層
４とこの上の帯状の閉じたＮ型半導体層２１とからなる
分離領域によりアノードの周囲を囲むので、アノードは
他の第１のＰ型半導体層５から分離される。したがっ
て、アノードに独立した電位を与えることができる。こ
の結果、ＮＭＯＳ−Ｔｒ形成領域の第１のＰ型半導体層
を他のＰ型半導体層と分離できる。更に、分離領域を利
用してカソードをシリコンの表面に引き出すことができ
る。つまり、アノード分離領域とカソード引き出し領域
は同一の半導体層により兼用される。このように、アノ
ード（Ａ）・カソード（Ｋ）が他の半導体層からそれぞ
れ分離されているので、ＡＰＤを基板１と分離した独立
素子として扱える。

【００７６】また、ＡＰＤ形成領域では、Ｐ型埋め込み
層２は、Ｐ型ウエル３の周囲を囲んで形成することが好
ましい。このようにすると、電極までの抵抗を更に小さ
くできると共に、ガードリングとして光電流によるキャ
リアの拡散も防止できる。ガードリングのＰ型埋め込み
層２上には、Ｐ型拡散層電極１３を十分密に設けること
が好ましい。このようにすると、電極までの抵抗を一段
と小さくできる。なお、Ｐ型埋め込み層２は、Ｐ型ウエ
ル３の少なくとも一部に接して形成する。このようにす
ると、電極までの抵抗を小さくできる。

【００７７】なお、ＡＰＤの高電圧は、ＡＰＤ形成領域
のＮ型埋め込み層４（Ｋ）と第１のＰ型半導体層５
（Ａ）とからなるＰＮ接合に印加される。

【００７８】以下、図６および図７を用いて本発明の変
形例を説明する。

【００７９】図６は、図５とは別の縦型ＰＮＰ−Ｔｒの
平面図である。図７は、図６のＢ−Ｂ’断面に対応する
縦型ＰＮＰ−Ｔｒを含む半導体装置の最終工程断面図で
ある。図６および図７に示すように、Ｐ型埋め込み層２
を、縦型ＰＮＰ−Ｔｒの分離領域から離し、且つ分離領
域の内側に配置してもよい。これにより、Ｐ型埋め込み
層２とＮ型埋め込み層４とが直接に接しないので、接合
容量が低減でき、また接合耐圧も高くできる。

【００８０】ＡＰＤの分離領域２１および縦型ＰＮＰ−
Ｔｒのコレクタの分離領域１５は、それぞれ独立した工
程を設けて形成してもよいが、第２のＮ型半導体層７お
よび第４のＮ型半導体層６を形成するイオン注入を両方
用いて形成することが好ましい。このようにすると、単
独のイオン注入工程で形成するよりもシート抵抗を低く
できる。また、第５のＮ型半導体層１５および第６のＮ
型半導体層２１は、第２のＮ型半導体層７および第４の
Ｎ型半導体層６のいずれか一方を利用して形成すること
が好ましい。このようにすると、製造工程を簡素にしな
がら、分離領域を形成できる。異なる深さの複数の半導
体層により分離領域を設けると、分離幅が小さくできる
ので、縦型ＰＮＰ−ＴｒおよびＡＰＤを小さく形成でき
る。

【００８１】縦型ＰＮＰ−Ｔｒのベースである第１のＮ
型半導体層１１は、ベースの不純物プロファイルおよび
不純物濃度の最適化を図るために、独立したイオン注入
工程で形成してもよい。このとき、ドーズ量は、１×１
０¹³ｃｍ^ー2以上１×１０¹⁴ｃｍ^ー2以下が好ましい。ま
た、第１のＮ型半導体層１１は、プロファイル等の最適
化を製造工程を増加させないために、第４のＮ型半導体
層６および第２のＮ型半導体層７を形成するイオン注入
と共用して形成してもよい。更に、熱工程は、縦型ＰＮ
Ｐ−Ｔｒの特性を更に向上させるために、第４のＮ型半
導体層６および第２のＮ型半導体層７の熱工程と別に行
ってもよい。また、製造工程を増加させずにプロファイ
ル等の制御が容易になるので、縦型ＮＰＮ−Ｔｒのベー
ス活性化の熱処理と兼用してもよい。

【００８２】なお，図面をもって説明はしないが、縦型
ＮＰＮ−Ｔｒのエミッタは、ＮＭＯＳ−Ｔｒのソース・
ドレイン１２等と別の工程で形成してもよい。例えば、
図３（ｂ）の工程で、エミッタ部の酸化膜を除去し、Ｓ
ｉ基板全面にポリシリコンを堆積してポリシリコンに不
純物を導入し、フォトリソグラフィ技術を用いてエッチ
ングによりパターンを形成し、更にポリシリコンから不
純物を拡散させてエミッタを形成しても良い。このよう
にしても、第３のＰ型半導体層１０内の上部表層に、接
合が浅く高濃度であって、エミッタとして好ましいＮ型
半導体層を形成できる。なお、ポリシリコンの成長は、
ゲートポリシリと同様に、ＣＶＤ法を用いることが好ま
しい。また、不純物導入は、砒素（Ａｓ⁺）、リン
（Ｐ⁺）を用いて、イオン注入で行うことが好ましい。

【００８３】以下、図８〜図１５により、本発明に含ま
れるＡＰＤの変形例を説明する。

【００８４】ＡＰＤは、図８（ａ）、図８（ｂ）に示す
ような構成でもよい。図８（ａ）は、図８（ｂ）のＤ−
Ｄ’断面線図である。ＡＰＤは、Ｐ型ウエル３の側面に
配置されたＰ型埋め込み層２からなるガードリングを取
り除いた構成でもよい。このようにしても、カソードが
分離されたＡＰＤとＢｉＣＭＯＳを同一半導体基板上に
構成できる。なお、このとき、電極までの抵抗を低減す
るので、Ｐ型ウエル３の周囲に、あるいはＰ型ウエル３
を囲んでＰ型拡散層１３を基板上に密に形成することが
好ましい。

【００８５】ＡＰＤは、図９（ａ）、図９（ｂ）に示す
ような構成でもよい。図９（ａ）は、図９（ｂ）のＣ−
Ｃ’断面線図である。このＡＰＤは、Ｐ型ウエル３に接
し、且つ周囲を囲んで設けられたＰ型埋め込み層２とこ
の上に第４のＰ型半導体層１４とを設けて、ガードリン
グとしたので、電極までの抵抗は更に一段と小さくな
る。第４のＰ型半導体層１４上にＰ型拡散層１３を密に
形成すれば、電極までの抵抗を低減できるので更に好ま
しい。

【００８６】図１０は、ＡＰＤが４個アレイ状に配置さ
れたときの平面図である。ＡＰＤは、それぞれ分離され
たアノード（Ａ１〜Ａ４）と共通のカソード（Ｋ）とを
有している。これらを並列に接続すると直列抵抗を小さ
くできる。したがって、ＡＰＤの動作速度を向上でき
る。また、ＡＰＤにそれぞれ信号処理回路を設ければ、
同一半導体基板上にＡＰＤと共に信号処理回路をアレイ
状に配置できる。

【００８７】図１１は、図１０に示したＡＰＤのＰ型ウ
エル３の周囲にＰ型埋め込み層２による共通のガードリ
ングを設けたときの平面図である。図１１のＡＰＤは、
図１０のＡＰＤに比べて、Ｐ型埋め込み層２による共通
のガードリングによって分離されているので、周囲に光
電流の影響を与え難い構造となっている。

【００８８】図１２は、図１１の共通のガードリングに
替えて、それぞれのＡＰＤが、第２のＰ型拡散層１３に
よる拡散層電極とそれぞれ独立したカソードとを有する
ときの平面図である。したがって、ＡＰＤは、それぞれ
電気的に分離されたアノード（Ａ１〜Ａ４）およびカソ
ード（Ｋ１〜Ｋ４）を有する。これらを並列に接続する
と直列抵抗を小さくできる。したがって、ＡＰＤの動作
速度を向上できる。また、カソードが分離されているの
で、使用上の制限が緩和される。更に、それぞれのＡＰ
Ｄは、Ｐ型ウエル３の周囲に第２のＰ型拡散層により拡
散層電極が形成されているので、電極までの抵抗を小さ
くできる。

【００８９】図１３は、図１２に示したそれぞれのＡＰ
Ｄを、Ｐ型埋め込み層２によるガードリングによって、
更に分離したときの平面図である。したがって、図１２
に示したＡＰＤに加えて、Ｐ型埋め込み層２によるガー
ドリングによって分離されているので、それぞれのＡＰ
Ｄは相互に光電流の影響を与え難い構造となる。

【００９０】図１４および図１５は、ＡＰＤの異なる構
成を示している。図１４は平面図であり、図１５はＥ−
Ｅ’断面図である。Ｎ型埋め込み層４（Ｋ）上の第１の
Ｐ型半導体層５は、Ｎ型埋め込み層４と第４のＮ型半導
体層６とにより底面および側面を囲まれているので、他
の第１のＰ型半導体層５と分離される。分離された第１
のＰ型半導体層の表層には、２個のアノード電極領域１
３（Ａ１、Ａ２）が設けられている。このアノード（Ａ
１、Ａ２）とカソード（Ｋ）に電圧を加えると、第１の
Ｐ型半導体層５が空乏化してｉ層として作用するので、
電極領域Ａ１とＡ２とは電気的に分離される。したがっ
て、共通のカソード電極をもつ２個のＡＰＤと電気的に
等価となる。つまり、このような構造では、複数のアノ
ード電極領域１３を設けると、図１０〜図１３に比べて
一段と小さい面積で複数のＡＰＤを含む多素子構造を構
成できるので、実用性が高い。このＡＰＤでは、第１の
Ｐ型半導体層５、Ｐ型ウエル３等のＰ型層は、Ｗｅｌｌ
電極により基板上面に引き出されている。これらのＰ型
層２、３、５は、外周領域により他のＰ型層と電気的に
分離されている。外周領域は、Ｎ型埋め込み層４とこの
上の第４の埋め込み層６とにより形成され、且つＡＰＤ
の外周を囲んで形成され、更に基板１と共にＳｕｂ電極
によって基板上面に引き出されている。

【００９１】なお、図１０〜図１４において、高電圧が
加えられる半導体層の角部分には、丸みをつけることが
好ましい。このようにすると、角部分の電界が緩和され
るので、ＡＰＤの耐圧を向上できる。

【００９２】

【発明の効果】以上、詳細に説明したように、本発明に
よって、アノードおよびカソードが完全に分離され、且
つ紫外領域から可視領域に高い感度を持つＡＰＤを製造
プロセスの複雑化を伴わずに、ＢｉＣＭＯＳと同一のＮ
型Ｓｉ基板上に集積されたＢｉＣＭＯＳ内蔵受光装置を
提供できる。

【００９３】また、本発明によって、基板と分離された
コレクタを有し、許容電流が大きく、アーリ効果および
コレクタ抵抗が小さく、そして周波数特性が改善された
縦型ＰＮＰ−Ｔｒと、基板から分離されたコレクタを有
する縦型ＮＰＮ−Ｔｒとを、ＰＭＯＳ−ＴｒおよびＮＭ
ＯＳ−Ｔｒを同一のＮ型Ｓｉ基板上に集積されたＢｉＣ
ＭＯＳ内蔵受光装置を提供できる。

【００９４】したがって、ＡＰＤの信号処理回路にコン
プリメンタリ回路を利用できるので、増幅回路の利得の
増加、高速化が実現できると共に、回路動作の電源電圧
依存性を低減できる。

【００９５】更に、ＡＰＤとその信号処理回路とを対に
してアレイ状に配置すれば、信号処理が高速なアレイ化
された受光半導体装置を実現できる。

【００９６】すなわち、この受光半導体装置を利用する
と、光機器、光システム、通信等で光信号を電気信号に
変換する増幅器を備えた光変換素子と、その信号をアナ
ログ・デジタル回路で処理できる半導体装置とを提供で
きる。

【図面の簡単な説明】

【図１】図１（ａ）〜（ｃ）は、それぞれＢｉＣＭＯＳ
内蔵受光装置の製造方法を説明するための工程断面図で
ある。

【図２】図２（ａ）〜（ｃ）は、それぞれＢｉＣＭＯＳ
内蔵受光半導体装置の製造方法を説明するための工程断
面図である。

【図３】図３（ａ）〜（ｃ）は、それぞれＢｉＣＭＯＳ
内蔵受光半導体装置の製造方法を説明するための工程断
面図である。

【図４】図４（ａ）、（ｂ）は、それぞれＢｉＣＭＯＳ
内蔵受光半導体装置の製造方法を説明するための工程断
面図である。

【図５】図５は、図４（ｂ）に対応するＢｉＣＭＯＳ内
蔵受光半導体装置の平面構造図である。

【図６】図６は、縦型ＰＮＰ−Ｔｒの平面図である。

【図７】図７は、図６に対応するＢｉＣＭＯＳ内蔵受光
半導体装置の最終工程断面図である。

【図８】図８（ａ）は、異なる構造を有するＡＰＤの最
終工程断面図である。図８（ｂ）は、図８（ａ）のＡＰ
Ｄの平面図である。

【図９】図９（ａ）は、異なる構造を有するＡＰＤの最
終工程断面図である。図９（ｂ）は、図９（ａ）のＡＰ
Ｄの平面図である。

【図１０】図１０は、アレイ状に構成したＡＰＤの平面
図である。

【図１１】図１１は、アレイ状に構成したＡＰＤの平面
図である。

【図１２】図１２は、アレイ状に構成したＡＰＤの平面
図である。

【図１３】図１３は、アレイ状に構成したＡＰＤの平面
図である。

【図１４】図１４は、アレイ状に構成したＡＰＤの平面
図である。

【図１５】図１５は、図１４のＥ−Ｅ’断面図である。

【符号の説明】

１…高抵抗Ｎ型Ｓｉ基板、２…Ｐ型埋め込み層、３…Ｐ
型ウエル、４…Ｎ型埋め込み層、５…第１のＰ型半導体
層、６…第４のＮ型半導体層、７…第２のＮ型半導体
層、８…ＭＯＳゲート電極、９…フィールド酸化膜、１
０…第３のＰ型半導体層、１１…第１のＮ型半導体層、
１２…第３のＮ型半導体層、１３…第２のＰ型半導体
層、１４…第４のＰ型半導体層、１５…第５のＮ型半導
体層、１６…メタル電極、１７…ＢＰＳＧ膜、１８…層
間絶縁膜、１９…遮光膜、２０…パッシベーション膜、
２１…第６のＮ型半導体層

Claims (6)

【特許請求の範囲】
1. 【請求項１】 Ｎ型半導体基板内の上面表層の縦型ＰＮ
   Ｐトランジスタ形成領域に形成されたＰ型埋め込み層
   と、 前記Ｎ型半導体基板内の上面表層のアバランシェフォト
   ダイオード形成領域、ＭＯＳ型Ｐチャネルトランジスタ
   形成領域、縦型ＮＰＮトランジスタ形成領域および前記
   Ｐ型埋め込み層を囲んで前記縦型ＰＮＰトランジスタ形
   成領域に形成されたＮ型埋め込み層と、 前記アバランシェフォトダイオード形成領域、前記ＭＯ
   Ｓ型Ｐチャネルトランジスタ形成領域および前記縦型Ｎ
   ＰＮトランジスタ形成領域に形成された前記Ｎ型埋め込
   み層の側面および底面を囲んで、前記Ｎ型半導体基板内
   の上面表層のＭＯＳ型Ｎチャネルトランジスタ形成領
   域、前記ＭＯＳ型Ｐチャネルトランジスタ形成領域、前
   記アバランシェフォトダイオード形成領域および前記縦
   型ＮＰＮトランジスタ形成領域に形成されたＰ型ウエル
   と、 前記Ｎ型半導体基板、前記Ｐ型ウエル、前記Ｐ型埋め込
   み層および前記Ｎ型埋め込み層上に形成された第１のＰ
   型半導体層と、 前記縦型ＰＮＰトランジスタ形成領域の前記第１のＰ型
   半導体層内の上面表層および前記アバランシェフォトダ
   イオード形成領域の前記Ｎ型埋め込み層上の前記第１の
   Ｐ型半導体層内の上面表層に形成された第２のＰ型半導
   体層と、 前記縦型ＰＮＰトランジスタ形成領域の前記第２のＰ型
   半導体層の側面および底面を囲んで前記第１のＰ型半導
   体層内の上面表層に形成された第１のＮ型半導体層と、 前記縦型ＮＰＮトランジスタ形成領域の前記Ｎ型埋め込
   み層上に接して前記第１のＰ型半導体層の上面表層に形
   成された第２のＮ型半導体層、この第２のＮ型半導体層
   内の上面表層に形成された第３のＮ型半導体層、および
   前記第２のＮ型半導体層内の上面表層にあり、且つ前記
   第３のＮ型半導体層の側面および底面を囲んで形成され
   た第３のＰ型半導体層と、 前記ＭＯＳ型Ｐチャネルトランジスタ形成領域の前記Ｎ
   型埋め込み層上に接して前記第１のＰ型半導体層内の上
   面表層に形成された第４のＮ型半導体層と、を備えて成
   り、 前記縦型ＰＮＰトランジスタは、前記Ｐ型埋め込み層お
   よび前記縦型ＰＮＰトランジスタ形成領域の前記第１の
   Ｐ型半導体層をコレクタとし、前記第１のＮ型半導体層
   をベースとし、前記縦型ＰＮＰトランジスタ形成領域の
   前記第２のＰ型半導体層をエミッタとして構成され、 前記縦型ＮＰＮトランジスタは、当該縦型ＮＰＮトラン
   ジスタ形成領域のＮ型埋め込み層および前記第２のＮ型
   半導体層をコレクタとし、前記第３のＰ型半導体層をベ
   ースとし、前記第３のＮ型半導体層をエミッタとして構
   成され、 前記アバランシェフォトダイオードは、当該アバランシ
   ェフォトダイオード形成領域の前記第１のＰ型半導体層
   および前記第２のＰ型半導体層をアノードとし、前記ア
   バランシェフォトダイオード形成領域の前記Ｎ型埋め込
   み層をカソードとして構成され、 更に、前記縦型ＰＮＰトランジスタのコレクタは前記Ｎ
   型埋め込み層と、このＮ型埋め込み層上に接し、且つ前
   記縦型ＰＮＰ−Ｔｒのコレクタを囲んで形成された第５
   のＮ型半導体層と、により分離され、前記アノードは前
   記アバランシェフォトダイオード形成領域の前記Ｎ型埋
   め込み層と、このＮ型埋め込み層上に接し、且つ前記ア
   バランシェフォトダイオード形成領域の第２のＰ型半導
   体層を囲んで形成された第６のＮ型半導体層と、により
   分離されていることを特徴とするＢｉＣＭＯＳ内蔵受光
   半導体装置。
2. 【請求項２】 前記Ｎ型半導体基板内の上面表層の前記
   アバランシェフォトダイオード形成領域に形成された前
   記Ｐ型ウエルの側面に接して形成されたＰ型埋め込み層
   を更に備えることを特徴とする請求項１に記載のＢｉＣ
   ＭＯＳ内蔵受光半導体装置。
3. 【請求項３】 前記縦型ＰＮＰトランジスタのベースで
   ある前記第１のＮ型半導体層は、前記第４のＮ型半導体
   層と同一プロセスで形成されていることを特徴とする請
   求項１または請求項２に記載のＢｉＣＭＯＳ内蔵受光半
   導体装置。
4. 【請求項４】 前記縦型ＰＮＰトランジスタ、前記縦型
   ＮＰＮトランジスタ、前記ＭＯＳ型Ｎチャネルトランジ
   スタおよび前記ＭＯＳ型Ｐチャネルトランジスタ上に遮
   光膜を有すると共に前記アバランシェフォトダイオード
   のアノード上には前記遮光膜の開口部を有することを特
   徴とした請求項１から請求項３のいずれかに記載のＢｉ
   ＣＭＯＳ内蔵受光半導体装置。
5. 【請求項５】 前記第５のＮ型半導体層および前記第６
   のＮ型半導体層は、前記第４のＮ型半導体層および前記
   第２のＮ型半導体層の少なくとも一方と同一プロセスで
   それぞれ形成されていることを特徴とする請求項１から
   請求項３のいずれかに記載のＢｉＣＭＯＳ内蔵受光半導
   体装置。
6. 【請求項６】 前記アバランシェフォトダイオード形成
   領域に形成された前記Ｐ型ウエルは、前記ＭＯＳ型Ｎチ
   ャネルトランジスタ形成領域、前記ＭＯＳ型Ｐチャネル
   トランジスタ形成領域および前記縦型ＮＰＮトランジス
   タ形成領域に形成された前記Ｐ型ウエルと分離されてい
   ることを特徴とする請求項１または請求項２に記載のＢ
   ｉＣＭＯＳ内蔵受光半導体装置。