JPH09232556A

JPH09232556A - 半導体装置

Info

Publication number: JPH09232556A
Application number: JP8038445A
Authority: JP
Inventors: Masaaki Sawara; 正哲佐原; Takashi Suzuki; 高志鈴木
Original assignee: Hamamatsu Photonics KK
Current assignee: Hamamatsu Photonics KK
Priority date: 1996-02-26
Filing date: 1996-02-26
Publication date: 1997-09-05
Anticipated expiration: 2016-02-26
Also published as: JP3512937B2

Abstract

(57)【要約】【課題】直線性や応答性に優れた光検出特性を有し、
また、高感度に光を検出することができる半導体装置を
提供する。【解決手段】ｐ型半導体基板１中の所定領域にｎ型埋
込層２ａ，２ｂおよび２ｃが形成され、その上に低抵抗
のｐ型エピタキシャル層３が形成される。ｎ型埋込層２
ａおよび２ｃそれぞれの上方のｐ型エピタキシャル層３
中にｎ型ウェル拡散層４ａおよび４ｃそれぞれがｎ型埋
込層２ａおよび２ｃそれぞれに達する深さまで形成さ
れ、バイポーラトランジスタまたはＣＭＯＳトランジス
タが形成される。ｎ型埋込層２ｂの周辺部上方のｐ型エ
ピタキシャル層３中にｎ型拡散層４ｂがｎ型埋込層２ｂ
に達する深さまで形成され、このｎ型埋込層２ｂで囲ま
れた領域のｐ型エピタキシャル層３にｐ型拡散層９ｃが
形成され、ｎ型埋込層２ｂ、ｐ型エピタキシャル層３お
よびｐ型拡散層９ｃからＡＰＤが構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、光信号を受光して
その光量に応じた電気信号を出力する光電変換素子とし
て光学機器や光学システムで用いられるものであって、
特に、可視領域から紫外領域の光に対して高い感度を有
し、動作安定性と高機能性とを兼ね備えた半導体装置に
関するものである。

【０００２】

【従来の技術】従来より受光素子としてｐｉｎフォトダ
イオードやアバランシェフォトダイオード（以下、ＡＰ
Ｄ）が用いられている。このうちＡＰＤは、温度によっ
て増倍率が大きく変動するので動作環境を一定に維持す
る必要があるが、動作環境を一定に維持することができ
ない場合には、この受光素子のみでは安定して使用する
ことが難しい。

【０００３】動作環境が変動するような場合、温度セン
サによって受光素子の環境温度を測定し、その温度セン
サ出力に基づいて受光素子の動作変動を補償する補償回
路によって、受光素子を安定動作させることも考えられ
る。しかし、この温度センサや補償回路と受光素子と
は、ハイブリッド構成であって同一チップ上にはない場
合には、これらを同一温度にすることは困難であり、動
作環境の変動を完全に補償することはできず、受光素子
からの出力値に誤差が生じ、入射光量測定精度が低下す
る。また、ハイブリッド構成とした場合、システムが大
きくなり、小型化には不適当である。

【０００４】この問題を解決するため、受光素子と補償
回路とを同一チップ上に形成する技術が、特開平４−１
５１８７１号公報および特開平２−１１１０６９号公報
に開示されている。このうち、特開平４−１５１８７１
号公報に開示されている技術は、ｐｉｎフォトダイオー
ドとバイポーラトランジスタとを１チップ上に集積化す
るものであって、不純物プロファイルを好適に形成する
ことができ、パンチスルーが防止され、高速動作が可能
なものである。

【０００５】一方、特開平２−１１１０６９号公報に開
示されている技術は、固体撮像素子（ＣＣＤ）のｐｎ接
合型フォトダイオードをＡＰＤに置き換えたものであ
り、ＡＰＤとバイポーラトランジスタやＭＯＳトランジ
スタとを１チップ上に集積化するものである。図６は、
この固体撮像素子のＡＰＤ部分の断面構造図である。

【０００６】この図に示すように、ｎ型基板１０１の上
にｐウェル層１０２が形成され、このｐウェル層１０２
の上にｎ^- 領域１０３とｎ領域１０４とが形成されてい
る。さらに、ｎ領域１０４内部にｐ領域１０５が形成さ
れ、ｐ領域１０５内部にｐ⁺領域１０６が形成される。
そして、ｎ領域１０４とｐ領域１０５とｐ⁺ 領域１０６
とでＡＰＤが構成され、ｐ領域１０５に形成された空乏
層に入射光が到達すると電子・正孔対が生成され、ｎ領
域１０４とｐ領域１０５との界面近傍で電子・正孔対が
アバランシェ増倍される。また、ｎ領域１０４とｐウェ
ル層１０２とｎ型基板１０１とからなるｎｐｎバイポー
ラトランジスタが、ブルーミング抑制とスミア低減の為
に、ＡＰＤ部の下方に形成されている。なお、電極１０
７は、電荷を転送するための電極であり、ｎ^- 領域１０
３は電荷転送領域であり、ｐ⁺ 領域１０９はチャネルス
トッパである。

【０００７】また、このＡＰＤ部の製造工程は、ｐウェ
ル層１０２まで形成した後、異方性エッチングを行なっ
て溝部を形成し、その溝部に選択エピタキシャル成長を
行なってｎ領域１０４とｐ領域１０５とを形成するもの
である。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来例では、異方性エッチングや選択エピタキシャル成長
を行って製造されるものであるので、製造工程が複雑で
あり、そのため、ＡＰＤの光検出特性および増倍特性が
充分に得られず、また、品質の安定したものを製造する
ことが困難である。

【０００９】さらに、ｎ領域１０４とｐウェル層１０２
とｎ型基板１０１とからなるｎｐｎバイポーラトランジ
スタが、ＡＰＤに対して寄生的なものであるため、等価
的に寄生抵抗が大きく、このバイポーラトランジスタを
用いて高性能のリニアＩＣを実現することができず、し
たがって、受光素子としての直線性や周波数特性が悪く
なり実使用には不適当なものである。

【００１０】本発明は、上記問題点を解消する為になさ
れたものであり、直線性や応答性に優れた光検出特性を
有し、また、高感度に光を検出することができる半導体
装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明に係る半導体装置
は、(1) ｐ型半導体基板と、(2) ｐ型半導体基板中の第
１の領域に形成された第１のｎ型埋込層と、(3) ｐ型半
導体基板中の第１の領域とは異なる第２の領域に形成さ
れた第２のｎ型埋込層と、(4) ｐ型半導体基板の上に形
成され、ｐ型半導体基板より低抵抗のｐ型エピタキシャ
ル層と、(5) 第１のｎ型埋込層の周辺部の上のｐ型エピ
タキシャル層中に、第１のｎ型埋込層に達する深さまで
形成された低濃度のｎ型拡散層と、(6) 第２のｎ型埋込
層の上のｐ型エピタキシャル層中に、第２のｎ型埋込層
に達する深さまで形成されたｎ型ウェル拡散層と、(7)
ｎ型拡散層で囲まれたｐ型エピタキシャル層中に形成さ
れた高濃度のｐ型拡散層と、を備え、ｐ型半導体基板、
第１のｎ型埋込層、ｐ型エピタキシャル層およびｐ型拡
散層からアバランシェフォトダイオードが形成され、第
１の領域以外の領域に信号処理回路が形成される、こと
を特徴とする。

【００１２】このような構成としたので、第１の領域に
は、第１のｎ型埋込層、ｐ型エピタキシャル層および高
濃度のｐ型拡散層からアバランシェフォトダイオードが
形成される。アノードであるｐ型拡散層が、カソードで
ある第１のｎ型埋込層と低濃度のｎ型拡散層とで囲まれ
るので、第１のｎ型埋込層とｐ型エピタキシャル層との
ｐｎ接合に高電界を印加することができて、高いアバラ
ンシェ増倍率が得られ、特に、波長帯域２００ｎｍ〜７
００ｎｍの光に対して高い感度と優れた応答特性が得ら
れる。一方、第２の領域では、第２のｎ型埋込層および
ｎ型ウェル拡散層が形成される。この第２の領域、およ
び、第１および第２の領域いずれでもない領域には、信
号処理回路が形成される。

【００１３】信号処理回路は、ｎ型ウェル拡散層に形成
されたバイポーラトランジスタからなるものとしてもよ
いし、また、ｎ型ウェル拡散層に形成されたＰ−ＭＯＳ
トランジスタおよびｐ型エピタキシャル層に形成された
Ｎ−ＭＯＳトランジスタからなるものとしてもよい。

【００１４】

【発明の実施の形態】以下、添付図面を参照して本発明
の実施の形態を詳細に説明する。尚、図面の説明におい
て同一の要素には同一の符号を付し、重複する説明を省
略する。

【００１５】先ず、本発明に係る半導体装置の構造につ
いて説明する。図１は、本発明に係る半導体装置の断面
構造図である。ｐ型半導体基板１中にｎ型埋込層２ａ，
２ｂおよび２ｃが形成され、ｐ型半導体基板１の上に低
抵抗のｐ型エピタキシャル層３が形成されている。ｎ型
埋込層２ａ，２ｂおよび２ｃそれぞれの上のｐ型エピタ
キシャル層３には、低濃度のｎ型ウェル拡散層４ａ，４
ｃおよびｎ型拡散層４ｂが、ｎ型埋込層２ａ，２ｃおよ
び２ｂそれぞれに達する深さまで形成されている。この
うち、ｎ型拡散層４ｂは、ｎ型埋込層２ｂの周辺部の上
に形成されており、ｎ型埋込層２ｂの中心部の上には形
成されていない。ｎ型拡散層４ｂで囲まれたｐ型エピタ
キシャル層３中には、高濃度のｐ型拡散層９ｃが形成さ
れている。

【００１６】このようにして、高濃度のｐ型拡散層９
ｃ、低抵抗のｐ型エピタキシャル層３およびｎ型埋込層
２ｂからＡＰＤが構成されている。このＡＰＤに逆バイ
アス電圧が印加されると、ｐ型エピタキシャル層３およ
びｎ型埋込層２ｂのｐｎ接合付近に生じた空乏層に光が
入射すると電子・正孔対が発生しアバランシェ増倍され
る。

【００１７】さらに、ｎ型ウェル拡散層４ａには、ｎ型
拡散層８ａをコレクタとし、ｐ型ベース拡散層７をベー
スとし、ｎ型拡散層８ｂをエミッタとするｎｐｎバイポ
ーラトランジスタが形成されている。ｎ型ウェル拡散層
４ｃには、ｐ型拡散層９ｄおよび９ｅそれぞれをソース
およびドレインとし、ゲート電極６ａをゲートとするＰ
−ＭＯＳトランジスタが形成されている。ｐ型エピタキ
シャル層３には、ｎ型拡散層８ｅおよび８ｆそれぞれを
ソースおよびドレインとし、ゲート電極６ｂをゲートと
するＮ−ＭＯＳトランジスタが形成されている。

【００１８】続いて、本発明に係る半導体装置の詳細に
ついて製造工程とともに説明する。図２ないし図５は、
本発明に係る半導体装置の製造工程図である。

【００１９】最初に、面方位（１，０，０）のｐ型半導
体基板１を用意する（図２（ａ））。不純物濃度は、１
×１０¹⁵〜１．５×１０¹⁵ｃｍ^-3の範囲であり、好適に
は１．２×１０¹⁵ｃｍ^-3であり、比抵抗は１０Ωｃｍで
ある。

【００２０】次に、このｐ型半導体基板１の上に形成さ
れたマスク２１ないし２４によって選択的に所定領域に
不純物拡散またはイオン注入でｎ型埋込層２ａ，２ｂお
よび２ｃを同時に形成する（図２（ｂ））。不純物のピ
ーク濃度は、５×１０¹⁸〜５×１０²⁰ｃｍ^-3の範囲であ
り、好適には５×１０¹⁹ｃｍ^-3以上である。マスク２１
ないし２４は、ｎ型埋込層２ａ，２ｂおよび２ｃが形成
された後、除去される。なお、以降の工程の説明におい
ては、マスクの形成および除去に関する記述を省略す
る。

【００２１】次に、ｐ型半導体基板１の上にｐ型エピタ
キシャル層３を成長させる（図２（ｃ））。このｐ型エ
ピタキシャル層３の厚みは、５〜１０μｍの範囲であ
り、好適には７．５μｍである。不純物濃度は、２×１
０¹⁵〜７×１０¹⁵ｃｍ^-3の範囲であり、好適には２．８
×１０¹⁵ｃｍ^-3である。比抵抗は、ｐ型半導体基板１よ
り低抵抗であり、４．６Ωｃｍである。

【００２２】次に、ｐ型エピタキシャル層３中の所定領
域に低濃度のｎ型ウェル拡散層４ａ，４ｃおよびｎ型拡
散層４ｂそれぞれを同時に形成する（図２（ｄ））。イ
オン注入量は、２×１０¹²〜１×１０¹³ｃｍ^-2であり、
好適には４×１０¹²ｃｍ^-2である。これらのうち、ｎ型
ウェル拡散層４ａおよび４ｃそれぞれは、ｎ型埋込層２
ａおよび２ｃそれぞれの上に形成される。一方、ｎ型拡
散層４ｂは、ｎ型埋込層２ｂの上であってｎ型埋込層２
ｂの周囲に沿って形成され、ｎ型埋込層２ｂの中央には
形成されない。また、これらｎ型ウェル拡散層４ａ，４
ｃおよびｎ型拡散層４ｂそれぞれは、高温ドライブ拡散
によって、その拡散深さがｎ型埋込層２ａ，２ｃおよび
２ｂそれぞれに達する。

【００２３】図２（ｂ）で形成されたｎ型埋込層２ａ，
２ｂおよび２ｃは、この拡散工程で不純物がｐ型エピタ
キシャル層３に拡散して、図２（ｄ）のようにその厚さ
が増加する。これ以後の製造工程ではこの厚さは殆ど増
加しない。このｎ型埋込層２ａ，２ｂおよび２ｃそれぞ
れの厚さは、４〜１５μｍであり、好適には８μｍであ
る。

【００２４】次に、ＬＯＣＯＳ酸化によってフィールド
酸化膜５を形成する（図３（ａ））。このフィールド酸
化膜５は、ｎ型ウェル拡散層４ａ，４ｃおよびｎ型拡散
層４ｂそれぞれが形成された領域の周囲、および、後に
Ｎ−ＭＯＳが形成される領域の周囲で厚く形成される。

【００２５】次に、ポリシリコンからなるゲート電極６
ａおよび６ｂを形成する（図３（ｂ））。ゲート電極６
ａは、ｎ型ウェル拡散層４ｃの上に形成され、Ｐ−ＭＯ
Ｓトランジスタのゲート電極となる。ゲート電極６ｂ
は、ｐ型エピタキシャル層３の上に形成され、Ｎ−ＭＯ
Ｓトランジスタのゲート電極となる。

【００２６】次に、ｎ型ウェル拡散層４ａの一部に、バ
イポーラトランジスタのベースとなるｐ型ベース拡散層
７を形成する（図３（ｃ））。

【００２７】次に、ｎ型拡散層８ａ，８ｂ，８ｃ，８
ｄ，８ｅおよび８ｆを形成する（図４（ａ））。ｎ型拡
散層８ａおよび８ｂそれぞれは、ｎ型ウェル拡散層４ａ
およびｐ型ベース拡散層７それぞれに形成され、バイポ
ーラトランジスタのコレクタとエミッタとなる。ｎ型拡
散層８ｃおよび８ｄそれぞれは、ｎ型拡散層４ｂに形成
され、ＡＰＤのカソードとなる。ｎ型拡散層８ｅおよび
８ｆそれぞれは、ゲート電極６ｂを挟んで共にｐ型エピ
タキシャル層３に形成され、Ｎ−ＭＯＳトランジスタの
ソースとドレインとなる。

【００２８】次に、ｐ型拡散層９ａ，９ｂ，９ｃ，９ｄ
および９ｅを形成する（図４（ｂ））。不純物濃度は、
ｐ型エピタキシャル層３より高濃度とする。ｐ型拡散層
９ａは、バイポーラトランジスタのベースであるｐ型ベ
ース拡散層７に形成され、ベース電極との接続部とな
る。ｐ型拡散層９ｂは、ｐ型エピタキシャル層３に形成
され、基板取り出し電極との接合部となる。ｐ型拡散層
９ｃは、ｎ型拡散層４ｂで囲まれたｐ型エピタキシャル
層３に形成され、ＡＰＤのアノードとなる。ｐ型拡散層
９ｄおよび９ｅそれぞれは、ゲート電極６ａを挟んで共
にｎ型ウェル拡散層４ｃに形成され、Ｐ−ＭＯＳトラン
ジスタのソースとドレインとなる。

【００２９】次に、シリコン酸化膜１０を全面に形成
し、受光部分のみ酸化膜を除去した後、窒化膜１５をＣ
ＶＤで形成する。この窒化膜１５は、最終的にはＡＰＤ
受光部の反射防止膜と保護膜とを兼ねる。その後、コン
タクトホールを形成し、アルミ配線を形成する（図４
（ｃ））。アルミ電極１１ａ，１１ｂおよび１１ｃそれ
ぞれは、ｎ型拡散層８ａ、ｐ型拡散層９ａおよびｎ型拡
散層８ｂに接続され、バイポーラトランジスタのコレク
タ電極、ベース電極およびエミッタ電極となる。アルミ
電極１１ｄは、ｐ型拡散層９ｂに接続され、基板取り出
し電極となる。アルミ電極１１ｅおよび１１ｆそれぞれ
は、ｐ型拡散層９ｃおよびｎ型拡散層８ｄに接続され、
ＡＰＤのアノード電極およびカソード電極となる。アル
ミ電極１１ｇおよび１１ｈそれぞれは、ｐ型拡散層９ｄ
および９ｅに接続され、Ｐ−ＭＯＳトランジスタのソー
ス電極およびドレイン電極となる。アルミ電極１１ｉお
よび１１ｊそれぞれは、ｎ型拡散層８ｅおよび８ｆに接
続され、Ｎ−ＭＯＳトランジスタのソース電極およびド
レイン電極となる。

【００３０】次に、層間絶縁膜１２、遮光膜１３および
パシベーション膜１４を形成する（図５（ａ））。但
し、ＡＰＤが形成される領域すなわちｐ型拡散層９ｃの
上方には、遮光膜１３もアルミ配線も形成されず、入射
した光束がＡＰＤの空乏層に到達できるようにする。

【００３１】次に、パシベーション膜１４および層間絶
縁膜１２それぞれの一部を除去する（図５（ｂ）、図
１）。これらを除去する領域は、ｐ型拡散層９ｃの上方
部分であって、アルミ電極１１ｅおよび１１ｆの間の領
域である。ここで、窒化膜１５はシリコン酸化膜１０を
形成する前にＣＶＤで形成してもよいし、あるいは、窒
化膜１５を形成することなくパシベーション膜１４およ
び層間絶縁膜１２を除去せずに残してもよい。

【００３２】以上のようにして形成された半導体装置の
第１の特徴は、ｐ型半導体基板１中にｎ型埋込層２ｂを
形成し、その上にｐ型半導体基板１より低抵抗のｐ型エ
ピタキシャル層３を形成して、さらに、ｐ型エピタキシ
ャル層３中に高濃度のｐ型拡散層９ｃを形成した点にあ
る。このような構造としたので、ｎ型埋込層２ｂ、ｐ型
エピタキシャル層３およびｐ型拡散層９ｃからＡＰＤが
構成される。このＡＰＤに逆バイアス電圧が印加される
と、ｎ型埋込層２ｂとｐ型エピタキシャル層３との接合
部近傍に強電界が印加されて空乏層が形成され、光が到
達すると光量に応じて電子・正孔対が発生しアバランシ
ェ増倍される。

【００３３】このように、ｐ型半導体基板１とｎ型埋込
層２ｂとの接合部に発生する電界が、ｐ型エピタキシャ
ル層３とｎ型埋込層２ｂとの接合部に発生する電界より
弱くなるため、ｐ型半導体基板１とｎ型埋込層２ｂとの
接合部ではアバランシェは発生しない。また、これら２
つの接合部それぞれが受ける光信号は、ｐ型拡散層９ｂ
およびｐ型拡散層９ｃそれぞれから取り出されるので、
アバランシェの起こる接合部で発生した光信号のみを取
り出すことで、受光感度を有する波長帯域を２００ｎｍ
から７００ｎｍ程度の範囲に限定することができる。ま
た、電子・正孔の空乏層走行距離がｐ型エピタキシャル
層３の厚みより短くなるためＡＰＤは非常に高速な動作
を行なうことができる。

【００３４】第２の特徴は、ｎ型埋込層２ｂの上であっ
てｎ型埋込層２ｂの周囲に沿って低濃度のｎ型拡散層４
ｂを形成して、これらをＡＰＤのカソードとし、そのｎ
型拡散層４ｂで囲まれたｐ型エピタキシャル層３の中に
高濃度のｐ型拡散層９ｃを形成して、このｐ型拡散層９
ｃをＡＰＤのアノードとした点である。これによって、
低濃度のｎ型拡散層４ｂとｐ型エピタキシャル層３との
間の低濃度どうしの接合は高電界がかかりにくいため、
受光部周辺のｐｎ接合の耐圧が上がり、ｎ型埋込層２ｂ
とｐ型エピタキシャル層３との間に形成されるｐｎ接合
が最も電界が高くなり、アバランシェ増倍率を大きく得
ることができる。

【００３５】第３の特徴は、ｎ型埋込層２ａおよび２ｃ
それぞれの上に、バイポーラトランジスタやＰ−ＭＯＳ
トランジスタを形成した点である。これによって、バイ
ポーラトランジスタのコレクタ抵抗を下げることがで
き、また、ＣＭＯＳトランジスタのラッチアップを防止
することができ、ＭＯＳトランジスタやバイポーラトラ
ンジスタで任意の信号処理回路（例えば、温度補償回
路）を構成することができる。

【００３６】第４の特徴は、ＡＰＤ製造プロセスと、Ｃ
ＭＯＳ製造プロセスやバイポーラトランジスタ製造プロ
セスとが共通である点である。すなわち、ｎｐｎバイポ
ーラトランジスタが、ｎ型拡散層８ａをコレクタとし、
ｐ型ベース拡散層７をベースとし、ｎ型拡散層８ｂをエ
ミッタとして構成される。また、Ｐ−ＭＯＳトランジス
タが、ｎ型ウェル拡散層４ｃ中に形成されたｐ型拡散層
９ｄおよび９ｅをソースおよびドレインとし、ゲート電
極６ａをゲートとして構成され、Ｎ−ＭＯＳトランジス
タが、ｐ型エピタキシャル層３中に形成されたｎ型拡散
層８ｅおよび８ｆをソースおよびドレインとし、ゲート
電極６ｂをゲートとして構成され、結局、ＣＭＯＳトラ
ンジスタが形成される。このバイポーラトランジスタお
よびＣＭＯＳの製造プロセスは、ＡＰＤの製造プロセス
と共通にすることができる。これによって、ＭＯＳトラ
ンジスタやバイポーラトランジスタで任意の信号処理回
路（例えば、温度補償回路やトランスインピーダンスア
ンプ）を構成することができる。

【００３７】

【発明の効果】以上、詳細に説明したとおり本発明は、
ｐ型半導体基板の第１および第２の領域それぞれに第１
および第２のｎ型埋込層が形成され、ｐ型半導体基板の
上に低抵抗のｐ型エピタキシャル層が形成され、第１の
ｎ型埋込層の周辺部の上のｐ型エピタキシャル層中には
第１のｎ型埋込層に達する深さまで低濃度のｎ型拡散層
が形成され、第２のｎ型埋込層の上のｐ型エピタキシャ
ル層中には第２のｎ型埋込層に達する深さまでｎ型ウェ
ル拡散層が形成され、ｎ型拡散層で囲まれたｐ型エピタ
キシャル層中に高濃度のｐ型拡散層が形成され、第１の
領域以外の領域に信号処理回路が形成され、第１の領域
にＡＰＤが形成されたものである。

【００３８】このような構成としたので、第１の領域に
は、第１のｎ型埋込層、ｐ型エピタキシャル層および高
濃度のｐ型拡散層からＡＰＤが形成される。また、この
ＡＰＤと同時に形成されるバイポーラトランジスタは寄
生抵抗が小さく、利得が大きく、リニアリティや周波数
特性に優れた構造になるため、純正のバイポーラトラン
ジスタＩＣと同等の性能を得ることができる。また、ア
ノードであるｐ型拡散層が、カソードである第１のｎ型
埋込層とｎ型拡散層とで囲まれるので、第１のｎ型埋込
層とｐ型エピタキシャル層とのｐｎ接合に高電界を印加
することができて、高いアバランシェ増倍率が得られ、
特に、８０Ｖ程度の高電圧印加により内部増倍効果が得
られ、波長帯域２００ｎｍ〜７００ｎｍの光に対して高
い感度と優れた応答特性が得られる。なお、この印加電
圧は、ｐ型エピタキシャル層の厚みと不純物濃度の設計
によって２０Ｖから１５０Ｖまでの範囲で調整できる。

【００３９】一方、第２の領域では、第２のｎ型埋込層
およびｎ型ウェル拡散層が形成される。この第２の領
域、および、第１および第２の領域いずれでもない領域
には、信号処理回路が形成される。また、製造工程にお
いては、異方性エッチングや選択エピタキシャル成長の
工程がない。このようにして、バイポーラトランジスタ
やＣＭＯＳからなる信号処理回路とＡＰＤとが同一チッ
プ上に集積化される。したがって、例えば温度補償回路
をＡＰＤとともに集積化すれば、環境温度の変動を補償
し、直線性や応答性に優れた光検出特性を有し、高感度
に光量測定を行なうことができる受光素子を構成するこ
とができる。

【００４０】また、第１および第２のｎ型埋込層を同一
の工程で形成し、また、第１および第２のｐ型埋込層を
同一の工程で形成することができるので、アバランシェ
フォトダイオードと信号処理回路とを同一のプロセスで
容易に製造することができる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の断面構造図である。

【図２】本発明に係る半導体装置の製造工程を示す第１
の図である。

【図３】本発明に係る半導体装置の製造工程を示す第２
の図である。

【図４】本発明に係る半導体装置の製造工程を示す第３
の図である。

【図５】本発明に係る半導体装置の製造工程を示す第４
の図である。

【図６】従来のＡＰＤとバイポーラトランジスタやＭＯ
Ｓトランジスタとからなる固体撮像素子のＡＰＤ部分の
断面構造図である。

【符号の説明】

１…ｐ型半導体基板、２ａ，２ｂ，２ｃ…ｎ型埋込層、
３…ｐ型エピタキシャル層、４ａ，４ｃ…ｎ型ウェル拡
散層、４ｂ…ｎ型拡散層、５…フィールド酸化膜、６
ａ，６ｂ…ゲート電極、７…ｐ型ベース拡散層、８ａ，
８ｂ，８ｃ，８ｄ，８ｅ，８ｆ…ｎ型拡散層、９ａ，９
ｂ，９ｃ，９ｄ，９ｅ…ｐ型拡散層、１０…シリコン酸
化膜、１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１
ｆ，１１ｇ，１１ｈ，１１ｉ…アルミ電極、１２…層間
絶縁膜、１３…遮光膜、１４…パシベーション膜、１５
…窒化膜。

Claims

【特許請求の範囲】

【請求項１】ｐ型半導体基板と、前記ｐ型半導体基板中の第１の領域に形成された第１の
ｎ型埋込層と、前記ｐ型半導体基板中の前記第１の領域とは異なる第２
の領域に形成された第２のｎ型埋込層と、前記ｐ型半導体基板の上に形成され、前記ｐ型半導体基
板より低抵抗のｐ型エピタキシャル層と、前記第１のｎ型埋込層の周辺部の上の前記ｐ型エピタキ
シャル層中に、前記第１のｎ型埋込層に達する深さまで
形成された低濃度のｎ型拡散層と、前記第２のｎ型埋込層の上の前記ｐ型エピタキシャル層
中に、前記第２のｎ型埋込層に達する深さまで形成され
たｎ型ウェル拡散層と、前記ｎ型拡散層で囲まれた前記ｐ型エピタキシャル層中
に形成された高濃度のｐ型拡散層と、を備え、前記ｐ型半導体基板、前記第１のｎ型埋込層、前記ｐ型
エピタキシャル層および前記ｐ型拡散層からアバランシ
ェフォトダイオードが形成され、前記第１の領域以外の領域に信号処理回路が形成され
る、ことを特徴とする半導体装置。
【請求項２】前記信号処理回路は、前記ｎ型ウェル拡
散層に形成されたバイポーラトランジスタからなる、こ
とを特徴とする請求項１記載の半導体装置。
【請求項３】前記信号処理回路は、前記ｎ型ウェル拡
散層に形成されたＰ−ＭＯＳトランジスタおよび前記ｐ
型エピタキシャル層に形成されたＮ−ＭＯＳトランジス
タからなる、ことを特徴とする請求項１記載の半導体装
置。