WO2018061334A1 - アバランシェフォトダイオード - Google Patents

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WO2018061334A1
WO2018061334A1 PCT/JP2017/021652 JP2017021652W WO2018061334A1 WO 2018061334 A1 WO2018061334 A1 WO 2018061334A1 JP 2017021652 W JP2017021652 W JP 2017021652W WO 2018061334 A1 WO2018061334 A1 WO 2018061334A1
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diffusion layer
semiconductor layer
type
type semiconductor
conductivity
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PCT/JP2017/021652
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瀧本　貴博
夏秋　和弘
雅代 内田
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シャープ株式会社
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    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
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    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
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    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
    • H01L31/107—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier working in avalanche mode, e.g. avalanche photodiodes
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    • H01L31/02—Details
    • H01L31/02016—Circuit arrangements of general character for the devices
    • H01L31/02019—Circuit arrangements of general character for the devices for devices characterised by at least one potential jump barrier or surface barrier
    • H01L31/02027—Circuit arrangements of general character for the devices for devices characterised by at least one potential jump barrier or surface barrier for devices working in avalanche mode

Definitions

  • the present invention relates to an avalanche photodiode, and more particularly, to an avalanche photodiode having a uniform electric field distribution while preventing edge breakdown.
  • ranging sensors have been used to detect the position and distance of automatic robots such as mobile phone camera auto-focus and robot cleaners.
  • an optical sensor such as a TOF sensor (Time Of Flight) using an avalanche photodiode operating in Geiger mode is used.
  • An avalanche photodiode is a type of PN diode used in a state where an avalanche breakdown occurs.
  • an avalanche breakdown is generated with high probability by applying a voltage higher than the withstand voltage, thereby increasing the amplification factor as high as 10,000 to 1,000,000 times with respect to the incident optical carrier. It is characteristic that it is so sensitive that single photons can be detected. Therefore, light detection can be performed even in a dark field, and camera autofocus and automatic robot position detection can be performed even in the dark. The detection distance required for these purposes is several tens of centimeters to several meters.
  • an avalanche photodiode is a small photodiode of about several ⁇ m because of its ultra-high sensitivity, but it needs to have a uniform electric field strength distribution for uniform device operation. Therefore, a general avalanche photodiode is often circular or rounded as a planar design. The reason for this is that, for example, in the case of a square, the depletion layer cannot spread uniformly at the corners when a voltage is applied, and as a result, the electric field strength is locally increased and breakdown occurs first at the corners. It is.
  • edge breakdown even in the case of a PN junction that is circular in plan and formed with the same diffusion structure, the edge portion on the side surface has a larger curvature than the bottom surface, so the electric field strength is increased, and the edge portion first appears even when the same voltage is applied. Break down (called edge breakdown).
  • Patent Document 1 Japanese Patent Laid-Open No. 7-169991 describes an avalanche photodiode in which a high-concentration N + diffusion layer 1019 is formed in a P-type diffusion layer 1016 as shown in FIG.
  • 1012 is a light-receiving surface antireflection film
  • 1013 is an N + electrode
  • 1014 is a surface protective layer
  • 1015 is a channel cut
  • 1017 is a P + Si substrate
  • 1018 is a P + layer
  • 1020 is a surface electrode.
  • a high-concentration N + diffusion layer 1019 and a P-type diffusion layer 1016 form a PN junction that causes avalanche breakdown, but in order to prevent edge breakdown, the edge portion has a low concentration N
  • the mold guard ring layer 1011 is covered. Since the junction breakdown voltage between the P-type diffusion layer 1016 and the N-type guard ring layer 1011 is higher than the junction breakdown voltage between the high-concentration N + diffusion layer 1019 and the P-type diffusion layer 1016, edge breakdown can be prevented.
  • 1105 is a high-concentration N-type diffusion layer that becomes a cathode diffusion layer
  • 1107 is a high-concentration P-type diffusion layer
  • 1111 a gate oxide film
  • 1112 is an oxide film
  • A is an anode electrode A
  • a cathode electrode C is , S are substrate electrodes.
  • an N-type diffusion layer 1102 is formed in a P-type semiconductor substrate 1101.
  • a high-concentration P-type diffusion layer 1103 serving as an anode diffusion layer is formed, and a high-concentration N-type diffusion layer 1104 is formed in order to cause avalanche breakdown.
  • a P-well diffusion layer 1106 is formed at the edge portion of the high-concentration P-type diffusion layer 1103.
  • the junction breakdown voltage between the N-type diffusion layer 1102 and the P-well diffusion layer 1106 is higher than the junction breakdown voltage between the high-concentration P-type diffusion layer 1103 and the high-concentration N-type diffusion layer 1104. Down does not occur.
  • 1201 is a P-type semiconductor substrate
  • 1202 is an N-type diffusion layer
  • 1205 is a high-concentration N-type diffusion layer that becomes a cathode diffusion layer
  • 1211 a gate oxide film
  • 1212 is an oxide film
  • A is an anode electrode A
  • S is a substrate electrode.
  • the avalanche junction is formed of a high concentration P-type diffusion layer 1103 and a high concentration N-type diffusion layer 1104.
  • the P-type diffusion layer 1103 is generally formed in common with the MOS source / drain diffusion layer, and is formed by ion implantation of about 1.0E + 15 cm ⁇ 2, so that the junction concentration is high. Become.
  • the avalanche junction is formed by a P-well diffusion layer 1206 and a high concentration N-type diffusion layer 1204. Since the P-well diffusion layer 1206 has a lower concentration than the P-type diffusion layer 1203, the noise component in the tunneling mode can be reduced.
  • the P-well diffusion layer 1106 is used as a guard ring. However, since such a guard ring cannot be used in the structure of FIG. 10, it is necessary to cope with edge breakdown with another structure.
  • Non-Patent Document 1 A Low Dark Count Single Photon Avalanche Diode Structure Compatible with Standard Nanometer Scale CMOS Technology”
  • the avalanche junction is formed by the P-well and the N-type diffusion layer.
  • An avalanche photodiode having a structure in which a countermeasure against edge breakdown is taken while being reduced is proposed.
  • 1303 is a P-type diffusion layer
  • 1306 is an N-type diffusion layer
  • 1307 is a low-concentration P-type diffusion layer
  • 1308 is a gate polysilicon
  • 1310 is a selective oxide film STI
  • 1311 is a gate oxide film
  • 1312 is an oxide.
  • a film, 1320 is a high-concentration P-type diffusion layer
  • A is an anode electrode A
  • cathode electrode C is S
  • a substrate electrode is a substrate electrode.
  • a low-concentration P-type well diffusion layer 1302, a high-concentration P-type diffusion layer 1303, and an N-type well diffusion layer 1304 are first formed in a P-type semiconductor substrate 1301. At this time, a region 1309 (virtual guard ring) where no diffusion is formed is provided between the P-type well diffusion layer 1302 and the N-type well diffusion layer 1304. Further, a high-concentration N-type buried diffusion layer 1305 is provided so as to be connected to the bottom surface portion of the P-type well diffusion layer 1302 and a part of the bottom surface portion of the N-type well diffusion layer 1304 (P-type well diffusion layer 1302 side). Yes.
  • an avalanche junction is formed between the P-type well diffusion layer 1302 and the high-concentration N-type buried diffusion layer 1305, and the P-type well diffusion layer 1302 and the low-concentration region 1309 (Virtual Guardring) are formed. Edge portions are formed.
  • the structure can prevent edge breakdown.
  • Non-Patent Document 1 has the following problems.
  • a P-type well diffusion layer 1302 and an N-type buried diffusion layer 1305 are formed as cathode diffusion layers.
  • the cathode electrode C has a high voltage higher than the withstand voltage. Is applied.
  • the width of the N type buried diffusion layer 1305 in the depth direction is narrow, the cathode resistance is high.
  • a high voltage exceeding the withstand voltage is applied to the cathode electrode C, a current flows between the cathode electrode C and the anode electrode A, but the voltage drops due to the current flowing through the quenching resistor and the MOS resistor connected in series. As a result, the voltage substantially applied to the avalanche junction portion of the avalanche photodiode decreases.
  • the present invention makes it possible to operate uniformly in the entire region of the avalanche junction by obtaining a uniform electric field intensity distribution while avoiding the occurrence of noise in the edge breakdown and tunneling mode as described above.
  • the structure of the avalanche photodiode is proposed.
  • An avalanche photodiode includes: A first conductivity type semiconductor layer formed in a first conductivity type semiconductor substrate; A first second-conductivity-type semiconductor layer formed in the semiconductor substrate so as to surround the first-conductivity-type semiconductor layer with a space in a plan view of the semiconductor substrate; A second second-conductivity-type semiconductor layer formed at a position deeper than the first-conductivity-type semiconductor layer in the semiconductor substrate so as to be in contact with at least a part of the bottom of the first-conductivity-type semiconductor layer; A third second-conductivity-type semiconductor layer formed in contact with the bottom of the second second-conductivity-type semiconductor layer at a position deeper than the second second-conductivity-type semiconductor layer in the semiconductor substrate; Have An avalanche junction is formed between the first conductive semiconductor layer and the second second conductive semiconductor layer; The first second conductivity type semiconductor layer and the third second conductivity type semiconductor layer are connected so that the semiconductor substrate and the first conductivity type semiconductor layer are electrically separated. It
  • FIG. 1 is a sectional view of an avalanche photodiode according to a first embodiment of the present invention.
  • FIG. 2A is a cross-sectional view (simulation) of a conventional avalanche photodiode.
  • FIG. 2B is a field intensity distribution (simulation) of a conventional avalanche photodiode.
  • FIG. 2C is an electric field intensity distribution (simulation) of the AA portion of the conventional avalanche photodiode.
  • FIG. 3A is a cross-sectional view (simulation) of the avalanche photodiode according to the first embodiment of the present invention.
  • FIG. 3A is a cross-sectional view (simulation) of the avalanche photodiode according to the first embodiment of the present invention.
  • FIG. 3B is an electric field intensity distribution (simulation) of the avalanche photodiode according to the first embodiment of the present invention.
  • FIG. 3C is an electric field intensity distribution (simulation) of the BB portion of the avalanche photodiode according to the first embodiment of the present invention.
  • FIG. 4 is a cross-sectional view of an avalanche photodiode according to a second embodiment of the present invention.
  • FIG. 5 is a sectional view of an avalanche photodiode according to a third embodiment of the present invention.
  • FIG. 6 is a sectional view of an avalanche photodiode according to a fourth embodiment of the present invention.
  • FIG. 7 is a cross-sectional view of an avalanche photodiode according to a fifth embodiment of the present invention.
  • FIG. 8 is a cross-sectional view of the avalanche photodiode described in Patent Document 1.
  • FIG. 9 is a cross-sectional view illustrating the structure of a conventional avalanche photodiode.
  • FIG. 10 is a cross-sectional view illustrating the structure of a conventional avalanche photodiode.
  • FIG. 11 is a cross-sectional view illustrating the structure of a conventional avalanche photodiode.
  • the first conductivity type is P-type and the second conductivity type is N-type.
  • FIG. 1 shows a cross-sectional view of an avalanche photodiode according to a first embodiment of the present invention.
  • a low-concentration P-type diffusion layer 2 that becomes a P-type diffusion layer of an avalanche junction is formed in a P-type silicon semiconductor substrate 1 having a plane orientation (100) and a specific resistance of about 10 ⁇ cm.
  • This low-concentration P-type diffusion layer 2 is formed by boron ( 11 B +) ion implantation.
  • boron ( 11 B +) is implanted under the following three stages of ion implantation conditions. [Ion implantation energy] [Dose amount] 200 keV 2.5E + 12 cm -2 50 keV 2.5E + 12 cm -2 35 keV 1.0E + 13cm -2
  • the dose amount is a floating-point expression in which the exponent base 10 is represented by the symbol E.
  • E the exponent base 10
  • 1.0E + 12 represents 1.0 ⁇ 10 12 .
  • the silicon semiconductor substrate 1 is an example of a first conductivity type semiconductor substrate
  • the low-concentration P-type diffusion layer 2 is an example of a first conductivity type semiconductor layer.
  • the low-concentration N-type diffusion layer 3 serving as a cathode diffusion layer (N-well) is surrounded by a silicon semiconductor so as to surround the low-concentration P-type diffusion layer 2 with a space in plan view of the silicon semiconductor substrate 1. It is formed in the substrate 1. The interval is preferably set to about 1.0 to 3.0 ⁇ m.
  • the N-type diffusion layer 3 is separated by a selective oxide film STI (Shallow Trench Isolation) 11, but the STI generally contains a defect, and the depletion layer from the P-type diffusion layer 2 is in contact with the defect layer. This is because noise characteristics deteriorate.
  • This low concentration N-type diffusion layer 3 is also formed by ion implantation.
  • phosphorus ( 31 P +) is implanted under the following two-stage ion implantation conditions.
  • [Ion implantation energy] [Dose amount] 440 keV 1.5E + 13 cm -2 150 keV 5.0E + 12 cm -2
  • the low concentration N-type diffusion layer 3 is an example of a first second conductivity type semiconductor layer.
  • a low-concentration P-type diffusion layer 4 serving as a P-well is formed in the silicon semiconductor substrate 1 so as to surround the low-concentration N-type diffusion layer 3 with a space in plan view of the silicon semiconductor substrate 1.
  • This low concentration P-type diffusion layer 4 is formed by implanting boron ( 11 B +) by ion implantation.
  • a high-concentration N-type buried diffusion layer 5 that forms an N-type diffusion layer of an avalanche junction is formed.
  • phosphorus ( 31 P +) is ion-implanted with an ion implantation energy of 540 keV and a dose of 6.0E + 12 cm ⁇ 2 to form the N-type buried diffusion layer 5.
  • an avalanche junction is formed by the low-concentration P-type diffusion layer 2 and the N-type buried diffusion layer 5. Since the P-type diffusion layer 2 has a concentration as low as the well diffusion, no noise in the tunneling mode is generated.
  • the N-type buried diffusion layer 5 is an example of a second second-conductivity-type semiconductor layer formed so as to be in contact with the bottom of the low-concentration P-type diffusion layer 2 (first-conductivity-type semiconductor layer).
  • the high-concentration N-type buried diffusion layer 6 is formed at a position deeper than the N-type buried diffusion layer 5 and connected to the low-concentration N-type diffusion layer 3. Thereby, the anode part formed of the low-concentration P-type diffusion layer 2 and the P-type semiconductor substrate 1 can be electrically separated.
  • the N-type buried diffusion layer 6 is subjected to heat treatment such as annealing at 800 ° C. to 900 ° C. after ion implantation of phosphorus ( 31 P +) at an ion implantation energy of 1.5 MeV and a dose of 6.0E + 12 cm ⁇ 2 , for example. It is formed by.
  • the N-type buried diffusion layer 6 is an example of a third second conductivity type semiconductor layer.
  • a selective oxide film STI for isolating elements by electrically insulating between the anode and the cathode, between the cathode and the silicon semiconductor substrate 1, and between the photodiodes. Shallow Trench Isolation 11 is formed.
  • a gate oxide film 12 is formed on the silicon semiconductor substrate 1.
  • a gate polysilicon 9 is formed on the gate oxide film 12 so as to cover between the low concentration P-type diffusion layer 2 and the low concentration N-type diffusion layer 3.
  • a high-concentration P-type diffusion layer 7 is formed on the low-concentration P-type diffusion layer 2 so that the anode electrode A can be ohmic-connected.
  • a high concentration P-type diffusion layer 20 is formed on the low concentration P-type diffusion layer 4 so that the substrate electrode S can be ohmic-connected.
  • a high concentration N-type diffusion layer 8 is formed on the low concentration N-type diffusion layer 3 so that the cathode electrode C can be ohmically connected.
  • the space between the low-concentration P-type diffusion layer 2 and the low-concentration N-type diffusion layer 3 is covered with the gate polysilicon 9, so that the high-concentration P-type diffusion layer 7 or N-type diffusion layer 8 is not formed. Accordingly, a virtual guard ring 10 is formed between the low concentration P-type diffusion layer 2 and the low concentration N-type diffusion layer 3 to prevent edge breakdown.
  • a silicon oxide film 13 to be a field film is formed by CVD (Chemical Vapor Deposition), CMP (Chemical Mechanical Polish), or the like, and then an anode is formed on the silicon oxide film 13.
  • Contact holes and metal films for forming the electrode A, the cathode electrode C, and the substrate electrode S are formed of AlCu having a thickness of about 500 nm.
  • a passivation film (not shown) is formed to obtain the avalanche photodiode structure shown in FIG.
  • the gate polysilicon 9 is short-circuited to the anode electrode A and connected to the quenching resistor via the anode electrode A.
  • the avalanche photodiode having this structure is characterized in that an N-type buried diffusion layer 5 forming an avalanche junction and an N-type buried diffusion layer 6 serving as a cathode diffusion layer are separately formed, and the N-type buried diffusion layer is formed. 6 is formed deeper than the N-type buried diffusion layer 5.
  • FIG. 2A to FIG. 2C show device simulation results in the case of the conventional avalanche photodiode structure shown in FIG.
  • FIG. 2A shows P-type and N-type impurity concentration distributions in the cross section of the main part of the avalanche photodiode.
  • FIG. 2B also shows a two-dimensional field intensity distribution of the cross section of the avalanche photodiode.
  • the horizontal axis represents the length [ ⁇ m] in the horizontal direction
  • the vertical axis represents the length [ ⁇ m] in the depth direction from the substrate plane.
  • FIG. 2C shows the electric field strength in the horizontal direction AA in FIG. 2B.
  • the horizontal axis represents the length [ ⁇ m] in the horizontal direction
  • the vertical axis represents the electric field strength [V / cm].
  • FIG. 2C it can be seen that, of the junction between the N-type buried diffusion layer 305 and the P-type diffusion layer 304, there is a portion where the electric field strength is strong near the edge of the P-type diffusion layer 304.
  • FIG. 3A to FIG. 3C show device simulation results of the structure of the avalanche photodiode of the present invention.
  • FIG. 3A shows P-type and N-type impurity concentration distributions in the cross section of the main part of the avalanche photodiode.
  • FIG. 3B shows the electric field intensity distribution of the cross section of the avalanche photodiode two-dimensionally.
  • the horizontal axis represents the length [ ⁇ m] in the horizontal direction
  • the vertical axis represents the length [ ⁇ m] in the depth direction from the substrate plane.
  • FIG. 3C shows the electric field intensity in the horizontal direction BB in FIG. 3B.
  • the avalanche photodiode according to the first embodiment of the present invention has a uniform electric field intensity distribution while avoiding edge breakdown and tunneling mode noise due to a high concentration avalanche junction. You can see that it is obtained.
  • the conventional avalanche photodiode shown in FIG. 11 has a structure in which the N-type buried diffusion layer 305 that forms an avalanche junction is connected as it is from the cathode electrode C, so that the potential drop caused by the high cathode resistance is reduced.
  • the difference in electric field strength is obtained as it is (the electric field strength is determined by the potential difference and the distance, but the distance does not change and a portion with a high potential is generated locally).
  • the N-type buried diffusion layer 5 that forms an avalanche junction with the N-type buried diffusion layer 6 is separately formed from the cathode electrode C.
  • the potential drop from the cathode electrode C the potential increases near the edge of the low-concentration P-type diffusion layer 2, but the N-type buried diffusion layer 6 is positioned deeper than the N-type buried diffusion layer 5.
  • a portion having a high potential is generated in the same manner, but the distance is increased by deepening the position of the portion having the high potential so that the electric field strength does not increase.
  • the N type buried diffusion layer 5 is formed by ion implantation of phosphorus ( 31 P +) at 540 keV
  • the N type buried diffusion layer 6 is formed by ion implantation of phosphorus ( 31 P +) at 1.5 MeV.
  • the ion implantation energy for forming the N-type buried diffusion layer 6 is close to the ion implantation energy for forming the N-type buried diffusion layer 5, the portion where the potential is high is deepened. Thus, the effect of separating the distance is reduced, and the electric field strength is increased.
  • ion implantation energy for forming the N-type buried diffusion layer 6 with phosphorus (31 P +) is at least It is preferably 1 MeV or more.
  • the avalanche photodiode structure including the low-concentration P-type diffusion layer 2, the high-concentration N-type buried diffusion layer 5 and the high-concentration N-type buried diffusion layer 6 has been described.
  • the same result can be obtained even if the polarity is reversed.
  • boron ( 11 B +) and phosphorus ( 31 P +) have different incident depths due to ion implantation energy, it is needless to say that ion implantation energy and dose amount must be optimized.
  • FIG. 1 An avalanche photodiode according to a second embodiment of the present invention will be described with reference to FIG.
  • the basic configuration is the same as in the first embodiment.
  • the avalanche photodiode of the second embodiment has the same configuration as the avalanche photodiode of the first embodiment except for the N-type buried diffusion layer 25.
  • the N-type buried diffusion layer 25 forming the avalanche junction is formed smaller than the bottom of the low-concentration P-type diffusion layer 2 in plan view of the substrate.
  • the N-type buried diffusion layer 5 forming the avalanche junction is formed larger than the low-concentration P-type diffusion layer 2 as in the first embodiment, it is not substantially connected to the N-type diffusion layer 3. Since the potential does not increase as it is, the effects described above basically remain unchanged. However, when the N-type buried diffusion layer having the same size as that of the low-concentration P-type diffusion layer 2 is joined to form an avalanche junction, the electric field strength distribution is increased by the amount of curvature at the diffusion edge. There is a concern that the edge breakdown will occur due to the increase in the area.
  • the N-type buried diffusion layer 25 smaller than the bottom of the low-concentration P-type diffusion layer 2 in plan view of the substrate as in the avalanche photodiode according to the third embodiment of the present invention, the above-described concern
  • the avalanche photodiode having a more complete structure can be obtained.
  • the avalanche photodiode of the second embodiment can obtain the same result even if the polarity is reversed, like the avalanche photodiode of the first embodiment.
  • FIG. 3 An avalanche photodiode according to a third embodiment of the present invention will be described with reference to FIG.
  • the basic configuration is the same as in the first embodiment.
  • the difference from the avalanche photodiode of the first embodiment is that a high-concentration N-type buried diffusion layer 35 is also formed between the N-type diffusion layer 3 serving as the cathode diffusion layer and the N-type buried diffusion layer 6. It is that.
  • the N type buried diffusion layer 35 is an example of a fourth second conductivity type semiconductor layer.
  • the N-type diffusion layer 3 and the N-type buried diffusion layer are formed. 6, the contact concentration of the P-type diffusion layer 2 and the P-type semiconductor substrate 1 is insufficiently separated, resulting in leakage and increased cathode resistance. There arises a problem that the voltage applied to C cannot be applied to the avalanche junction.
  • an avalanche photodiode is a device that operates by applying a voltage higher than the withstand voltage, it is necessary to apply a high voltage of at least about 10 to 20 V, and these voltages are normally generated in the internal circuit of the IC. Applying the applied voltage to the avalanche junction more efficiently leads to a higher performance avalanche photodiode characteristic.
  • PDE Photon Detection Efficiency
  • photon detection efficiency which is one of the important characteristics of avalanche photodiodes, becomes higher as voltage is applied more than withstand voltage, leading to the provision of more sensitive devices. .
  • the N-type buried diffusion layer 35 is formed between the N-type diffusion layer 3 and the N-type buried diffusion layer 6, thereby reducing the cost and number.
  • the avalanche photodiode of the third embodiment can obtain the same result even if the polarity is reversed, as in the first embodiment.
  • the N-type buried diffusion layer 25 By forming the N-type buried diffusion layer 25 forming the avalanche junction smaller than the bottom of the low-concentration P-type diffusion layer 2 in plan view of the substrate, the curvature becomes high at the diffusion edge, and the electric field strength distribution becomes the edge portion. Therefore, edge breakdown can be prevented from occurring.
  • the avalanche photodiode of the fourth embodiment can obtain the same result even when the polarity is reversed, as in the first to third embodiments already described.
  • FIG. 7 shows a cross-sectional view of an avalanche photodiode according to a fifth embodiment of the present invention.
  • the avalanche photodiode according to the fifth embodiment includes an N-type diffusion layer 3 and an N-type buried diffusion layer serving as a cathode diffusion layer. Except for the N-type buried diffusion layer 55 formed between 6, the structure is the same as that of the avalanche photodiode of the fourth embodiment.
  • STI Shallow Trench Isolation
  • a high-concentration N-type buried diffusion layer 55 between the N-type diffusion layer 3 and the N-type buried diffusion layer 6 serving as a cathode diffusion layer is formed from the selective oxide film STI11. Is formed so as to extend toward the low-concentration P-type diffusion layer 2 (first conductivity type semiconductor layer) side, that is, the light-receiving region side.
  • the N-type buried diffusion layer 55 is an example of a fourth second conductivity type semiconductor layer.
  • an avalanche photodiode structure having a structure that is not affected by defects due to the selective oxide film STI11 can be obtained. it can.
  • a diffusion layer is formed by ion implantation
  • a concentration profile having a peak at a depth corresponding to the implantation energy is obtained, and the heat treatment diffuses and spreads to the shallow side and the deep side around the peak position.
  • Spreading to is called “yes”.
  • N-type buried diffusion layer on the outer side with respect to the selective oxide film STI
  • the P-type diffusion layer and the N-type diffusion layer straddle the STI (PN Formed by bonding).
  • the PN junction straddles (crosses) an STI including a defect because it causes a leak.
  • the STI is covered with the “rising” portion of the N-type diffusion layer so that the STI is in the N-type diffusion layer. Therefore, the occurrence of leaks can be prevented, and consequently the deterioration of noise characteristics can be prevented.
  • the avalanche photodiode of the fifth embodiment can obtain the same result even when the polarity is reversed, as in the first to fourth embodiments already described.
  • the avalanche photodiode of the present invention can obtain a uniform electric field intensity distribution while avoiding the edge breakdown and the tunneling mode due to the high-concentration avalanche junction.
  • the N-type buried diffusion layer under the cathode N-well diffusion layer it is possible to avoid an increase in cathode resistance without increasing the cost and increasing the number of steps, and to the cathode electrode C. Since the applied voltage can be applied to the avalanche junction with reduced loss, a high-performance avalanche photodiode with a further increased avalanche detection probability can be obtained.
  • the first conductivity type is P-type and the second conductivity type is N-type, and a device can be configured even when the conductivity types are reversed.
  • the avalanche photodiode using the silicon semiconductor substrate 1 as the first conductive type semiconductor substrate has been described.
  • the first conductive type semiconductor substrate is not limited to this and is not limited to InP.
  • a substrate made of another material may be used.
  • An avalanche photodiode includes: A first conductivity type semiconductor layer 2 formed in a first conductivity type semiconductor substrate 1; A first second conductive semiconductor layer 3 formed in the semiconductor substrate 1 so as to surround the first conductive semiconductor layer 2 with a space in plan view of the semiconductor substrate 1; A second second-conductivity-type semiconductor layer formed at a position deeper than the first-conductivity-type semiconductor layer 2 in the semiconductor substrate 1 so as to be in contact with at least a part of the bottom of the first-conductivity-type semiconductor layer 2 5,25, A third layer formed at a position deeper than the second second conductive semiconductor layers 5 and 25 in the semiconductor substrate 1 so as to be in contact with the bottom of the second second conductive semiconductor layers 5 and 25.
  • the second second conductivity type semiconductor layer 6 on the cathode side forms the avalanche junction.
  • the two-conductivity-type semiconductor layers 5 and 25 separately, even if the potential increases near the edge of the first-conductivity-type semiconductor layer 2 on the anode side due to a potential drop from the cathode side,
  • the third second-conductivity-type semiconductor layer 6 is moved away from the first-conductivity-type semiconductor layer 2. The electric field strength is lowered and the electric field strength distribution becomes uniform.
  • first second conductive semiconductor layer 3 and the third second conductive semiconductor layer 6 are connected so that the semiconductor substrate 1 and the first conductive semiconductor layer 2 are electrically separated.
  • a virtual guard ring is formed between the first conductive type semiconductor layer 2 and the first second conductive type semiconductor layer 3, and edge breakdown can be prevented.
  • the second second conductivity type semiconductor layer 25 is smaller in size than the bottom of the first conductivity type semiconductor layer 2 in the substrate plan view of the semiconductor substrate 1.
  • the electric field strength distribution is reduced by making the size of the second second conductive type semiconductor layer 25 smaller than the bottom of the first conductive type semiconductor layer 2 in the substrate plan view of the semiconductor substrate 1. Since the height does not increase at the edge, edge breakdown can be avoided more reliably.
  • the avalanche photodiode Formed between the first second conductivity type semiconductor layer 3 and the third second conductivity type semiconductor layer 6 so as to be in contact with at least a part of the bottom of the first second conductivity type semiconductor layer 3. Having the fourth second conductivity type semiconductor layers 35 and 55 formed, The fourth second conductivity type semiconductor layers 35 and 55 electrically connect the first second conductivity type semiconductor layer 3 and the third second conductivity type semiconductor layer 6.
  • At least part of the bottom of the first second conductivity type semiconductor layer 3 is between the first second conductivity type semiconductor layer 3 and the third second conductivity type semiconductor layer 6.
  • the fourth second conductive semiconductor layers 35 and 55 are formed in contact with each other and electrically connect the first second conductive semiconductor layer 3 and the third second conductive semiconductor layer 6 to each other.
  • the resistance between the second conductive type semiconductor layer 3 and the third second conductive type semiconductor layer 6 can be reduced, and a uniform potential can be applied to the avalanche junction.
  • the fourth second conductive semiconductor layer 55 extends from the oxide film 11 toward the first conductive semiconductor layer 2 side.
  • the fourth second conductivity type semiconductor layer 55 is more than the oxide film 11 formed so as to separate the first conductivity type semiconductor layer 2 and the first second conductivity type semiconductor layer 3.
  • a PN junction is not formed in the oxide film 11 from the rise of the fourth second conductivity type semiconductor layer 55, and the oxide film 11. It is possible to realize a structure that is not affected by defects caused by the above.

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Abstract

アバランシェフォトダイオードは、第１導電型の半導体基板(１)内に形成された第１導電型半導体層(２)と、基板平面視において第１導電型半導体層(２)を間隔をあけて囲むように形成された第１の第２導電型半導体層(３)と、第１導電型半導体層(２)よりも深い位置に、第１導電型半導体層(２)の底部に接するように形成された第２の第２導電型半導体層(５)と、第２の第２導電型半導体層(５)よりも深い位置に、第２の第２導電型半導体層(５)の底部に接するように形成された第３の第２導電型半導体層(６)を有する。第１導電型半導体層(２)と第２の第２導電型半導体層(５)とでアバランシェ接合を形成する。半導体基板(１)と第１導電型半導体層(２)とが電気的に分離されるように第１,第３の第２導電型半導体層(３,６)を接続する。

Description

アバランシェフォトダイオード 援用記載
　本出願は２０１６年９月２９日に出願された日本出願の特願２０１６－１９２０７４に対して、優先権の利益を主張するものであり、その日本出願に記載された全ての記載内容を援用するものである。
　本発明は、アバランシェフォトダイオードに関し、詳しくは、エッジブレイクダウンを防止しながら、均一な電界分布を有する構造のアバランシェフォトダイオードに関する。
　近年、携帯電話のカメラのオートフォーカスやロボット掃除機等の自動ロボットの位置検知や距離検知のために測距センサが使用されているが、暗視野下での距離検知が可能であることや小型化が可能であることなどの理由のため、ガイガーモードで動作するアバランシェフォトダイオードを使用したＴＯＦセンサ(Time Of Flight)等の光センサが活用されている。
　アバランシェフォトダイオードは、アバランシェ降伏が生じる状態で使用するＰＮダイオードの一種である。このアバランシェフォトダイオードのガイガーモード動作は、耐圧以上の電圧を印加してアバランシェ降伏を高確率で発生させることによって、入射した光キャリアに対して１０,０００～１,０００,０００倍もの高い増幅率を実現して、単一光子を検出できるほど高感度であることが特徴である。そのため、暗視野下でも光検出ができ、暗闇でもカメラのオートフォーカスや自動ロボットの位置検知が可能である。これらの目的に必要な検知距離は数十ｃｍから数ｍである。
　一般的にアバランシェフォトダイオードは、超高感度であるがゆえに数μｍ程度の小さいフォトダイオードであるが、均一なデバイス動作のためには均一な電界強度分布を有する必要がある。従って、一般的なアバランシェフォトダイオードは、平面的なデザインとして円形もしくは角を丸めた形状であることがしばしばである。その理由は、例えば四角形の場合、電圧印加時に角の部分で均一に空乏層が広がることができず、その結果、電界強度が局所的に強くなり、角の部分で先にブレイクダウンをするためである。
　また、平面的に円形で、同じ拡散構造で形成されたＰＮ接合でも底面に比べて側面のエッジ部は曲率が大きいため、電界強度が強くなり、同じ電圧を印加してもエッジ部が先にブレイクダウンする(エッジブレイクダウンという)。
　例えば、特許文献１(特開平７－１６９９９１号公報)には、図８に示すように、Ｐ型拡散層１０１６内に高濃度のＮ＋拡散層１０１９を形成したアバランシェフォトダイオードが説明されている。図８において、１０１２は受光面反射防止膜、１０１３はＮ＋電極、１０１４は表面保護層、１０１５はチャネルカット、１０１７はＰ＋Ｓｉ基板、１０１８はＰ＋層、１０２０は表面電極である。
　このアバランシェフォトダイオードでは、高濃度のＮ＋拡散層１０１９とＰ型拡散層１０１６とでアバランシェ降伏を生じさせるＰＮ接合を形成しているが、エッジブレイクダウンを防止するためにエッジ部を低濃度のＮ型ガードリング層１０１１で覆っている。上記高濃度のＮ＋拡散層１０１９とＰ型拡散層１０１６の接合耐圧よりＰ型拡散層１０１６とＮ型ガードリング層１０１１の接合耐圧の方が高いため、エッジブレイクダウンを防止できる。
　また、極性は逆になるが、図９にて再度上記エッジブレイクダウンを防止するガードリング構造について説明する。図９において、１１０５はカソード拡散層となる高濃度のＮ型拡散層、１１０７は高濃度のＰ型拡散層、１１１１ゲート酸化膜は、１１１２は酸化膜、Ａはアノード電極Ａ、カソード電極Ｃは、Ｓは基板電極である。
　図９に示すように、Ｐ型半導体基板１１０１内にＮ型拡散層１１０２を形成する。次に、アノード拡散層となる高濃度のＰ型拡散層１１０３を形成し、アバランシェ降伏を生じさせるため、高濃度のＮ型拡散層１１０４を形成する。そして、エッジブレイクダウンを防止するため、高濃度のＰ型拡散層１１０３のエッジ部分にＰウェル拡散層１１０６を形成する。これにより、高濃度のＰ型拡散層１１０３と高濃度のＮ型拡散層１１０４との接合耐圧よりも、Ｎ型拡散層１１０２とＰウェル拡散層１１０６との接合耐圧の方が高いため、エッジブレイクダウンは生じない。
　上記特許文献１のアバランシェフォトダイオードの構造では、エッジブレイクダウンについては対策されているが、さらに高性能化を図るためにはアバランシェ接合自身の接合濃度を低くする必要がある。その理由は、接合濃度が高いと、接合を形成するＰ型拡散層とＮ型拡散層のバンドの曲がりが大きくなり、バンド間トンネルモード(band-to-band tunneling mode)のノイズ成分が発生し、ダークカウントノイズが増加するためである。
　これについて、図１０を用いて説明する。図１０において、１２０１はＰ型半導体基板、１２０２はＮ型拡散層、１２０５はカソード拡散層となる高濃度のＮ型拡散層、１２１１ゲート酸化膜は、１２１２は酸化膜、Ａはアノード電極Ａ、カソード電極Ｃは、Ｓは基板電極である。
　前述の図９では、アバランシェ接合は高濃度のＰ型拡散層１１０３と高濃度のＮ型拡散層１１０４で形成されている。通常、上記Ｐ型拡散層１１０３は、ＭＯＳのソース／ドレイン拡散層と共通で形成されることが一般的で、１.０Ｅ＋１５ｃｍ－２程度イオン注入にて形成されるため、接合濃度は高濃度になる。
　一方、図１０では、アバランシェ接合はＰウェル拡散層１２０６と高濃度のＮ型拡散層１２０４とで形成されている。このＰウェル拡散層１２０６はＰ型拡散層１２０３より低濃度であるため、上記トンネルモード(tunneling mode)のノイズ成分は低減できる。図９の場合、ガードリングとしてＰウェル拡散層１１０６を使用していたが、このようなガードリングを図１０の構造では使用できないため、エッジブレイクダウンについて別の構造で対応する必要がある。
　これに対して、非特許文献１(“A Low Dark Count Single Photon Avalanche Diode Structure Compatible with Standard Nanometer Scale CMOS Technology”)には、ＰウェルとＮ型拡散層とでアバランシェ接合を形成して接合濃度を低減しながら、エッジブレイクダウン対策も講じた構造のアバランシェフォトダイオードが提示されている。
　当該アバランシェフォトダイオードについて、図１１を用いて具体的に説明する。図１１において、１３０３はＰ型拡散層、１３０６はＮ型拡散層、１３０７は低濃度のＰ型拡散層、１３０８はゲートポリシリコン、１３１０は選択酸化膜ＳＴＩ、１３１１ゲート酸化膜は、１３１２は酸化膜、１３２０は高濃度のＰ型拡散層、Ａはアノード電極Ａ、カソード電極Ｃは、Ｓは基板電極である。
　図１１に示すアバランシェフォトダイオードの場合、まずＰ型半導体基板１３０１内に、低濃度のＰ型ウェル拡散層１３０２、高濃度のＰ型拡散層１３０３、Ｎ型ウェル拡散層１３０４を形成する。この際、Ｐ型ウェル拡散層１３０２とＮ型ウェル拡散層１３０４との間にはいずれの拡散も形成しない領域１３０９(仮想ガードリング(Virtual Guardring))を設けている。また、Ｐ型ウェル拡散層１３０２の底面部およびＮ型ウェル拡散層１３０４の底面部の一部(Ｐ型ウェル拡散層１３０２側)とつながるように高濃度のＮ型埋込拡散層１３０５を設けている。
　これにより、Ｐ型ウェル拡散層１３０２と高濃度のＮ型埋込拡散層１３０５とでアバランシェ接合が形成され、Ｐ型ウェル拡散層１３０２と低濃度の領域１３０９(仮想ガードリング(Virtual Guardring))でエッジ部が形成される。
　図１０のアバランシェフォトダイオードの接合耐圧に比べて図１１のアバランシェフォトダイオードの接合耐圧の方が高いため、エッジブレイクダウンも防止できる構造となっている。
特開平７－１６９９９１号公報
ジャスティン・エー・リチャードソン(Justin A. Richardson)著、外3名、"A Low Dark Count Single Photon Avalanche DiodeStructure Compatible with Standard Nanometer Scale CMOS Technology"、［online］、２００９ インターナショナル・イメージ・センサ・ワークショップ(2009 International Image Sensor Workshop)、［平成28年9月5日検索］、インターネット〈URL：http://www.imagesensors.org/Past%20Workshops/2009%20Workshop/2009%20Papers/063_paper_richardson_spad.pd〉
　しかし、上記非特許文献１の図１１に示す構造のアバランシェフォトダイオードには、次のような問題がある。
　上記アバランシェフォトダイオードは、カソード拡散層としてＰ型ウェル拡散層１３０２とＮ型埋込拡散層１３０５が形成されており、アバランシェフォトダイオードのガイガーモードでの動作時には、カソード電極Ｃに耐圧以上の高電圧が印加される。この時、上記Ｎ型埋込拡散層１３０５の深さ方向の幅が狭いため、カソード抵抗が高くなっている。カソード電極Ｃに耐圧以上の高電圧が印加されると、電流がカソード電極Ｃとアノード電極Ａとの間で流れるが、直列に接続されたクエンチング抵抗やＭＯＳ抵抗に電流が流れることで電圧降下し、アバランシェフォトダイオードのアバランシェ接合部分に実質的に印加される電圧が下がる。
　これにより、アバランシェフォトダイオードに流れる電流は抑制される(クエンチング機構)。従って、ガイガーモード動作時に大きな電流がカソード電極Ｃとアノード電極Ａとの間に流れるが、カソード抵抗などの内部抵抗によっても電位降下するため、アバランシェ接合位置では十分に高い電圧が印加されていない。また、アバランシェ接合の内、カソード電極Ｃに近い側ではポテンシャルが高く、カソード電極Ｃより離れた中心付近ではポテンシャルは低くなっている。従って、電界強度分布もアバランシェ接合の中心で相対的に弱く、エッジ部分の方が相対的に強くなり、アバランシェフォトダイオードがアバランシェ接合の全領域において均一に動作しない。
　本発明は、上記のようなエッジブレイクダウンやトンネルモード(tunneling mode)でのノイズ発生を回避しながら、均一な電界強度分布を得ることでアバランシェ接合の全領域において均一に動作させることが可能なアバランシェフォトダイオードの構造を提案するものである。
　本発明の一態様に係るアバランシェフォトダイオードは、
　第１導電型の半導体基板内に形成された第１導電型半導体層と、
　上記半導体基板の基板平面視において上記第１導電型半導体層を間隔をあけて囲むように、上記半導体基板内に形成された第１の第２導電型半導体層と、
　上記半導体基板内の上記第１導電型半導体層よりも深い位置に、上記第１導電型半導体層の底部の少なくとも一部に接するように形成された第２の第２導電型半導体層と、
　上記半導体基板内の上記第２の第２導電型半導体層よりも深い位置に、上記第２の第２導電型半導体層の底部に接するように形成された第３の第２導電型半導体層と
を有し、
　上記第１導電型半導体層と上記第２の第２導電型半導体層とでアバランシェ接合を形成し、
　上記半導体基板と上記第１導電型半導体層とが電気的に分離されるように、上記第１の第２導電型半導体層と上記第３の第２導電型半導体層とが接続されていることを特徴とする。
　以上より明らかなように、本発明によれば、エッジブレイクダウンや、高濃度のアバランシェ接合によるトンネルモード(tunneling mode)のノイズ発生を回避しながら、均一な電界強度分布を得ることでアバランシェ接合の全領域において均一に動作させることが可能なアバランシェフォトダイオードを実現することができる。
図１は本発明の第１実施形態によるアバランシェフォトダイオードの断面図である。 図２Ａは従来のアバランシェフォトダイオードの断面図(シミュレーション)である。 図２Ｂは従来のアバランシェフォトダイオードの電界強度分布(シミュレーション)である。 図２Ｃは従来のアバランシェフォトダイオードのＡ－Ａ部の電界強度分布(シミュレーション)である。 図３Ａは本発明の第１実施形態によるアバランシェフォトダイオードの断面図(シミュレーション)である。 図３Ｂは本発明の第１実施形態によるアバランシェフォトダイオードの電界強度分布(シミュレーション)である。 図３Ｃは本発明の第１実施形態によるアバランシェフォトダイオードのＢ－Ｂ部の電界強度分布(シミュレーション)である。 図４は本発明の第２実施形態によるアバランシェフォトダイオードの断面図である。 図５は本発明の第３実施形態によるアバランシェフォトダイオードの断面図である。 図６は本発明の第４実施形態によるアバランシェフォトダイオードの断面図である。 図７は本発明の第５実施形態によるアバランシェフォトダイオードの断面図である。 図８は特許文献１に記載のアバランシェフォトダイオードの断面図である。 図９は従来のアバランシェフォトダイオードの構造を説明する断面図である。 図１０は従来のアバランシェフォトダイオードの構造を説明する断面図である。 図１１は従来のアバランシェフォトダイオードの構造を説明する断面図である。
　以下、本発明のアバランシェフォトダイオードを図示の実施の形態により詳細に説明する。なお、以下の第１～第５実施形態では、第１導電型をＰ型、第２導電型をＮ型としている。
　〔第１実施形態〕
　本発明の第１実施形態によるアバランシェフォトダイオードについて図１を用いて具体的に説明する。
　図１は、本発明の第１実施形態によるアバランシェフォトダイオードの断面図を示している。このアバランシェフォトダイオードは、例えば面方位(１００),比抵抗１０Ωｃｍ程度のＰ型のシリコン半導体基板１内にアバランシェ接合のＰ型拡散層となる低濃度のＰ型拡散層２を形成する。この低濃度のＰ型拡散層２は、ボロン(１１Ｂ＋)をイオン注入法で形成する。例えば、次の３段階のイオン注入条件でボロン(１１Ｂ＋)の注入が行なわれる。
　　[イオン注入エネルギー]　　　[ドーズ量]
　　　２００ｋｅＶ　　　２.５Ｅ＋１２ｃｍ－２
　　　　５０ｋｅＶ　　　２.５Ｅ＋１２ｃｍ－２
　　　　３５ｋｅＶ　　　１.０Ｅ＋１３ｃｍ－２
　なお、上記ドーズ量は、指数底１０を記号Ｅで表す浮動小数点形式の表現であり、例えば、１.０Ｅ＋１２は１.０×１０１２を表す。
　上記シリコン半導体基板１は、第１導電型の半導体基板の一例であり、低濃度のＰ型拡散層２は、第１導電型半導体層の一例である。
　次に、上記シリコン半導体基板１の基板平面視において間隔を空けて低濃度のＰ型拡散層２を囲むように、カソード拡散層(Ｎウェル)となる低濃度のＮ型拡散層３をシリコン半導体基板１内に形成する。上記間隔は約１.０～３.０μｍ程度で設定するのが望ましい。上記Ｎ型拡散層３は選択酸化膜ＳＴＩ(Shallow Trench Isolation)１１で分離されているが、ＳＴＩは一般的に欠陥を含んでおり、上記Ｐ型拡散層２からの空乏層が欠陥層に接触するとノイズ特性が悪化するためである。この低濃度のＮ型拡散層３もイオン注入法で形成される。例えば、次の２段階のイオン注入条件でリン(３１Ｐ＋)の注入が行なわれる。
　　[イオン注入エネルギー]　　　[ドーズ量]
　　　４４０ｋｅＶ　　　１.５Ｅ＋１３ｃｍ－２
　　　１５０ｋｅＶ　　　５.０Ｅ＋１２ｃｍ－２
　上記低濃度のＮ型拡散層３は、第１の第２導電型半導体層の一例である。
　次に、上記シリコン半導体基板１の基板平面視において間隔を空けて低濃度のＮ型拡散層３を囲むように、シリコン半導体基板１内にＰウェルとなる低濃度のＰ型拡散層４を形成する。この低濃度のＰ型拡散層４は、イオン注入法によりボロン(１１Ｂ＋)を注入して形成する。
　次に、アバランシェ接合のＮ型拡散層となる高濃度のＮ型埋込拡散層５を形成する。例えば、リン(３１Ｐ＋)をイオン注入エネルギー５４０ｋｅＶ、ドーズ量６.０Ｅ＋１２ｃｍ－２でイオン注入することでＮ型埋込拡散層５を形成する。この例では、上記の低濃度のＰ型拡散層２とこのＮ型埋込拡散層５とでアバランシェ接合が形成される。このＰ型拡散層２がウェル拡散程度の低濃度であるため、トンネルモード(tunneling mode)のノイズは発生しない。
　上記Ｎ型埋込拡散層５は、低濃度のＰ型拡散層２(第１導電型半導体層)の底部に接するように形成された第２の第２導電型半導体層の一例である。
　次に、Ｎ型埋込拡散層５よりも深い位置にかつ低濃度のＮ型拡散層３とつながるように、高濃度のＮ型埋込拡散層６を形成する。これにより、低濃度のＰ型拡散層２で形成されるアノード部とＰ型半導体基板１とを電気的に分離することができる。このＮ型埋込拡散層６は、例えばリン(３１Ｐ＋)をイオン注入エネルギー１.５ＭｅＶ、ドーズ量６.０Ｅ＋１２ｃｍ－２でイオン注入した後、８００℃～９００℃のアニール等の熱処理をすることにより形成される。
　上記Ｎ型埋込拡散層６は、第３の第２導電型半導体層の一例である。
　次に、シリコン半導体基板１の表面側に、アノードとカソードとの間、カソードとシリコン半導体基板１との間、フォトダイオード間を電気的に絶縁して素子分離を行うための選択酸化膜ＳＴＩ(Shallow Trench Isolation)１１を形成する。
　次に、シリコン半導体基板１上にゲート酸化膜１２を形成する。また、上記ゲート酸化膜１２上に、低濃度のＰ型拡散層２と低濃度のＮ型拡散層３との間を覆うようにゲートポリシリコン９を形成する。
　その後、アノード電極Ａをオーミック接続できるように、低濃度のＰ型拡散層２の上部に高濃度のＰ型拡散層７を形成する。また、基板電極Ｓをオーミック接続できるように、低濃度のＰ型拡散層４の上部に高濃度のＰ型拡散層２０を形成する。また、カソード電極Ｃをオーミック接続できるように、低濃度のＮ型拡散層３の上部に高濃度のＮ型拡散層８を形成する。この際、低濃度のＰ型拡散層２と低濃度のＮ型拡散層３との間は、ゲートポリシリコン９で覆われているため、いずれの拡散もせず高濃度のＰ型拡散層７やＮ型拡散層８は形成されない。従って、低濃度のＰ型拡散層２と低濃度のＮ型拡散層３との間に仮想ガードリング(Virtual Guardring)１０が形成され、エッジブレイクダウンが防止できる構造となっている。
　次に、ＣＶＤ(Chemical Vapor Deposition：化学的気相成長)やＣＭＰ(Chemical Mechanical Polish; 化学的機械研磨)等でフィールド膜となるシリコン酸化膜１３を形成し、その後、シリコン酸化膜１３に、アノード電極Ａやカソード電極Ｃおよび基板電極Ｓを形成するためのコンタクトホールや金属膜を厚さ５００ｎｍ程度のＡｌＣｕにて形成する。これを何回か繰り返した後、パッシベーション膜(図示せず)を形成することにより、図１に示すアバランシェフォトダイオード構造が得られる。なお、ゲートポリシリコン９は、アノード電極Ａと短絡され、アノード電極Ａを介してクエンチング抵抗へ接続される。
　本構造のアバランシェフォトダイオードの特徴は、アバランシェ接合を形成するＮ型埋込拡散層５と、カソード拡散層となるＮ型埋込拡散層６とを別々に形成し、しかもＮ型埋込拡散層６をＮ型埋込拡散層５よりも深く形成したことにある。
　従来の図１１に示すアバランシェフォトダイオードの構造の場合のデバイスシミュレーション結果を図２Ａ～図２Ｃに示している。図２Ａは、アバランシェフォトダイオードの要部の断面におけるＰ型とＮ型の不純物濃度分布を示している。また、図２Ｂは、そのアバランシェフォトダイオードの断面の電界強度分布を２次元的に示している。図２Ａ,図２Ｂにおいて、横軸は水平方向の長さ[μｍ]を表し、縦軸は基板平面から深さ方向の長さ[μｍ]を表す。
　また、図２Ｂ中の水平方向Ａ－Ａ部の電界強度を示したものが図２Ｃである。図２Ｃにおいて、横軸は水平方向の長さ[μｍ]を表し、縦軸は電界強度[Ｖ／ｃｍ]を表す。
　この図２Ｃでは、ちょうどＮ型埋込拡散層３０５とＰ型拡散層３０４の接合の内、Ｐ型拡散層３０４のエッジ付近で電界強度強くなっている部分が存在することがわかる。
　一方、本発明のアバランシェフォトダイオードの構造のデバイスシミュレーション結果を図３Ａ～図３Ｃに示している。図３Ａは、アバランシェフォトダイオードの要部の断面におけるＰ型とＮ型の不純物濃度分布を示している。また、図３Ｂは、そのアバランシェフォトダイオードの断面の電界強度分布を２次元的に示している。図３Ａ,図３Ｂにおいて、横軸は水平方向の長さ[μｍ]を表し、縦軸は基板平面から深さ方向の長さ[μｍ]を表す。図３Ｂ中の水平方向Ｂ－Ｂ部の電界強度を示したものが図３Ｃである。
　本発明の第１実施形態によるアバランシェフォトダイオードでは、図３Ｃに示すように、エッジブレイクダウンや、高濃度のアバランシェ接合によるトンネルモード(tunneling mode)のノイズを回避しながら、均一な電界強度分布が得られていることが分かる。
　これは、従来の図１１に示すアバランシェフォトダイオードが、アバランシェ接合を形成するＮ型埋込拡散層３０５がカソード電極Ｃよりそのままつながる構造であるため、カソード抵抗が高いことにより生じた電位降下分がそのまま電界強度差となったものである(電界強度はポテンシャル差と距離で決まるが、距離が変わらず、ポテンシャルの高い個所が局所的に生じる)。
　これに対して、本発明のアバランシェフォトダイオードの構造では、図１に示すように、カソード電極ＣからＮ型埋込拡散層６とアバランシェ接合を形成するＮ型埋込拡散層５を別々に形成することにより、カソード電極Ｃからの電位降下によって、低濃度のＰ型拡散層２のエッジ付近でポテンシャルが高くなるが、Ｎ型埋込拡散層６をＮ型埋込拡散層５よりも深い位置に形成することで、Ｎ型埋込拡散層６を電位の低いアノード拡散層(Ｐ型拡散層２)より遠ざけて電界強度を低くし、電界強度分布が均一になるようにしている。
　なお、本発明のアバランシェフォトダイオードにおいて、ポテンシャルが高い個所は、同様に生じるが、そのポテンシャルが高い個所の位置を深くすることにより距離を離し、電界強度として高くならないようにしている。
　本発明の第１実施形態では、Ｎ型埋込拡散層５をリン(３１Ｐ＋)の５４０ｋｅＶのイオン注入で形成し、Ｎ型埋込拡散層６はリン(３１Ｐ＋)を１.５ＭｅＶのイオン注入で形成しているが、Ｎ型埋込拡散層６を形成する際のイオン注入エネルギーがＮ型埋込拡散層５を形成する際のイオン注入エネルギーと近いと上記のポテンシャルが高い個所を深くして距離を離す効果が小さくなり、電界強度が強くなってしまう。
　従って、リン(３１Ｐ＋)でＮ型埋込拡散層５を５４０ｋｅＶのイオン注入エネルギーで形成する場合、Ｎ型埋込拡散層６をリン(３１Ｐ＋)で形成する際のイオン注入エネルギーは、少なくとも１ＭｅＶ以上とすることが好ましい。
　また、逆にＮ型埋込拡散層６を形成する際のイオン注入エネルギーが高すぎると、低濃度のＰ型拡散層２とＰ型半導体基板１との電気的な分離が不十分になるため、３ＭｅＶ以下とするのが好ましい。
　上記の本発明の第１実施形態では、低濃度のＰ型拡散層２と高濃度のＮ型埋込拡散層５および高濃度のＮ型埋込拡散層６から成るアバランシェフォトダイオード構造について説明したが、当然極性は逆でも同様の結果が得られる。しかし、ボロン(１１Ｂ＋)とリン(３１Ｐ＋)では、イオン注入エネルギーによる入射深さが異なるため、イオン注入エネルギーやドーズ量の最適化が必要であることは言うまでもない。
　〔第２実施形態〕
　図４を用いて本発明の第２実施形態によるアバランシェフォトダイオードについて説明する。基本的な構成は第１実施形態と同じである。この第２実施形態のアバランシェフォトダイオードは、Ｎ型埋込拡散層２５を除いて第１実施形態のアバランシェフォトダイオードと同一の構成をしている。
　この第２実施形態のアバランシェフォトダイオードは、アバランシェ接合を形成するＮ型埋込拡散層２５が、基板平面視において低濃度のＰ型拡散層２の底部よりも小さく形成されている。
　第１実施形態のように、アバランシェ接合を形成するＮ型埋込拡散層５が低濃度のＰ型拡散層２より大きく形成されていても、Ｎ型拡散層３と実質的に接続されなければ、ポテンシャルがそのまま高くなることはないので、基本的に上記で述べてきた効果には変わりはない。しかしながら、低濃度のＰ型拡散層２と同じ大きさのＮ型埋込拡散層が接合してアバランシェ接合を形成している構成の場合、拡散エッジでは曲率が高くなる分だけ電界強度分布がエッジ部で高くなり、エッジブレイクダウンが発生することが懸念される。
　従って、本発明の第３実施形態のアバランシェフォトダイオードのように、基板平面視においてＮ型埋込拡散層２５を低濃度のＰ型拡散層２の底部よりも小さく形成することにより、上記の懸念をも払拭することができ、より完全な構成のアバランシェフォトダイオードを得ることができる。
　もちろん、この第２実施形態のアバランシェフォトダイオードは、第１実施形態のアバランシェフォトダイオードと同様、極性は逆でも同様の結果が得られることは言うまでもない。
　〔第３実施形態〕
　図５を用いて本発明の第３実施形態によるアバランシェフォトダイオードについて説明する。基本的な構成は、第１実施形態と同じである。第１実施形態のアバランシェフォトダイオードと異なっているのは、カソード拡散層となるＮ型拡散層３とＮ型埋込拡散層６の間にも高濃度のＮ型埋込拡散層３５が形成されていることである。このＮ型埋込拡散層３５は、第４の第２導電型半導体層の一例である。
　第１実施形態の最後に述べたように、Ｎ型埋込拡散層６を形成する際のイオン注入エネルギーが高くて深く位置に形成されると、Ｎ型拡散層３とＮ型埋込拡散層６の接触濃度が低くなって、低濃度のＰ型拡散層２とＰ型半導体基板１の分離耐性が不十分になり、リークが生じる他、カソード抵抗も高くなるため、より効率的にカソード電極Ｃに印加した電圧がアバランシェ接合へ印加できないという問題が生じる。
　アバランシェフォトダイオードは、耐圧以上に印加して動作させるデバイスであるため、少なくとも１０～２０Ｖ程度の高電圧を印加させる必要があり、これらの電圧はＩＣの内部回路で通常発生させているため、印加した電圧をより効率的にアバランシェ接合へ印加することは、より高性能なアバランシェフォトダイオード特性を引き出すことに繋がる。一般的にアバランシェフォトダイオードの重要な特性の一つであるフォトン検出効率を示すＰＤＥ(Photon Detection Efficiency)は、耐圧より電圧を多く印加するほど高くなるため、より高感度なデバイスを提供できることに繋がる。
　そこで、本発明の第３実施形態によるアバランシェフォトダイオードの構成では、Ｎ型埋込拡散層３５をＮ型拡散層３とＮ型埋込拡散層６の間に形成することで、コストや手番を増やすことなく上記の課題を解決することができる。
　もちろん、この第３実施形態のアバランシェフォトダイオードは、第１実施形態と同様、極性は逆でも同様の結果が得られることは言うまでもない。
　〔第４実施形態〕
　図６を用いて本発明の第４実施形態によるアバランシェフォトダイオードについて説明する。基本的には、本発明の第２実施形態と第３実施形態の組合せとなる。
　アバランシェ接合を形成するＮ型埋込拡散層２５を、基板平面視において低濃度のＰ型拡散層２の底部よりも小さく形成することによって、拡散エッジで曲率が高くなり、電界強度分布がエッジ部で高くなるので、エッジブレイクダウンが発生するのを防止できる。
　もちろん、この第４実施形態のアバランシェフォトダイオードは、既に述べた第１～第３実施形態と同様、極性は逆でも同様の結果が得られることは言うまでもない。
　〔第５実施形態〕
　図７を用いて本発明の第５実施形態によるアバランシェフォトダイオードについて説明する。図７は本発明の第５実施形態によるアバランシェフォトダイオードの断面図を示しており、この第５実施形態のアバランシェフォトダイオードは、カソード拡散層となるＮ型拡散層３とＮ型埋込拡散層６の間に形成されたＮ型埋込拡散層５５を除いて第４実施形態のアバランシェフォトダイオードと同一の構成をしている。
　基本的には、本発明の第４実施形態に加えてＳＴＩ(Shallow Trench Isolation)部の欠陥による影響を低減できる構造である。一般的に微細プロセスでは微細な拡散分離としてＳＴＩを採用する。しかし、ＳＴＩは、Ｓｉをエッチングして酸化膜で埋め込みを行なうため、どうしても欠陥を内蔵する。
　この第５実施形態のアバランシェフォトダイオードは、カソード拡散層となるＮ型拡散層３とＮ型埋込拡散層６との間の高濃度のＮ型埋込拡散層５５を、選択酸化膜ＳＴＩ１１よりも低濃度のＰ型拡散層２(第１導電型半導体層)側すなわち受光領域側に向かって延在するように形成している。このＮ型埋込拡散層５５は、第４の第２導電型半導体層の一例である。
　このように、Ｎ型埋込拡散層５５のはい上がりでＰＮ接合を選択酸化膜ＳＴＩ１１に形成しないことにより、選択酸化膜ＳＴＩ１１による欠陥の影響を受けない構造とするアバランシェフォトダイオード構造を得ることができる。
　一般的に、イオン注入で拡散層を形成すると、注入エネルギー応じた深さにピークをもつ濃度プロファイルとなり、熱処理により上記ピーク位置を中心に浅い側、深い側へ拡散して広がっていき、浅い側へ広がることを「はい上がり」という。ここで、選択酸化膜ＳＴＩに対して外側にＮ型埋込拡散層がある場合、はい上がりがあっても上側にはＳＴＩで止まり、ＳＴＩをＰ型拡散層とＮ型拡散層が跨ぐ(ＰＮ接合で形成される)形となる。本来、ＰＮ接合が欠陥を含むＳＴＩを跨ぐこと(横切ること)は、リーク発生の要因となり好ましいことではない。そこで、上記第５実施形態のようにＳＴＩより内側までＮ型拡散層を形成することにより、Ｎ型拡散層の「はい上がり」部分でＳＴＩを覆う形となってＳＴＩがＮ型拡散層中に存在することになるため、リーク発生を防ぎ、ひいてはノイズ特性の悪化を防止することができる。
　もちろん、この第５実施形態のアバランシェフォトダイオードは、既に述べた第１～第４実施形態と同様、極性は逆でも同様の結果が得られることは言うまでもない。
　以上のように、本発明のアバランシェフォトダイオードでは、エッジブレイクダウン、高濃度のアバランシェ接合によるトンネルモード(tunneling mode)を回避しながら均一な電界強度分布を得ることができる。また、同時にＮ型埋込拡散層をカソードＮウェル拡散層の下にも形成することにより、カソード抵抗の増大をコストアップや手番を増加することなく、回避することができ、カソード電極Ｃに印加した電圧をアバランシェ接合へロスを少なくして印加することができるため、よりアバランシェ検出確率を増加させた高性能なアバランシェフォトダイオードを得ることができる。
　なお、上記第１～第５実施形態において、第１導電型をＰ型、第２導電型をＮ型としたのは代表的な例であり、導電型が逆の場合でもデバイスを構成できる。
　また、上記第１～第５実施形態では、第１導電型の半導体基板としてシリコン半導体基板１を用いたアバランシェフォトダイオードについて説明したが、第１導電型の半導体基板はこれに限らず、ＩｎＰなどの他の材料からなる基板を用いてもよい。
　本発明の具体的な実施の形態について説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の範囲内で種々変更して実施することができる。例えば、上記第１～第５実施形態で記載した内容を適宜組み合わせたものを、本発明の一実施形態としてもよい。
　本発明および実施形態をまとめると、次のようになる。
　本発明の一態様に係るアバランシェフォトダイオードは、
　第１導電型の半導体基板１内に形成された第１導電型半導体層２と、
　上記半導体基板１の基板平面視において上記第１導電型半導体層２を間隔をあけて囲むように、上記半導体基板１内に形成された第１の第２導電型半導体層３と、
　上記半導体基板１内の上記第１導電型半導体層２よりも深い位置に、上記第１導電型半導体層２の底部の少なくとも一部に接するように形成された第２の第２導電型半導体層５,２５と、
　上記半導体基板１内の上記第２の第２導電型半導体層５,２５よりも深い位置に、上記第２の第２導電型半導体層５,２５の底部に接するように形成された第３の第２導電型半導体層６と
を有し、
　上記第１導電型半導体層２と上記第２の第２導電型半導体層５,２５とでアバランシェ接合を形成し、
　上記半導体基板１と上記第１導電型半導体層２とが電気的に分離されるように、上記第１の第２導電型半導体層３と上記第３の第２導電型半導体層６とが接続されていることを特徴とする。
　上記構成によれば、例えば第１導電型をＰ型、第２導電型をＮ型とした場合、カソード側の第３の第２導電型半導体層６と、アバランシェ接合を形成する第２の第２導電型半導体層５,２５とを別々に形成することにより、カソード側からの電位降下によって、アノード側の第１導電型半導体層２のエッジ付近でポテンシャルが高くなっても、第３の第２導電型半導体層６を第２の第２導電型半導体層５,２５よりも深い位置に形成することで、第３の第２導電型半導体層６を第１導電型半導体層２より遠ざけて電界強度を低くし、電界強度分布が均一になる。
　また、半導体基板１と第１導電型半導体層２とが電気的に分離されるように、第１の第２導電型半導体層３と第３の第２導電型半導体層６とを接続していることによって、第１導電型半導体層２と第１の第２導電型半導体層３との間に仮想ガードリング(Virtual Guard ring)が形成され、エッジブレイクダウンを防止することができる。
　また、上記第２の第２導電型半導体層５,２５とでアバランシェ接合を形成する第１導電型半導体層２を低濃度とすることによって、トンネルモード(tunneling mode)のノイズを回避できる。
　したがって、エッジブレイクダウンやトンネルモード(tunneling mode)のノイズを回避しながら、均一な電界強度分布を得ることでアバランシェ接合の全領域において均一に動作させることができる。
　また、一実施形態のアバランシェフォトダイオードでは、
　上記第２の第２導電型半導体層２５は、上記半導体基板１の基板平面視において大きさが上記第１導電型半導体層２の底部よりも小さい。
　上記実施形態によれば、半導体基板１の基板平面視において、第２の第２導電型半導体層２５の大きさを第１導電型半導体層２の底部よりも小さくしたことによって、電界強度分布がエッジ部で高くならないので、エッジブレイクダウンをより確実に回避できる。
　また、一実施形態のアバランシェフォトダイオードでは、
　上記第１の第２導電型半導体層３と上記第３の第２導電型半導体層６との間に、上記第１の第２導電型半導体層３の底部の少なくとも一部に接するように形成された第４の第２導電型半導体層３５,５５を有し、
　上記第４の第２導電型半導体層３５,５５によって、上記第１の第２導電型半導体層３と上記第３の第２導電型半導体層６とを電気的に接続している。
　上記実施形態によれば、第１の第２導電型半導体層３と第３の第２導電型半導体層６との間に、第１の第２導電型半導体層３の底部の少なくとも一部に接するように形成され、第１の第２導電型半導体層３と第３の第２導電型半導体層６とを電気的に接続する第４の第２導電型半導体層３５,５５によって、第１の第２導電型半導体層３と第３の第２導電型半導体層６間の抵抗を低減して、アバランシェ接合へ均一な電位を与えることができる。
　また、一実施形態のアバランシェフォトダイオードでは、
　上記第１導電型半導体層２と上記第１の第２導電型半導体層３を分離するように形成された酸化膜１１を有し、
　上記第４の第２導電型半導体層５５は、上記酸化膜１１よりも上記第１導電型半導体層２側に向かって延在している。
　上記実施形態によれば、第１導電型半導体層２と第１の第２導電型半導体層３を分離するように形成された酸化膜１１よりも、第４の第２導電型半導体層５５が第１導電型半導体層２側に向かって延在していることによって、第４の第２導電型半導体層５５のはい上がりよりＰＮ接合が酸化膜１１に形成されることがなく、酸化膜１１に起因する欠陥の影響を受けない構造を実現できる。
　１…シリコン半導体基板(第１導電型の半導体基板)
　２…低濃度のＰ型拡散層(第１導電型半導体層)
　３…低濃度のＮ型拡散層(第１の第２導電型半導体層)
　４…低濃度のＰ型拡散層
　５,２５…Ｎ型埋込拡散層(第２の第２導電型半導体層)
　６…Ｎ型埋込拡散層(第３の第２導電型半導体層)
　７…高濃度のＰ型拡散層
　８…高濃度のＮ型拡散層
　９…ゲートポリシリコン
　１０…仮想ガードリング
　１１…選択酸化膜ＳＴＩ(酸化膜)
　１２…ゲート酸化膜
　１３…シリコン酸化膜
　Ａ…アノード電極
　Ｃ…カソード電極
　Ｓ…基板電極
　３５,５５…Ｎ型埋込拡散層(第４の第２導電型半導体層)

Claims (4)

  1. 　第１導電型の半導体基板(１)内に形成された第１導電型半導体層(２)と、
    　上記半導体基板(１)の基板平面視において上記第１導電型半導体層(２)を間隔をあけて囲むように、上記半導体基板(１)内に形成された第１の第２導電型半導体層(３)と、
    　上記半導体基板(１)内の上記第１導電型半導体層(２)よりも深い位置に、上記第１導電型半導体層(２)の底部の少なくとも一部に接するように形成された第２の第２導電型半導体層(５,２５)と、
    　上記半導体基板(１)内の上記第２の第２導電型半導体層(５,２５)よりも深い位置に、上記第２の第２導電型半導体層(５,２５)の底部に接するように形成された第３の第２導電型半導体層(６)と
    を有し、
    　上記第１導電型半導体層(２)と上記第２の第２導電型半導体層(５,２５)とでアバランシェ接合を形成し、
    　上記半導体基板(１)と上記第１導電型半導体層(２)とが電気的に分離されるように、上記第１の第２導電型半導体層(３)と上記第３の第２導電型半導体層(６)とが接続されていることを特徴とするアバランシェフォトダイオード。
  2. 　請求項１に記載のアバランシェフォトダイオードにおいて、
    　上記第２の第２導電型半導体層(２５)は、上記半導体基板(１)の基板平面視において大きさが上記第１導電型半導体層(２)の底部よりも小さいことを特徴とするアバランシェフォトダイオード。
  3. 　請求項１または２に記載のアバランシェフォトダイオードにおいて、
    　上記第１の第２導電型半導体層(３)と上記第３の第２導電型半導体層(６)との間に、上記第１の第２導電型半導体層(３)の底部の少なくとも一部に接するように形成された第４の第２導電型半導体層(３５,５５)を有し、
    　上記第４の第２導電型半導体層(３５,５５)によって、上記第１の第２導電型半導体層(３)と上記第３の第２導電型半導体層(６)とを電気的に接続していることを特徴とするアバランシェフォトダイオード。
  4. 　請求項３に記載のアバランシェフォトダイオードにおいて、
    　上記第１導電型半導体層(２)と上記第１の第２導電型半導体層(３)を分離するように形成された酸化膜(１１)を有し、
    　上記第４の第２導電型半導体層(５５)は、上記酸化膜(１１)よりも上記第１導電型半導体層(２)側に向かって延在していることを特徴とするアバランシェフォトダイオード。
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