KR102114198B1

KR102114198B1 - 광자 검출을 위한 반도체 구조체

Info

Publication number: KR102114198B1
Application number: KR1020120079885A
Authority: KR
Inventors: 마틴 포프; 비트 데 크아; 마르코 안네
Original assignee: 에스프로스 포토닉스 아게
Priority date: 2011-07-22
Filing date: 2012-07-23
Publication date: 2020-05-26
Also published as: US8901690B2; EP2549536B1; CN102891154B; KR20130011997A; EP2549536A1; IL220990A; US20130037899A1; SG187357A1; CN102891154A

Abstract

광자 검출을 위한 반도체 구조체(1, 101, 201)로서, 제1 도핑을 갖는 반도체 재료로 이루어진 기판(2, 102, 202)과, 기판의 전면에 설치된 콘택트 영역(3, 103, 203)과, 제2 도핑을 갖는 반도체 재료로 이루어지고, 콘택트 영역으로부터 거리를 두고 기판의 후면 상에 배열된 바이어스 층(4, 104, 204) - 콘택트 영역은 적어도 부분적으로 바이어스 층의 맞은 편에 위치하여, 오버랩 영역이 측방 방향으로 존재함 - , 기판의 전면에 배열되고 콘택트 영역을 둘러싸는 가드 링(5, 105, 205)을 포함하며, 콘택트 영역과 가드 링 사이에 역 전압이 인가될 수 있는 반도체 구조체가 제안된다. 더 비용 효율적인 생산을 가능하게 하기 위해, 오버랩 영역은 콘택트 영역과 바이어스 층 사이의 거리의 적어도 4분의 1에 달하는 측방 크기를 갖는다.

Description

광자 검출을 위한 반도체 구조체{SEMICONDUCTOR STRUCTURE FOR PHOTON DETECTION}

본 발명은 청구항 1의 전제부에 따른 광자 검출을 위한 반도체 구조체에 관한 것이다.

예를 들면, US 5,786,609 A의 종래 기술은 단극성 구조체를 갖는 반도체 검출기를 개시하고, 하부 측에서 층으로서 실현된 "복귀 전극(return electrode)"을 또한 개시하며, 상기 전극은 공핍 존으로부터 전도 캐리어들을 추출하도록 설계된다.

본 발명의 목적은 제조 동안의 비용 절감을 가능하게 하는, 광자 검출을 위한 반도체 구조체를 제공하는 것이다.

도입부에서 언급한 유형의 반도체 구조체로부터 진행하면, 이러한 목적은 청구항 1의 특징들을 특성화함으로써 달성된다.

종속 청구항들에 언급된 본 발명의 수단들에 의해 본 발명의 유리한 전개 및 실시예들이 가능하다.

따라서, 본 발명에 따른 광자 검출은 위한 반도체 구조체는, 제1 도핑을 갖는 반도체 재료로 이루어진 기판, 기판의 전면에 설치된 콘택트 영역, 제2 도핑을 갖는 반도체 재료로 이루어지고, 콘택트 영역으로부터 거리를 두고 기판의 후면 상에 배열된 바이어스 층 - 콘택트 영역은 적어도 부분적으로 바이어스 층의 맞은 편에 위치하여, 오버랩 영역이 측방 방향(lateral direction)으로 존재함 -, 기판의 전면에 배열되고 콘택트 영역을 둘러싸는 가드 링(guard ring)을 포함하며, 콘택트 영역과 가드 링 사이에 역 전압이 인가될 수 있고, 오버랩 영역은 콘택트 영역과 바이어스 층 사이의 거리의 적어도 4 분의 1에 달하는 측방 크기(lateral extent)를 갖는다는 점에서 구별된다.

가드 링은, 그것에 인가되는 전위 때문에, 주변부들 또는 추가의 반도체 구조체들로부터 콘택트 영역을 쉴드할 수 있는 보호성 구조체의 유형이다. 그 중에서도, 특히 스트레이 전하 캐리어(stray charge carrier)들이 또한 인터셉트(intercept)될 수 있고, 이것은 기생 저항들을 감소시키는 것을 가능케 한다.

본 발명에 따른 반도체 구조체의 경우에, 가드 링은 공핍이 가드 링에 대하여 측방으로 공간을 취하는 것, 즉 공핍 존이 형성되는 것을 가능케 하여, 콘택트 영역이, 적절한 경우, CMOS 구조체들 또는 센서 구조체들과 같은 다른 영역들로부터 쉴드된다.

예를 들어, 금속 콘택트에 의해서만 형성되는 콘택트 영역이 기판에 적용되는 경우, 콘택트 영역과 바이어스 층 사이의 거리는 기판의 두께에 대응할 수 있다.

바이어스 층은 대응하여 기판의 후면 상에 형성된다. 본 발명의 의미 내에서 오버랩 영역은 콘택트 영역이 바이어스 층 위에서 측방 크기로 확장하는 영역이다.

반도체 구조체는 바람직하게는 포토디텍터로서 이용될 수 있다. 특히, 이것은 적외선 범위에 대한 포토디텍터로서 기능할 수 있다. 후면 상의 바이어스 층은 제1 유형의 도핑을 갖는 전면 상의 영역들(기판 콘택트)과 바이어스 층 사이에 공핍 존을 생성하도록 기능할 수 있다. 전자-홀 쌍이 상기 공핍 존에서 광자의 흡수의 결과로서 생성되면, 그들은 공핍 존의 전기장 때문에 분리된다. 특히, 기판 콘택트 내의 전자들을 기판의 전면에서 검출하는 것이 가능하다.

특히, 본 발명에 따른 반도체 구조체로 인해, 후면 상의 바이어스 층이 특별하게 콘택트-접속(contact-connect)될 필요가 없다는 사실 때문에 비용 절감이 달성될 수 있다. 일반적으로, 상업적으로 이용가능한 반도체 구조체들의 경우에, 금속으로 형성될 수 있는, 후면 상의 상기 층의 그러한 콘택트-접속에 대하여, 특히, 배선이 본딩되거나, TSV(through-silicon via)가 생성된다. 그러나, 이러한 생성은 높은 비용에 이르게 할 수 있다. 그러나, 이러한 유형의 콘택트-접속은 본 발명에 따른 반도체 구조체의 경우에 회피될 수 있다. 오버랩 영역이 형성되는 최소 측방 크기는 기판 두께의 4 분의 1 또는 후면 상의 바이어스 층과 콘택트 영역 사이의 거리의 4 분의 1보다 크기 때문에, 바이어스 층이 영향받을 수 있다.

원칙적으로, 이러한 유형의 반도체 구조체의 제조 동안에, 반도체 재료가 대응하는 기판(예를 들어, 게르마늄 또는 실리콘)에 규칙적으로 이용되는 한편, 상이한 영역들에서 도핑은 제조 공정 동안에 상이하게, 예를 들어, 고농도 또는 저농도 도핑 및 동일 부호 또는 반대 부호의 도핑으로 형성될 수 있다.

본 발명에 따른 반도체 구조체의 추가적인 기본 장점은 반도체 제조 동안에, 예를 들어, 공정 라인에서 후면 처리가 감소될 수 있다는 것이다. 본 발명에 따른 광자 검출을 위한 반도체 구조체의 추가의 장점은 검출 목적으로 대응하는, 충분한 공핍 존을 획득하기 위해 감소된 전압들이 이용될 수 있다는 것이다.

본 발명의 일 바람직한 전개에서, 콘택트 영역은 바이어스 층의 전위가 상기 콘택트 영역에 인가되는 전위에 의해 영향받도록 설계된다. 콘택트 영역 자체는, 기판의 전면 상에 마찬가지로 구성되는 가드 링에 의해 둘러싸이며, 그에 의해 쉴드된다. 역 전압 자체는 콘택트 영역과 가드 링 간에 동시에 인가되는데, 즉, 대응하는 전압의 하나의 극이 콘택트 영역에 인가되고, 다른 극이 가드 링에 인가된다. 전압의 극성은, 특히, 기판 또는 반도체 재료의 나머지 부분의 도핑에 의존한다. 측방 크기가 기판의 두께의 4 분의 1보다 작게 선택되면, 후면 상의 콘택트 영역과 바이어스 층 사이의 기판의 벌크 재료의 영역의 전위는 실질적으로 가드 링 전압에 의해 영향받을 수 있다. 그러나, 이러한 사실로 인해, 측방 크기는 두께의 4분의 1보다 크게, 즉, 기판 두께의 자리수에 도달하고, 측방 크기가 증가할수록, 전위는 더욱 더 가드 링 전압에 독립적이 된다. 결과적으로, 벌크 재료의 전위만이 콘택트 영역에 인가된 전위에 의해 영향받는 것이 아니라, 마찬가지로 바이어스 층의 전위도 영향을 받는다. 전위 채널이 발생하면, 콘택트 영역과 바이어스 층 사이의 전도 채널이 그 맞은 편에 놓인다.

콘택트 영역은 기판 표면 상의 금속 콘택트-접속에 의해 형성될 수 있다. 그러나, 콘택트 영역은 기판 내에 형성된 웰을 또한 포함할 수 있다. 이 웰에는 제1 도핑과 비교하여, 즉, 기판과 비교하여 반대 부호의 도핑이 대응하여 제공된다. 이것은 또한 웰로서 구현된 콘택트 영역이 기판 내로 더욱 깊이 확장하는 것을 가능하게 하고, 결과적으로, 예시를 이용하여, 바이어스 층의 전위에 더 큰 정도로 영향을 미칠 수 있다.

특히, 본 발명의 일 실시예에서, 제1 유형의 도핑을 갖는 반도체 재료, 즉, 구체적으로, 기판은 저농도로 도핑될 수, 즉, 고 임피던스로 구현될 수 있다. 이 재료는 광자 검출, 즉, 광자 흡수 중의 전하 캐리어 분리에 특히 유리하다.

또한, 본 발명의 바람직한 일 구현에서, 제2 유형의 도핑은 제1 유형의 도 핑과 비교하여 반대로 도핑된다. 대응하는 역 전압을 인가함으로써, 다수 전하 캐리어들이 전위에 의해 추출된다는 점에 의해 바이어스 층이 영향을 받는다. 결과적으로, 다이오드가 형성된다. 이 경우, 바이어스 층은 기판과 비교하여 반대 부호의 도핑을 갖는다.

본 발명의 일 실시예에서, 가드 링은 결과적으로 기판, 즉, 제1 유형의 도핑을 갖는 반도체 재료와 동일한 부호의 도핑을 가질 수 있다. 역 전압과의 콘택트-접속의 결과로, 가드 링의 다수 전하 캐리어들이 결과적으로 추출된다.

또한, 본 발명의 일 실시예에서, 가드 링은 기판보다 더 고농도로 도핑될 수 있다. 이 고농도 도핑은, 가드 링이 남아있는 영역들에 비해 콘택트 영역에 관해서 동작하도록 의도되는 특정한 쉴드 기능을 가능하게 한다.

본 발명의 바람직한 일 구현에서, 반도체 구조체는 후면으로부터 조명될 수 있도록 구현된다. 이 후면 조명은 우선 광자들이 공핍 존의 영역 내로 가능한 유리하게 관통할 수 있게 한다. 또한, 후면이 콘택트-접속되지 않거나 후면에 추가의 컴포넌트들을 구비하지 않는다면, 광의 경로 상에 방해되는 방해 콘택트들 등이 없기 때문에 광은 덜 방해를 받으며 기판 내로 관통할 수 있다. 따라서, 특히, 광자 검출시에 반도체 구조체의 효율을 또한 증가시킬 수 있다.

본 발명의 추가의 실시예에서, 콘택트 영역과 동일한 도핑 부호를 갖는 재료로 이루어진 적어도 하나의 웰을 포함하는 적어도 하나의 추가의 영역은, 콘택트 영역에 대하여 측방으로 오프셋되는 방식으로 배열될 수 있다. 특히, 적어도 하나의 추가의 영역은 검출용, 더 구체적으로는, 광자들의 검출용 센서 컴포넌트로서 구현될 수 있다. 이 영역들은 콘택트 영역에 대하여 측면으로 오프셋되는 방식으로 배열되기 때문에, 즉, 반도체 구조체의 전면 상에 위치하기 때문에, 이것들은 후면 조명의 경우에 적절하다면 광의 경로 상에 있지 않으므로 높은 광자 수율이 달성될 수 있다.

그러나, 콘택트 영역 아래의 영역에 대하여 측방으로 오프셋되는 영역은 공핍 존으로서 또한 이용될 수 있으므로 광자 검출을 위해 이용될 수 있다. 따라서, 벌크 재료의 이 부분은 또한 흡수 영역으로서 이용되고 공핍 존이 된다.

본 발명의 유리한 일 실시예에서, 흡수 영역은 역 전압이 존재하면 공핍 존이 된다.

본 발명의 바람직한 일 구현에서, 반도체 구조체의 기판은 플로트-존(float-zone) 실리콘으로부터 제조된다. 이 재료는 매우 낮은 결함들 및 특정한 균질성에 의해 구별된다. 전도성은 수백 옴 × 센티미터(Ω㎝) 내지 수 kΩ㎝이다.

특히, 본 발명의 일 구현에서, 제1 유형의 도핑을 갖는 반도체 재료 또는 기판은 저농도로 n-도핑된다. 대응하여 저농도 도핑은 재료의 고저항 및 다수 전하 캐리어들의 저 밀도를 야기한다.

본 발명의 유리한 일 실시예에서, 셸로우-트렌치 아이솔레이션(STI)은 콘택트 영역과 가드 링 사이 및/또는 콘택트 영역과 적어도 하나의 추가의 영역 사이에 부분적으로 배열된다. 대응하는 아이솔레이션은, 이것이 필요하다면, 대응하는 전위에 관하여 추가의 파티셔닝을 야기한다.

본 발명에 따른 반도체 구조체의 하나의 특정한 이점은, 특히 적외선 근처의 범위에서 특히 양호한 양자 효율을 취득할 수 있다는 것이다. 실리콘 재료의 흡수 길이는 750nm의 광의 파장에서의 4um와 1000nm의 파장에서의 200um 사이이기 때문에, 이것은 수 마이크로미터(um)의 자리수에 대응하는 정도의 공핍 존을 제공하는 것을 정기적으로 필요로 한다. 상업적으로 이용가능한 포토다이오드의 경우, 이것은 소위 핀(pin) 구조물(포지티브(positive) - 진성(intrinsic) - 네가티브(negative)의 약어)에 의해 달성된다. 그러나, 이러한 접근법은 통합된 검출 전자기기를 갖는 포토디텍터의 경우 적절하지 않다. 기판 내의 공핍 존의 크기는 원칙적으로 기판 내의 도핑에 의해 영향을 받는다. 또한, 전면에 인가될 수 있는 역 전압은 제한적이고 일반적으로 수 볼트의 자리수임을 고려해야 한다.

이 종류의 포토디텍터들은, 흡수 거리가 공핍 존의 크기보다 현저히 클 수 있다는 불이익을 갖는다. 따라서, 벌크 재료 내에서 공핍 존 외부에서의 광자 흡수 동안 다수의 전하 캐리어들이 발생할 수 있다. 그곳에서, 소수 전하 캐리어들은 짧은 수명을 갖고 전기장에 노출되지 않아서, 전하 캐리어들의 분리 후에 전하 캐리어들이 서로로부터 충분히 빠르게 분리되고 다시 재결합할 수 없다. 대응하는 전기장이 전하 캐리어들의 충분한 분리를 유지시킬 만큼, 또는 재결합을 상쇄하는 전하 캐리어들의 빠른 추출을 가능하게 할만큼 충분히 높지 않을 때 발생하는 이 재결합 효과 때문에, 분리된 전하 캐리어들 중 대응하는 부분은 다시 재결합할 것이고, 따라서 검출되지 않는다. 생성된 전하 캐리어들 중 다른 부분은 부족한 전기장 때문에 측방 확산을 겪으며, 따라서 결국은 다른 곳에서, 다시 말해서, 그것이 대응하는 광자들에 의해 실제로 흡수되어 전하 캐리어들의 분리를 야기한 곳이 아닌 곳에서 검출된다(이미지 청색). 더욱이, 원칙적으로, 전하 캐리어들의 대응하는 확산 프로세스가 비교적 천천히 진행되어, 대응하는 전하 캐리어들이 천천히 확산되므로 검출 동안의 대응하는 시간 상관이 손실될 수 있으며, 따라서, 전하 캐리어들의 분리와 실제 검출 사이에 대응하는 만큼의 시간이 경과한다. 설명한 이 단점들은 본 발명에 따른 반도체 구조에 의해 방지되거나 감소될 수 있다. 대응하는 저농도 도핑을 갖는 기판을 제공함으로써 달성될 수 있는 것은, 공핍 존이 대응하는 크기를 갖는 것이다.

위에서 이미 언급한 바와 같이, 검출 목적을 위한 대응하는 전자 부품들이 전면 상에 적용될 수 있다. 이는 전형적인 CMOS 구조를 수반할 수 있다. 이 구조들을, 특히 콘택트 영역을 둘러싸는 가드 링을 사용하여 쉴드하는 것이 특히 유리하다. 이 가드 링은 역 전압을 가하기 위해서도 이용된다. 대응하는 쉴드는 또한 다른 영역들, 예를 들어 CMOS 구조들의 가능한 콘택트-접속들에 대한 콘택트 영역의 콘택트-접속의 결과인 추가적인 효과들, 또는 잡음으로부터의 쉴드를 야기한다. 공핍 존은 사실상 벌크 재료 전체의 내부에 생성될 수 있다.

공핍 존 또는 콘택트 영역 아래의 대응하는 전도 채널의 형성을 촉진하기 위해, 바이어스 층이 제1 유형의 도핑을 갖는 반도체 재료, 즉 기판의 반도체 재료에 대해 반대 부호의 도핑을 갖는 후면 상에 설치될 수 있다. 예를 들어, 반도체 재료가 제1 유형의 도핑으로 저농도로 n-도핑되었다면, 바이어스 층은 p-도핑된다. 상기 바이어스 층은 반드시 콘택트-접속될 필요는 없다. 그러나, 원칙적으로, 예를 들어, 적절하다면 벌크 재료 또한 통과하는, 그것을 위한 금속 콘택트를 제공하는 것을 생각할 수 있다. 그러나, 이 콘택트-접속은 본 발명에 따른 반도체 구조체에 의해 방지될 수 있다.

특히, 전면 처리, 웨이퍼 씨닝(thinning) 및 가능한 후면 처리를 가능하게 하는, 웨이퍼 제조를 위한 종래의 프로세스 라인들을 사용하는 것이 유리하게 가능하다. 이 경우, 소위 "전면 처리"는 상업적으로 이용 가능한 방식에 따라, 예를 들어 이온 주입, 산화 프로세스, 금속화(metallization), STI, 패시베이션 등에 의한 도핑의 제조에 의해 달성될 수 있다. 저항기, 트랜지스터 등이 그것을 사용하여 구축될 수 있다. 액티브 구조체들 및 소위 STI들을 생성함으로써 상이한 영역들이 형성될 수 있다. 차례로, 콘택트 영역이 이 영역들로부터 그것의 전위에 관하여 가드 링에 의해 쉴드될 수 있다. 콘택트 영역은 직사각형의 형태를 가질 수 있거나, 또는 링 모양의 형태로 구현될 수 있다.

가드 링들은 예를 들어 주입된 구조체들을 깊게 연장시킴으로써, 예를 들어 웰 구조체들에 의해 형성될 수 있다.

표준 CMOS 제조 프로세스들은 추가적인 제조 방법에서도 이용될 수 있다. "웨이퍼 씨닝 프로세스"도 유사하게 다양한 방식으로 해결될 수 있다.

아래 설명한 예시적인 실시예에서, 기판은 예를 들어 플로트-존 방법으로 얻어진 저농도로 도핑된 n형 재료로부터 형성된다. 가드 링들은 n-도핑된 웰들에 의해 형성된다. 가드 링들 내부의 영역들의 외부에 있는 영역은 0(그라운드)의 전위에 있을 것이다. 가드 링이 양의 바이어스 전압을 갖도록 역 전압이 가해진다. 그것에 의해 기판 내에 공핍 존이 생성된다. 차례로, 콘택트 영역이 음의 전위에 연결된다. 가드 링의 양의 바이어스 전압에 의해 생성된 배리어를 통해, 기판 내의 두 개의 상이하게 도핑된 영역들 간의 누설 전류가 사실상 발생하지 않는다. 반면에, 기판 자체는, 후면 pn 접합에 관해 매우 작은 전위 배리어만이 견디도록 저농도로 도핑될 뿐이다. 따라서, 바이어스 층의 대부분의 전하 캐리어들, 다시 말해 홀들은 콘택트 영역에 가해진 음극으로 흐를 수 있다. 따라서, 그러므로, 콘택트 영역의 음의 바이어스 전압 또한 바이어스 층에 영향을 끼친다. "가상의" 후면 콘택트가 사실상 발생한다.

원칙적으로, 반도체 재료 내의 이러한 모드의 동작은, 광자들의 흡수의 결과로서 전하 캐리어 분리가 발생할 때에도, 즉, 소수 전하 캐리어들이 발생할 때에도 여전히 변하지 않을 수 있다. 구체적으로, 대응하는 전도 채널 외부에서, 홀들은 후면의 방향으로 흐르는데, 이는 후면이 기판의 나머지에 비해 음의 전위에 있기 때문이다. 차례로, 결과로서, 반도체 구조체의 후면에서의 전위가 증가되며, (즉, 음으로부터 0으로), 이는 차례로 바이어스 층과 콘택트 영역 사이의 접합에 대해 배리어를 낮춘다. 마지막으로, 후면이 실질적으로 일정한 전위에서 유지되도록 동적 평형이 수립된다.

후면, 즉 바이어스 층에서의 음 전위의 결과로서, 특히 홀들이 기판에 끌려가거나 또는 그로부터 제거된다. 더욱이, 전기장이 벌크 재료에 관해 증가되어, 전자들의 흐름 시간이 현저하게 짧아질 수 있게 된다. 결론적으로, 본 발명에 따른 대응하는 반도체 구조체는 또한 시간 상관관계들이 특히 중요한 응용들, 즉, 검출이 광자 흡수에 가능한 한 가깝게 되어야만 하는 그러한 응용들에 대해 이용될 수 있다.

본 발명의 예시적인 실시예들은 도면들에서 예시되며, 나타내어지는 추가적인 이점들 및 상세들로 이하에서 더욱 상세히 설명된다.
도 1은 본 발명에 따른 포토디텍터의 타이포그래피를 통한 단면의 개략도를 도시한다.
도 2는 (개략 등가 회로도와 함께) 본 발명에 따른 포토디텍터의 타이포그래피를 통한 단면의 개략도를 도시한다.
도 3은 p형 웰을 포함하는 콘택트 영역을 갖는 본 발명에 따른 포토디텍터의 타이포그래피를 통한 단면의 개략도를 도시한다.
도 4는 본 발명에 따른 포토디텍터의 추가 타이포그래피를 통한 단면의 개략도를 도시한다.
도 5는 본 발명에 따른 포토디텍터(도 3 참조)의 타이포그래피를 통한 단면의 추가 개략도를 도시한다.
도 6은 개략 등가 회로도를 갖는 본 발명에 따른 포토디텍터(도 3, 4 참조)의 타이포그래피를 통한 단면의 개략도를 도시한다.
도 7은 기판 상의 콘택트 영역의 구성의 개략도를 도시한다.
도 8은 기판 상의 복수의 콘택트 영역의 구성의 개략도를 도시한다.
도 9는 기판 상의 링-형상 콘택트 영역의 개략도를 도시한다.

도 1은 반도체 구조체(1)를 통한 개략 단면도를 도시한다. 반도체 구조체(1)는 콘택트 영역(3)이 도포되는 기판(2)를 포함한다. 바이어스 층(4)은 기판의 후면 상에 위치한다. 그 다음 가드 링(5)은 콘택트(3) 주위에 배열된다. CCD 센서(6) 및 또한 추가 CMOS 영역(7)은 콘택트 영역(3)에 관해 측방으로 오프셋하여 위치한다. 음극(8)에 접속되어 있는 콘택트(3)에 의해 역 전압이 반도체 구조체(1)에 인가되는 반면, 가드 링(5)은 양극(9)에 접속된다. 역 전압이 궁극적으로 인가되는 극성은, 그 중에서도, 반도체 구조체들의 도핑에 의존한다. 기판(2)은 저농도로 n-도핑된다. 그것은 플로트-존 실리콘으로 구성된다.

그 다음 가드 링은, 기판보다 고농도로 도핑된 n-도핑된 재료로 구성된다. 그 다음 후면 상의 바이어스 층이 p-도핑된다. 전술한 방식으로의 역 전압의 인가 시에, 공핍 존이 기판에 형성된다.

콘택트 영역의 측방 크기가 기판 두께의 4분의 1보다 크다는 사실로 인해, 콘택트 영역에 존재하는 전위는 바이어스 층의 전위에 영향을 줄 수 있다. 일 유형의 전도 채널이 윤곽들(10)에 의해 표시된 코스(course)로 발생한다. 음극이 콘택트 영역에 인가된 결과로서, 예를 들면 p-도핑된 바이어스 층(4)으로부터 또는 광자 흡수에 의해 야기되는 전하 캐리어 분리로부터 생겨나는 홀들은 음극의 방향으로 이동한다. 반도체 구조체는 또한, 기판과 바이어스 층 사이의 pn 접합이 상대적으로 낮은 배리어를 갖게 하고, 또한 홀들이 음극의 방향으로 이동할 수 있게 하도록 구현된다. 양극이 n-도핑된 가드 링에 인가되기 때문에, 다수 전하 캐리어들, 전자들은 양극으로부터 추출된다. 그 다음 가드 링이 CCD 영역(6) 및 CMOS 영역(7)으로부터, 각각, 콘택트 영역(3)을 쉴드한다. 그 후 광자가 후면 조사 시에 포토디텍터(1)로 통과하면, 그것은 기판(2) 내의 공핍 존 내의 영역에서 흡수되고 전자-홀 쌍을 분리시키며, 여기에서 홀은 전도 채널(10')를 통해 추출되고 전자는 신호 검출을 위해 이용가능하다.

도 2는 단지 이해를 위해, 일 유형의 개략 등가 회로도를 이용하여 도 1과 유사한 대응하는 예시를 도시하며, 구조물은 다이오드 회로(11) 및 트랜지스터 회로(12)와 유사한 방식으로 비교될 수 있다.

도 3은, 그러나, 콘택트 영역(103)이, 기판(102)에 도포되고, 또한 고농도로 도핑된 p형 웰(103b) 및 마찬가지로 고농도로 도핑된 p+ 층(103c)이 그 아래에 위치하는, 금속 콘택트(103a)로 구성되는 유사한 구조물을 도시한다. 기판(102)은 플로트-존 방법으로 획득된 저농도로 n-도핑된 n형 재료로 구성된다. 그 다음 가드 링(105)은 고농도 n-도핑된 층(105a) 및 그 아래에 위치한 추가의 매립된 n-도핑된 층(105b)을 포함한다. 후면 상의 바이어스 층은 고농도로 p-도핑된다(참조 번호 104). 그 다음 그것은 그 위에 도포된, 기판을 밀봉하는 기능을 하는, 패시베이션(113)을 갖는다. 예로서, 패시베이션을 위해 실리케이트 유리(silicate glass)의 사용을 생각할 수 있다.

음극(108)을 콘택트 영역(103)에 적용한 결과로서, 그곳에 위치한, p형 웰 재료의 다수 전하 캐리어들인, 홀들이 추출된다. 유사한 상황, 즉 전자들의 추출이 양극(109)을 가드 링(105)에 적용한 결과로서 발생한다. 콘택트 영역(103)과 바이어스 층(104) 간의 거리와 비교하여 콘택트 영역(103)의 넓은 측방 크기의 결과로서, 전도 채널(100')이 형성되는데, 이는 각자 라인들(110)에 의해 나타내진다. 또한, CCD 전자 유닛(106)과 추가의 CMOS 영역들(107)이 유사하게 콘택트 영역(103)으로부터 측방으로 오프셋된 방식으로 위치한다.

대응하는 포토디텍터(201)의 추가적인 구조가 도 4 내지 6에 도시된다. 상기 포토디텍터는 유사하게, 아래에 위치한 고농도 도핑된 p형 웰(203b)과 아래에 위치한 추가 p-도핑된 층(203c)을 가지는 금속 콘택트(203a)를 가지는 콘택트 영역(203)을 포함한다.

실제 기판(202)은 차례로 저농도로 n-도핑된다. 콘택트 영역(203)은 가드 링(205)에 의해 둘러싸인다. 후자는 금속 콘택트-접속 및 또한 고농도 n-도핑된 웰(205a) 및 웰 아래에 놓인 추가로 n-도핑된 층(205b)을 포함한다. 또한, 고농도 p-도핑된 바이어스 층(204)이 후면 상에 도포되며, 패시베이션 층(213)이 또한 도포된다. 유사하게 쉴드하고, 아래에 위치한 p-도핑된 층(207')을 가지는, 대응하는 CMOS 구조(207)가 유사하게 존재한다. 이전의 구조체들과는 반대로, 특히 가드 링이 내부에서(즉 콘택트 영역 쪽으로) 그리고 외부에서 (즉, 예를 들어 CMOS 영역 내의 영역 쪽으로 더) 셸로우-트렌치 아이솔레이션(STI)(214)에 의해 둘러싸인다. 이 STI 구조체는 개별 영역들의 더 큰 한계를 제공한다. 구조체는 일반적인 방식으로 콘택트-접속되는데, 즉 양극(209)이 가드 링(205)에 인가되는 반면, 음극(208)이 콘택트 영역(203)에 인가된다.

개념적 등가 회로도들(215 및 216)이 도 6에 삽입되는데, 이는 단지 더 나은 설명을 위해서이다. 상응하여 백투백으로 접속된 다이오드들(215)은 공핍 존의 형성을 설명한다.

또한, 도 7, 8, 및 9는 콘택트 영역들(303, 403, 503)이 그들의 형식에 관하여 어떻게 구성되고 실시될 수 있는지의 예들을 도시한다. 도 7은 점 모양 스타일로 실시되고 전면에 설치된 개별 콘택트 영역(303)의 평면도에서의 반도체 구조체의 기판(302)을 도시한다. 다음으로, 도 8은 기판(402) 상의 다수의 점 모양의 콘택트 영역들(403)을 도시한다. 도 9는 기판(502) 상의 링 모양의 콘택트 영역(503)을 도시한다.

요약하면, 광자 검출에 특히 바람직한 반도체 구조체가 다음과 같이 구성된다:

그것은 저항률 ρ> 2000 Ω㎝ 인 플로트-존 실리콘으로부터 생성된 고 임피던스 기판을 가진다. 이 준-진성 반도체 재료는 예를 들어 상응하여 n--형으로 도핑된다. 이 기판은 약 50 ㎛의 두께로 얇아진다.

또한, 반도체는 기판의 전면에 콘택트 영역을 가진다. 특히, 50 ㎛ x 200 ㎛의 포맷이 고려된다. 만일, 본 케이스의 경우와 같이, 저농도로 n-도핑된 기판이 선택되면, 콘택트 영역은 p++-도핑된 재료로 구성된 소위 p-소스/드레인 주입(시트 저항률이 약 100 Ω 또는 100 Ω/sq.이고, 0 ㎚ 에서 약 100 ㎚의 범위로 구성됨), 부가적으로 p+-도핑된 층을 가지는 p형 웰 주입(시트 저항률: 약 1000 Ω/sq.이고, 약 0.1 ㎛에서 1.0 ㎛ 깊이의 범위로 구성됨)을 포함한다. 상기 p형 웰은 -1 V 내지 -5 V의 전위가 적용될 수 있도록 설계된다. 또한, p형 부주입(subimplantation)이 제공되는데, 이는 p+-도핑된 영역(약 1000 Ω/sq.의 시트 저항률, 약 0.7 ㎛에서 1.5 ㎛ 의 깊이에서 구성됨)을 형성한다.

가드 링은 유사하게 기판의 전면에서 형성되고 콘택트 영역을 둘러싼다. 가드 링의 폭은 바람직하게는 약 10 ㎛이고, 콘택트 영역으로부터의 거리는 유사하게 약 10 ㎛이다. 또한, 10 ㎛의 폭을 가지는 셸로우-트렌치 아이솔레이션(STI)은 바람직하게는 가드 링의 내부와 외부에서 제공된다. 가드 링은 상응하여 100 Ω/sq.보다 작은 시트 저항률과 표면으로부터 100 ㎚의 깊이를 가지는 n++-도핑된 재료로 구성된 n형 소스/드레인 주입을 포함한다. 또한, 가드 링 구조체는 n+-재료로 구성된 n형 웰 주입(시트 저항률: 약 800 Ω/sq., 약 0.7 ㎛에서 1.5 ㎛의 깊이, 100 ㎚ 에서 1000 ㎚ 깊이의 범위로 구성됨)을 포함한다. n형 웰 주입은 +5 V 내지 +10 V의 격리 전압이 인가될 수 있도록 실시된다. 또한, n+-재료로 구성된 n형 매설층 주입(시트 저항률: 약 1300 Ω/sq., 깊이: 약 0.5 ㎛에서 1.0 ㎛, 500 ㎚ 에서 700 ㎚ 깊이의 범위에 위치함)이 제공된다. 그 아래에는 더 이상의 층이 제공되지 않으며, 특히 n형 가드 링은 기판에 직접적으로 콘택트-접속하지 않는다.

또한, 콘택트 영역으로부터 거리를 두지만, 콘택트 영역과 측방 오버랩을 형성하는 후면 층이 제공된다. 그것은 후면 표면으로부터 200 ㎚의 깊이로 연장되는 p형 웰 주입(1000 Ω/sq. 보다 작은 시트 저항률을 가지며 p+-도핑됨)을 포함한다. 표면에서, 상기 후면 층은 질화물들, ZbSiO 또는 ZbSiNi로 구성된 무반사(anti-reflective) 코팅층 (ARC 층)으로 덮여진다. 후면 층은 정기적으로 균일하게, 즉 구조화(structuring) 없이, 실시되며, 예를 들어 얇아지지 않고 후면에 설치된 좁은 에지 영역으로부터 적절히 떨어진다면 전체 웨이퍼 영역으로 연장된다.

1,101,201 　포토디텍터
2,102,202,302,402,502 기판
3　 콘택트
4,104,204 바이어스 층
5,105,205　 가드 링
6　 CCD 링
7,207　 CMOS 영역
8,108,208　 음극
9,109,209　 양극
10,110　 전위 라인
10’,100’　 전도 채널
11,215　 다이오드 등가 회로도
12,216　 트랜지스터 등가 회로도
103a,203a 금속 콘택트
103b,203b p형 웰
103c　 p+형 층
105a,205a n+형 웰
105b,205b n+형 층
106 　CCD 영역
107,207　 CMOS 영역
113,213 패시베이션
103, 203,303,403,503 콘택트 영역
203c,207’　 p형 층
214　 셸로우-트렌치 아이솔레이션

Claims

광자 검출을 위한 반도체 구조체(1, 101, 201)로서,
제1 형의 도핑을 갖는 반도체 재료로 이루어진 기판(2, 102, 202, 302, 402, 502)과,
상기 기판의 전면에 설치된 콘택트 영역(3, 103, 203, 303, 403, 503)과,
제2 도핑을 갖는 반도체 재료로 이루어지고, 상기 콘택트 영역으로부터 거리를 두고 상기 기판의 후면 상에 배열된 바이어스 층(4, 104, 204) - 상기 콘택트 영역은 적어도 부분적으로 상기 바이어스 층의 맞은 편에 위치하여, 오버랩 영역이 측방 방향으로 존재함 - 과,
상기 기판의 전면에 배열되고 상기 콘택트 영역을 둘러싸는 가드 링(5, 105, 205)을 포함하며,
상기 콘택트 영역과 상기 가드 링 사이에 역 전압이 인가될 수 있고, 상기 오버랩 영역은 콘택트 영역과 바이어스 층 사이의 거리의 적어도 4분의 1에 달하는 측방 크기를 갖고,
상기 콘택트 영역은 상기 콘택트 영역에 인가되는 전위에 의해 상기 바이어스 층의 전위에 영향을 주도록 설계되며,
상기 콘택트 영역은 상기 제1 형의 도핑을 갖는 상기 기판과 반대 부호의 도핑을 갖는 반도체 웰 영역 및 금속 콘택트 접속을 포함하는 반도체 구조체.
삭제
제1항에 있어서,
콘택트 영역과 바이어스 층 사이의 거리는 상기 기판의 두께에 대응하는 반도체 구조체.
삭제
제1항에 있어서,
상기 기판은 고 임피던스를 갖고, 저농도 도핑되는 반도체 구조체.
제1항에 있어서,
상기 콘택트 영역은 상기 기판에 비하여 반대 부호의 도핑을 갖는 반도체 구조체.
제1항에 있어서,
상기 바이어스 층은 상기 기판에 비하여 반대 부호의 도핑을 갖는 반도체 구조체.
제1항에 있어서,
상기 가드 링은 상기 기판과 동일한 부호의 도핑을 갖는 반도체 구조체.
제1항에 있어서,
상기 가드 링은 상기 기판보다 더 고농도 도핑되는 반도체 구조체.
제1항에 있어서,
상기 반도체 구조체는 상기 후면으로부터 조명되도록 설계되는 반도체 구조체.
제1항에 있어서,
상기 콘택트 영역과 동일한 부호의 도핑을 갖는 재료로 이루어진 적어도 하나의 웰을 포함하는 적어도 하나의 추가 영역(6, 7; 106, 107; 207)이 상기 콘택트 영역에 대하여 측방 오프셋되는 방식으로 배열되는 반도체 구조체.
제11항에 있어서,
상기 추가 영역들(6, 106) 중 적어도 하나는 광자들을 검출하기 위한 센서 컴포넌트로서 구현되는 반도체 구조체.
제1항에 있어서,
상기 반도체 구조체는 광자들이 적어도 부분적으로 광자들을 흡수하는 상기 기판의 흡수 영역을 관통할 수 있게 하도록 설계되고, 상기 흡수 영역은 상기 오버랩 영역에 대하여 측방 오프셋되는 반도체 구조체.
제13항에 있어서,
상기 반도체 구조체는 상기 역 전압이 인가될 때 상기 흡수 영역이 공핍 존을 형성하도록 설계되는 반도체 구조체.
제1항에 있어서,
상기 기판은 플로트-존 실리콘으로부터 생성되는 반도체 구조체.
제11항에 있어서,
상기 콘택트 영역과 상기 가드 링 사이 및/또는 상기 콘택트 영역과 상기 적어도 하나의 추가 영역 사이에 셸로우-트렌치 아이솔레이션(STI)(214)이 부분적으로 배열되는 반도체 구조체.