KR102279835B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

신뢰성이 높은 수광 소자와 MOS 트랜지스터를 동일 실리콘 기판에 함께 형성하기 위해서, MOS 트랜지스터의 게이트 전극 형성 후, 수광 소자 형성 영역 상의 게이트 산화막을 제거하여, 수광 소자 형성 영역 상에 새롭게 열 산화막을 형성하고, 그 산화막을 통과시켜 수광 소자 형성 영역에 이온 주입을 실시함으로써, 얕은 pn 접합을 형성한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 특히, 자외선과 같은 단파장의 광을 검출하기 위한 반도체 수광 소자와 MOS 트랜지스터를 동일 실리콘 기판 상에 형성하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 수광 소자에는 여러 종류가 있다. 그 중에서도 실리콘 기판을 사용한 수광 소자는, MOS 트랜지스터 등을 사용한 집적 회로를 동일 기판 상에 제작함으로써, 수광부터 신호 처리까지의 과정을 하나의 칩 상에서 실시할 수 있기 때문에, 많은 용도로 사용되고 있다.
실리콘에 있어서의 광의 침입 깊이 (실리콘에 입사된 광의 강도가 흡수에 의해 1/e 로 감쇠하는 깊이) 는, 도 7 과 같은 파장 의존성을 갖고 있어, 자외선 (UVA：320 ∼ 400 nm, UVB：280 ∼ 320 nm) 의 경우, 수 nm ∼ 수십 nm 의 영역에서 대부분의 광이 흡수되어 버린다. 이러한 특징을 갖는 실리콘을 사용하여 자외선을 검출하기 위한 구조는, 특허문헌 1 이나 비특허문헌 1 에 개시되어 있다.
구체적으로는, 자외선 조사에 의해 발생한 전자·정공쌍을 광 전류로서 검출하기 위해서, pn 접합의 깊이를 수십 ∼ 100 nm 정도로 얕게 한다. 또한, 실리콘 최표면의 불순물 농도를 1019 cm-3 이상으로 하고, 또한 깊이 방향에 대하여 농도가 서서히 저하되는 불순물 프로파일로 함으로써 농도 구배에 의한 전계를 발생시키고 전자·정공쌍을 효율적으로 분리시켜 광 전류가 얻어지게 한다.
또한, 이와 같은 실리콘 수광 소자 구조에서는, 비특허문헌 2 에 기재되어 있는 바와 같이, 자외선 조사에 의해 실리콘 상의 절연막에 전하가 트랩되면, pn 접합의 밴드 구조에 영향이 미쳐, 수광 소자의 감도 특성이 변동되어 버린다. 그래서 실리콘 표면에 접하는 절연막은 전하 트랩이 적은 실리콘 열 산화막으로 할 필요가 있다. 실리콘 최표면의 불순물 농도를 고농도로 하는 것은, 절연막 중의 고정 전하의 영향을 차폐시킨다는 이점도 있다.
한편, 실리콘을 사용한 자외선 수광 소자를 MOS 트랜지스터와 함께 형성하는 종래의 방법은, 예를 들어 특허문헌 2 에 개시되어 있다. 도 8 및 도 9 는, 종래의 제조 방법을 공정순으로 나타내는 단면도이다. 도면에 있어서, PD 는 수광 소자를 형성하는 수광 소자 형성 영역, TR 은 PMOS 트랜지스터를 형성하는 MOS 트랜지스터 형성 영역을 나타낸다.
먼저, 도 8( (a) 에 나타내는 바와 같이, p 형 실리콘 기판 (101) 의 표면에 Nwell 영역 (102), 소자 분리 영역 (103) 을 형성하고, 필요에 따라 트랜지스터의 임계값 전압을 조절하기 위한 이온 주입을 실시한 후, 게이트 산화막 (104) 을 열 산화에 의해 형성한다.
다음으로, 도 8( (b) 에 나타내는 바와 같이, 게이트 전극 재료인 폴리실리콘막 (105) 을 퇴적시키고, 에칭에 의해 패터닝하여 게이트 전극 (106) 을 형성한다 (도 8( (c)).
그 후, 수광 소자 형성 영역 (PD) 상을 제 1 포토레지스트막 (도시 생략) 으로 마스크한 상태에서, MOS 트랜지스터 형성 영역 (TR) 에 이온 주입을 실시하여, LDD (Lightly Doped Drain) 영역 (109) 을 형성한다 (도 8( (d)).
제 1 포토레지스트막을 제거한 후, 전체면에 절연막 (110) 을 퇴적시키고 (도 9(a)), 수광 소자 형성 영역 (PD) 상의 게이트 산화막 (104) 이 제거되지 않도록, 수광 소자 형성 영역 (PD) 을 제 2 포토레지스트막 (도시 생략) 으로 마스크한 상태에서 이방성 에칭을 실시한다. 이로써, 게이트 전극 (106) 의 측면에 사이드 월 (111) 이 형성됨과 함께, 수광 소자 형성 영역 (PD) 에는 게이트 산화막 (104) 과 절연막 (110) 이 잔존한다 (도 9(b)).
계속해서, MOS 트랜지스터 형성 영역 (TR) 에 이온 주입을 실시하여, 소스·드레인 영역 (112) 을 형성한다 (도 9(c)).
그 후, 수광 소자 형성 영역 (PD) 에 얕은 접합을 형성하기 위한 이온 주입을 실시하여, 불순물 영역 (108) 을 형성한다 (도 9(d)).
이와 같이 종래의 제조 방법에 따르면, 실리콘을 사용한 pn 접합을 갖는 자외선 수광 소자와 MOS 트랜지스터를 동일 실리콘 기판에 함께 형성할 수 있다.
일본 특허공보 제5692880호 일본 공개특허공보 2014-154793호
ITE Trans. On MTA Vol.2 No.2 pp.123-130 (2014) SPIE-IS＆T/Vol.8298 82980M-1∼8 (2012)
도 8 및 도 9 에 나타낸 종래의 제조 방법에서는, 수광 소자 형성 영역 (PD) 의 실리콘 기판 표면에 직접 접하는 절연막은, 열 산화막이기는 하지만, 게이트 전극 형성을 위한 패터닝 후에 남은 게이트 산화막 (104) 이기 때문에, 게이트 패터닝시의 에칭 데미지 등으로 인한 막질 저하가 일어날 수 있다. 상기 서술한 바와 같이, 수광 소자의 감도 특성의 변동을 억제하기 위해서는, 실리콘 표면에 접하는 절연막은 전하 트랩이 적은 실리콘 열 산화막일 필요가 있기 때문에, 막질이 저하된 게이트 산화막 (104) 이 실리콘 표면에 접하고 있는 수광 소자는, 신뢰성이 낮은 것으로 되어 버린다.
또한, 사이드 월 (111) 형성을 위해서 퇴적시키는 절연막 (110) 은, 일반적으로 게이트 산화막 (104) 보다 두껍기 (예를 들어 특허문헌 2 에서는, 게이트 산화막 두께 10 nm ∼ 50 nm, 사이드 월용 절연막 두께 200 nm ∼ 500 nm) 때문에, 게이트 산화막 (104) 과 사이드 월용 절연막 (110) 의 적층막을 통과시켜 수광 소자 형성 영역 (PD) 에 이온 주입을 실시하고, 불순물 영역 (108) 을 원하는 농도로 하기 위해서는, 1016 cm-2 를 초과하는 높은 도즈량이 필요해진다.
이 도즈량을 한 번의 주입으로 실시하면 레지스트가 타서 눌어붙어 버리는 등의 제조상의 장해가 있으므로, 통상적으로는 2 회 이상으로 나눠 주입하게 되어, 스루풋을 저하시킨다. 또, 접합 깊이도 200 nm 정도로 되어 버려, 본래 자외선을 감도좋게 검출하기 위해서 필요한 100 nm 이하의 얕은 접합으로 되어 있지 않다. 또한, 실리콘 최표면의 불순물 농도를 1019 cm-3 이상으로 하는 것도 필요하다.
본 발명은, 신뢰성이 높은 수광 소자와 MOS 트랜지스터를 동일 실리콘 기판에 함께 형성할 수 있는 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것을 과제로 한다.
본 발명의 일 실시형태에 관련된 반도체 장치의 제조 방법은, 수광 소자 형성 영역과 MOS 트랜지스터 형성 영역을 갖는 실리콘 기판 표면에 MOS 트랜지스터의 게이트 산화막이 되는 제 1 열 산화막을 형성하는 제 1 공정과, 상기 제 1 열 산화막 상에 폴리실리콘막을 형성하는 제 2 공정과, 상기 폴리실리콘막을 패터닝하여, 상기 MOS 트랜지스터 형성 영역에 상기 MOS 트랜지스터의 게이트 전극을 형성하는 제 3 공정과, 상기 제 1 열 산화막 중 상기 게이트 전극의 하부 이외의 상기 제 1 열 산화막을 제거하는 제 4 공정과, 상기 실리콘 기판 표면에 제 2 열 산화막을 형성하는 제 5 공정과, 상기 제 2 열 산화막을 통과시켜 상기 수광 소자 형성 영역에 불순물을 이온 주입하여 불순물 영역을 형성하는 제 6 공정을 구비하는 것을 특징으로 한다.
본 발명의 실시형태에 따르면, 게이트 전극의 하부 이외의 제 1 열 산화막을 제거한 후, 새롭게 제 2 열 산화막을 형성하기 때문에, 수광 소자 형성 영역의 실리콘 기판 표면에 직접 접하는 절연막을 폴리실리콘막의 패터닝에 의한 에칭 데미지를 받지 않는 열 산화막으로 할 수 있다. 또한, 제 2 열 산화막의 막 두께는, 게이트 산화막의 막 두께와 관계없이 설정할 수 있다. 따라서, 전하 트랩이 적은 제 2 열 산화막을 적절한 두께 (예를 들어 두께 30 nm 이하) 로 형성하고, 이러한 제 2 열 산화막을 통과시켜 수광 소자 형성 영역에 이온 주입을 실시하여 불순물 영역을 형성함으로써, 이온 주입의 도즈량을 낮게 억제할 수 있고, 또한 불순물 영역의 실리콘 기판의 최표면에 있어서의 불순물 농도가 1019 cm-3 이상이고, 불순물 영역의 불순물 농도가 1017 cm-3 이하가 되는 실리콘 기판 표면으로부터의 깊이가 100 nm 이하인 얕은 접합을 갖는 수광 소자를 형성할 수 있게 된다.
도 1 은 본 발명의 제 1 실시형태의 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2 는 본 발명의 제 1 실시형태의 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다.
도 3 은 본 발명의 제 2 실시형태의 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다.
도 4 는 본 발명의 제 3 실시형태의 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다.
도 5 는 막 두께 10 nm 의 열 산화막을 통과시켜 BF2 를 주입했을 때의 붕소의 농도 프로파일을 나타내는 도면이다.
도 6 은 막 두께 30 nm 의 열 산화막을 통과시켜 BF2 를 주입했을 때의 붕소의 농도 프로파일을 나타내는 도면이다.
도 7 은 실리콘에 광이 입사되었을 때에 광이 침입하는 깊이의 파장 의존성을 나타내는 도면이다.
도 8 은 종래의 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다.
도 9 는 종래의 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다.
[제 1 실시형태]
도 1 및 도 2 는, 본 발명의 제 1 실시형태의 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도이다.
도면에 있어서, PD 는 수광 소자를 형성하는 수광 소자 형성 영역, TR 은 PMOS 트랜지스터를 형성하는 MOS 트랜지스터 형성 영역을 나타낸다.
먼저, 도 1( (a) 에 나타내는 바와 같이, p 형 실리콘 기판 (1) 의 표면에 Nwell 영역 (2), 소자 분리 영역 (3) 을 형성하고, 필요에 따라 트랜지스터의 임계값 전압을 조절하기 위한 이온 주입을 실시한다.
그 후, 실리콘 기판 (1) 의 전체면을 열 산화시킴으로써 게이트 산화막 (「제 1 열 산화막) 이라고도 한다) (4) 을 형성한다. 게이트 산화막 (4) 의 두께는 예를 들어 10 nm 이다.
다음으로, 게이트 전극 재료인 폴리실리콘막 (5) 을 퇴적시키고 (도 1( (b)), 이것을 에칭에 의해 패터닝하여 게이트 전극 (6) 을 형성한다. 여기서, 에칭 후에 남은 이물질 등을 제거하기 위해, 웨트 처리를 실시하여, 게이트 전극 (6) 의 하부 이외의 영역의 게이트 산화막 (4) 을 제거한다 (도 1( (c)).
그 후, 전체면을 열 산화시킴으로써, 실리콘 기판 (1) 의 표면, 게이트 전극 (6) 의 측면 및 상면 상에 열 산화막 (「제 2 열 산화막」이라고도 한다) (7) 을 형성한다 (도 1( (d)). 이 열 산화막 (7) 의 두께는, 예를 들어 수광 소자 형성 영역 (PD) 상에서 10 nm 이다. 또, 이 공정에 있어서, 게이트 전극 (6) 의 측면을 열 산화시키는 것은, 게이트 전극 (6) 패터닝시의 에칭 데미지의 제거, 이후 공정의 소스·드레인 영역 형성용 이온 주입에 있어서의 게이트 전극 (6) 에 대한 이온의 펀치스루 방지 등의 역할을 한다.
다음으로, 열 산화막 (7) 을 통과시켜 수광 소자 형성 영역 (PD) 의 Nwell 영역 (2) 에 p 형 불순물의 이온 주입을 실시하여, p 형 불순물 영역 (8) 을 형성한다 (도 1( (e)). 이 주입 조건은, 예를 들어 BF2, 10 keV, 5.0×1013 cm- 2 이다. 이로써, 얕은 pn 접합이 형성된다. 여기서, 열 산화막 (7) 은, 게이트 산화막 (제 1 열 산화막) (4) 이 아니라, 게이트 산화막 (4) 을 제거한 후, 새롭게 형성한 열 산화막이기 때문에, 에칭 데미지 등을 받지 않았다. 또한, 열 산화막 (7) 상에 다른 절연막이 형성되어 있지 않은 상태에서 이온 주입을 실시할 수 있다.
따라서, 이온 주입의 도즈량을 상기와 같이 낮게 억제할 수 있고, 또한 불순물 영역의 실리콘 기판의 최표면에 있어서의 불순물 농도가 1019 cm-3 이상이고, 불순물 영역의 불순물 농도가 1017 cm-3 이하가 되는 실리콘 기판 표면으로부터의 깊이가 100 nm 이하인 얕은 접합을 갖는 신뢰성이 높은 수광 소자를 형성할 수 있게 된다.
계속해서, MOS 트랜지스터 형성 영역 (TR) 에, 게이트 전극 (6) 및 게이트 전극 (6) 의 측면에 형성된 제 2 열 산화막을 마스크로 하여, p 형 불순물의 이온 주입을 실시하여, 자기 정합적으로 LDD (Lightly Doped Drain) 영역 (9) 을 형성한다 (도 2(a)).
다음으로, 전체면에 절연막 (10) 을 퇴적시킨다 (도 2(b)). 이 절연막 (10) 의 두께는 예를 들어 300 nm 이다. 계속해서, 수광 소자 형성 영역 (PD) 을 레지스트로 이루어지는 마스크층 (R) 으로 덮은 상태에서 이방성 에칭을 실시하여, 게이트 전극 (6) 의 측면에 사이드 월 (11) 을 형성한다 (도 2(c)). 이 때, MOS 트랜지스터 형성 영역 (TR) 의 LDD 영역 (9) 표면은 열 산화막 (7) 까지 제거되는데, 수광 소자 형성 영역 (PD) 은 마스크층 (R) 으로 덮여 있기 때문에 절연막 (10) 이 잔존하고, 이로써, 실리콘 기판 (1) 의 표면에 직접 접하고 있는 열 산화막 (7) 에 에칭 데미지가 잘 생기지 않게 된다.
그 후, 도 2(d) 에 나타내는 바와 같이, MOS 트랜지스터 형성 영역 (TR) 에 p 형 불순물의 이온 주입을 실시하여, 소스·드레인 영역 (12) 을 형성한다. 그리고, 수광 소자 형성 영역 (PD) 의 얕은 접합이 저해되지 않도록, 예를 들어 950 ℃, 1 초와 같은 고온 단시간의 활성화 어닐을 실시한다.
상기와 같이 하여 형성된 수광 소자 형성 영역 (PD) 의 붕소의 농도 프로파일을 도 5 에 나타낸다. 상기 서술한 바와 같이, 수광 소자 형성 영역 (PD) 상의 열 산화막 (7) 의 두께는 10 nm, 이온 주입 조건은, BF2, 10 keV, 5.0×1013 cm-2 이다.
도 5 에 나타내는 바와 같이, 실리콘 최표면의 붕소 농도는 2×1019 cm-3, 붕소 농도가 1017 cm-3 이하가 되는 실리콘 표면으로부터의 깊이는 55 nm 이고, 자외선을 고감도로 검출하기 위해서 필요한 불순물 프로파일을 실현할 수 있다.
이와 같이 본 실시형태에 따르면, 불순물 영역 (8) 형성을 위한 이온 주입의 도즈량은 1013 cm-2 대이기 때문에, 종래의 제조 방법에 있어서 발생하는 제조상의 장해를 수반하지 않고, MOS 트랜지스터의 제조 공정과 정합된 제조 방법에 의해, 도 5 에 나타내는 바와 같은 불순물 프로파일을 갖는 신뢰성이 높은 수광 소자를 MOS 트랜지스터와 함께 형성할 수 있게 된다.
[제 2 실시형태]
도 3 은, 본 발명의 제 2 실시형태의 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도이다. 도 3(a) 는 도 1( (d) 과 동일한 공정을 나타내고 있고, 이 공정까지는 제 1 실시형태와 동일하기 때문에, 설명을 생략한다. 단, 본 실시형태에서는, 열 산화막 (7) 의 두께를 제 1 실시형태보다 두꺼우며 30 nm 로 하고 있다.
이러한 상태에서, 도 3(b) 에 나타내는 바와 같이 수광 소자 형성 영역 (PD) 에 얕은 접합 형성용 이온 주입을 실시한다. 이온 주입 조건은, 예를 들어 BF2, 15 keV, 5.3×1014 cm-2 이다. 이 이온 주입은, MOS 트랜지스터 형성 영역 (TR) 에도 동시에 실시되어 LDD 영역 (9) 이 형성된다.
도 3(b) 공정 후에는, 도 2(b) 이후와 동일한 공정을 거침으로써, PMOS 트랜지스터와 수광 소자를 동일 실리콘 표면 상에 형성할 수 있다.
본 실시형태의 수법을 사용하면, 수광 소자 형성 영역 (PD) 의 불순물 영역 (8) 의 형성, 즉 얕은 접합 형성용 이온 주입이 MOS 트랜지스터의 LDD 영역 (9) 형성용 이온 주입을 겸하기 때문에, 제 1 실시형태와 비교해서 공정수를 삭감시킬 수 있다.
본 실시형태에 있어서의 수광 소자 형성 영역 (PD) 의 붕소의 농도 프로파일을 도 6 에 나타낸다. 상기 서술한 바와 같이, 수광 소자 형성 영역 (PD) 상의 열 산화막 (7) 의 두께는 30 nm, 이온 주입 조건은 BF2, 15 keV, 5.0×1014 cm-2 이다.
도 6 에 나타내는 바와 같이, 실리콘 최표면의 붕소 농도는 2×1019 cm-3, 붕소 농도가 1017 cm-3 이하가 되는 실리콘 표면으로부터의 깊이는 65 nm 이며, 자외선을 고감도로 검출하기 위해서 필요한 불순물 프로파일을 실현할 수 있다.
도 5 및 도 6 에서 알 수 있는 바와 같이, 산화막을 통과시켜 이온 주입을 실시하는 경우, 산화막 두께를 10 nm 에서 30 nm 로 바꾸면, 실리콘 최표면의 붕소 농도를 1019 cm-3 이상으로 하기 위해서, 주입 도즈량을 1 자리수 크게 할 필요가 있다. 또한 산화막을 두껍게 하면 주입 에너지도 높일 필요가 있어, 얕은 접합을 제어성 좋게 형성하기가 곤란해진다. 그래서 산화막의 두께는 30 nm 이하로 하는 것이 바람직하다.
[제 3 실시형태]
도 4 는, 본 발명의 제 3 실시형태의 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도이다. 도 4(a) 는 도 2(a) 와 동일한 공정을 나타내고 있고, 이 공정까지는 제 1 실시형태와 동일하기 때문에, 설명을 생략한다.
다음으로, 도 4(b) 에 나타내는 바와 같이, 사이드 월 형성용 절연막 (10a 및 10b) 을 퇴적시킨다. 여기서, 절연막 (10a) 은 두께 20 nm 의 실리콘 질화막, 절연막 (10b) 은 두께 280 nm 의 실리콘 산화막이다. 또, 수광 소자 형성 영역 표면 상의 열 산화막 (7) 의 두께는 30 nm 이하이다.
계속해서, 도 4(c) 에 나타내는 바와 같이, 이방성 에칭을 사용하여 게이트 전극 (6) 의 측면 상에 절연막 (실리콘 산화막) (10b) 으로 이루어지는 사이드 월 (11b) 을 형성한다. 이 때, 산화막의 에칭 레이트는 빠르고, 질화막의 에칭 레이트는 느린 에칭 조건을 이용함으로써, 절연막 (실리콘 질화막) (10a) 은 에칭 스토퍼로서 남는다. 이와 같이 함으로써, 수광 소자 형성 영역 (PD) 의 실리콘 표면에 직접 접하고 있는 열 산화막 (7) 에 대한 에칭 데미지를 저감시킬 수 있다. 사이드 월 (11b) 형성 후에는 이온 주입을 실시하여 소스·드레인 영역 (12) 을 형성한다 (도 4(d)).
이상으로, 동일 실리콘 기판 상에 MOS 트랜지스터와 수광 소자를 함께 형성할 수 있다.
본 실시형태의 수법을 이용하면 사이드 월 (11b) 형성시에, 수광 소자 형성 영역 (PD) 상의 절연막을 레지스트로 덮을 필요가 없으므로, 공정수를 삭감시킬 수 있다. 또, 본 실시형태에서는 질화막 (10a) 과 산화막 (10b) 의 적층 구조를 이용하고 있는데, 질화막이 실리콘 표면 부근에 존재하면, 전하 트랩으로서 작용하여, 수광 소자 특성이나 MOS 트랜지스터 특성에 영향을 미치는 경우가 있다. 그러한 경우에는, 산화막/질화막/산화막과 같은 3 층 이상의 구조로 할 수도 있다.
또한 수광 소자 형성 영역 (PD) 상에 존재하는 질화막과 산화막의 적층 구조는, 각각의 막 두께를 최적 설계함으로써, 특정한 광의 파장 영역에 대하여 선택적으로 투과율을 높게 할 수 있으므로, 특정한 파장 영역에 높은 감도를 갖는 수광 소자를 제조할 수도 있게 된다.
이상, 본 발명의 실시형태에 대해서 설명했는데, 본 발명은 상기 실시형태에 한정되지 않고, 본 발명의 취지를 일탈하지 않는 범위에서 여러 가지 변경이 가능한 것은 말할 필요도 없다.
예를 들어, 상기 각 실시형태에 있어서는, Nwell 영역에 PMOS 트랜지스터와 최표면이 p 형이 되는 수광 소자를 제조하는 예를 나타냈는데, Pwell 영역에 NMOS 트랜지스터와 최표면이 n 형이 되는 수광 소자를 제조하는 것도 물론 가능하다. 이 경우, 비소, 인, 안티몬 등의 이온종을 얕은 pn 접합을 형성하기 위한 이온 주입에 사용한다.
또한, 상기 각 실시형태에서는, 이온 주입의 이온종에 BF2 를 사용했는데, 붕소 단체나 붕소를 함유하는 클러스터 이온 등을 이온 주입에 사용해도 된다.
1 : 실리콘 기판
2 : Nwell 영역
3 : 소자 분리 영역
4 : 게이트 산화막
5 : 폴리실리콘막
6 : 게이트 전극
7 : 열 산화막
8 : 불순물 영역
9 : LDD 영역
10, 10a, 10b : 절연막
11, 11b : 사이드 월
12 : 소스·드레인 영역
R : 마스크층

Claims (9)

  1. 수광 소자 형성 영역과 MOS 트랜지스터 형성 영역을 갖는 실리콘 기판 표면에 MOS 트랜지스터의 게이트 산화막이 되는 제 1 열 산화막을 형성하는 제 1 공정과,
    상기 제 1 열 산화막 상에 폴리실리콘막을 형성하는 제 2 공정과,
    상기 폴리실리콘막을 패터닝하여, 상기 MOS 트랜지스터 형성 영역에 상기 MOS 트랜지스터의 게이트 전극을 형성하는 제 3 공정과,
    상기 제 1 열 산화막 중 상기 게이트 전극의 하부 이외의 상기 제 1 열 산화막을 제거하는 제 4 공정과,
    상기 제 1 열 산화막이 제거된 상기 실리콘 기판 표면에 제 2 열 산화막을 형성하는 제 5 공정과,
    상기 제 2 열 산화막을 통과시켜 상기 수광 소자 형성 영역에 불순물을 이온 주입하여 얕은 접합을 구성하는 불순물 영역을 형성하는 제 6 공정과,
    상기 불순물 영역의 형성 후에, 상기 제 2 열 산화막 상에 절연막을 형성하는 제 7 공정과,
    상기 수광 소자 형성 영역의 상기 절연막 상에 마스크층을 형성한 상태에서 이방성 에칭을 실시하여, 상기 MOS 트랜지스터의 게이트 전극의 측면 상에 상기 절연막으로 이루어지는 사이드 월을 형성함과 함께 상기 수광 소자 형성 영역 상에 상기 절연막을 잔존시키는 제 8 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 열 산화막은, 상기 게이트 전극의 상면 및 측면에도 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 이온 주입에 의해 상기 MOS 트랜지스터 형성 영역에도 상기 불순물이 주입되어, 상기 MOS 트랜지스터의 LDD 영역이 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 수광 소자 형성 영역과 MOS 트랜지스터 형성 영역을 갖는 실리콘 기판 표면에 MOS 트랜지스터의 게이트 산화막이 되는 제 1 열 산화막을 형성하는 제 1 공정과,
    상기 제 1 열 산화막 상에 폴리실리콘막을 형성하는 제 2 공정과,
    상기 폴리실리콘막을 패터닝하여, 상기 MOS 트랜지스터 형성 영역에 상기 MOS 트랜지스터의 게이트 전극을 형성하는 제 ３ 공정과,
    상기 제 1 열 산화막 중 상기 게이트 전극의 하부 이외의 상기 제 1 열 산화막을 제거하는 제 ４ 공정과,
    상기 제 1 열 산화막이 제거된 상기 실리콘 기판 표면에 제 2 열 산화막을 형성하는 제 ５ 공정과,
    상기 제 2 열 산화막을 통과시켜 상기 수광 소자 형성 영역에 불순물을 이온 주입하여 얕은 접합을 구성하는 불순물 영역을 형성하는 제 6 공정과,
    상기 불순물 영역의 형성 후에, 상기 제 2 열 산화막 상에, 상기 제 2 열 산화막에 접하여 제 1 절연막을 형성하는 제 7 공정과,
    상기 제 1 절연막 상에 제 2 절연막을 형성하는 제 8 공정과,
    상기 제 1 절연막을 에칭 스토퍼로서 이방성 에칭을 실시하여, 상기 MOS 트랜지스터의 게이트 전극의 측면 상에 상기 제 2 절연막으로 이루어지는 사이드 월을 형성하는 제 9 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 불순물 영역의 상기 실리콘 기판의 최표면에 있어서의 불순물 농도가 1019 cm-3 이상이며, 상기 불순물 영역의 불순물 농도가 1017 cm-3 이하가 되는 상기 실리콘 기판 표면으로부터의 깊이가 100 nm 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 2 열 산화막의 두께가 30 nm 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 삭제
  8. 삭제
  9. 삭제
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6978893B2 (ja) 2017-10-27 2021-12-08 キヤノン株式会社 光電変換装置、その製造方法及び機器
US10978571B2 (en) * 2018-10-24 2021-04-13 International Business Machines Corporation Self-aligned contact with metal-insulator transition materials
CN109904115B (zh) * 2019-03-07 2021-01-29 上海华力微电子有限公司 一种侧墙结构的形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003096421A1 (fr) 2002-05-14 2003-11-20 Sony Corporation Dispositif a semi-conducteur et son procede de fabrication, et dispositif electronique
KR100640980B1 (ko) 2005-08-10 2006-11-02 동부일렉트로닉스 주식회사 씨모스 이미지 센서의 제조방법
JP2014154793A (ja) * 2013-02-13 2014-08-25 Seiko Npc Corp 浅い接合を有する紫外線受光素子

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL1011381C2 (nl) * 1998-02-28 2000-02-15 Hyundai Electronics Ind Fotodiode voor een CMOS beeldsensor en werkwijze voor het vervaardigen daarvan.
JP3103064B2 (ja) * 1998-04-23 2000-10-23 松下電子工業株式会社 固体撮像装置およびその製造方法
JP3840203B2 (ja) * 2002-06-27 2006-11-01 キヤノン株式会社 固体撮像装置及び固体撮像装置を用いたカメラシステム
JP4004484B2 (ja) * 2004-03-31 2007-11-07 シャープ株式会社 固体撮像素子の製造方法
KR100672729B1 (ko) * 2005-07-14 2007-01-24 동부일렉트로닉스 주식회사 씨모스 이미지 센서의 제조방법
JP4994747B2 (ja) * 2006-08-31 2012-08-08 キヤノン株式会社 光電変換装置及び撮像システム
JP2008147606A (ja) * 2006-11-14 2008-06-26 Oki Electric Ind Co Ltd フォトダイオード
JP5023768B2 (ja) * 2007-03-30 2012-09-12 ソニー株式会社 固体撮像素子及びその製造方法
JP2009239058A (ja) * 2008-03-27 2009-10-15 Sharp Corp 固体撮像素子およびその製造方法、電子情報機器
EP3182454B1 (en) 2011-06-07 2019-11-27 Tohoku University Signal processing method based on a signal output from a photodiode
JP5917060B2 (ja) * 2011-09-21 2016-05-11 ラピスセミコンダクタ株式会社 半導体装置
JP2015109343A (ja) * 2013-12-04 2015-06-11 キヤノン株式会社 半導体装置の製造方法
US9608033B2 (en) * 2014-05-12 2017-03-28 Canon Kabushiki Kaisha Solid-state image sensor, method of manufacturing the same, and camera

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003096421A1 (fr) 2002-05-14 2003-11-20 Sony Corporation Dispositif a semi-conducteur et son procede de fabrication, et dispositif electronique
KR100640980B1 (ko) 2005-08-10 2006-11-02 동부일렉트로닉스 주식회사 씨모스 이미지 센서의 제조방법
JP2014154793A (ja) * 2013-02-13 2014-08-25 Seiko Npc Corp 浅い接合を有する紫外線受光素子

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