JP2015109343A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】信頼性の高い半導体装置を提供する。【解決手段】第一絶縁体膜210をエッチングすることでゲート電極122の側面を覆うサイドウォールスペーサ215を形成する第一工程と、ゲート電極の上面とサイドウォールスペーサとソース・ドレイン領域とを覆う、酸化シリコン層と窒化シリコン層の積層膜である第二絶縁体膜を形成する第二工程と、を有し、第二工程は、酸化シリコン層をサイドウォールスペーサに接するように熱ＣＶＤ法により形成する段階と、窒化シリコン層を第二絶縁体膜の酸化シリコン層に接するようにプラズマＣＶＤ法により形成する段階とを含む。【選択図】図３

Description

本発明は、絶縁ゲート型電界効果トランジスタを備える半導体装置に関する。
特許文献１には、水素供給膜として機能する、紫外線光源によるプラズマＣＶＤ法で成膜したシリコン窒化膜（ＵＶ−ＳｉＮ）で覆われたトランジスタが記載されている。
特開２００８−２５２０３２号公報
特許文献１に記載されたトランジスタについて詳細に検討したところ、信頼性に課題があることが分かった。ここでいう信頼性とはノイズ特性やゲート絶縁膜の長期信頼性である。長期信頼性の検討項目としては、絶縁膜経時破壊（ＴＤＤＢ：Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）が挙げられる。また、負バイアス温度不安定性（ＮＢＴＩ： Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）が挙げられる。
上記課題を解決するための手段は、絶縁ゲート型電界効果トランジスタを備える半導体装置の製造方法であって、シリコン基板の上に設けられた前記トランジスタのゲート電極の上面および側面と前記トランジスタのソース・ドレイン領域とを覆う第一絶縁体膜を形成し、前記第一絶縁体膜をエッチングすることで前記ゲート電極の前記側面を覆うサイドウォールスペーサを形成する第一工程と、前記ゲート電極の前記上面と前記サイドウォールスペーサと前記ソース・ドレイン領域とを覆う、酸化シリコン層と窒化シリコン層の積層膜である第二絶縁体膜を形成する第二工程と、を有し、前記第二工程は、前記第二絶縁体膜の前記酸化シリコン層を前記サイドウォールスペーサに接するように熱ＣＶＤ法により形成する段階と、前記第二絶縁体膜の前記窒化シリコン層を前記第二絶縁体膜の前記酸化シリコン層に接するようにプラズマＣＶＤ法により形成する段階とを含むことを特徴とする。
本発明によれば、信頼性の高い半導体装置を提供することができる。
半導体装置の一例の（ａ）平面模式図、（ｂ）回路図。 半導体装置の一例の（ａ）平面模式図、（ｂ）断面模式図。 半導体装置の一例の断面模式図。 半導体装置の製造方法の一例の断面模式図。 半導体装置の製造方法の一例の断面模式図。 半導体装置の製造方法の一例の断面模式図。
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。
本発明を実施するための形態の１つとして半導体装置の一種である撮像装置ＩＳを例に挙げて説明する。
図１（ａ）に示した半導体装置１０００は、画素回路１０が配された画素回路部１と周辺回路が配された周辺回路部２とを備える。画素回路部１と周辺回路部２は単一のシリコン基板１００上に共通に設けられる。図１（ａ）において一点鎖線で囲まれた領域が画素回路部１であり、一点鎖線と二点鎖線の間の領域が周辺回路部２である。周辺回路部２は、画素回路部１の周囲、つまり、画素回路部１とシリコン基板１００の縁との間に位置する。図１（ａ）では複数の画素回路１０を２次元状に配列したエリアセンサの例を示すが、複数の画素回路１０を１次元状に配列したリニアセンサとしてもよい。
図１（ｂ）は画素回路１０の回路図である。画素回路１０は、光電変換素子１１と転送素子１２と容量部１３と増幅素子１５とリセット素子１６と選択素子１７とを備える。本例では、光電変換素子１１はフォトダイオードであり、増幅素子１５、リセット素子１６および選択素子１７はトランジスタである。
画素回路を構成するトランジスタを画素トランジスタと称する。増幅素子１５、リセット素子１６および選択素子１７は絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタはＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と同義である。本例では、ゲート絶縁膜に酸化膜を用いたＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用いているがゲート絶縁膜の種類は酸化膜に限らない。ゲート絶縁膜は、純粋な酸化シリコンであってもよいし、純粋な窒化シリコンであってもよい。また、ゲート絶縁膜は酸化ハフニウムなどのいわゆる高誘電率（ｈｉｇｈ−ｋ）ゲート絶縁膜であってもよい。転送素子１２はＭＯＳ型ゲートであり、転送素子１２をゲート、光電変換素子１１をソース、容量部１３をドレインとするトランジスタとみなすことができる。
本例では全ての画素トランジスタはチャネル（反転層）がｎ型のＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）であるが、ｐＭＯＳＦＥＴを含んでいてもよい。画素回路１０の各素子は絶縁ゲート型電界効果トランジスタ以外のトランジスタを含んでいてもよく、例えば増幅素子１５は、接合型電界効果トランジスタ（ＪＦＥＴ：Ｊｕｃｎｃｔｉｏｎ ＦＥＴ）であってもよいし、バイポーラトランジスタであってもよい。以下の説明では、画素回路において信号電荷として取り扱う電荷を多数キャリアとする導電型に一致する導電型を第一導電型とし、信号電荷として取り扱う電荷を少数キャリアとする導電型に一致する導電型を第二導電型とする。信号電荷として電子を用いる場合にはｎ型が第一導電型、ｐ型が第二導電型となる。
転送素子１２は光電変換素子１１で生じた信号電荷を容量部１３へ転送する。容量部１３はその容量と信号電荷の量に応じた電圧をノード１４に生じる。増幅素子１５のゲートはノード１４を介して容量部１３に接続されており、増幅素子１５のドレインは選択素子１７を介して電源線２１に接続されており、増幅素子１５のソースは選択素子１７を介して出力線２２に接続されている。容量部１３および増幅素子１５のゲートはリセット素子１６を介して電源線２１に接続されている。リセット素子１６をＯＮにすることでノード１４の電位が電源電位に応じた電位にリセットされる。選択素子１７をＯＮにすることでノード１４の電位に応じた信号が増幅素子１５から出力線２２に出力される。画素回路部１の構成は適宜変更することができる。
図１（ａ）に示す様に、周辺回路部２には、画素回路１０で生成された電気信号を処理する信号処理ユニット４０を設けることができる。また、周辺回路部２には、信号処理ユニット４０に加えて、信号処理ユニット４０で処理された信号を外部に出力するための出力ユニット５０や、画素回路１０や信号処理ユニット４０を制御するための制御ユニット６０も備えることができる。これら信号処理ユニット４０や出力ユニット５０、制御ユニット６０を構成する回路を周辺回路と総称する。
本例では、信号処理ユニット４０は、複数の列アンプを有する増幅回路４１と、複数の列ＡＤコンバータを有する変換回路４２と、変換回路４２からの出力を選択して出力ユニット５０へ出力するための水平走査回路４３を有している。信号処理ユニット４０は、ＣＤＳ（相関二重サンプリング）処理や、パラレル−シリアル変換処理、アナログ−デジタル変換処理などを行うように設計することができる。出力ユニット５０は電極パッドや保護回路を有し、制御ユニット６０は、垂直走査回路６１やタイミング生成回路６２等を有する。周辺回路部２の構成は適宜変更することができる。
周辺回路は複数の絶縁ゲート型電界効果トランジスタで構成することができ、特に、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを有するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ ＭＯＳ）回路で構成することができる。周辺回路を構成するトランジスタを周辺トランジスタと称し、導電型を特定する場合には周辺ｎＭＯＳＦＥＴ、周辺ｐＭＯＳＦＥＴなどと称する。また、周辺回路には、トランジスタやダイオードのような能動素子だけでなく、抵抗素子や容量素子などの受動素子が含まれる。
図２を用いてより詳細な構成を説明する。図２（ａ）は画素回路部１の画素回路１０および周辺回路部２の一部の平面模式図である。
図２（ａ）には、光電変換素子１１の受光領域１０１、容量部１３が設けられ、電荷を検出する検出領域１０３、リセット素子１６のドレイン領域１０６を示している。また、図２（ａ）には、増幅素子１５のドレイン領域１０５、増幅素子１５のソース領域１０４、選択素子１７のソース領域１０７を示している。なお、検出領域１０３はリセット素子１６のソース領域を兼ね、増幅素子１５のソース領域１０４は選択素子１７のドレイン領域を兼ねている。以下、絶縁ゲート型電界効果トランジスタのソース領域およびドレイン領域の一方に該当する領域をソース・ドレイン領域と総称する。図２（ａ）には、周辺ｎＭＯＳＦＥＴのソース・ドレイン領域１０８、周辺ｐＭＯＳＦＥＴのソース・ドレイン領域１０９を示している。
図２（ａ）には、転送素子１２のゲート電極１１１、リセット素子１６のゲート電極１２０、増幅素子１５のゲート電極１１２、選択素子１７のゲート電極１３１を示している。また、図２（ａ）には、周辺ｎＭＯＳＦＥＴのゲート電極１２１、周辺ｐＭＯＳＦＥＴのゲート電極１２２を示している。各ゲート電極は、ポリシリコン（多結晶珪素）からなるポリシリコン層材である。なお、本例のゲート電極１２１とゲート電極１２２は１つのポリシリコン層材で一体的に設けられているが、別体にしてもよい。
図２（ａ）には、画素回路１０の基準コンタクト領域１０２を示している。基準コンタクト領域１０２は、配線を介して画素回路１０の基準電位（例えば接地電位）を供給するための基準コンタクトが設けられる。画素回路部１に複数の基準コンタクト領域１０２を設けることで、画素回路部１において基準電位がばらつくことを抑制し、画像に生じるシェーディングを抑制できる。
図２（ａ）には、周辺回路の抵抗素子１１０を示している。抵抗素子１３５の不純物領域の両端にコンタクトを設けることで、コンタクト間の距離に応じた抵抗を得ることができる。本例では抵抗素子１１０の不純物領域はｎ型であるが、ｐ型であってもよく、ｎ型の不純物領域を有する抵抗素子１１０と、ｐ型の不純物領域を有する抵抗素子が混在していてもよい。周辺回路部２には、他の受動素子を設けることができる。例えばポリシリコン層材で構成されたＭＯＳ構造を有する容量部や、ポリシリコン層材で構成された抵抗素子である。
受光領域１０１や検出領域１０３、画素トランジスタのソース領域、ドレイン領域、周辺ｎＭＯＳＦＥＴのソース・ドレイン領域１０８はいずれもｎ型の不純物領域である。周辺ｐＭＯＳＦＥＴのソース・ドレイン領域１０９はｐ型の不純物領域である。
図２（ｂ）は図２（ａ）のＡ−Ｂ線における断面模式図である。シリコンなどの半導体からなるシリコン基板１００は、素子分離領域によって複数の活性領域に区分されている。素子分離領域は、シャロートレンチアイソレーション法（ＳＴＩ）または選択酸化法（ＬＯＣＯＳ）などにより形成された素子分離用の絶縁物９９によって構成される。各々の活性領域には不純物領域が設けられており、不純物領域が半導体素子を構成する。素子分離領域にはＰＮ接合分離を成すためのｐ型の不純物領域（不図示）を設けることもできる。
シリコン基板１００の活性領域には、素子の導電型に応じた導電型を有するウェルが設けられる。画素回路部１にはｐ型のウェル１１８が、周辺回路部２にはｐ型のウェル１２９とｎ型のウェル１３０がそれぞれ設けられている。図２（ａ）、（ｂ）に示した基準コンタクト領域１０２には、ｐ型のウェル１１８よりも不純物濃度が高いｐ型の不純物領域（不図示）が設けられている。基準コンタクト領域１０２の不純物領域に接続された配線から、この不純物領域を介してｐ型のウェル１１８に基準電位が供給される。
まず、画素回路部１の断面構造について説明する。受光領域１０１には光電変換素子１１のｎ型の蓄積領域１１５が設けられており、蓄積領域１１５とシリコン基板１００の表面との間には、光電変換素子を埋め込みフォトダイオードとするためのｐ型の表面領域１１９が設けられている。検出領域１０３には容量部１３を構成する不純物領域１１６が設けられている。不純物領域１１６は浮遊拡散領域となっている。増幅素子１５、リセット素子１６および選択素子１７のソース・ドレイン領域には、それぞれｎ型の不純物領域１１７が設けられている。なお、図２（ｂ）には、増幅素子１５の断面を示しているが、リセット素子１６と選択素子１７でも同様である。
ゲート絶縁膜１１３あるいはゲート絶縁膜１１４を介してシリコン基板１００の上に設けられたゲート電極１１１、１１２の上面は、酸化シリコンあるいは窒化シリコンからなる絶縁体部材２０１、２０２でそれぞれ覆われている。本例のゲート絶縁膜１１３、１１４および画素回路１０の他の素子のゲート絶縁膜は、酸化シリコンを主たる材料とするがプラズマ窒化法や熱酸窒化法などにより微量（１０％未満）の窒素を含有する酸化シリコンである。窒素を含有する酸化シリコンは誘電率が純粋な酸化シリコンに比べて高いため、トランジスタの駆動能力が向上する。もちろんゲート絶縁膜は、純粋な酸化シリコンであってもよいし、純粋な窒化シリコンであってもよい。また、ゲート絶縁膜は酸化ハフニウムなどのいわゆる高誘電率（ｈｉｇｈ−ｋ）ゲート絶縁膜であってもよい。
第一絶縁体膜２１０は、絶縁体部材２０１、２０２を介してゲート電極１１１、１１２の上面を覆い、さらに、ゲート電極１１１、１１２の側面を覆っている。また、第一絶縁体膜２１０は、ゲート電極１２０、１３１の上面を覆う絶縁体部材を介してゲート電極１２０、１３１の上面を覆っており、さらに、ゲート電極１２０、１３１の側面を覆っている。また、第一絶縁体膜２１０は、受光領域１０１と検出領域１０３、さらには、増幅素子１５、リセット素子１６および選択素子１７のソース・ドレイン領域を覆っている。
第一絶縁体膜２１０は、下層の第一酸化シリコン層２１１と、上層の第一窒化シリコン層２１２とを含む複層膜（積層膜）である。第一酸化シリコン層２１１と第一窒化シリコン層２１２とが接して界面を成している。本例では、第一酸化シリコン層２１１は、ゲート電極１１１、１１２、１２０、１３１の側面に接しているが、第一酸化シリコン層２１１とゲート電極１１１、１１２、１２０、１３１との間に別の層が介在していてもよい。本例では、第一酸化シリコン層２１１は、受光領域１０１と検出領域１０３、さらには、増幅素子１５、リセット素子１６および選択素子１７のソース・ドレイン領域に接して、シリコン基板１００と界面を成している。しかし、第一酸化シリコン層２１１とシリコン基板１００との間に別の層が介在してもよい。
屈折率が約１．５である第一酸化シリコン層２１１と屈折率が約２．０である第一窒化シリコン層２１２との積層膜である第一絶縁体膜２１０が受光領域１０１を覆うことで、第一絶縁体膜２１０を受光領域１０１への入射光の反射防止膜として用いることができる。より良好な反射防止特性を得る上で、第一窒化シリコン層２１２の厚みは第一酸化シリコン層２１１の厚みよりも大きいことが好ましい。窒化シリコンは酸化シリコンより高い屈折率を有するからである。
第一絶縁体膜２１０の上には、第一絶縁体膜２１０を覆う保護膜２４０が設けられている。保護膜２４０は、酸化シリコン層や窒化シリコン層を含む絶縁体の単層膜あるいは複層膜である。保護膜２４０の上には、保護膜２４０を覆う第二酸化シリコン層２２１が設けられている。第二酸化シリコン層２２１の上には、第二酸化シリコン層２２１を覆う第三絶縁体膜２３０が設けられている。第三絶縁体膜２３０の材料は、例えばＢＰＳＧ、ＢＳＧ、ＰＳＧ等のケイ酸塩ガラスや酸化シリコンである。第三絶縁体膜２３０の上面はその下地層となる第二酸化シリコン層２２１の表面の凹凸を実質的に反映しない平坦面となっている。
第三絶縁体膜２３０、第二酸化シリコン層２２１、保護膜２４０および第一絶縁体膜２１０を貫通して増幅素子１５、リセット素子１６および選択素子１７のソース・ドレイン領域に接続する導電体部材３１１が設けられている。導電体部材３１１は、例えばタングステンを主として構成されるコンタクトプラグである。このほか、ゲート電極１１１、１１２、１２０、１３１にそれぞれ接続する導電体部材３１３（図２（ａ）参照）も設けられる。導電体部材３１３は第三絶縁体膜２３０、第二酸化シリコン層２２１、保護膜２４０、第一絶縁体膜２１０および絶縁体部材２０１、２０２を貫通してゲート電極１１１、１１２に接触する。
次に、周辺回路部２の断面構造について説明する。なお、図３は周辺ｐＭＯＳＦＥＴの拡大図であり、図２と図３を合わせて説明する。周辺ｎＭＯＳＦＥＴのソース・ドレイン領域１０８には、ｎ型の高濃度の不純物領域１２５と、ｎ型の低濃度の不純物領域１２６と、シリサイド層などのシリサイド層１３４が設けられている。シリサイド層１３４は不純物領域１２５を覆っている。不純物領域１２５は不純物領域１２６よりも不純物濃度が高い。周辺ｐＭＯＳＦＥＴのソース・ドレイン領域１０９には、ｐ型の高濃度の不純物領域１２７と、ｐ型の低濃度の不純物領域１２８と、シリサイド層などのシリサイド層１３５が設けられている。不純物領域１２７は不純物領域１２８よりも不純物濃度が高い。シリサイド層１３５は不純物領域１２７をそれぞれ覆っている。このように、周辺トランジスタは、高濃度の不純物領域１２５、１２７と、低濃度の不純物領域１２６、１２８によるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有することができる。
ゲート電極１２１、１２２は、ゲート絶縁膜１２３あるいはゲート絶縁膜１２４を介してシリコン基板１００の上に設けられている。本例のゲート絶縁膜１２３、１２４は、画素回路１０の画素トランジスタと同様に、酸化シリコンを主たる材料とするがプラズマ窒化法や熱酸窒化法などにより微量（１０％未満）の窒素を含有する酸化シリコンである。また、本例の周辺トランジスタに用いられるゲート絶縁膜１２３、１２４の厚みは、画素トランジスタに用いられるゲート絶縁膜１１３、１１４よりも厚みよりも小さい。例えば、ゲート絶縁膜１１３、１１４の厚みは５．０ｎｍ以上１０ｎｍ以下であり、ゲート絶縁膜１２３、１２４の厚みは１．０ｎｍ以上５．０ｎｍ未満である。このようにすることで、画素ＭＯＳＦＥＴの耐圧向上と周辺ＭＯＳＦＥＴの駆動速度向上とを両立できる。ゲート電極１２１、１２２の上面は、ゲート電極１２１、１２２の一部を成す、シリサイド層１３２、１３４でそれぞれ構成されている。
このように、周辺トランジスタは、シリサイド層１３２、１３３、１３４、１３５が形成されたサリサイド（Ｓｅｌｆ ＡＬＩｇｎｅｄ ｓｉｌｉＣＩＤＥ）構造を有することができる。サリサイド構造におけるシリサイド層の金属成分としては、チタン、ニッケル、コバルト、タングステン、モリブデン、タンタル、クロム、パラジウム、プラチナを挙げることができる。
周辺トランジスタのゲート電極１２１、１２２の側面は、絶縁体からなるサイドウォールスペーサ２１５でそれぞれ覆われている。また、サイドウォールスペーサ２１５はソース・ドレイン領域１０８、１０９の、低濃度の不純物領域１２６、１２８を覆っている。サイドウォールスペーサ２１５は酸化シリコン層２１３と窒化シリコン層２１４を含む積層体である。酸化シリコン層２１３は、窒化シリコン層２１４とゲート電極１２１、１２２の間および窒化シリコン層２１４とソース・ドレイン領域１０８、１０９の間に位置する。酸化シリコン層２１３と窒化シリコン層２１４とが互いに接して界面を成している。
第二絶縁体膜２２０は、ゲート電極１２１、１２２の上面と、サイドウォールスペーサ２１５とソース・ドレイン領域１０８、１０９とを覆う。第二絶縁体膜２２０は第二酸化シリコン層２２１と第二窒化シリコン層２２２を含む積層膜である。第二酸化シリコン層２２１と第二窒化シリコン層２２２とが互いに接して界面を成している。
第二酸化シリコン層２２１は窒化シリコン層２１４と第二窒化シリコン層２２２の間に位置する。第一窒化シリコン層２１２と第二酸化シリコン層２２１とが互いに接して界面を成している。つまり、サイドウォールスペーサ２１５と第二絶縁体膜２２０は界面を成している。
第二絶縁体膜２２０は、ソース・ドレイン領域１０８、１０９の高濃度の不純物領域１２５、１２７を覆っている。また、第二絶縁体膜２２０は、ソース・ドレイン領域１０８、１０９のシリサイド層１３４、１３５を覆っている。ここでは、第二絶縁体膜２２０は、その第二酸化シリコン層２２１がシリサイド層１３４、１３５と界面を成すが、シリサイド層１３４、１３５は無くてもよく、その場合には、第二酸化シリコン層２２１が不純物領域１２５、１２７と界面を成してもよい。
詳細は後述するが、第一窒化シリコン層２１２は熱ＣＶＤ法により形成されており、第二窒化シリコン層２２２はプラズマＣＶＤ法により形成されている。そして、第一窒化シリコン層２１２は第二窒化シリコン層２２２に比べて密な窒化シリコンで構成されている。第一窒化シリコン層２１２に比べて粗な第二窒化シリコン層２２２は、水素の透過率が第一窒化シリコン層２１２よりも高い。第二窒化シリコン層２２２の水素濃度は、第一窒化シリコン層２１２の水素濃度よりも高い。水素を豊富に含む第二窒化シリコン層２２２は水素供給膜として機能しうる。
第三絶縁体膜２３０および第二絶縁体膜２２０を貫通して周辺トランジスタのソース・ドレイン領域１０８、１０９に接続する導電体部材３１２が設けられている。導電体部材３１２は、例えばタングステンを主として構成されるコンタクトプラグである。このほか、ゲート電極１２１、１２２にそれぞれ接続する導電体部材３１４（図２（ａ）参照）も設けられる。
導電体部材３１１、３１２、３１３、３１４に接続する、アルミニウムや銅を主成分とする配線層（不図示）が第三絶縁体膜２３０の上に配される。複数の配線層は層間絶縁層を介して積層することができる。
シリコン基板１００の受光面の側には複数の配線層の上方にマイクロレンズアレイやカラーフィルタアレイなどが設けられる。半導体装置１０００は、シリコン基板１００を含むチップと、チップを収容するパッケージを備えることができる。撮像装置としての半導体装置１０００を組み込んだカメラや情報端末などの撮像システムを構築することができる。
本実施形態の撮像装置ＩＳとしての半導体装置１０００は、シリコン基板１００のゲート電極１１１、１１２、１２１、１２２や配線層（不図示）の側の主面が受光面となる表面照射型であってもよい。また、シリコン基板１００のゲート電極１１１、１１２、１２１、１２２や配線層（不図示）の側とは反対側の主面が受光面となる裏面照射型であってもよい。しかし、本発明は表面照射型の撮像装置に好適である。なぜなら、受光領域１０１上の複数層は、反射防止構造を構成するのに適しているからである。
周辺ｐＭＯＳＦＥＴの拡大図である図３に示すように、サイドウォールスペーサ２１５の下端部には、ソース・ドレイン領域１０９と窒化シリコン層２１４との間に酸化シリコン層２１３が延在しない欠損領域４１１が存在している場合がある。詳細には、この欠損領域４１１は窒化シリコン層２１４と低濃度の不純物領域１２８との間あるいは窒化シリコン層２１４とシリサイド層１３４、１３５との間に形成されている場合が多い。この欠損領域４１１においては図３に示すように、ソース・ドレイン領域１０９と窒化シリコン層２１４との間には第二絶縁体膜２２０の第二酸化シリコン層２２１が位置している。また、サイドウォールスペーサ２１５の上端部には、ゲート電極１２２と窒化シリコン層２１４との間に酸化シリコン層２２１が延在しない欠損領域４１２が存在している場合がある。この欠損領域４１２には図３に示すように、第二絶縁体膜２２０の第二酸化シリコン層２２１が位置している。このような隙間は、周辺ｐＭＯＳＦＥＴだけでなく周辺ｎＭＯＳＦＥＴの近傍にも存在する。すなわち、サイドウォールスペーサ２１５とソース・ドレイン領域１０８との間や、サイドウォールスペーサ２１５とゲート電極１２１との間に隙間が存在し、これらの隙間を第二絶縁体膜２２０の第二酸化シリコン層２２１が埋めている。
以上のような構成を採用することで、半導体装置１０００（半導体装置）の信頼性を向上することができる。その理由を説明する。
欠損領域４１１に空隙が存在したり窒化シリコン層が存在したりすることは、周辺ｎＭＯＳＦＥＴおよび周辺ｐＭＯＳＦＥＴのゲート絶縁膜のＴＤＤＢ特性の低下を引き起こす要因である。また、シリコン基板１００の表面のダングリングボンドによって生じる界面準位は、界面準位とチャネル間の電荷のやり取りによりノイズが発生するため、周辺ｎＭＯＳＦＥＴおよび周辺ｐＭＯＳＦＥＴのノイズ特性の低下を招く。さらに、界面準位は、周辺ｐＭＯＳＦＥＴに生じるＮＢＴＩの要因である。特に、ゲート絶縁膜が窒素を含有する酸化シリコン膜や窒化シリコン膜であると、窒素によってゲート絶縁膜のエネルギーギャップに準位が発生するため、界面準位の影響は大きくなる。
第二酸化シリコン層２２１が欠損領域４１１を埋めることで、ＴＤＤＢ特性が向上する。また、第二窒化シリコン層２２２自体から、あるいは第二窒化シリコン層２２２を透過してシリコン基板１００の表面に水素を供給して、ダングリングボンドを終端することで、ノイズ特性やＮＢＴＩが改善する。酸化シリコン層は窒化シリコンに比べて水素の透過率が高く、水素供給の障害にはなりにくいのである。また、酸化シリコン層２１３に比べて水素を透過しにくい窒化シリコン層２１４が水素の拡散障壁となることで、水素供給経路を、酸化シリコン層２１３に制限して、チャネル領域１４３、１４４への水素供給を効率化することもできる。さらに、第二酸化シリコン層２２１を第二窒化シリコン層２２２とソース・ドレイン領域１０８、１０９との間に設けることで、シリコンと窒化シリコンあるいはシリサイドと窒化シリコンとの間に生じる応力を緩和できる。
このような半導体装置１０００の製造方法について、図４〜図６を用いて説明する。図４〜図６は図２（ｂ）に示した半導体装置１０００の断面図に至るまでの過程を示した断面図である。なお、説明のため図４〜図６では画素回路部１と周辺回路部２を隣接させて描いている。
まず、図４（ａ）を用いて工程Ａを説明する。工程Ａでは、トランジスタを形成する。
工程Ａの段階Ａ−１では、シリコンなどのシリコン基板１００にＳＴＩまたは選択酸化法（ＬＯＣＯＳ）などにより形成された素子分離用の絶縁物９９を形成する。シリコン基板１００はシリコンインゴットから切り出したシリコンウエハでもよいし、シリコンウエハの上に単結晶シリコン層をエピタキシャル成長したものを用いてもよい。
次の段階Ａ−２では、第二導電型（ｐ型）のウェル１１８、第二導電型（ｐ型）のウェル１２９、および、第一導電型（ｎ型）のウェル１３０を形成する。
次の段階Ａ−３では、シリコン基板１００の上にゲート絶縁膜を介して形成したポリシリコン膜を形成し、対応するトランジスタの導電型に合わせてポリシリコン膜の各部分に不純物を注入する。さらに、ポリシリコン膜の上にハードマスクとなる絶縁体部材２０１、２０２、２０３、２０４を形成し、絶縁体部材２０１、２０２、２０３、２０４をマスクとして用いてポリシリコン膜をパターニングする。これにより、ｎ型のゲート電極１１１、１１２、１２１、ｐ型のゲート電極１２２を形成する。
次の段階Ａ−４ではｎ型の蓄積領域１１５およびｐ型の表面領域１１９を形成する。また、段階Ａ−４では、検出領域の不純物領域１１６、画素回路部１のシングルドレイン構造となるｎ型の不純物領域１１７をソース・ドレイン領域に形成する。また、段階Ａ−４では、周辺回路部２のＬＤＤ構造の低濃度の不純物領域１２６、１２８を形成する。画素回路１０の不純物領域１１６、１１７を形成する際のドーズ量の適当な範囲は、５×１０１２〜５×１０１４［ｉｏｎｓ／ｃｍ２］であり、好ましくは１×１０１３〜１×１０１４［ｉｏｎｓ／ｃｍ２］である。また、ＬＤＤ構造を成す低濃度の不純物領域１２６を形成する際のドーズ量の適当な範囲は、５×１０１２〜５×１０１４［ｉｏｎｓ／ｃｍ２］であり、好ましくは１×１０１３〜１×１０１４［ｉｏｎｓ／ｃｍ２］である。ｎ型の不純物領域１１６、１１７のイオン注入とｎ型の不純物領域１２６のイオン注入を同じマスクで並行して行うことができる。
次に、図４（ｂ）を用いて工程Ｂを説明する。工程Ｂでは、図４（ｂ）に示すように第一絶縁体膜２１０を形成する。第一絶縁体膜２１０はゲート電極１１１、１１２、１２１、１２２の上面および側面とソース・ドレイン領域（１０３、１０４、１０５、１０８、１０９）と受光領域１０１を覆う。ソース・ドレイン領域には、工程Ａで不純物領域１１６、１１７、１２６、１２８が形成されており、第一絶縁体膜２１０は不純物領域１１６、１１７、１２６、１２８を覆うことになる。
第一絶縁体膜２１０は第一酸化シリコン層２１１および第一窒化シリコン層２１２の積層膜である。第一窒化シリコン層２１２は第一酸化シリコン層２１１に接するように形成される。第一絶縁体膜２１０の形成は、第一酸化シリコン層２１１を熱ＣＶＤ（化学気相成長：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する段階Ｂ−１と、第一窒化シリコン層２１２を形成する段階Ｂ−２とを含む。後に形成される第一窒化シリコン層２１２の厚みは、先に形成される第一酸化シリコン層２１１の厚みよりも大きいことが好ましい。第一窒化シリコン層２１２の厚みは、第一酸化シリコン層２１１の厚みの２倍以上でありうる。第一酸化シリコン層２１１の厚みは例えば５ｎｍ以上２０ｎｍ以下であり、第一窒化シリコン層２１２の厚みは例えば２０ｎｍ以上１００ｎｍ以下である。段階Ｂ−１においては、例えばＴＥＯＳなどのソースガスを含むプロセスガスの圧力（生成圧力）を２０Ｐａ以上２００Ｐａ以下の範囲とした熱ＣＶＤ法、いわゆるＬＰ−ＣＶＤ（低圧ＣＶＤ）法により成膜することで、第一酸化シリコン層２１１を形成する。なお、ここでいうプロセスガスとは、少なくともソースガスを含み必要に応じて添加されたキャリアガスを含むチャンバー内のガス全体を意味し、生成圧力とは、プロセスガスの圧力（全圧）を意味する。この時の成膜温度（基板温度）は、例えば５００℃以上８００℃以下の範囲とすることができる。段階Ｂ−２においては、例えばＮＨ３とＳｉＨ２Ｃｌ２などのソースガスを含むプロセスガスの圧力（生成圧力）を２０Ｐａ以上２００Ｐａ以下の範囲とした熱ＣＶＤ法、いわゆるＬＰ−ＣＶＤ法により成膜することで、第一窒化シリコン層２１２を形成する。この時の成膜温度（基板温度）は、例えば５００℃以上８００℃以下の範囲とすることができる。
次に、図４（ｂ）、（ｃ）を用いて工程Ｃを説明する。工程Ｃでは、図４（ｃ）に示すようにサイドウォールスペーサ２１５を形成する。段階Ｃ−１では、図４（ｂ）に示すように、第一絶縁体膜２１０の上にレジスト４１０を形成する。レジスト４１０は画素回路部１の少なくとも受光領域１０１を覆い、周辺回路部２を開口する。レジスト４１０はさらにソース・ドレイン領域１０３、１０４、１０５を覆う。
次の段階Ｃ−２では、レジスト４１０をマスクとして、第一絶縁体膜２１０をエッチング（エッチバック）する。こうして図４（ｃ）に示すように、周辺回路部２のゲート電極１２１、１２２の側面を覆う、サイドウォールスペーサ２１５を形成する。サイドウォールスペーサ２１５は、酸化シリコン層２１３および窒化シリコン層２１４の積層体である。酸化シリコン層２１３は、第一酸化シリコン層２１１の残存した一部であり、窒化シリコン層２１４は第一窒化シリコン層２１２の残存した一部である。第一絶縁体膜２１０のエッチングによって不純物領域１２６、１２８を露出させる。
このエッチングを行う際に、シリコン基板１００の全ての周辺トランジスタおいて確実に不純物領域１２６、１２８を露出させるために、第一窒化シリコン層２１２および第一酸化シリコン層２１１にオーバーエッチングを行うとよい。その際、サイドウォールスペーサ２１５の窒化シリコン層２１４の下端部には、ゲート絶縁膜や第一酸化シリコン層２１１がサイドエッチされることで、隙間４０１が形成されうる。この隙間４０１が上述した欠損領域４１１となる。窒化シリコン層２１４とゲート電極との間にも同様に欠損領域４１２となる隙間が形成される場合がある。なお、エッチング条件を調整することにより、第一絶縁体膜２１０のエッチングによって不純物領域１２６、１２８を露出させる際に隙間４０１が形成されないようにすることも可能である。
なお、段階Ｃ−２では、図２（ａ）に示した抵抗素子１１０が形成される、ソース・ドレイン領域１０８、１０９とは別の領域（抵抗形成領域）においても第一絶縁体膜２１０をエッチングして、これを除去する。
フォトレジスト４１０が受光領域１０１を覆うことで、段階Ｃ−２では、第一絶縁体膜２１０の受光領域１０１の上に位置する部分を残存させる。これにより、光電変換素子１１へのダメージが抑制され、光電変換素子１１で生じるノイズを低減することができる。また、フォトレジスト４１０がゲート電極１１１、１１２を覆うことで、段階Ｃ−２では、第一絶縁体膜２１０のチャネル領域１４１、１４２の上に位置する部分を残存させる。これにより、増幅素子１５へのダメージが抑制され、転送素子１２や増幅素子１５で生じるノイズを低減することができる。
さらに図４（ｃ）を用いて工程Ａを説明する。段階Ａ−５、Ａ−６を経てサイドウォールスペーサ２１５の側面に自己整合した高濃度の不純物領域１２５、１２７を形成する。段階Ａ−５では、画素回路部１および周辺ｐＭＯＳＦＥＴを覆うレジストを形成して、ゲート電極１２１とサイドウォールスペーサ２１５をイオン注入のマスクにしてｎ型不純物を導入する。これにより、周辺ｎＭＯＳＦＥＴの不純物領域１２５を形成する。また、段階Ａ−６では、画素回路部１および周辺ｎＭＯＳＦＥＴを覆うレジストを形成して、ゲート電極１２２とサイドウォールスペーサ２１５をイオン注入のマスクにしてｐ型不純物を導入する。これにより、周辺ｐＭＯＳＦＥＴの不純物領域１２７を形成する。段階Ａ−５と段階Ａ−６の順序は任意である。ＬＤＤ構造を成す高濃度の不純物領域１２５、１２７を形成する際のドーズ量の適当な範囲は５×１０１４〜５×１０１６［ｉｏｎｓ／ｃｍ２］であり、好ましくは、１×１０１５〜１×１０１６［ｉｏｎｓ／ｃｍ２］である。このように、同一導電型の不純物領域の比較において、不純物領域１２５、１２７を形成する際のドーズ量は、不純物領域１２６、１２８を形成する際のドーズ量よりも高い。そして、同一導電型の不純物領域の比較において、不純物領域１２５、１２７の不純物濃度は、不純物領域１２６、１２８の不純物濃度よりも高い。
段階Ａ−５および段階Ａ−６の少なくとも一方では、不純物領域１２５、１２７の形成のためのイオン注入と並行して、上述した抵抗形成領域に、不純物が注入され、拡散抵抗としての抵抗素子１１０を形成できる。上記した不純物領域１２５、１２７の形成時のドーズ量は、抵抗素子１１０の不純物領域を形成するのに好適である。一方、不純物領域１２６、１２８の形成時のドーズ量では、抵抗素子１１０の抵抗値を実用的な範囲まで低くするには、不純物濃度が低いのである。上述した段階Ｃ−５で抵抗形成領域上の第一絶縁体膜２１０を除去することで、段階Ａ−５、Ａ−６でのイオン注入を可能にするのである。
次に、図５（ｄ）、（ｅ）を用いて工程Ｄを説明する。工程Ｄでは、保護膜２４０を形成する。
まず、段階Ｄ−１では、図５（ｄ）に示すように、ソース・ドレイン領域１０８、１０９とゲート電極１２１、１２２と画素回路部１を覆う保護膜２４０を形成する。保護膜２４０の厚みは、例えば３０ｎｍ以上１３０ｎｍ以下である。次の段階Ｄ−２では、保護膜２４０の上に画素回路部１を覆うレジスト４２０を形成する。
次の段階Ｅ−３では、レジスト４２０をマスクとして保護膜２４０をエッチングすることにより、保護膜２４０のソース・ドレイン領域１０８、１０９の上に位置する部分とゲート電極１２１、１２２の上に位置する部分を除去する。この時、保護膜２４０の画素回路部１の上に位置する部分を残存させる。また、保護膜２４０の抵抗形成領域の上に位置する部分を残存させる。保護膜２４０をエッチングに続いて、ゲート電極１２１、１２２の上面を覆う絶縁体部材２０３、２０４は除去される。保護膜２４０が酸化シリコンからなる場合、保護膜２４０のエッチングに伴ってサイドウォールスペーサの酸化シリコン層２１３のエッチングが進行し、隙間４０１が拡大する場合がある。また、酸化シリコンからなる絶縁体部材２０３、２０４を除去するためにさらにエッチングを長くすることも隙間４０１が拡大する要因となる場合がある。保護膜２４０のエッチングが終わるとレジスト４２０を除去する。
次に、図５（ｅ）を用いて工程Ｅを説明する。工程Ｅでは、図５（ｅ）に示すように、ソース・ドレイン領域１０８、１０９やゲート電極１２１、１２２の上面を覆う金属膜２５０を形成する。金属膜２５０はシリサイド化する金属からなる金属層を含み、この金属層は、ソース・ドレイン領域１０８、１０９やゲート電極１２１、１２２の上面に接するように形成される。また、金属層は保護膜２４０に接するように形成される。金属膜２５０は、保護膜２４０の画素回路部１や抵抗形成領域の上に残存させた部分を覆う。金属膜２５０は、上記金属層の酸化を防止するための金属化合物層をさらに有する複層膜であってもよい。金属層は例えばコバルト層であり、金属化合物層は例えば窒化チタン層である。
次に、図５（ｆ）を用いて工程Ｆを説明する。工程Ｆでは、シリサイド層１３４、１３５、１３２、１３３を形成する。工程Ｆは段階Ｆ−１〜Ｆ−４を含むことができる。
段階Ｆ−１では、シリコン基板１００を５００℃程度に加熱することで、金属膜２５０とこれに接するソース・ドレイン領域１０８、１０９やゲート電極１２１、１２２とを反応させる。これにより、モノシリサイド状態のシリサイド層１３２、１３３、１３４、１３５を形成する。段階Ｆ−２では保護膜２４０の上に位置する未反応の金属層や、金属膜２５０の金属化合物層を除去する。段階Ｆ−３ではシリコン基板１００を段階Ｆ−１より高温の８００℃程度に加熱することで、モノシリサイド状態のシリサイド層１３２、１３３、１３４、１３５を反応させてダイシリサイド状態のシリサイド層１３２、１３３、１３４、１３５を形成する。
段階Ｆ−１において、保護膜２４０を残存させた画素回路部１や抵抗形成領域では、保護膜２４０に阻まれて金属膜２５０とシリコン基板１００やゲート電極が接しないため、シリサイド層が形成されない。このように保護膜２４０はシリサイドブロックとして機能する。シリサイド層は画素回路部１においてノイズの原因となるため、画素回路部１、特に受光領域１０１、検出領域１０３、増幅素子１５のソース領域１０４やドレイン領域１０５にはシリサイド層を形成しないことが好ましい。また、抵抗形成領域にシリサイド層が形成されると抵抗が低くなりすぎてしまうため、抵抗形成領域も保護膜２４０で保護することが好ましい。シリサイド層１３２、１３３、１３４、１３５を形成した後は、保護膜２４０を除去することもできるが、画素回路１０への不要なダメージを避けるため、保護膜２４０を残存させる。
次に、図６（ｇ）を用いて工程Ｇを説明する。工程Ｇでは、図６（ｇ）に示すように第二絶縁体膜２２０を形成する。第二絶縁体膜２２０はゲート電極１１１、１１２、１２１、１２２の上面とサイドウォールスペーサ２１５とソース・ドレイン領域１０８、１０９を覆う。第二絶縁体膜２２０は画素回路部１において第一絶縁体膜２１０を覆う。
第二絶縁体膜２２０は第二酸化シリコン層２２１および第二窒化シリコン層２２２の積層膜である。第二窒化シリコン層２２２は第二酸化シリコン層２２１に接するように形成される。第二絶縁体膜２２０の形成は、第二酸化シリコン層２２１を熱ＣＶＤ法により形成する段階Ｇ−１と、第二窒化シリコン層２２２をプラズマＣＶＤ法により形成する段階Ｇ−２とを含む。後の段階Ｇ−２で形成される第二窒化シリコン層２２２の厚みは、先の段階Ｇ−１で形成される第二酸化シリコン層２２１の厚みよりも大きいことが好ましい。第二窒化シリコン層２２２の厚みは、第二酸化シリコン層２２１の厚みの２倍以上でありうる。第二酸化シリコン層２２１の厚みは例えば１０ｎｍ以上４０ｎｍ以下である。第二窒化シリコン層２１２の厚みは例えば３０ｎｍ以上１００ｎｍ以下である。段階Ｇ−１においては、例えばＴＥＯＳなどのソースガスを含むプロセスガスの圧力（生成圧力）を２００Ｐａ以上６００Ｐａ以下の範囲とした熱ＣＶＤ法、いわゆるＳＡ−ＣＶＤ（準常圧ＣＶＤ）法により成膜することで、第二酸化シリコン層２２１を形成する。この時の成膜温度（基板温度）は、例えば４００℃以上５００℃以下の範囲とすることができる。このように、第一酸化シリコン層２１１と第二酸化シリコン層２２１を共に熱ＣＶＤ法で形成することができる。ただし、第二酸化シリコン層２２１の熱ＣＶＤ法による成膜時の生成圧力は、第一酸化シリコン層２１１の熱ＣＶＤ法による成膜時の生成圧力よりも高いことが好ましい。また、第二酸化シリコン層２２１の熱ＣＶＤ法による成膜時の成膜温度は、第一酸化シリコン層２１１の熱ＣＶＤ法による成膜時の成膜温度よりも低いことが好ましい。このような条件を採用することで、隙間４０１への第二酸化シリコン層２２１のより良好な埋め込みが達成できる。
段階Ｇ−２においては、例えばＳｉＨ４とＮＨ３などのソースガスを含むプロセスガスを用いたプラズマＣＶＤ法により成膜することで、第二窒化シリコン層２２２を形成することで、第二窒化シリコン層２２２を形成する。この時のプラズマのＲＦパワーを１００Ｗ以上３００Ｗ以下の範囲とすることができる。この時の成膜温度（基板温度）は、例えば３５０℃以上４５０℃以下の範囲とすることができる。この時のプロセスガスの全圧は、例えば３０Ｐａ以上５００Ｐａ以下とすることができる。
第二窒化シリコン層２２２は周辺トランジスタに対して水素を安定的に供給する水素供給膜としても機能する。厚い第二窒化シリコン層２２２は水素を豊富に含むことができ、薄い第二酸化シリコン層２２１は水素を適切に透過させることができる。
また、後述する水素アニール処理において第二窒化シリコン層２２２は水素を透過する水素透過膜としても機能する。そのため、ノイズ特性のすぐれたＭＯＳＦＥＴを製造することが可能となる。なお、第二窒化シリコン層２２２の下に配置された第二酸化シリコン層２２１は水素を通しやすく、第一導電型（ｎ型）および第二導電型（ｐ型）のＭＯＳＦＥＴに対する水素供給を阻害しにくい。
画素回路部１上の第二酸化シリコン層２２１と周辺回路部２上の第二酸化シリコン層２２１は同一工程で形成することが可能であるため工程数を抑えることができる。また、第二酸化シリコン層２２１を熱ＣＶＤ法によって形成することで、サイドウォールスペーサ２１５とソース・ドレイン領域１０８、１０９との間に生じる隙間４０１を容易に埋め込むことが可能となる。そのため、信頼性の高い半導体装置を製造することが可能となる。
図６（ｇ）、（ｈ）を用いて工程Ｈを説明する。工程Ｈでは第三絶縁体膜２３０を形成する。
段階Ｈ−１では、図６（ｇ）に示すように、第二絶縁体膜２２０の周辺回路部２に位置する部分を覆うレジスト４３０を形成する。次の段階Ｈ−２では、レジスト４３０をマスクにして第二絶縁体膜２２０の第二窒化シリコン層２２２の画素回路部１に位置する部分をエッチングにより除去する。第二窒化シリコン層２２２の画素回路部１に位置する部分には、光電変換素子１１、転送素子１２、容量部１３、増幅素子１５、リセット素子１６、選択素子１７の上に位置する部分が含まれる。この際、第二酸化シリコン層２２１は画素回路部１を覆う第二窒化シリコン層２２２をエッチングにより除去するためのエッチングストッパとして機能する。また、第二酸化シリコン層２２１は画素回路部１をエッチングダメージから保護する保護層としての役割を果たす。
次の段階Ｈ−２では、図６（ｈ）に示すように、画素回路部１および周辺回路部２を覆うように第三絶縁体膜２３０を形成する。この第三絶縁体膜２３０は、例えばＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）−ＣＶＤ法などのプラズマＣＶＤ法によって形成された酸化シリコン層の単層膜である。第三絶縁体膜２３０は、ＢＰＳＧ膜、ＢＳＧ膜、ＰＳＧ膜等の任意の材料から形成可能であり、複層膜であってもよい。
次の段階Ｈ−３では、第三絶縁体膜２３０を平坦化する。図６（ｈ）は段階Ｈ−３の後の状態を示している。平坦化の手法としてはＣＭＰ法やリフロー法、エッチバック法、およびこれらの組み合わせを採用できる。平坦化前の第三絶縁体膜２３０の厚みは例えば２００ｎｍ以上１７００ｎｍ以下である。平坦化後の第三絶縁体膜２３０の厚みを第一絶縁体膜２１０および第二絶縁体膜２２０よりも大きくすることができる。本例では、第二窒化シリコン層２２２の画素回路部１に位置する部分が除去されており、画素回路部１と周辺回路部２と第三絶縁体膜２３０の下地の高低差が小さい。そのため、平坦化後の第三絶縁体膜２３０の厚みを１０００ｎｍ以下（例えば４５０ｎｍ以上８５０ｎｍ以下）とすることができ、抵抗の低減や感度の向上を図ることができる。
図６（ｉ）を用いて工程Ｉを説明する。工程Ｉでは、図２（ａ）、（ｂ）に示したように、第二絶縁体膜２２０を貫通してソース・ドレイン領域１０８、１０９に接続する導電体部材３１２を形成する。また、第一絶縁体膜２１０を貫通して、画素回路部１のソース・ドレイン領域に接続する導電体部材３１１を形成する。このほか、ゲート電極１１１、１１２、１２６、１２７に接続する導電体部材３１３やゲート電極１２１、１２２に接続する導電体部材３１４を形成する。
段階Ｉ−１では、第三絶縁体膜２３０を覆うレジストを用いて、第三絶縁体膜２３０を異方性ドライエッチングにより開口して、導電体部材３１１を設けるためのコンタクトホール３０１を形成する。コンタクトホール３０１の内、第三絶縁体膜２３０を貫通する部分を形成する際に、画素回路部１において第一絶縁体膜２１０の第一窒化シリコン層２１２をエッチングストッパとして用いて、コンタクトホール３０１を形成することが好ましい。コンタクトホール３０１は第三絶縁体膜２３０、第二酸化シリコン層２２１、保護膜２４０、第一窒化シリコン層２１２および第一酸化シリコン層２１１を貫通して設けられる。そして、コンタクトホール３０１は、容量部１３、増幅素子１５、リセット素子１６、選択素子１７のソース・ドレイン領域や基準コンタクト領域１０２を露出する。コンタクトホール３０１の形成に並行して、容量部１３、増幅素子１５、リセット素子１６、選択素子１７のゲート電極を露出するコンタクトホール３０３を形成する。導電体部材３１３を設けるためのコンタクトホール（不図示）も同様に第三絶縁体膜２３０、第二酸化シリコン層２２１、保護膜２４０、第一窒化シリコン層２１２および第一酸化シリコン層２１１を貫通する。さらに導電体部材３１３を設けるためのコンタクトホール（不図示）は絶縁体部材２０１、２０２も貫通する。コンタクトプラグの接触抵抗を向上させるために、コンタクトホールを介してシリコン基板１００の不純物領域に不純物を注入してもよい。上述したように段階Ｈ−２において、画素回路部１から第二窒化シリコン層２２２を除去している。そのため、エッチストッパとして用いる第一窒化シリコン層２１２より上に窒化シリコン層が存在しない。したがって、コンタクトホール３０１を形成する際に、窒化シリコン層でコンタクトホールの形成が妨げられることを抑制できる。
次の段階Ｉ−２では、第三絶縁体膜２３０およびコンタクトホール３０２を覆うレジスト４４０を用いて、第三絶縁体膜２３０を異方性ドライエッチングにより開口する。これにより、導電体部材３１２、３１４を設けるためのコンタクトホール３０２を形成する。コンタクトホール３０２の内、第三絶縁体膜２３０を貫通する部分を形成する際に、周辺回路部２において第二絶縁体膜２２０の第二窒化シリコン層２２２をエッチングストッパとして用いて、コンタクトホール３０２を形成することが好ましい。コンタクトホール３０２、３０４は第三絶縁体膜２３０、第二窒化シリコン層２２２、および第二酸化シリコン層２２１を貫通して設けられる。そして、コンタクトホール３０２は、周辺トランジスタのソース・ドレイン領域１０８、１０９に位置するシリサイド層１３４、１３５を露出する。コンタクトホール３０２の形成に並行して、導電体部材３１４を設けるためのゲート電極１２１、１２２のシリサイド層１３２、１３３を露出するコンタクトホール（不図示）を形成する。
続く段階Ｉ−３では、コンタクトホール３０１、３０２、３０３、３０４の中に導電体を充填してコンタクトプラグとしての導電体部材３１１、３１２、３１３、３１４を形成する。なお、コンタクトホール３０１、３０２、３０３、３０４への導電体の充填を一括して行うことができる。
このように、画素回路部１にコンタクトホール３０１、３０３を形成する段階Ｉ−１と、周辺回路部２にコンタクトホール３０２、３０４を形成する段階Ｉ−２と別々に有し、これらを異なるタイミングで行うことができる。これにより、シリサイド層１３２、１３３、１３４、１３５の金属による、コンタクトホール３０１、３０３を介した画素回路部１の不純物領域の金属汚染を抑制できる。なお、段階Ｉ−１と段階Ｉ−２との順序を逆にしてもよい。コンタクトホール３０１、３０３へ導電体を充填して導電体部材３１１、３１３を形成した後に、コンタクトホール３０２、３０４を形成してもよい。もちろん、コンタクトホール３０１、３０２、３０３、３０４を一括して形成してもよい。
こうして図２（ａ）、（ｂ）に示すような構造が得られる。その後、金属配線形成、カラーフィルタ、マイクロレンズなどを形成し、撮像装置とする。また、周辺トランジスタが第二絶縁体膜２２０で覆われた状態で、ＭＯＳＦＥＴへの水素供給を促進させるための水素アニール処理を追加してもよい。水素アニール処理とは、水素雰囲気中にてシリコン基板１００を加熱することで、シリコン基板１００の表面を水素終端することを意味する。水素アニール処理は、導電体部材３１１、３１２、３１３、３１４の形成の後、さらに金属配線を形成してから行うことが好ましい。プラズマＣＶＤ法で第二窒化シリコン層２２２を形成することで、水素が第二窒化シリコン層２２２を透過しやすくし、水素をシリコン基板１００の表面へ供給を促進する。また、水素雰囲気中でなくてもシリコン基板１００を加熱することで、第二窒化シリコン層２２２に含まれる水素をシリコン基板１００の表面へ供給することもできる。
以上、本発明を実施するための形態の１つとして半導体装置の一種である撮像装置を例に挙げて説明した。しかし本発明は、絶縁ゲート型電界効果トランジスタを備える半導体装置であれば、撮像装置に限らず、演算装置や記憶装置、制御装置、信号処理装置、検知装置、表示装置などに適用することができる。
１００ シリコン基板
１２２ ゲート電極
２１０ 第一絶縁体膜
２１１ 第一酸化シリコン層
２１２ 第一窒化シリコン層
２１３ 酸化シリコン層
２１４ 窒化シリコン層
２１５ サイドウォールスペーサ
２２０ 第二絶縁体膜
２２１ 第二酸化シリコン層
２２２ 第二窒化シリコン層

Claims (17)

  1. 絶縁ゲート型電界効果トランジスタを備える半導体装置の製造方法であって、
    シリコン基板の上に設けられた前記トランジスタのゲート電極の上面および側面と前記トランジスタのソース・ドレイン領域とを覆う第一絶縁体膜を形成し、前記第一絶縁体膜をエッチングすることで前記ゲート電極の前記側面を覆うサイドウォールスペーサを形成する第一工程と、
    前記ゲート電極の前記上面と前記サイドウォールスペーサと前記ソース・ドレイン領域とを覆う、酸化シリコン層と窒化シリコン層の積層膜である第二絶縁体膜を形成する第二工程と、を有し、
    前記第二工程は、前記第二絶縁体膜の前記酸化シリコン層を前記サイドウォールスペーサに接するように熱ＣＶＤ法により形成する段階と、前記第二絶縁体膜の前記窒化シリコン層を前記第二絶縁体膜の前記酸化シリコン層に接するようにプラズマＣＶＤ法により形成する段階とを含むことを特徴とする半導体装置の製造方法。
  2. 前記熱ＣＶＤ法は、プロセスガスの圧力が２００Ｐａ以上６００Ｐａ以下の範囲で行う、請求項１に記載の半導体装置の製造方法。
  3. 前記第二工程では、前記サイドウォールスペーサと前記シリコン基板との間に存在する隙間を前記第二絶縁体膜の前記酸化シリコン層で埋めるように前記第二絶縁体膜の前記酸化シリコン層を形成する、請求項１または２に記載の半導体装置の製造方法。
  4. 前記シリコン基板には、前記トランジスタを有する周辺回路部と、光電変換素子を有する画素回路部とが設けられており、
    前記第一工程では、前記光電変換素子の受光領域を覆うように前記第一絶縁体膜を形成し、前記第一絶縁体膜の前記受光領域の上に位置する部分を残存させつつ前記サイドウォールスペーサを形成する、請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記画素回路部は、前記光電変換素子で生じた電荷の量に基づく信号を生成する増幅素子を有し、
    前記第一工程では、前記増幅素子のチャネル領域を覆うように前記第一絶縁体膜を形成し、前記第一絶縁体膜の前記チャネル領域の上に位置する部分を残存させつつ前記サイドウォールスペーサを形成する、請求項４に記載の半導体装置の製造方法。
  6. 前記第一工程と前記第二工程との間に、前記ソース・ドレイン領域にシリサイド層を形成する工程を有する、請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記ソース・ドレイン領域を覆う保護膜を形成し、前記保護膜の前記ソース・ドレイン領域とは別の領域の上に位置する部分を残存させつつ、前記保護膜の前記ソース・ドレイン領域の上に位置する部分をエッチングにより除去する段階と、
    前記ソース・ドレイン領域および前記保護膜の前記別の領域の上に残存させた前記部分を覆う金属膜を形成し、前記金属膜と前記ソース・ドレイン領域とを反応させることで前記シリサイド層を形成する段階とを含む、請求項６に記載の半導体装置の製造方法。
  8. 前記第一工程の前に、前記ソース・ドレイン領域に不純物領域を形成し、前記第一工程と前記第二工程の間であって前記シリサイド層を形成する前に、前記ソース・ドレイン領域および前記別の領域に、前記不純物領域よりも不純物濃度が高い不純物領域を形成する、請求項７に記載の半導体装置の製造方法。
  9. 前記別の領域には前記保護膜の下に抵抗素子が位置する、請求項７または８に記載の半導体装置の製造方法。
  10. 前記第一絶縁体膜は酸化シリコン層と窒化シリコン層の積層膜であり、
    前記第一工程は、前記第一絶縁体膜の前記酸化シリコン層を熱ＣＶＤ法により形成する段階と、前記第一絶縁体膜の前記窒化シリコン層を前記第一絶縁体膜の前記酸化シリコン層に接するように熱ＣＶＤ法により形成する段階とを含む、請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
  11. 前記第二絶縁体膜の前記酸化シリコン層を形成する段階における熱ＣＶＤ法のプロセスガスの圧力は、前記第一絶縁体膜の前記酸化シリコン層を形成する段階における熱ＣＶＤ法のプロセスガスの圧力よりも高い、請求項１０に記載の半導体装置の製造方法。
  12. 前記第二絶縁体膜を貫通して前記ソース・ドレイン領域に接続する導電体部材を形成する第三工程と、を備える、請求項１乃至１１のいずれか１項に記載の半導体装置の製造方法。
  13. 前記第三工程は、前記第二絶縁体膜および前記第二絶縁体膜を覆う第三絶縁体膜に、前記ソース・ドレイン領域の上に位置するコンタクトホールを形成する段階を含み、前記第三絶縁体膜に前記コンタクトホールを形成する際に、前記第二絶縁体膜をエッチングストッパとして用いる、請求項１２に記載の半導体装置の製造方法。
  14. 前記第三絶縁体膜を平坦化する段階を有する、請求項１３に記載の半導体装置の製造方法。
  15. 前記シリコン基板の上には、前記トランジスタを有する周辺回路部と、光電変換素子および前記光電変換素子をリセットするリセット素子を有する画素回路部とが設けられており、
    前記リセット素子は前記第一絶縁体膜で覆われており、
    前記第二絶縁体膜の前記窒化シリコン層の前記リセット素子の上に位置する部分を除去する段階と、
    前記第一絶縁体膜および前記第三絶縁体膜に、前記リセット素子の不純物領域の上に位置するコンタクトホールを形成する段階と、を含み、
    前記リセット素子の前記不純物領域の上の前記コンタクトホールを形成する際に、前記第一絶縁体膜をエッチングストッパとして用いる、請求項１３または１４に記載の半導体装置の製造方法。
  16. 前記リセット素子の前記不純物領域の上に位置する前記コンタクトホールと、前記ソース・ドレイン領域の上に位置する前記コンタクトホールとを異なるタイミングで形成する、請求項１５に記載の半導体装置の製造方法。
  17. 前記第二工程の後に、前記トランジスタが前記第二絶縁体膜で覆われた状態で、水素雰囲気中にて前記シリコン基板を加熱する工程を有する、請求項１乃至１６のいずれか１項に記載の半導体装置の製造方法。
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