JP6598504B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置の製造方法に関する。
半導体装置の製造プロセスにおいて、半導体基板とその上の絶縁膜との界面のダングリングボンドを終端するために水素含有雰囲気中で熱処理が行われうる。特許文献１には、金属配線の上に第１の保護絶縁膜（シリコン酸化膜）を形成した後に、３％Ｈ２のＡｒ雰囲気中で４５０℃の熱処理を行い、第１の保護絶縁膜の上に第２の保護絶縁膜（窒化シリコン膜）を３７０℃で形成することが記載されている。なお、特許文献１は、光電変換装置または固体撮像装置の製造を対象とするものではない。
ＣＭＯＳイメージセンサまたはＣＣＤイメージセンサ等の光電変換装置の分野において、暗時出力（暗電流）を低減するための様々な努力がなされている。暗時出力とは、光電変換装置に光が当たっていないにも拘わらず発生する信号である。
暗時出力を低減する方法としては、例えば、導電体パターンの形成後に窒化シリコン膜を形成し、その後に水素含有雰囲気中で熱処理を行う方法が考えられる。しかしながら、このような熱処理を行うと、熱処理において導電体パターンに欠損部（ボイド）が形成されることがあった。
図８を参照しながら欠損部の発生について説明する。なお、図８は、熱処理によって形成されうる欠損部を説明するために出願人によって作成されたものであって、先行技術を構成するものではない。配線構造４００は、酸化シリコン膜４１０と、酸化シリコン膜４１０の上に配置された導電体パターン４２０と、導電体パターン４２０を覆うように配置された酸化シリコン膜４３０と、酸化シリコン膜４３０の上に配置された窒化シリコン膜４４０を有する。導電体パターン４２０は、バリアメタル４２１、アルミニウムを含む金属層４２２およびバリアメタル４２３の積層構造を有しうる。窒化シリコン膜４４０の形成後に水素含有雰囲気中で熱処理を実施すると、これによって欠損部４５０が形成されうる。この原因は、解明されていないが、熱処理において導電体パターン４２０の応力が緩和される過程で金属層４２２を構成するアルミニウムが移動することが可能性として考えられる。
本発明は、暗時出力を低減しつつ欠損部の発生を低減するために有利な技術を提供することを目的とする。
本発明の１つの側面は、半導体装置の製造方法に係り、前記製造方法は、半導体基板の上にアルミニウムを含む材料で導電体パターンを形成する工程と、前記導電体パターンの上に水素を含有する絶縁膜を形成する工程と、前記半導体基板、前記導電体パターンおよび前記絶縁膜を含む構造体に水素含有雰囲気中で第１熱処理を行う工程と、前記第１熱処理の後に、前記絶縁膜の上に、水素の透過性が前記絶縁膜より低い保護膜を、前記半導体基板と前記保護膜との間に前記絶縁膜が配されるように形成する工程と、前記保護膜の形成後に、前記半導体基板、前記導電体パターン、前記絶縁膜および前記保護膜を含む構造体に水素含有雰囲気中で第２熱処理を行う工程と、を含み、前記第１熱処理の温度は、前記絶縁膜を形成する際の温度以上であり、前記保護膜を形成する際の温度以下である。
本発明によれば、暗時出力を低減しつつ欠損部の発生を低減するために有利な技術が提供される。
以下、添付図面を参照しながら本発明をその例示的な実施形態を通して説明する。
図３には、本発明の第１実施形態に係る光電変換装置１００の断面構造が模式的に示されている。光電変換装置１００は、少なくとも１つの光電変換部ＰＥＣを含む装置として構成されうる。光電変換装置１００は、典型的には、ＭＯＳイメージセンサまたはＣＣＤイメージセンサなどの固体撮像装置（イメージセンサ）として、または、リニアセンサとして構成されうる。
光電変換装置１００は、シリコン基板等の半導体基板１１を含む。一例において、シリコン基板等の半導体基板１１は、第１導電型の半導体領域１３、第２導電型の半導体領域１５、第２導電型の半導体領域１６、素子分離１２、ならびに、トランジスタのソースおよびドレイン（不図示）などを含みうる。ここで、第１導電型および第２導電型は、互いに異なる導電型である。第１導電型がｐ型である場合は、第２導電型はｎ型であり、第２導電型がｎ型である場合は、第２導電型はｐ型である。
第１導電型の半導体領域１３と第２導電型の半導体領域１５とは、互いに接触するように配置され、光電変換部ＰＥＣを構成する。第２導電型の半導体領域１５は、光電変換によって発生した負電荷（電子）および正電荷（正孔）のうち第２導電型における多数キャリアである電荷を蓄積する電荷蓄積領域として機能する。第２導電型の半導体領域１６は、電荷蓄積領域としての半導体領域１５から電荷が転送されるフローティングディフュージョン（ＦＤ）として機能する。半導体基板１１の上にはゲート絶縁膜（不図示）を介してゲート電極１４が配置されている。ゲート電極１４に所定の電圧が印加されることによって、半導体領域１５と半導体領域１６との間にチャネルが形成され、このチャネルを通して半導体領域１５から半導体領域１６に電荷が転送される。半導体基板１１は、例えば、第１導電型の半導体領域１３よりも不純物濃度が高い第１導電型の半導体領域が半導体領域１３の少なくとも下方に接触するように配置された基板でありうる。
図示されていないが、光電変換装置１００は、読出回路などの周辺回路を含みうる。光電変換装置１００がＭＯＳイメージセンサとして構成される場合、読出回路は、例えば、垂直走査回路、水平走査回路および増幅回路などを含みうる。光電変換装置１００がＣＣＤイメージセンサとして構成される場合、読出回路は、例えば、列ごとに設けられた垂直転送ＣＣＤおよび該垂直転送ＣＣＤを通して転送されてくる各行の信号を水平転送する水平転送ＣＣＤなどを含みうる。
半導体基板１１の上には、複数の層間絶縁膜として、第１絶縁膜１７、第２絶縁膜２０、第３絶縁膜２３および第４絶縁膜２６が配置されている。また、半導体基板１１の上には、複数の導電体層、即ち複数の配線層を構成するように、第１導電体パターン１９、第２導電体パターン２２、第３導電体パターン２５、第４導電体パターン２８が配置されている。第１導電体パターン１９は、第１絶縁膜１７の上に配置され、第２導電体パターン２２は、第２絶縁膜２０の上に配置され、第３導電体パターン２５は、第３絶縁膜２３の上に配置され、第４導電体パターン２８は、第４絶縁膜２６の上に配置されている。
第２絶縁膜２０は、第１導電体パターン１９および第１絶縁膜１７を覆うように配置されている。第３絶縁膜２３は、第２導電体パターン２２および第２絶縁膜２０を覆うように配置されている。第４絶縁膜２６は、第３導電体パターン２５および第３絶縁膜２３を覆うように配置されている。また、第４導電体パターン２８を覆うように保護膜２９が配置されている。この例では、第４導電体パターン２８は、最上の導電体パターンであり、ボンディングパッドを含む。保護膜２９には、ボンディングパッドのための開口３０が設けられうる。
第２絶縁膜２０、第３絶縁膜２３および／または第４絶縁膜２６は、特許請求の範囲に記載された「絶縁膜」に対応する。第１導電体パターン１９、第２導電体パターン２２および／または第３導電体パターン２５は、特許請求の範囲に記載された「導電体パターン」に対応する。第２絶縁膜２０、第３絶縁膜２３および第４絶縁膜２６は、水素を含有する膜である。保護膜２９は、水素の透過性が第２絶縁膜２０、第３絶縁膜２３および第４絶縁膜２６より低い膜である。
第１絶縁膜１７には、コンタクトホールが設けられ、該コンタクトホールに、半導体基板１１と第１導電体パターン１９とを接続するコンタクトプラグ１８が形成されている。第２絶縁膜２０には、ヴィアホールが設けられ、該ヴィアホールに、第１導電体パターン１９と第２導電体パターン２２とを接続するヴィアプラグ２１が形成されている。第３絶縁膜２３には、ヴィアホールが設けられ、該ヴィアホールに、第２導電体パターン２２と第３導電体パターン２５とを接続するヴィアプラグ２４が形成されている。第４絶縁膜２６には、ヴィアホールが設けられ、該ヴィアホールに、第３導電体パターン２５と第４導電体パターン２８とを接続するヴィアプラグ２７が形成されている。
導電体パターン１９、２２、２５、２８の層数、即ち配線層の層数は、図３に示された例に限定されるものではなく、任意に決定されうる。第１絶縁膜１７は、例えば、ＢＰＳＧまたは酸化シリコンで構成されうる。絶縁膜２０、２３、２６の各々は、例えば、酸化シリコンで構成されうる。保護膜２９は、例えば、窒化シリコンで構成されうる。導電体パターン１９、２２、２５、２８は、アルミニウムを含む材料で構成されうる。より具体的には、導電体パターン１９、２２、２５、２８は、アルミニウムまたはアルミニウム合金で構成された部分を含みうる。導電体パターン１９、２２、２５、２８は、バリアメタルを含む積層構造を有してもよい。バリアメタルは、例えば、チタンまたはチタン合金で構成されうる。保護膜２９の上には、例えば、平坦化膜、カラーフィルターアレイ、マイクロレンズアレイが配置されうる。
複数の導電体パターン１９、２２、２５、２８のうち半導体基板１１に最も近い第１導電体パターン１９の上面と保護膜２９の下面との距離ｄは、例えば、４００ｎｍ〜３０００ｎｍの範囲内に設計されうる。光電変換装置１００の斜入射特性を考慮すると、距離ｄは、９００ｎｍ〜２３００ｎｍの範囲内に設計されることが好ましい。
以下、図１〜図４を参照しながら本発明の第１実施形態の光電変換装置１００の製造方法を説明する。工程Ｓ５０１では、図１の断面ＣＳ１０に模式的に示されているように、光電変換部ＰＥＣ等が形成された半導体基板１１の上に第１絶縁膜１７およびコンタクトプラグ１８が形成される。第１絶縁膜１７は、例えば、ＢＰＳＧで構成されうる。
次に、工程Ｓ５０２では、図１の断面ＣＳ２０に模式的に示されているように、半導体基板１１の上に、第１絶縁膜１７を介して、第１導電体パターン１９が形成される。第１導電体パターン１９は、アルミニウムを含む材料で構成される。一例において、工程Ｓ５０２では、スパッタリングにより、Ｃｕを０．５％含んだＡｌの膜を、３００℃で、２３０ｎｍの厚さを有するように堆積し、その上にフォトリソグラフィによってレジストパターンを形成する。次いで、該レジストパターンをマスクとして、該膜をＣｌ２系のガスを使ってドライエッチングする。これにより、ほぼ垂直に側面が形成された第１導電体パターン１９が形成されうる。第１導電体パターン１９の最小線幅は、例えば、０．１５〜０．２５ｕｍ程度でありうる。
第１導電体パターン１９は、例えば、ＴｉＮ／Ｔｉ／ＡｌＣｕ／ＴｉＮ／Ｔｉのような積層構造、あるいは、ＴｉＮ／Ｔｉ／ＡｌＣｕ／ＴｉＮのようなＴｉ層のない積層構造を有しうる。第１導電体パターン１９は、他の積層構造を有してもよい。ＴｉＮ、Ｔｉはバリアメタルとして機能する。Ｔｉ層により応力が緩和され、導電体パターン１９に欠損部が発生することがより効果的に抑制されるが、一方で、Ｔｉの水素吸蔵効果により水素シンター効果が低下しうる。一例において、ＴｉＮの厚さは１０〜５０ｎｍ、Ｔｉの厚さは０．１〜１０ｎｍである。ＡｌＣｕ層で構成される導電体パターンの信頼性を高めるために、ＡｌＣｕ層の配向を＜１１１＞方向に高めるように、ＡｌＣｕ層の下のＴｉＮ層の配向を＜１１１＞方向に高めておいてもよい。
次に、工程Ｓ５０３では、図１の断面ＣＳ２０に模式的に示されているように、第１導電体パターン１９の上に第２絶縁膜２０が形成される。第２絶縁膜２０は、水素を含有する絶縁膜である。第２絶縁膜２０は、例えば、プラズマＣＶＤ法によって形成される膜であり、より具体的には、プラズマＣＶＤ法によって形成される酸化シリコン膜でありうる。一例において、第２絶縁膜２０として、５００ｎｍの厚さを有する酸化シリコン膜が、プラズマＣＶＤ法により、３００〜４００℃の範囲内の成膜温度で、ＳｉＨ４とＯ２を含むガスを用いて形成されうる。第２絶縁膜２０の成膜温度を３３０〜３５０℃の範囲内の温度とすると、第２絶縁膜２０の耐圧性能を損なうことなく、第１導電体パターン１９に欠損部が発生することがより効果的に抑制される。
次に、第２絶縁膜２０にヴィアホールが形成され、該ヴィアホールにヴィアプラグ２１が形成される。ヴィアプラグ２１は、例えば、ヴィアホールが形成された第２絶縁膜２０にスパッタ装置あるいはＣＶＤ装置によってＴｉＮ／Ｔｉ膜を形成し、次いで、プラズマＣＶＤ装置によりＷを充填することによって形成されうる。
次に、工程Ｓ５０４では、図２の断面ＣＳ３０に模式的に示されているように、第２絶縁膜２０の上に第２導電体パターン２２が形成される。第２導電体パターン２２は、第１導電体パターン１９と同様に、アルミニウムを含む材料で構成される。一例において、工程Ｓ５０４では、スパッタリングにより、Ｃｕを０．５％含んだＡｌの膜を、３００℃で、２３０ｎｍの厚さを有するように堆積し、その上にフォトリソグラフィによってレジストパターンを形成する。次いで、該レジストパターンをマスクとして、該膜をＣｌ２系のガスでドライエッチングする。これにより、ほぼ垂直に側面が形成された第２導電体パターン２２が形成されうる。第２導電体パターン２２の最小線幅は、例えば、０．１５〜０．２ｕｍ程度でありうる。第２導電体パターン２２は、第１導電体パターン１９と同様の構造（層構造）を有するように構成されうる。
工程Ｓ５０５では、図２の断面ＣＳ３０に模式的に示されているように、第２導電体パターン２２の上に第３絶縁膜２３が形成される。第３絶縁膜２３は、水素を含有する絶縁膜である。第３絶縁膜２３は、第２絶縁膜２０と同様の条件で形成されうる。第３絶縁膜２３の成膜温度を３３０〜３５０℃の範囲内の温度とすると、第３絶縁膜２３の耐圧性能を損なうことなく、第１導電体パターン１９および第２導電体パターン２２に欠損部が発生することがより効果的に抑制される。
次に、第３絶縁膜２３にヴィアホールが形成され、該ヴィアホールにヴィアプラグ２４が形成される。ヴィアプラグ２４は、例えば、ヴィアホールが形成された第３絶縁膜２３にスパッタ装置あるいはＣＶＤ装置によってＴｉＮ／Ｔｉ膜を形成し、次いで、プラズマＣＶＤ装置によりＷを充填することによって形成されうる。
次に、工程Ｓ５０６では、図２の断面ＣＳ４０に模式的に示されているように、第３絶縁膜２３の上に第３導電体パターン２５が形成される。第３導電体パターン２５は、第１導電体パターン１９および第２導電体パターン２２と同様に、アルミニウムを含む材料で構成される。一例において、工程Ｓ５０６では、スパッタリングにより、Ｃｕを０．５％含んだＡｌの膜を、３００℃で、２３０ｎｍの厚さを有するように堆積し、その上にフォトリソグラフィによってレジストパターンを形成する。次いで、該レジストパターンをマスクとして、該膜をＣｌ２系のガスでドライエッチングする。これにより、ほぼ垂直に側面が形成された第３導電体パターン２５が形成されうる。第３導電体パターン２５の最小線幅は、例えば、０．２５〜０．３ｕｍ程度でありうる。第３導電体パターン２５は、第１導電体パターン１９および第２導電体パターン２２と同様の構造（層構造）を有するように構成されうる。
次に、工程Ｓ５０７では、図２の断面ＣＳ４０に模式的に示されているように、第３導電体パターン２５の上に第４絶縁膜２６が形成される。第４絶縁膜２６は、水素を含有する絶縁膜である。第４絶縁膜２６は、第２絶縁膜２０および第３絶縁膜２３と同様の条件で形成されうる。第４絶縁膜２６の成膜温度を３３０〜３５０℃の範囲内の温度とすると、第４絶縁膜２６の耐圧性能を損なうことなく、第１導電体パターン１９、第２導電体パターン２２および第３導電体パターン２５に欠損部が発生することがより効果的に抑制される。
次に、第４絶縁膜２６にヴィアホールが形成され、該ヴィアホールにヴィアプラグ２７が形成される。ヴィアプラグ２７は、例えば、ヴィアホールが形成された第４絶縁膜２６にスパッタ装置あるいはＣＶＤ装置によってＴｉＮ／Ｔｉ膜を形成し、次いで、プラズマＣＶＤ装置によりＷを充填することによって形成されうる。
次に、工程Ｓ５０８では、図３に模式的に示されているように、第４絶縁膜２６の上に第４導電体パターン２８が形成される。第４導電体パターン２８は、第１導電体パターン１９、２導電体パターン２２および第３導電体パターン２５と同様に、アルミニウムを含む材料で構成される。一例において、工程Ｓ５０８では、スパッタリングにより、Ｃｕを０．５％含んだＡｌの膜を、３００℃で、６００ｎｍの厚さを有するように堆積し、その上にフォトリソグラフィによってレジストパターンを形成する。次いで、該レジストパターンをマスクとして、該膜をＣｌ２系のガスでドライエッチングする。これにより、ほぼ垂直に側面が形成された第１導電体パターン１９が形成されうる。第１導電体パターン１９の最小線幅は、例えば、０．５〜１．０ｕｍ程度でありうる。第４導電体パターン２８は、第１導電体パターン１９、第２導電体パターン２２および第３導電体パターン２５と同様の構造（層構造）を有するように構成されうる。
次に、工程Ｓ５０９では、半導体基板１１、絶縁膜１７、２０、２３、２６、導電体パターン１９、２２、２５、２８等を含む構造体に水素含有雰囲気中で第１熱処理が行われる。第１熱処理は、例えば、４００℃の温度、５０％Ｈ２、５０％Ｎ２の雰囲気、１０〜６０分の範囲の処理時間（例えば、３０分）、という条件で行われうる。第１熱処理により、導電体パターン１９、２２、２５、２８に加わっている内部応力を緩和することができ、また、半導体基板１１の表面におけるダングリングボンドを水素で終端し暗時出力を低減することができる。第１熱処理における水素流量比は、５０％に限定されるものではなく、適宜設定されうる。
第１熱処理（Ｓ５０９）の温度は、例えば、第１絶縁膜２０を形成する際の温度（第１絶縁膜２０の成膜温度）以上であり、後続の保護膜２９を形成する際の温度（保護膜２９の成膜温度）以下とされうる。これにより、光電変換装置１００の暗時出力を低減しつつ導電体パターン１９、２２、２５、２８に欠損部が形成されることを低減することができる。
第１熱処理（Ｓ５０９）は、第４絶縁膜２６の形成後であって第４導電体パターン２８の形成前に実施されてもよい。
次に、工程Ｓ５１０では、図３に模式的に示されているように、第４導電体パターン２８の上に保護膜２９が形成される。保護膜２９は、水素の透過性が第２絶縁膜２０、第３絶縁膜２３および第４絶縁膜２６より低い膜である。保護膜２９は、例えば、プラズマＣＶＤ法によって形成される膜であり、より具体的には、プラズマＣＶＤ法によって形成される窒化シリコン膜でありうる。一例において、保護膜２９として、５００ｎｍの厚さを有する窒化シリコン膜が、プラズマＣＶＤ法により、４００℃〜４３０℃の範囲内の成膜温度で、ＳｉＨ４、Ｎ２、ＮＨ３を含むガスを用いて形成されうる。
前述のように、第１熱処理（Ｓ５０９）の温度は、例えば、第１絶縁膜２０を形成する際の温度（第１絶縁膜２０の成膜温度）以上であり、保護膜２９を形成する際の温度（保護膜２９の成膜温度）以下とされうる。これにより、光電変換装置１００の暗時出力を低減しつつ導電体パターン１９、２２、２５、２８に欠損部が形成されることを低減することができる。ここで、保護膜２９の成膜温度より１０℃以上低いことがより好ましく、これにより、保護膜２９の形成前における絶縁膜２０、２３、２６からの水素の離脱を効果的に抑えることができる。保護膜２９は、外部から半導体基板１１への水分の侵入を防止する保護機能があればよく、例えば、ＳｉＯＮ／ＳｉＮ／ＳｉＯＮのような積層構造を有してもよい。
次に、図３に模式的に示されているように、保護膜２９の上にレジジトパターンを形成し、該レジストパターンをマスクとして、保護膜２９がドライエッチングされ、開口３０が形成されうる。
次に、工程Ｓ５１１では、半導体基板１１、絶縁膜１７、２０、２３、２６、導電体パターン１９、２２、２５、２８および保護膜２９等を含む構造体に水素含有雰囲気中で第２熱処理が行われる。第２熱処理は、例えば、４００℃以上の温度、５０〜１００％Ｈ２／Ｎ２雰囲気、３０分以上の処理時間、という条件でなされうる。保護膜２９は、水素の透過性が第２絶縁膜２０、第３絶縁膜２３および第４絶縁膜２６より低い膜であるので、第２熱処理において、水素の外方拡散が抑制される。これにより、半導体基板１１の表面におけるダングリングボンドを水素で終端する処理が効果的になされる。これは、暗時出力の低減に有利である。
以上のように、第１熱処理の温度を、第１絶縁膜２０の成膜温度以上かつ保護膜２９の成膜温度以下とすることにより、光電変換装置１００の暗時出力を低減しつつ導電体パターン１９、２２、２５、２８に欠損部が形成されることを低減することができる。
アルミニウムを含む導電体パターンにおける欠損部の発生を抑制するために、Ａｌ＜１１１＞配向性を弱くする方法が知られている。しかし、Ａｌ＜１１１＞配向性を弱くすることで信頼性が低減しうる。一方、第１実施形態によれば、Ａｌ配向性を高くした場合においても、欠損部の発生を抑制することができる。
好ましい例において、絶縁膜２０、２３、２６は、３００〜４００℃の範囲内の成膜温度Ｔ１で成膜され、保護膜２９は、４００℃〜４３０℃の範囲内の成膜温度Ｔ２で成膜され、第１熱処理の温度Ｔ３は、Ｔ１≦Ｔ３≦Ｔ２を満たすように決定されうる。これにより、暗時出力の低減および導電体パターンにおける欠損部の発生の低減が実現される。
図５（ａ）には、第１熱処理（Ｓ５０９）の温度と導電体パターン１９、２２、２５、２８の欠損部の発生との関係に関する実験の代表的な結果が示されている。図５（ｂ）には、第１熱処理（Ｓ５０９）の温度と、第１熱処理を経て製造された光電変換装置１００における暗時出力とに関する実験の代表的な結果が示されている。この実験では、絶縁膜２０、２３、２６としての酸化シリコン膜は、３３０℃の成膜温度で形成され、保護膜２９としての窒化シリコン膜は、４１０℃の成膜温度で形成された。
第１熱処理（Ｓ５０９）が４２５℃以上の場合は、暗時出力が低減されなかった。第１熱処理（Ｓ５０９）の温度を高く設定すると、水素の外方拡散が大きくなり、ダングリングボンドを水素で終端する効果が低くなるためである。
以下、本発明の第２実施形態に係る光電変換装置１００の製造方法を説明する。第２実施形態として言及しない事項は、第１実施形態に従う。図６には、第２実施形態に係る光電変換装置１００の製造方法が示されている。
第２実施形態では、第２絶縁膜２０の形成（Ｓ５０３）の後であって保護膜２９の形成（Ｓ５１０）の前に第１熱処理（Ｓ５０９）が実施される。第２実施形態では、前記第１熱処理（Ｓ５０９）の後であって保護膜２９の形成（Ｓ５１０）の前に、以下で説明される少なくとも１回の積層工程が実施される。１つの積層工程は、追加の導電体パターンとしての第２導電体パターン２２を形成する工程（Ｓ５０４）、および、第２導電体パターン２２を覆う追加の絶縁膜としての第３導電体パターン２５を形成する工程を含む。他の１つの積層工程は、追加の導電体パターンとしての第３導電体パターン２５を形成する工程、および、第３導電体パターン２５を覆う追加の絶縁膜としての第４絶縁膜２６を形成する工程を含む。第２実施形態では、積層工程が実施される度に水素含有雰囲気中で熱処理（Ｓ５０９ｂ、Ｓ５０９ｃ）が実施される。
熱処理（Ｓ５０９ｂ）は、第３絶縁膜２３の形成（Ｓ５０５）の後であって第３導電体パターン２５の形成（Ｓ５０６）の前に実施されうる。あるいは、熱処理（Ｓ５０９ｂ）は、第３導電体パターン２５の形成（Ｓ５０６）の後であって第４絶縁膜２６の形成（Ｓ５０７）の前に実施されてもよい。熱処理（Ｓ５０９ｃ）は、第４絶縁膜２６の形成（Ｓ５０７）の後であって第４導電体パターン２８の形成（Ｓ５０８）の前に実施されうる。あるいは、熱処理（Ｓ５０９ｃ）は、第４導電体パターン２８の形成（Ｓ５０８）の後であって保護膜２９の形成（Ｓ５０８）の前に実施されてもよい。第１熱処理（Ｓ５０９）および熱処理（Ｓ５０９ｂ、Ｓ５０９ｃ）により、絶縁膜２０、２３、２６および半導体基板１１に加わる応力を緩和することができる。
第１熱処理（Ｓ５０９）および熱処理（Ｓ５０９ｂ、Ｓ５０９ｃ）は、例えば、４００℃の温度、５０％Ｈ２、５０％Ｎ２の雰囲気、１０〜６０分の範囲の処理時間（例えば、３０分）、という条件で行われうる。第１熱処理（Ｓ５０９）および熱処理（Ｓ５０９ｂ、Ｓ５０９ｃ）の温度は、例えば、絶縁膜２０、２３、２６の成膜温度以上であり、保護膜２９の成膜温度以下とされうる。光電変換装置１００の暗時出力を低減しつつ導電体パターン１９、２２、２５、２８に欠損部が形成されることを低減することができる。
工程Ｓ５０２、Ｓ５０４、Ｓ５０６、Ｓ５０８において、導電体パターン１９、２２、２５、２８は、例えば、スパッタリングによって形成され、それらの厚さは、例えば、２００ｎｍ以下でありうる。絶縁膜２０、２３、２６を形成する度に水素含有雰囲気中で行う熱処理（Ｓ５０９、Ｓ５０９ｂ、Ｓ５０９ｃ）を行うことは、導電体パターン１９、２２、２５、２８を薄くしても欠損部の発生を低減するために有利である。
以下、図７を参照しながら本発明の第３実施形態に係る光電変換装置１００の製造方法を説明する。第３実施形態として言及しない事項は、第１実施形態にしたがう。第３実施形態では、複数の導電体パターンの形成工程の少なくとも一部において、導電体層のパターニングのためのエッチングマスクとしてハードマスクが使用される。例えば、第１導電体パターン１９および第２導電体パターン２２の形成のために、ハードマスクが使用されうる。ハードマスクの使用は、例えば、最小線幅が０．１０〜０．２０ｕｍ程度の導電体パターンを形成するために有利である。
図７を参照しながら第１導電体パターン１９を形成する方法を例示的に説明する。まず、スパッタリングにより、Ｃｕを０．５％含んだＡｌ膜を、３００℃で、２３０ｎｍの厚さを有するように堆積する。次いで、該Ａｌ膜の上に、プラズマＣＶＤにより、３００℃〜４００℃でＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ５）４）とＯ２をプラズマ反応させて酸化シリコン膜を１００ｎｍ〜２００ｎｍの厚さを有するように成長させる。次いで、フォトリソグラフィによってレジストパターンを形成する。次いで、ＣＦ４系のガスを使って該酸化シリコン膜をドライエッチングし、該シリコン酸化膜で構成されるハードマスク６０を形成する。次いで、ハードマスク６０をエッチングマスクとして使用し、Ｃｌ２系のガスを使って該Ａｌ膜をドライエッチングすることによって該Ａｌ膜をパターニングする。これにより、ほぼ垂直に側面が形成された導電体パターン１９が形成される。第１導電体パターン１９の最小線幅は、例えば、０．１０〜０．２０ｕｍ程度でありうる。第２導電体パターン２２も、第１導電体パターン１９と同様の方法で形成されうる。第２導電体パターン２２の最小線幅は、例えば、０．１０〜０．２０ｕｍ程度でありうる。
ハードマスク６０の使用は、例えば、最小線幅が０．１０〜０．２０ｕｍの導電体パターンの形成においても、導電体パターンの欠損部の発生を抑制するために有利である。
１１：半導体基板、１２：素子分離、１３：第１導電型の半導体領域、１４：ゲート電極、１５：第１導電型の半導体領域、１６：第１導電型の半導体領域、１７：第１絶縁膜、１８：コンタクトプラグ、１９：第１導電体パターン、２０：第２絶縁膜、２１：ヴィアプラグ、２２：第２導電体パターン、２３：第３絶縁膜、２４：ヴィアプラグ、２５：第３導電体パターン、２６：第４絶縁膜、２７：ヴィアプラグ、２８：第５導電体パターン、２９：保護膜、３０：開口
Claims (9)
- 半導体基板の上にアルミニウムを含む材料で導電体パターンを形成する工程と、
前記導電体パターンの上に水素を含有する絶縁膜を形成する工程と、
前記半導体基板、前記導電体パターンおよび前記絶縁膜を含む構造体に水素含有雰囲気中で第１熱処理を行う工程と、
前記第１熱処理の後に、前記絶縁膜の上に、水素の透過性が前記絶縁膜より低い保護膜を、前記半導体基板と前記保護膜との間に前記絶縁膜が配されるように形成する工程と、
前記保護膜の形成後に、前記半導体基板、前記導電体パターン、前記絶縁膜および前記保護膜を含む構造体に水素含有雰囲気中で第２熱処理を行う工程と、を含み、
前記第１熱処理の温度は、前記絶縁膜を形成する際の温度以上であり、前記保護膜を形成する際の温度以下である、
ことを特徴とする半導体装置の製造方法。 - 前記絶縁膜は、プラズマＣＶＤ法で形成される、
ことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記絶縁膜は、酸化シリコン膜である、
ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。 - 前記保護膜は、プラズマＣＶＤ法で形成される、
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。 - 前記保護膜は、窒化シリコン膜である、
ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。 - 前記第１熱処理の後であって前記保護膜の形成前に、少なくとも１回の積層工程を含み、前記積層工程は、追加の導電体パターン、および、前記追加の導電体パターンを覆う追加の絶縁膜を形成する工程を含み、
前記積層工程を実施する度に水素含有雰囲気中で追加の熱処理が実施され、
前記追加の熱処理の温度は、前記絶縁膜および前記追加の絶縁膜を形成する際の温度以上であり、前記保護膜を形成する際の温度以下である、
ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。 - 前記導電体パターンを形成する工程は、アルミニウムを含む材料で膜を形成した後にハードマスクを形成し、前記ハードマスクを使って前記膜をパターニングする工程を含む、
ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。 - 前記半導体基板の上には、前記導電体パターンを含む複数の導電体パターンが、複数の配線層を構成するように配置され、
前記複数の導電体パターンのうち前記半導体基板に最も近い導電体パターンの上面と前記保護膜の下面との距離が、４００ｎｍ〜３０００ｎｍの範囲内である、
ことを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。 - 前記導電体パターンを形成する工程では、前記半導体基板としての、光電変換部を有する半導体基板の上に前記導電体パターンを形成する、
ことを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
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