JP7448429B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
開示の技術は半導体装置および半導体装置の製造方法に関する。
環状（リング状）の構造体を備えた半導体装置に関する技術として、以下の技術が知られている。例えば、基板上に形成された多層配線構造が基板面内に屈曲を繰り返すガードリングパターンを有する半導体装置が知られている。
また、半導体基板のチップ領域の外周部に設けられたシールリングと、シールリングよりも内側に設けられたチップ強度強化用構造体とを備えた半導体装置が知られている。チップ強度強化用構造体は、格子状に配置された第１の配線と、第１の配線に対して斜め方向に交差する第２の配線とを有する。
また、電極パッドの周辺に対応して形成されたリング状のダミー配線を備えた半導体装置が知られている。
強誘電体メモリを構成するＰＺＴ（チタン酸ジルコン酸鉛）等の強誘電体は、酸化物であるため還元雰囲気に晒されると容易に還元し、強誘電性が劣化し、ひいてはメモリ性能が劣化する。従って、如何に強誘電体膜を還元雰囲気から保護するかが重要となる。強誘電体メモリの製造工程において、強誘電体膜を還元する要素として、水素及び水分の強誘電体キャパシタへの浸入が挙げられる。水素及び水分は、強誘電体キャパシタを覆う層間絶縁膜の成膜過程で生成され、層間絶縁膜の成膜中及び成膜後に強誘電体膜を還元する。強誘電体メモリの仕様に応じて、複数の層間絶縁膜が積層される場合もあり、複数の層間絶縁膜の各々の内部に残留する水素及び水分は、複数の層間絶縁膜の相互間で拡散し得る。強誘電体メモリにおいては、水素及び水分から強誘電体膜を保護するために、メモリセルの形成領域の外周を防湿リングと呼ばれる防護壁で囲む構造が採られる場合がある。
本発明者は、層間絶縁膜の防湿リングとの界面の近傍にクラックが発生することを発見した。強誘電体メモリの形成領域の直近に防湿リングを設けた場合、層間絶縁膜の防湿リングとの界面の近傍にクラックが発生すると、層間絶縁膜中の水素及び水分が、容易に強誘電体キャパシタに到達し、強誘電体膜が還元されやすくなる。
層間絶縁膜中にクラックが発生していない場合には、水素及び水分は層間絶縁膜中の格子間を拡散するため水素及び水分の拡散速度は抑制されるが、クラックの発生部位では水素及び水分の拡散速度が高くなる。従って、層間絶縁膜中のクラックの発生範囲が拡大する程、強誘電体膜が還元されやすくなり、メモリ性能の劣化が顕著となる。
開示の技術は、絶縁膜の中に埋設された素子の外周を囲む環状構造体を有する半導体装置において、絶縁膜の、環状構造体との界面の近傍におけるクラックの発生を抑制することを目的とする。
開示の技術に係る半導体装置は、半導体基板の表面を覆う絶縁膜と、前記絶縁膜の中に埋設された素子と、前記絶縁膜の中に埋設され、前記素子の外周を囲む環状構造体と、を含む。前記環状構造体は、環状に伸びる環状部と、前記環状部の伸びる方向に沿って配列され且つ前記第１の方向と交差する第２の方向に向けて前記環状部から突出した複数の突起部を有する。前記突起部は、前記絶縁膜の厚さ方向の全範囲に亘って設けられている。
開示の技術によれば、絶縁膜の中に埋設された素子の外周を囲む環状構造体を有する半導体装置において、絶縁膜の、環状構造体との界面の近傍におけるクラックの発生を抑制する、という効果を奏する。
以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素及び部分には同一の参照符号を付与し、重複する説明は適宜省略する。
図１は、開示の技術の実施形態に係る半導体装置１００の構成の一例を示す平面図である。図２は、図１において点線で囲んだ領域Ｒを拡大して示した図である。半導体装置１００は、半導体基板１１上に形成された複数のメモリセル１１１を含んで構成されるメモリセルアレイ１１０と、メモリセルアレイ１１０の外周を囲む環状の防湿リング１２０を有する。メモリセルアレイ１１０は、各々が強誘電体キャパシタを含んで構成される複数のメモリセル１１１の集合体である。防湿リング１２０は、メモリセルアレイ１１０内への水素及び水分の侵入を抑制することで、各メモリセルを構成するＰＺＴ等の酸化物からなる強誘電体膜の還元を抑制する環状の防護壁として機能する。防湿リング１２０及び複数のメモリセル１１１は、層間絶縁膜５０の中に埋設されている。層間絶縁膜５０は、例えばシリコン酸化膜（ＳｉＯ２）等の絶縁体によって構成されている。防湿リング１２０は、タングステン（Ｗ）等の金属によって構成されている。なお、防湿リング１２０は、開示の技術における「環状構造体」の一例である。層間絶縁膜５０は、開示の技術における「絶縁膜」の一例である。
図２に示すように、防湿リング１２０は、環状部１２１及び複数の突起部１２２を含んで構成されている。環状部１２１は、防湿リング１２０の環状形状に沿って伸びる部分である。複数の突起部１２２は、環状部１２１の伸びる第１の方向（図２のＹ方向）に沿って等間隔に配列され且つ第１の方向と直交する第２の方向（図２のＸ方向）に向けて環状部１２１から突出した部分である。突起部１２２は、防湿リング１２０の内側及び外側に向けて突出している。防湿リング１２０が突起部１２２を有することで、層間絶縁膜５０の防湿リング１２０との界面の近傍におけるクラックの発生を抑制することができる。この点の詳細については後述する。
図３は、防湿リング１２０の環状部１２１を通過する図２における３－３線に沿った断面図である。図４は、防湿リング１２０の突起部１２２を通過する図２における４－４線に沿った断面図である。図３および図４には、メモリセル１１１を構成するトランジスタＴａ１、Ｔａ２及び強誘電体キャパシタＣａ１、Ｃａ２と、防湿リング１２０の断面構造が示されている。なお、強誘電体キャパシタＣａ１、Ｃａ２は、開示の技術における「素子」の一例である。はじめに、複数のメモリセル１１１を含んで構成されるメモリセルアレイ１１０の形成領域の構造について説明する。
半導体装置１００は、例えば、Ｐ型シリコン基板等の半導体基板１１を有する。半導体基板１１の表層部には、トランジスタＴａ１及びＴａ２の形成領域を画定するシリコン酸化膜（ＳｉＯ２）等の絶縁体からなる素子分離領域１２が設けられている。
また、半導体基板１１の表層部には、トランジスタＴａ１及びＴａ２のソースＳ１、Ｓ２及びドレインＤが設けられている。ソースＳ１、Ｓ２及びドレインＤは、Ｎ型半導体で構成されている。トランジスタＴａ１及びＴａ２は、ドレインＤを共有している。なお、半導体基板１１の表層部にＰウェルを設け、Ｐウェル内にソースＳ１、Ｓ２及びドレインＤを設けてもよい。半導体基板１１上には、ゲート絶縁膜ＯＸ１及びＯＸ２を介してゲートＧ１及びＧ２が設けられている。ゲート絶縁膜ＯＸ１及びＯＸ２は、例えば、シリコン酸化膜（ＳｉＯ２）で構成され、ゲートＧ１及びＧ２は、例えば、ポリシリコンで構成されている。ゲートＧ１及びＧ２は、それぞれ、ワード線として機能する。ゲートＧ１及びＧ２の側面には、シリコン酸化膜（ＳｉＯ２）等の絶縁体からなるサイドウォール１４が設けられている。ソースＳ１、Ｓ２、ドレインＤ及びゲートＧ１、Ｇ２の表面には、それぞれ、コンタクト抵抗を低下させるためのシリサイド層１３が設けられている。
トランジスタＴａ１及びＴａ２上には、カバー膜２１、層間絶縁膜２２、エッチストッパ膜２３、層間絶縁膜２４、酸化防止膜２５及び緩衝膜２６が積層されている。カバー膜２１、エッチストッパ膜２３及び酸化防止膜２５は、例えばＳｉＮ等の絶縁体で構成され、層間絶縁膜２２、２４及び緩衝膜２６は、例えばシリコン酸化膜（ＳｉＯ２）等の絶縁体で構成されている。
タングステン等の導電体で構成されるプラグ３１、３２及び３３が、それぞれ、層間絶縁膜２２及びカバー膜２１を貫通し、ソースＳ１、Ｓ２及びドレインＤに接続されている。層間絶縁膜２４内にはビット線として機能する配線３４が設けられている。配線３４は、プラグ３３を介してトランジスタＴａ１及びＴａ２のドレインＤに接続されている。また、タングステン等の導電体で構成されるプラグ３５及び３６が、それぞれ、緩衝膜２６、酸化防止膜２５、層間絶縁膜２４及びエッチストッパ膜２３を貫通し、プラグ３１及び３２に接続されている。
緩衝膜２６上には、強誘電体キャパシタＣａ１及びＣａ２が設けられている。強誘電体キャパシタＣａ１及びＣａ２は、それぞれ、下部電極４１、強誘電体膜４２及び上部電極４３を積層した積層構造を有する。下部電極４１は、ＴｉＮ膜４４、ＴｉＡｌＮ膜４５及びＩｒ膜４６を含んで構成されている。上部電極４３は、ＩｒＯ２膜４７及びＩｒ膜４８を含んで構成されている。強誘電体膜４２は、ＰＺＴ膜を含んで構成されている。強誘電体キャパシタＣａ１の下部電極４１は、プラグ３５及び３１を介してトランジスタＴａ１のソースＳ１に接続され、強誘電体キャパシタＣａ２の下部電極４１は、プラグ３６及び３２を介してトランジスタＴａ２のソースＳ２に接続されている。
強誘電体キャパシタＣａ１及びＣａ２の表面は、Ａｌ２Ｏ３またはＴｉＯ２等の絶縁体からなる水素バリア膜４９で覆われている。水素バリア膜４９は、強誘電体キャパシタＣａ１及びＣａ２への水素及び水分の侵入を抑制する保護膜として機能する。水素バリア膜４９上にはそれぞれ、シリコン酸化膜（ＳｉＯ２）等の絶縁体で構成される層間絶縁膜５０が積層されている。タングステン等の導電体で構成されるプラグ５３及び５４が、それぞれ、強誘電体キャパシタＣａ１及びＣａ２の上部電極４３に接続されている。強誘電体キャパシタＣａ１、Ｃａ２及びプラグ５３、５４は、層間絶縁膜５０中に埋設されている。
層間絶縁膜５０上には、それぞれ、プレート線として機能する配線６１及び６２が設けられている。配線６１及び６２は、それぞれ、バリア膜６３、アルミニウム銅合金膜６４及びバリア膜６５を積層して構成されている。バリア膜６３及び６５は、それぞれ、Ｔｉ膜及びＴｉＮ膜を含んで構成されている。配線６１及び６２は、それぞれ、プラグ５３及び５４を介して強誘電体キャパシタＣａ１及びＣａ２の上部電極４３に接続されている。
次に、防湿リング１２０の形成領域の構造について説明する。防湿リング１２０は、それぞれ、メモリセルアレイ１１０を囲む環状の壁を構成する金属リング７１、７２、７３を含んで構成されている。
金属リング７１は、プラグ３１、３２及び３３と同じ層（同じ深さ位置）に設けられており、層間絶縁膜２２を貫通し半導体基板１１に達している。金属リング７１は、プラグ３１、３２及び３３と同様、タングステンを含む金属で構成されている。金属リング７１は、メモリセルアレイ１１０の外周を囲む環状の壁を形成している。
金属リング７２は、プラグ３５、３６と同じ層（同じ深さ位置）に設けられており、緩衝膜２６、酸化防止膜２５、層間絶縁膜２４及びエッチストッパ膜２３を貫通し、金属リング７１に接続されている。金属リング７２は、プラグ３５及び３６と同様、タングステンを含む金属で構成されている。金属リング７２は、メモリセルアレイ１１０の外周を囲む環状の壁を形成している。
金属リング７３は、強誘電体キャパシタＣａ１、Ｃａ２及びプラグ５３、５４が設けられている層と同じ層（同じ深さ位置）に設けられており、層間絶縁膜５０を貫通し、金属リング７２に接続されている。金属リング７３は、プラグ５３及び５４と同様、タングステンを含む金属で構成されている。金属リング７３は、メモリセルアレイ１１０の外周を囲む環状の壁を形成している。
金属リング７５は、配線６１及び６２と同じ層（同じ深さ位置）に設けられている。すなわち、金属リング７５は、層間絶縁膜５０上に設けられており、金属リング７３に接続されている。金属リング７５は、配線６１及び６２と同じ積層構造を有し、バリア膜、アルミニウム合金膜及びバリア膜を積層して構成されている。金属リング７５は、メモリセルアレイ１１０の外周を囲む環状の壁を形成している。
以上のように、防湿リング１２０は、金属リング７１、７２、７３を積層して構成され、半導体基板１１上に積層された複数の絶縁膜の中に埋設されている。図３及び図４を比較して明らかなように、金属リング７１、７２、７３は、突起部１２２に対応する部位において、その幅が広くなっている。すなわち、本実形態において、突起部１２２は、半導体基板１１上に積層された複数の絶縁膜の厚さ方向の全範囲に亘って設けられている。
以下に、半導体装置１００の製造方法について説明する。図５Ａ～図５Ｉは、半導体装置１００の製造工程の一例を示す断面図である。
はじめに、例えば、Ｐ型シリコン基板で構成される半導体基板１１の表層部に、公知のＳＴＩ（shallow trench isolation）技術を用いて、素子分離領域１２を形成する。その後、ウェル及びチャネルストップ拡散層（いずれも図示せず）等を形成するためのイオン注入を行う。次に、公知の熱酸化法を用いて、半導体基板１１の表面にゲート絶縁膜ＯＸ１及びＯＸ２を構成するシリコン酸化膜（ＳｉＯ２）を形成する。次に、公知のＣＶＤ（chemical vapor deposition）法を用いて、ゲート絶縁膜ＯＸ１及びＯＸ２を構成するシリコン酸化膜（ＳｉＯ２）上にゲートＧ１及びＧ２を構成するポリシリコン膜を形成する。次に、公知のフォトリソグラフィ技術を用いてシリコン酸化膜（ＳｉＯ２）及びポリシリコン膜をパターニングすることで、ゲート絶縁膜ＯＸ１、ＯＸ２及びゲートＧ１、Ｇ２を形成する（図５Ａ）
次にＬＤＤ（lightly doped drain）構造を形成するためのイオン注入を行うことにより、Ｎ型の拡散層（図示せず）を形成する。続いて、公知のＣＶＤ法を用いて、ゲートＧ１及びＧ２を覆うようにシリコン酸化膜（ＳｉＯ２）等の絶縁膜を半導体基板１１上に形成した後、この絶縁膜をエッチバックすることでゲートＧ１及びＧ２の側面を覆うサイドウォール１４を形成する。次に、ゲートＧ１、Ｇ２及びサイドウォール１４をマスクとして用いて、ドレインＤ及びソースＳ１、Ｓ２を形成するためのイオン注入を行い、その後、熱処理を行うことでドレインＤ及びソースＳ１、Ｓ２を構成するＮ型の不純物拡散領域を活性化させる。次に、公知のサリサイドプロセスを用いて、ドレインＤ、ソースＳ１、Ｓ２及びゲートＧ１、Ｇ２の表面にコンタクト抵抗を低下させるためのシリサイド層１３を形成する。以上の各工程を経ることにより、半導体基板１１上にメモリセル１１１を構成するトランジスタＴａ１及びＴａ２が形成される（図５Ｂ）。
次に、公知のＣＶＤ法を用いてＳｉ３Ｎ４等の絶縁体をトランジスタＴａ１及びＴａ２の表面に堆積して厚さ７０ｎｍ程度のカバー膜２１を形成する。次に、公知のＣＶＤ法を用いてカバー膜２１上にシリコン酸化膜（ＳｉＯ２）等の絶縁体からなる層間絶縁膜２２を形成した後、公知のＣＭＰ（chemical mechanical polish）法を用いて層間絶縁膜２２の表面を平坦化する。次に、公知のフォトリソグラフィ技術を用いて、それぞれ、ドレインＤ及びソースＳ１、Ｓ２に達するコンタクトホールを層間絶縁膜２２及びカバー膜２１に形成する。防湿リング１２０の形成領域においては、上記のコンタクトホールの形成に並行して、メモリセルアレイの形成領域の外周を囲み且つ半導体基板１１に達する環状の溝を形成する。この環状の溝は、環状部１２１および突起部１２２を含む、図２に示す防湿リング１２０のパターンに応じたパターンとなるように形成される。次に、上記のコンタクトホール及び環状の溝の側面及び底面に密着層として機能するＴｉ膜及びＴｉＮ膜を順次形成した後、上記のコンタクトホール及び環状の溝にタングステンを充填する。次に、公知のＣＭＰ法を用いて、層間絶縁膜２２上に堆積した余剰のＴｉ膜、ＴｉＮ膜及びタングステンを除去することで、プラグ３１、３２、３３及び金属リング７１を形成する（図５Ｃ）。
次に、公知のＣＶＤ法を用いてＳｉ３Ｎ４等の絶縁体を層間絶縁膜２２上に堆積して厚さ４０ｎｍ程度のエッチストッパ膜２３を形成する。続いて、公知のＣＶＤ法を用いてエッチストッパ膜２３上にシリコン酸化膜（ＳｉＯ２）等の絶縁体からなる層間絶縁膜２４を形成する。次に、公知のフォトリソグラフィ技術を用いて、層間絶縁膜２４における配線３４の形成領域にライン状の溝を形成する。続いて、上記のライン状の溝の側面及び底面に密着層として機能するＴｉ膜及びＴｉＮ膜を形成した後、ライン状の溝にタングステンを充填する。次に、公知のＣＭＰ法を用いて層間絶縁膜２４上に堆積した余剰のＴｉ膜、ＴｉＮ膜及びタングステンを除去することで、ビット線として機能する配線３４を形成する（図５Ｄ）。
次に、公知のＣＶＤ法を用いてＳｉ３Ｎ４等の絶縁体を層間絶縁膜２４上に堆積して厚さ１００ｎｍ程度の酸化防止膜２５を形成する。続いて、公知のＣＶＤ法を用いてシリコン酸化膜（ＳｉＯ２）等の絶縁体を酸化防止膜２５上に堆積して厚さ２３０ｎｍ程度の緩衝膜２６を形成する。続いて、公知のフォトリソグラフィ技術を用いて緩衝膜２６、酸化防止膜２５、層間絶縁膜２４及びエッチストッパ膜２３を貫通して、プラグ３１及び３２に達するコンタクトホールを形成する。防湿リング１２０の形成領域においては、上記コンタクトホールの形成に並行して、メモリセルアレイの形成領域の外周を囲み且つ緩衝膜２６、酸化防止膜２５、層間絶縁膜２４及びエッチストッパ膜２３を貫通して金属リング７１に達する環状の溝を形成する。この環状の溝は、環状部１２１および突起部１２２を含む、図２に示す防湿リング１２０のパターンに応じたパターンとなるように形成される。次に、上記のコンタクトホール及び環状の溝の側面及び底面に密着層として機能するＴｉ膜及びＴｉＮ膜を形成した後、上記のコンタクトホール及び環状の溝にタングステンを充填する。次に、公知のＣＭＰ法を用いて、緩衝膜２６上に堆積した余剰のＴｉ膜、ＴｉＮ膜及びタングステンを除去することで、プラグ３５、３６及び金属リング７２を形成する。プラグ３５及び３６は、それぞれ、プラグ３１及び３２に接続される。金属リング７２は金属リング７１に接続される（図５Ｅ）。
次に、緩衝膜２６上に強誘電体キャパシタＣａ１、Ｃａ２を形成する。初めに、緩衝膜２６上に密着層として機能するＴｉＮ膜４４を形成する。次に、ＴｉＮ膜４４上にＴｉＡｌＮ膜４５を形成する。ＴｉＡｌＮ膜４５は、後の工程において実施される強誘電体膜４２の結晶化処理によってプラグ３５及び３６の酸化を防止する酸化防止電極として機能する。次に、ＴｉＡｌＮ膜４５上にＩｒ膜４６を形成する。これにより、ＴｉＮ膜４４、ＴｉＡｌＮ膜４５及びＩｒ膜４６からなる下部電極４１が形成される。次に、下部電極４１上にＰＺＴを堆積して強誘電体膜４２を形成する。その後、強誘電体膜４２に対して急速加熱処理を行う。これにより、強誘電体膜４２において、余剰元素の脱離及び酸化が生じ、強誘電体膜４２の結晶化が完了する。次に、強誘電体膜４２上にＩｒＯ２膜４７及びＩｒ膜４８を順次形成して上部電極４３を形成する。次に、公知のフォトリソグラフィ技術を用いて、緩衝膜２６上に積層した上記の膜の各々をパターニングする。これにより、緩衝膜２６上に強誘電体キャパシタＣａ１、Ｃａ２が形成される（図５Ｆ）。
次に、公知のＣＶＤ法を用いて、強誘電体キャパシタＣａ１、Ｃａ２の上面及び側面を覆うようにＡｌ２Ｏ３等の絶縁体からなる厚さ５０ｎｍ程度の水素バリア膜４９を形成する。なお、水素バリア膜４９の材料としてＴｉＯ２を用いることも可能である。次に、Ｔ公知のＣＶＤ法を用いて、水素バリア膜４９上にシリコン酸化膜（ＳｉＯ２）等の絶縁体からなる厚さ１６００ｎｍ程度の層間絶縁膜５０を形成する。層間絶縁膜５０の成膜は、強誘電体キャパシタＣａ１及びＣａ２の特性劣化を防ぐため、層間絶縁膜５０中の水素及び水分を排除し得る条件で行うことが好ましい。具体的には、成膜温度を高くする、ガス圧を高くする、酸素流量を増やす等の施策によって実現可能である。その後、Ｎ２ＯガスまたはＮ２ガス等を用いて発生させたプラズマ雰囲気中で層間絶縁膜５０に対して熱処理を行う。この熱処理により、層間絶縁膜５０の内部に含まれる水分が除去されるとともに層間絶縁膜５０の膜質が変化し、層間絶縁膜５０の内部への水素及び水分の進入が抑制される（図５Ｇ）。
次に、公知のフォトリソグラフィ技術を用いて、層間絶縁膜５０及び水素バリア膜４９を貫通して強誘電体キャパシタＣａ１、Ｃａ２の上部電極４３に達するコンタクトホールを形成する。防湿リング１２０の形成領域においては、上記コンタクトホールの形成に並行して、メモリセルアレイの形成領域の外周を囲み且つ層間絶縁膜５０及び水素バリア膜４９を貫通して金属リング７２に達する環状の溝を形成する。この環状の溝は、環状部１２１および突起部１２２を含む、図２に示す防湿リング１２０のパターンに応じたパターンとなるように形成される。次に、上記のコンタクトホール及び環状の溝の側面及び底面に密着層として機能するＴｉ膜及びＴｉＮ膜を形成した後、公知のＣＶＤ法を用いて上記のコンタクトホール及び環状の溝にタングステンを充填する。次に、公知のＣＭＰ法を用いて、層間絶縁膜５０上に堆積した余剰のＴｉ膜、ＴｉＮ膜及びタングステンを除去することで、プラグ５３、５４及び金属リング７３を形成する。プラグ５３及び５４は、それぞれ、強誘電体キャパシタＣａ１及びＣａ２の上部電極４３に接続される。金属リング７３は、金属リング７２に接続される（図５Ｈ）。
次に、層間絶縁膜５０の表面にＴｉ膜及びＴｉＮ膜を含むバリア膜６３、アルミニウム銅合金膜６４、及びＴｉ膜及びＴｉＮ膜を含むバリア膜６５を積層する。続いて、公知のフォトリソグラフィ技術を用いてこれらの膜をパターニングすることで、プレート線としてそれぞれ機能する配線６１及び６２を形成するとともに、金属リング７５を形成する。配線６１及び６２は、それぞれ、プラグ５３及び５４を介して強誘電体キャパシタＣａ１及びＣａ２の上部電極４３に接続される。金属リング７５は、金属リング７３に接続される（図５Ｉ）。
本発明者は、防湿リング１２０が突起部１２２を備えない場合、すなわち、防湿リング１２０が環状部１２１のみで構成される場合、層間絶縁膜５０の防湿リング１２０との界面の近傍にクラックが発生することを発見した。図６Ａ及び図６Ｂは、それぞれ、突起部１２２を備えない比較例に係る半導体装置におけるクラックの発生部位を示す部分的な平面図及び断面図である。防湿リング１２０が突起部１２２を備えない場合、層間絶縁膜５０の、防湿リング１２０との界面の近傍に、防湿リング１２０の環状形状に沿ってクラック３００が発生する。
図７Ａは、突起部１２２を備えない比較例に係る防湿リング１２０と層間絶縁膜５０との界面近傍に作用する応力を示す平面図である。層間絶縁膜５０の防湿リング１２０（金属リング７３）との界面近傍における点Ａには、防湿リング１２０（金属リング７３）の収縮応力Ｆ１に応じた抗力Ｆ２が作用する。
防湿リング１２０において、平面方向に一直線に伸びる部分の長さが長くなる程収縮応力Ｆ１及び抗力Ｆ２が大きくなる。防湿リング１２０が突起部１２２を備えない場合、防湿リング１２０において、平面方向に一直線に伸びる部分の長さが比較的長くなり、収縮応力Ｆ１及び抗力Ｆ２が過大となり、層間絶縁膜５０にクラックが発生する。クラックの発生部位では水素及び水分の拡散速度が高くなる。従って、クラックの発生範囲が拡大する程、強誘電体キャパシタＣａ１及びＣａ２の強誘電体膜４２が還元されやすくなり、メモリ性能が劣化する。
一方、図７Ｂは、突起部１２２を備える開示の技術の実施形態に係る防湿リング１２０と層間絶縁膜５０との界面近傍に作用する応力を示す平面図である。防湿リング１２０が突起部１２２を備えることで、防湿リング１２０において、一直線に伸びる部分の長さを短くすることができる。これにより、防湿リング１２０に作用する収縮応力Ｆ１を分散することができる。従って、層間絶縁膜５０の防湿リング１２０（金属リング７３）との界面近傍における点Ａ１及び点Ａ２に作用する抗力Ｆ２を、防湿リング１２０が突起部１２２を備えない場合と比較して小さくすることができ、層間絶縁膜５０におけるクラックの発生を抑制することができる。
ここで、図２に示すように、突起部１２２の上記第２の方向（Ｘ方向、突出方向）における長さをａとし、互いに隣接する突起部１２２間に形成されるギャップの上記第１の方向（Ｙ方向、環状部１２１の伸びる方向）における長さをｂとする。下記の表１は、長さａと、長さａと長さｂとの比ａ／ｂをそれぞれ変化させた場合の、層間絶縁膜５０におけるクラックの発生状況を調査した結果を示すものである。なお、環状部１２１の幅ｃおよび突起部１２２の幅ｄをそれぞれ０．２２μｍとした。層間絶縁膜５０の材料はシリコン酸化膜（ＳｉＯ２）であり、防湿リング１２０の材料は、タングステン（Ｗ）である。表１において「Ａ」は、層間絶縁膜５０にクラックの発生がないことを示し、「Ｂ」は、層間絶縁膜５０にクラックの発生があることを示す。
下記の表１に示すように、突起部１２２の上記第２の方向（Ｘ方向、突出方向）における長さを０．４５μｍ以上とすることで、層間絶縁膜５０におけるクラックの発生を回避することができた。また、比ａ／ｂを０．９６以上とすることで、層間絶縁膜５０におけるクラックの発生を回避することができた。この結果より、防湿リング１２０は、突起部１２２の上記第２の方向（Ｘ方向、突出方向）における長さが０．４５μｍ以上であることが好ましく、比ａ／ｂが０．９６以上であることが好ましいといえる。
以上のように、開示の技術の実施形態に係る半導体装置１００によれば、層間絶縁膜５０の、防湿リング１２０との界面の近傍におけるクラックの発生を抑制することが可能となる。
防湿リング１２０の構造には、種々の改変を加えることが可能である。例えば、図８に示すように、突起部１２２の、防湿リング１２０の内側に突出する部分と、外側に突出する部分の、上記第１の方向（Ｙ方向）における位置がずれていてもよい。また、図９に示すように、突起部１２２の突出方向が、環状部１２１の伸びる方向（Ｙ方向）に対して傾斜していてもよい。
また、本実施形態では、突起部１２２が、半導体基板１１上に積層された複数の絶縁膜の厚さ方向の全範囲に亘って設けられている場合を例示したが、この態様に限定されるものではない。突起部１２２は、半導体基板１１上に積層された複数の絶縁膜のうち、クラックが発生しやすい一部の絶縁膜に対応する範囲にのみ形成されていてもよい。図１０は、変形例に係る半導体装置１００の構成の一例を示す断面図であり、図２における４－４線に沿った断面を示す。図１０には、半導体基板１１上に積層された複数の絶縁膜のうち、層間絶縁膜５０に対応する範囲にのみ突起部１２２を有する防湿リング１２０が例示されている。
また、図１１に示すように、複数の防湿リング１２０が、多重に設けられていてもよい。多重の防湿リング１２０は、メモリセルアレイ１１０の外周のみならず、半導体基板１１の外縁近傍に設けられていてもよい。防湿リング１２０を多重構造とすることで、メモリセルアレイ１１０内への水素及び水分の侵入を抑制する効果を高めることができる。
また、本実施形態では、防湿リング１２０に囲まれる素子として、強誘電体キャパシタＣａ１、Ｃａ２を例示したが、これに限定されるものではなく、防湿リング１２０に囲まれる素子は、いかなる素子であってもよい。また防湿以外の目的（例えば、電磁的なシールドを行う目的、機械的強度を確保する目的）で本実施形態に係る防湿リング１２０を用いることも可能である。
また、本実施形態では、防湿リング１２０の材料としてタングステンを用いる場合を例示したが、これに限定されるものではなく、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、窒化チタン（Ｔｉ）または銅（Ｃｕ）等の金属、若しくはこれらの組み合わせを用いることも可能である。
また、本実施形態では、層間絶縁膜５０の材料としてシリコン酸化膜（ＳｉＯ２）を用いる場合を例示したが、これに限定されるものではなく、例えば、シリコン窒化膜、酸化窒化シリコン若しくは酸化アルミ、またはこれらの組み合わせを用いることも可能である。
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
半導体基板の表面を覆う絶縁膜と、
前記絶縁膜の中に埋設された素子と、
前記絶縁膜の中に埋設され、前記素子の外周を囲む環状構造体と、
を含み、
前記環状構造体は、環状に伸びる環状部と、前記環状部の伸びる方向である第１の方向に沿って配列され且つ前記第１の方向と交差する第２の方向に向けて前記環状部から突出した複数の突起部と、を有する
半導体装置。
半導体基板の表面を覆う絶縁膜と、
前記絶縁膜の中に埋設された素子と、
前記絶縁膜の中に埋設され、前記素子の外周を囲む環状構造体と、
を含み、
前記環状構造体は、環状に伸びる環状部と、前記環状部の伸びる方向である第１の方向に沿って配列され且つ前記第１の方向と交差する第２の方向に向けて前記環状部から突出した複数の突起部と、を有する
半導体装置。
（付記２）
前記突起部は、前記環状構造体の内側及び外側に向けて突出している
付記１に記載の半導体装置。
前記突起部は、前記環状構造体の内側及び外側に向けて突出している
付記１に記載の半導体装置。
（付記３）
前記突起部の第２の方向における長さａが０．４５μｍ以上である
付記１または付記２に記載の半導体装置。
前記突起部の第２の方向における長さａが０．４５μｍ以上である
付記１または付記２に記載の半導体装置。
（付記４）
前記突起部の前記第２の方向における長さａと、互いに隣接する突起部間に形成されるギャップの前記第１の方向における長さｂとの比ａ／ｂが０．９６以上である
付記１から付記３のいずれか１つに記載の半導体装置。
前記突起部の前記第２の方向における長さａと、互いに隣接する突起部間に形成されるギャップの前記第１の方向における長さｂとの比ａ／ｂが０．９６以上である
付記１から付記３のいずれか１つに記載の半導体装置。
（付記５）
前記突起部は、前記絶縁膜の厚さ方向の全範囲に亘って設けられている
付記１から付記４のいずれか１つに記載の半導体装置。
前記突起部は、前記絶縁膜の厚さ方向の全範囲に亘って設けられている
付記１から付記４のいずれか１つに記載の半導体装置。
（付記６）
前記突起部は、前記絶縁膜の厚さ方向の一部の範囲に設けられている
付記１から付記４のいずれか１つに記載の半導体装置。
前記突起部は、前記絶縁膜の厚さ方向の一部の範囲に設けられている
付記１から付記４のいずれか１つに記載の半導体装置。
（付記７）
前記素子は、強誘電体キャパシタである
付記１から付記６のいずれか１つに記載の半導体装置。
前記素子は、強誘電体キャパシタである
付記１から付記６のいずれか１つに記載の半導体装置。
（付記８）
前記環状構造体が多重に設けられている
付記１から付記７のいずれか１つに記載の半導体装置。
前記環状構造体が多重に設けられている
付記１から付記７のいずれか１つに記載の半導体装置。
（付記９）
前記強誘電体キャパシタを含むメモリセルを有する
付記７に記載の半導体装置。
前記強誘電体キャパシタを含むメモリセルを有する
付記７に記載の半導体装置。
（付記１０）
前記突起部は、前記第１の方向と直交する方向に向けて前記環状部から突出している
付記１から付記９のいずれか１つに記載の半導体装置。
前記突起部は、前記第１の方向と直交する方向に向けて前記環状部から突出している
付記１から付記９のいずれか１つに記載の半導体装置。
（付記１１）
前記突起部は、前記第１の方向と傾斜する方向に向けて前記環状部から突出している
付記１から付記９のいずれか１つに記載の半導体装置。
前記突起部は、前記第１の方向と傾斜する方向に向けて前記環状部から突出している
付記１から付記９のいずれか１つに記載の半導体装置。
（付記１２）
半導体基板の表面を覆い且つ素子が内部に埋設された絶縁膜に、前記素子の外周を囲む環状の溝を形成する工程と、
前記溝の内部に金属を充填して環状構造体を形成する工程と、
前記絶縁膜の表面に堆積した前記金属を除去する工程と、
を含み、
前記環状構造体が、環状に伸びる環状部と、前記環状部の伸びる第１の方向に沿って配列され且つ前記第１の方向と交差する第２の方向に向けて前記環状部から突出した複数の突起部とを有するように前記溝を形成する
半導体装置の製造方法。
半導体基板の表面を覆い且つ素子が内部に埋設された絶縁膜に、前記素子の外周を囲む環状の溝を形成する工程と、
前記溝の内部に金属を充填して環状構造体を形成する工程と、
前記絶縁膜の表面に堆積した前記金属を除去する工程と、
を含み、
前記環状構造体が、環状に伸びる環状部と、前記環状部の伸びる第１の方向に沿って配列され且つ前記第１の方向と交差する第２の方向に向けて前記環状部から突出した複数の突起部とを有するように前記溝を形成する
半導体装置の製造方法。
（付記１３）
前記絶縁膜が酸化シリコンを含み、
前記金属がタングステンを含む
付記１２に記載の製造方法。
前記絶縁膜が酸化シリコンを含み、
前記金属がタングステンを含む
付記１２に記載の製造方法。
（付記１４）
前記金属は、加熱を伴うＣＶＤ法を用いて前記溝の内部に充填される
付記１２または付記１３に記載の製造方法。
前記金属は、加熱を伴うＣＶＤ法を用いて前記溝の内部に充填される
付記１２または付記１３に記載の製造方法。
（付記１５）
前記絶縁膜の表面に堆積した前記金属は、ＣＭＰ法を用いて除去される
付記１２から付記１４のいずれか１つに記載の製造方法。
前記絶縁膜の表面に堆積した前記金属は、ＣＭＰ法を用いて除去される
付記１２から付記１４のいずれか１つに記載の製造方法。
１１ 半導体基板
５０ 層間絶縁膜
１００ 半導体装置
１１０ メモリセルアレイ
１１１ メモリセル
１２０ 防湿リング
１２１ 環状部
１２２ 突起部
Ｃａ１ 強誘電体キャパシタ
Ｃａ２ 強誘電体キャパシタ
５０ 層間絶縁膜
１００ 半導体装置
１１０ メモリセルアレイ
１１１ メモリセル
１２０ 防湿リング
１２１ 環状部
１２２ 突起部
Ｃａ１ 強誘電体キャパシタ
Ｃａ２ 強誘電体キャパシタ
Claims (7)
- 半導体基板の表面を覆う絶縁膜と、
前記絶縁膜の中に埋設された素子と、
前記絶縁膜の中に埋設され、前記素子の外周を囲む環状構造体と、
を含み、
前記環状構造体は、環状に伸びる環状部と、前記環状部の伸びる方向である第１の方向に沿って配列され且つ前記第１の方向と交差する第２の方向に向けて前記環状部から突出した複数の突起部と、を有し、
前記突起部は、前記絶縁膜の厚さ方向の全範囲に亘って設けられている
半導体装置。 - 前記突起部は、前記環状構造体の内側及び外側に向けて突出している
請求項１に記載の半導体装置。 - 前記突起部の第２の方向における長さａが０．４５μｍ以上である
請求項１または請求項２に記載の半導体装置。 - 前記突起部の前記第２の方向における長さａと、互いに隣接する突起部間に形成されるギャップの前記第１の方向における長さｂとの比ａ／ｂが０．９６以上である
請求項１から請求項３のいずれか１項に記載の半導体装置。 - 前記素子は強誘電体キャパシタである
請求項１から請求項４のいずれか１項に記載の半導体装置。 - 前記環状構造体が多重に設けられている
請求項１から請求項５のいずれか１項に記載の半導体装置。 - 半導体基板の表面を覆い且つ素子が内部に埋設された絶縁膜に、前記素子の外周を囲む環状の溝を形成する工程と、
前記溝の内部に金属を充填して環状構造体を形成する工程と、
前記絶縁膜の表面に堆積した前記金属を除去する工程と、
を含み、
前記環状構造体が、環状に伸びる環状部と、前記環状部の伸びる第１の方向に沿って配列され且つ前記第１の方向と交差する第２の方向に向けて前記環状部から突出した複数の突起部とを有し、且つ前記突起部が、前記絶縁膜の厚さ方向の全範囲に亘って設けられるように前記溝を形成する
半導体装置の製造方法。
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