JP2016072502A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板211と、半導体基板211上の強誘電体キャパシタ201と、半導体基板211上の強誘電体キャパシタ201の周囲のガードリング1101と、が含まれる。強誘電体キャパシタ201は、下部電極246、容量絶縁膜247及び上部電極248を有し、ガードリング1101は、疑似下部電極146、疑似容量絶縁膜147及び疑似上部電極148を有し、平面視で強誘電体キャパシタ201を側方から包囲する。
【選択図】図3A
Description
先ず、第1の実施形態について説明する。第1の実施形態は強誘電体メモリの一例である。図1は、第1の実施形態に係る半導体装置のレイアウトを示す模式図であり、図2は、第1の実施形態に係る半導体装置の構成を示す回路図であり、図3Aは、第1の実施形態に係る半導体装置の構成を示す断面図である。図3Aは、図1中のI−I線に沿った断面を示す。図3Bは、図3Aに示す領域近傍におけるワード線、ビット線及びプレート線の立体的な位置関係を示す模式図である。
次に、第2の実施形態について説明する。第2の実施形態は強誘電体メモリの一例である。図7は、第2の実施形態に係る半導体装置の構成を示す断面図である。第2の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図7は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第3の実施形態について説明する。第3の実施形態は強誘電体メモリの一例である。図8は、第3の実施形態に係る半導体装置の構成を示す断面図である。第3の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図8は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第4の実施形態について説明する。第4の実施形態は強誘電体メモリの一例である。図9は、第4の実施形態に係る半導体装置の構成を示す断面図である。第4の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図9は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第5の実施形態について説明する。第5の実施形態は強誘電体メモリの一例である。図10は、第5の実施形態に係る半導体装置の構成を示す断面図である。第5の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図10は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第6の実施形態について説明する。第6の実施形態は強誘電体メモリの一例である。図11は、第6の実施形態に係る半導体装置の構成を示す断面図である。第6の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図11は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第7の実施形態について説明する。第7の実施形態は強誘電体メモリの一例である。図12は、第7の実施形態に係る半導体装置の構成を示す断面図である。第7の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図12は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第8の実施形態について説明する。第8の実施形態は強誘電体メモリの一例である。図13は、第8の実施形態に係る半導体装置の構成を示す断面図である。第8の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図13は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第9の実施形態について説明する。第9の実施形態は強誘電体メモリの一例である。図14は、第9の実施形態に係る半導体装置の構成を示す断面図である。第9の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図14は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第10の実施形態について説明する。第10の実施形態は強誘電体メモリの一例である。図15は、第10の実施形態に係る半導体装置の構成を示す断面図である。第10の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図15は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第11の実施形態について説明する。第11の実施形態は強誘電体メモリの一例である。図16は、第11の実施形態に係る半導体装置の構成を示す断面図である。第11の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図16は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第12の実施形態について説明する。第12の実施形態は強誘電体メモリの一例である。図17は、第12の実施形態に係る半導体装置の構成を示す断面図である。第12の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図17は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第13の実施形態について説明する。第13の実施形態は強誘電体メモリの一例である。図18は、第13の実施形態に係る半導体装置の構成を示す断面図である。第13の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図18は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第14の実施形態について説明する。第14の実施形態は強誘電体メモリの一例である。図19は、第14の実施形態に係る半導体装置の構成を示す断面図である。第14の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図19は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第15の実施形態について説明する。第15の実施形態は強誘電体メモリの一例である。図20は、第15の実施形態に係る半導体装置の構成を示す断面図である。第15の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図20は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第16の実施形態について説明する。第16の実施形態は強誘電体メモリの一例である。図21は、第16の実施形態に係る半導体装置の構成を示す断面図である。第16の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図21は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第17の実施形態について説明する。第17の実施形態は強誘電体メモリの一例である。図22は、第17の実施形態に係る半導体装置の構成を示す断面図である。第17の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図22は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第18の実施形態について説明する。第18の実施形態は強誘電体メモリの一例である。図23は、第18の実施形態に係る半導体装置の構成を示す断面図である。第18の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図23は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第19の実施形態について説明する。第19の実施形態は強誘電体メモリの一例である。図24は、第19の実施形態に係る半導体装置の構成を示す断面図である。第19の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図24は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第20の実施形態について説明する。第20の実施形態は強誘電体メモリの一例である。図25は、第20の実施形態に係る半導体装置の構成を示す断面図である。第20の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図25は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第21の実施形態について説明する。第21の実施形態は強誘電体メモリの一例である。図26は、第21の実施形態に係る半導体装置の構成を示す断面図である。第21の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図26は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第22の実施形態について説明する。第22の実施形態は強誘電体メモリの一例である。図27は、第22の実施形態に係る半導体装置の構成を示す断面図である。第22の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図27は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第23の実施形態について説明する。第23の実施形態は強誘電体メモリの一例である。図28は、第23の実施形態に係る半導体装置の構成を示す断面図である。第23の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図28は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第24の実施形態について説明する。第24の実施形態は強誘電体メモリの一例である。図29は、第24の実施形態に係る半導体装置の構成を示す断面図である。第24の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図29は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第25の実施形態について説明する。第25の実施形態は強誘電体メモリの一例である。図30は、第25の実施形態に係る半導体装置の構成を示す断面図である。第25の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図30は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第26の実施形態について説明する。第26の実施形態は強誘電体メモリの一例である。図31は、第26の実施形態に係る半導体装置の構成を示す断面図である。第26の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図31は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第27の実施形態について説明する。第27の実施形態は強誘電体メモリの一例である。図32は、第27の実施形態に係る半導体装置の構成を示す断面図である。第27の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図32は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第28の実施形態について説明する。第28の実施形態は強誘電体メモリの一例である。図33は、第28の実施形態に係る半導体装置の構成を示す断面図である。第28の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図33は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第29の実施形態について説明する。第29の実施形態は強誘電体メモリの一例である。図34は、第29の実施形態に係る半導体装置の構成を示す断面図である。第29の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図34は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第30の実施形態について説明する。第30の実施形態は強誘電体メモリの一例である。図35は、第30の実施形態に係る半導体装置の構成を示す断面図である。第30の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図35は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第31の実施形態について説明する。第31の実施形態は強誘電体メモリの一例である。図36は、第31の実施形態に係る半導体装置の構成を示す断面図である。第31の実施形態に係る半導体装置のレイアウト及び回路構成は第1の実施形態のそれらと同様である。図36は、図1中のI−I線に沿った断面に相当する断面を示す。
次に、第32の実施形態について説明する。第32の実施形態は強誘電体メモリの一例である。図37は、第32の実施形態に係る半導体装置のレイアウトを示す図であり、図38は、図37中の一部を拡大して示す図である。図38(a)は図37中の領域2021に相当し、図38(b)は図37中の領域2022に相当する。図39は、図38中のI−I線に沿った断面図であり、図40は、図38中のII−II線に沿った断面図であり、図41は、図38中のIII−III線に沿った断面図である。
次に、第33の実施形態について説明する。図43は、第33の実施形態に係る半導体装置のレイアウトを示す図であり、図44は、図43中のI−I線に沿った断面図である。
次に、第34の実施形態について説明する。図47は、第34の実施形態に係る半導体装置のレイアウトを示す図であり、図48は、図47中のI−I線に沿った断面図である。
半導体基板と、
前記半導体基板上の強誘電体キャパシタと、
前記半導体基板上の前記強誘電体キャパシタの周囲の第1のガードリングと、
を有し、
前記強誘電体キャパシタは、下部電極、容量絶縁膜及び上部電極を有し、
前記第1のガードリングは、第1の疑似下部電極、第1の疑似容量絶縁膜及び第1の疑似上部電極を有し、平面視で前記強誘電体キャパシタを側方から包囲することを特徴とする半導体装置。
前記第1の疑似下部電極は前記下部電極と同一の層にあり、
前記第1の疑似容量絶縁膜は前記容量絶縁膜と同一の層にあり、
前記第1の疑似上部電極は前記上部電極と同一の層にあることを特徴とする付記1に記載の半導体装置。
前記第1のガードリングは、前記第1の擬似上部電極上の第1の導電パターンを有することを特徴とする付記1又は2に記載の半導体装置。
前記第1のガードリングは、前記第1の擬似上部電極の上面及び前記第1の導電パターンの下面に接する第2の導電パターンを有することを特徴とする付記3に記載の半導体装置。
前記上部電極上及び前記第1の擬似上部電極上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成された第2の絶縁膜と、を有し、
前記第1の導電パターンは前記第2の絶縁膜中に形成され、
前記第2の導電パターンは前記第1の絶縁膜中に形成された
ことを特徴とする付記4に記載の半導体装置。
前記第1のガードリングは、前記第1の擬似下部電極の下に形成された第3の導電パターンを有することを特徴とする付記1乃至5のいずれか1項に記載の半導体装置。
前記第1のガードリングは、前記第3の導電パターンの下に第4の導電パターンを有することを特徴とする付記6に記載の半導体装置。
前記第1の擬似下部電極及び前記下部電極の下の第3の絶縁膜と、
前記第3の絶縁膜の下の第4の絶縁膜と、を有し
前記第1の擬似下部電極及び前記下部電極は前記第3の絶縁膜上に形成され、
前記第3の導電パターンは前記第4の絶縁膜に形成されたことを特徴とする付記6又は7に記載の半導体装置。
前記第1のガードリングは、前記第1の擬似下部電極の下面及び前記第3の導電パターンの上面に接する第5の導電パターンを有することを特徴とする付記6乃至8のいずれか1項に記載の半導体装置。
前記第4の導電パターンは、前記半導体基板に接続する
ことを特徴とする付記7に記載の半導体装置。
前記下部電極及び前記第1の疑似下部電極の下の第3の絶縁膜と、
前記第3の絶縁膜下の第4の絶縁膜と、
前記第4の絶縁膜下の第5の絶縁膜と、
を有し、
前記第3の導電パターンは、前記第4の絶縁膜に形成されたことを特徴とする付記6に記載の半導体装置。
前記下部電極及び前記第1の疑似下部電極の下の第3の絶縁膜と、
前記第3の絶縁膜下の第4の絶縁膜と、
前記第4の絶縁膜下の第5の絶縁膜と、
を有し、
前記第5の導電パターンは前記第3の絶縁膜中に形成され、
前記第3の導電パターンは前記第4の絶縁膜に形成された
ことを特徴とする付記9に記載の半導体装置。
前記下部電極及び前記第1の疑似下部電極の下の第3の絶縁膜と、
前記第3の絶縁膜下の第4の絶縁膜と、
前記第4の絶縁膜下の第5の絶縁膜と、
を有し、
前記第4の導電パターンは前記第5の絶縁膜に形成されたことを特徴とする付記7又は10に記載の半導体装置。
複数の前記強誘電体キャパシタ及び複数の前記強誘電体キャパシタの間の領域と平面視で重なり、前記上部電極の上方に形成された配線を有することを特徴とする付記1乃至13のいずれか1項に記載の半導体装置。
前記第1の導電パターンが前記配線に繋がっていることを特徴とする付記14に記載の半導体装置。
第2の疑似下部電極、第2の疑似容量絶縁膜及び第2の疑似上部電極を含む第2ガードリング有し、
前記第2のガードリングは平面視で前記第1のガードリングを外側から包囲することを特徴とする付記1乃至15のいずれか1項に記載の半導体装置。
前記下部電極及び第1の擬似下部電極の下に、窒化シリコン膜を有することを特徴とする付記1乃至16のいずれか1項に記載の半導体装置。
半導体基板上に第1の導電膜、強誘電体膜及び第2の導電膜を形成する工程と、
前記第1の導電膜、前記強誘電体膜及び前記第2の導電膜をエッチングすることにより、強誘電体キャパシタ及び第1のガードリングを形成する工程と、
を有し、
前記第1のガードリングは、前記強誘電体キャパシタの周囲を平面視で側方から包囲することを特徴とする半導体装置の製造方法。
201:強誘電体キャパシタ
202:スイッチング素子
271、871:配線
624、628、632、656、661、928、932、956、961:疑似配線
1101、2005:ガードリング
2001、2002、2003:保護構造
Claims (10)
- 半導体基板と、
前記半導体基板上の強誘電体キャパシタと、
前記半導体基板上の前記強誘電体キャパシタの周囲の第1のガードリングと、
を有し、
前記強誘電体キャパシタは、下部電極、容量絶縁膜及び上部電極を有し、
前記第1のガードリングは、第1の疑似下部電極、第1の疑似容量絶縁膜及び第1の疑似上部電極を有し、平面視で前記強誘電体キャパシタを側方から包囲することを特徴とする半導体装置。 - 前記第1の疑似下部電極は前記下部電極と同一の層にあり、
前記第1の疑似容量絶縁膜は前記容量絶縁膜と同一の層にあり、
前記第1の疑似上部電極は前記上部電極と同一の層にあることを特徴とする請求項1に記載の半導体装置。 - 前記第1のガードリングは、前記第1の擬似上部電極上の第1の導電パターンを有することを特徴とする請求項1又は2に記載の半導体装置。
- 前記第1のガードリングは、前記第1の擬似上部電極の上面及び前記第1の導電パターンの下面に接する第2の導電パターンを有することを特徴とする請求項3に記載の半導体装置。
- 前記第1のガードリングは、前記第1の擬似下部電極の下に形成された第3の導電パターンを有することを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。
- 前記第1のガードリングは、前記第3の導電パターンの下に第4の導電パターンを有することを特徴とする請求項5に記載の半導体装置。
- 前記第1のガードリングは、前記第1の擬似下部電極の下面及び前記第3の導電パターンの上面に接する第5の導電パターンを有することを特徴とする請求項5又は6に記載の半導体装置。
- 複数の前記強誘電体キャパシタ及び複数の前記強誘電体キャパシタの間の領域と平面視で重なり、前記上部電極の上方に形成された配線を有し、
前記第1の導電パターンが前記配線に繋がっていることを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置。 - 第2の疑似下部電極、第2の疑似容量絶縁膜及び第2の疑似上部電極を含む第2ガードリング有し、
前記第2のガードリングは平面視で前記第1のガードリングを外側から包囲することを特徴とする請求項1乃至8のいずれか1項に記載の半導体装置。 - 半導体基板上に第1の導電膜、強誘電体膜及び第2の導電膜を形成する工程と、
前記第1の導電膜、前記強誘電体膜及び前記第2の導電膜をエッチングすることにより、強誘電体キャパシタ及び第1のガードリングを形成する工程と、
を有し、
前記第1のガードリングは、前記強誘電体キャパシタの周囲を平面視で側方から包囲することを特徴とする半導体装置の製造方法。
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