JP5369491B2 - 半導体装置 - Google Patents
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Description
このため、キャパシタを形成した後に、還元性元素によるキャパシタ誘電体膜の劣化を防止する手段を講じることが好ましい。その手段の1つとして、キャパシタと同じ構造の複数のダミーセルをメモリセル領域の周囲に配置する構造が知られている。
それらのダミーセルは、メモリセル領域の外部に存在する還元性元素を吸収することによりブロックして、メモリセル領域の内部に侵入することを防止している。
(第1の実施の形態)
図1A〜図1Iは、本発明の実施形態に係る半導体装置の形成工程を示す断面図である。
図1Aに示す構造を形成するまでの工程を説明する。
Pウェル3上には、2つのゲート電極5a、5bが間隔をおいて平行に配置され、それらのゲート電極5a、5bはワード線の一部を構成する。
この後に、第1〜第3のコンタクトホール12a〜12c内面にそれぞれ導電コンタクトプラグ15〜17を形成する。導電コンタクトプラグ15〜17は、例えば次のような工程で形成される。
まず、第1〜第3の導電コンタクトプラグ15〜17及び第1層間絶縁膜12の上に、例えば、SiONよりなる酸化防止膜18をプラズマCVD法により例えば130nmの膜厚に形成する。さらに、酸化防止膜18上に、第2層間絶縁膜19として例えば酸化シリコン膜を300nm程度の厚さに形成する。その酸化シリコン膜は、例えば、TEOSを原料としたプラズマCVD法により約300nmの膜厚に形成される。
まず、第2層間絶縁膜19及び第4、第5の導電コンタクトプラグ22、23の上にTi膜を例えば100nmの厚さに形成する。なお、Ti膜は、その成長前に第2層間絶縁膜19表面をアンモニア(NH3)プラズマに曝すことによって強い(002)配向を示す。
なお、強誘電体膜27は、PZTにLa、Ca、Sr、Si等を微量ドープした他のPZT系材料、又は、SrBi2Ta2O9(SBT、Y1)若しくはSrBi2(Ta、Nb)2O9(SBTN、YZ)等のBi層状構造化合物等の酸化物を適用してもよい。
続いて、酸素含有雰囲気中でRTAにより強誘電体膜27を結晶化し、さらに、強誘電体膜27を構成するPZT膜中の酸素欠損を補償すると同時に、第1導電性酸化膜28の膜質も回復させる。
上記のようなIrOxからなる第1導電性酸化膜28と、IrOyからなる第2導電性酸化膜29と、Ir又はRuからなる金属膜30は、合わせてキャパシタの上部電極膜になる。
まず、上部電極膜を構成する金属膜30の上にスパッタ法でアルミナ膜、窒化チタン膜を形成し、これらを第1マスク材料層32aとする。更に、第1マスク材料層32a上に、TEOSガスを使用するCVD法により酸化シリコン膜を形成し、その酸化シリコン膜を第2マスク材料層32bとする。
なお、レジストパターンは、第1マスク材料層32aをエッチングした後に除去される。
まず、HBr、O2、Ar及びC4F8の混合ガスをエッチングガスとするプラズマエッチングにより、ハードマスク32に覆われていない部分の上部電極膜28〜30、PZT膜27及び下部電極膜26を連続してドライエッチングする。
まず、ドライエッチング或いはウェットエッチにより第2マスク材料層32bを除去する。例えば、ウェットエッチングを採用する場合にはフッ酸が使用される。
これにより、図2の平面図に示すように、メモリセル領域Aには複数の強誘電体キャパシタQが間隔をおいてマトリクス状に配置されるとともに、メモリセル領域Aを囲む環状パターン33が形成される。
環状パターン33は、図2に示すような四角形に限られるものではなく、メモリセル領域A内の強誘電体キャパシタQから離間する内縁を有するとともに、メモリセル領域Aの内側と外側を仕切る無端形状であればよい。
まず、強誘電体キャパシタQ及び環状パターン33を覆うAl2O3よりなる保護絶縁膜34をスパッタ法により例えば20nm〜60nmの厚さに形成する。なお、保護絶縁膜34として、原子層堆積(ALD)法でアルミナ膜を形成してもよいし、また、スパッタ法によりPZT膜又は酸化チタン(TiOx)膜を形成してもよい。
さらに、N2Oガス又はN2ガス等を用いて発生させたプラズマ雰囲気にて、第3層間絶縁膜35に対して熱処理を行う。熱処理の結果、第3層間絶縁膜35中の水分が除去されると共に、第3層間絶縁膜35の膜質が変化し、その中に水分が入りにくくなる。
次に、図1Hに示す構造を形成するまでの工程を説明する。
さらに、強誘電体キャパシタQの上方に開口部を有するレジストパターン(不図示)を第4層間絶縁膜37上に形成する。その後に、そのレジストパターンをマスクに使用して第4層間絶縁膜37から第3層間絶縁膜35までをエッチングすることにより、強誘電体キャパシタQのキャパシタ上部電極31の上にビアホール37aを形成する。
レジストパターンを除去した後に、シリコン基板1を酸素雰囲気中に置き、例えば450℃で熱処理する。これにより、ビアホール37aの形成に伴ってキャパシタ誘電体膜27qに生じる酸素欠損を解消する。
次に、第4層間絶縁膜37上に、多層構造導電膜として、例えば、Ti膜、TiN膜、AlCu合金膜、Ti膜及びTiN膜をスパッタ法により順次形成する。
一層目の配線42aの一部は、例えば、第1ビアプラグ38を介してキャパシタQの上部電極31に接続される。
まず、一層目の配線42a、一層目の導電性パッド42bを覆う第5層間絶縁膜45を第4層間絶縁膜37の上に形成し、その後に、その表面をCMPにより平坦化する。第5層間絶縁膜45は、例えば第3層間絶縁膜35と同じ成長法により形成される。
なお、図では示されていないが、第2ビアプラグ46は周辺回路領域にも形成されてもよい。
その後に、第8層間絶縁膜53を覆うカバー膜54を形成する。カバー膜54として、例えば、窒化シリコン膜をCVD法により形成する。
従って、第3層間絶縁膜35、第4層間絶縁膜37等は、還元性元素の発生源となり、還元性元素は層間絶縁膜成長後の熱処理により拡散し易い。
このため、メモリセル領域Aの外側から内側に向けて拡散する還元性元素は、環状パターン33により横方向でブロックされ、強誘電体キャパシタQに到達しにくくなる。しかも、メモリセル領域Aの周囲では、環状パターン33の存在により層間絶縁膜の体積が少なくなっているので、メモリセル領域A内へ拡散する還元性元素の量を低減することができる。
ところで、上記の説明では強誘電体キャパシタQ、環状パターン33のパターニングに使用したハードマスク32を除去している。しかし、環状パターン33上の第1マスク材料層32aを、環状パターン33の一部として図3に示すように残してもよい。
図4は、本発明の第2実施形態に係る半導体装置のメモリセル領域A及びその周辺の形成工程を示す断面図である。図4において、図1Iと同じ符号は同じ要素を示している。
第1層間絶縁膜12、カバー絶縁膜11のうち、メモリセル領域Aの周囲の複数のn型不純物拡散層60のそれぞれの上には、図5に示す位置にコンタクトホール12dが形成され、それらの中には一段目の導電プラグ33aが形成されている。導電プラグ33aは、n型ソース/ドレイン領域6、7、8に接続される導電プラグ15、16、17と同じ工程で形成され、同じ層構造を有している。
また、メモリセル領域Aの周囲の酸化防止膜18、第2層間絶縁膜19には、図5に示した一段目の導電プラグ33aの上にホール19dが形成され、その中には二段目の導電プラグ33bが形成されている。導電プラグ33bは、キャパシタQの下の第4、第5の導電コンタクトプラグ22,23と同一工程で形成され、第4、第5の導電コンタクトプラグ22,23と同じ層構造を有している。
強誘電体キャパシタQと環状パターン33は、それぞれ保護絶縁膜34により覆われ、その上には、第1実施形態と同様に、第3層間絶縁膜35、バリア膜36、第4層間絶縁膜37が形成されている。
上記の第1〜第4導電性パターン33d、33f、33h、33jは、図2に示した環状パターン33と同様に環状に形成され、配線や導電性パッドとしては機能せず、還元性元素の拡散を阻止するパターンである。
(付記1)
半導体基板の上方に形成された絶縁膜と、前記絶縁膜のメモリセル領域に形成された下部電極、第1誘電体膜、上部電極の積層構造からなるキャパシタと、下側導電膜、第2誘電体膜、上側導電膜を含む積層構造を有し、前記メモリセル領域を囲む環状パターンと、を有することを特徴とする半導体装置。
(付記2)
前記第1誘電体膜と前記第2誘電体膜は、強誘電体から構成されることを特徴とする付記1に記載の半導体装置。
(付記3)
前記環状パターンは、前記キャパシタに対して離間して形成されることを特徴とする付記1又は付記2に記載の半導体装置。
(付記4)
前記環状パターンは、前記キャパシタよりも高いことを特徴とする付記1乃至付記3のいずれか1つに記載の半導体装置。
(付記5)
前記環状パターンの上方には、前記メモリセル領域を囲む少なくとも1層の環状導電性パターンを有することを特徴とする付記1乃至付記3のいずれか1つに記載の半導体装置。
(付記6)
前記環状導電性パターンには、配線を通すスリットが形成されていることを特徴とする付記5に記載の半導体装置。
(付記7)
前記環状パターンの上下の少なくとも一方には、前記メモリセル領域を囲む複数の導電プラグが形成されていることを特徴とする付記1乃至付記6のいずれか1つに記載の半導体装置。
(付記8)
前記環状パターンと前記環状導電性パターンの少なくとも一方には、前記導電性プラグが接続されていることを特徴とする付記7に記載の半導体装置。
(付記9)
前記環状パターンは、前記導電プラグを介して前記半導体基板に接続されることを特徴とする付記7に記載の半導体装置。
(付記10)
前記環状パターンの前記第2誘電体膜の側面には、還元性元素バリア膜が形成されていることを特徴とする付記1乃至付記9のいずれか1つに記載の半導体装置。
3 Pウェル
4 ゲート絶縁膜
5a、5b ゲート電極
6、7、8 n型ソース/ドレイン領域
12、19、35、37、45、48、50、53 層間絶縁膜
15、16、17 導電コンタクトプラグ
27 強誘電体膜
33 環状パターン
33a、33b、33c、33e、33g、33i 導電プラグ
33d、33f、33h、33j 導電性パターン
42a、47、49、52 配線
38、46、51 ビアプラグ
Q 強誘電体キャパシタ、
T1、T2 NMOSトランジスタ
Claims (3)
- 半導体基板の上方に形成された絶縁膜と、
前記絶縁膜のメモリセル領域に形成された下部電極、第1誘電体膜、上部電極の積層構造からなるキャパシタと、
下側導電膜、第2誘電体膜、上側導電膜を含む積層構造を有し、前記メモリセル領域を囲む環状パターンと、
前記環状パターンの上方に形成され、前記メモリセル領域を囲み、スリットが形成された環状導電性パターンと、
前記スリット内に形成された配線と、
を有し、
前記環状導電性パターンは、第1の幅を有する第1の部分と、前記第1の幅よりも広い第2の幅を有する第2の部分とを有し、前記スリットは前記第2の部分に形成される
ことを特徴とする半導体装置。 - 前記環状パターンの上下の少なくとも一方には、前記メモリセル領域を囲む複数の導電プラグが形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記環状パターンと前記環状導電性パターンの少なくとも一方には、前記導電性プラグが接続されていることを特徴とする請求項2に記載の半導体装置。
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