JP2008098219A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】強誘電体を用いた容量素子を備えた半導体記憶装置において、水素による容量素子特性の劣化を防止できる水素バリア膜の構造を提供する。
【解決手段】半導体記憶装置は、半導体基板１００上に形成され、底部及び側部下部電極１０７及び１０９、容量絶縁膜１１０及び上部電極１１１がこの順に形成されてなる複数の容量素子１３０と、複数の容量素子１３０が配列されたキャパシタアレイ領域ＡＲを覆うように形成された第３の絶縁膜１１２とを備える。第３の絶縁膜１１２上に形成され、第１の上部水素バリア膜１１３及び第２の上部水素バリア膜１１４がこの順に積層されてなる積層水素バリア膜をさらに備えている。
【選択図】図１

Description

本発明は、強誘電体膜を用いた容量素子への水素侵入を防ぐ水素バリア膜を有する半導体記憶装置及びその製造方法に関する。

容量絶縁膜に強誘電体を用いた強誘電体メモリ装置は、低電圧動作が可能であり、その低消費電力性に特徴がある。容量絶縁膜を構成する強誘電体としての物理的特性、とりわけその信頼性を保証する観点から、容量素子の電極面積を大きくして所定の分極量を維持する必要がある。これは、強誘電体膜が層状の金属酸化物からなるため、水素等の還元性雰囲気によって容易に還元されてしまうことから、その劣化分を考慮してメモリセルの面積を大きくする必要があるからである。そのため、強誘電体メモリ装置の開発に水素バリア技術を導入して、水素による容量素子の特性劣化を防止することにより、メモリセルの微細化が進展している。

従来から、水素バリア技術を導入した強誘電体メモリ装置の構造として、強誘電体容量素子を水素バリア膜によって被覆する種々の構造が提案されている。例えば、従来の強誘電体メモリ装置の構造の一例では、強誘電体を用いた複数の容量素子が配置された容量素子領域の下部、上部、及び側方に水素バリア膜を配置することで、水素による容量素子の特性劣化を抑制している（例えば特許文献１参照）。
特開２００１−００７３０３号公報（第１８頁、第２６図）

しかしながら、上記従来の強誘電体メモリ装置のように、容量素子領域を水素バリア膜によって被覆する構造を備えた強誘電体メモリ装置であっても、容量素子特性が水素によって劣化していることが判明した。つまり、水素バリア膜を備えた従来の構造では、十分な容量素子特性を有する強誘電体メモリ装置が得られないという問題があった。

前記に鑑み、本発明の目的は、強誘電体を用いた容量素子を備えた半導体記憶装置において、水素による容量素子特性の劣化をより効率よく防止できる水素バリア膜の構造を提供することである。

前記の目的を達成するために、本件発明者らが前記の問題点に対して鋭意検討を重ねた結果、上部、下部及び側部が水素バリア膜によって覆われた容量素子の特性劣化の原因は、容量素子領域の上部からの水素拡散の影響が支配的であることが判明した。つまり、容量素子領域の上部に水素バリア膜を成膜する際に発生する水素によって容量素子の特性劣化が生じていたことが見出された。このように容量素子領域の上部からの水素拡散の影響が支配的になる原因を考察したところ、容量素子領域の上部、下部及び側部を水素バリア膜で覆う場合、容量素子領域の周縁部の絶縁膜に溝部を設けて該溝部を介して水素バリア膜同士を接続する構造が採用されるが（例えば、特願２００３−３７５１４８を参照）、溝部において良好な接続を実現するためには、カバレッジに優れたＣＶＤ法を用い、成膜時に水素が発生する水素バリア膜を容量素子領域の上部及び側部に形成する必要があったからである。これに対して、成膜時に水素が発生しないスパッタ法を用いて、容量素子領域の上部及び側部に水素バリア膜を形成することもできるが、スパッタ法を用いた場合には溝部でカバレッジの不十分な箇所や断線が生じるため、そのような箇所から例えば配線工程などで大量に発生する水素の拡散が促進されてしまう。

本発明は、前記の知見に鑑み、水素による容量素子特性への影響が支配的となる容量素子領域の上部からの水素拡散の影響を防止することに主眼を置いてなされたものであり、容量素子領域の上部に積層水素バリア膜を配置する構造を解決手段として提供するものである。また、容量素子領域の上部に積層水素バリア膜を配置する構造を採用することを利用して、容量素子領域の周縁部に形成された溝部における水素バリア膜同士の接続も良好にするものである。

具体的には、本発明の一側面に係る半導体記憶装置は、半導体基板上に形成され、下部電極、容量絶縁膜及び上部電極からなる複数の容量素子と、複数の容量素子が配列された容量素子領域を覆うように形成された絶縁膜と、絶縁膜上に形成され、第１の水素バリア膜及び第２の水素バリア膜がこの順に積層されてなる積層水素バリア膜とを備えている。

本発明の一側面に係る半導体記憶装置によると、容量素子領域の上部に第１の水素バリア膜及び第２の水素バリア膜よりなる積層水素バリア膜を備えているため、第１の水素バリア膜及び第２の水素バリア膜の材料を適宜選択することにより、水素バリア膜の成膜中に発生する水素による容量素子領域の上部からの水素拡散による容量素子特性の劣化を防止することができる。さらに、積層水素バリア膜の構造を採用することにより、上層の第２の水素バリア膜が第１の水素バリア膜上に形成されることで緻密な膜構造にできるので、容量素子領域の上部からの水素拡散をより防止することができる。

本発明の一側面に係る半導体記憶装置において、絶縁膜は、容量素子形成領域の周縁部に溝部を有しており、溝部の側壁部及び底部には、第１の水素バリア膜及び第２の水素バリア膜が形成されていることが好ましい。

このように、容量素子形成領域の周縁部の溝部の側壁部及び底部に第１の水素バリア膜及び第２の水素バリア膜の積層水素バリア膜を備える構造であれば、容量素子形成領域の上部からの水素拡散に加えて、上記と同様の理由で、容量素子形成領域の側部からの水素拡散による容量素子特性の劣化を防止することができる。また、溝部の側壁部及び底部に第１及び第２の水素バリア膜が形成され、カバレッジに優れた積層水素バリア膜が配置されることになるので、容量素子形成領域の側部からの水素拡散による容量素子特性の劣化をより防止することができる。さらに、第１の水素バリア膜及び第２の水素バリア膜の材用を適宜選択することにより、水素バリア膜の成膜中に容量素子形成領域の側部からの水素拡散による容量素子特性の劣化をより防止することができる。

本発明の一側面に係る半導体記憶装置において、下部電極の下側に下部水素バリア膜をさらに備え、下部水素バリア膜は、第１の水素バリア膜と溝部の底部で接続していることが好ましい。

このように、下部電極の下側に形成された下部水素バリア膜は、第１の水素バリア膜と溝部の底部で接続しているため、容量素子形成領域を上部、下部及び側部からの水素拡散による容量素子特性の劣化を防止することができる。

本発明の一側面に係る半導体記憶装置において、絶縁膜は、容量素子形成領域の周縁部に溝部を有しており、溝部の側壁部及び底部には、第２の水素バリア膜が形成されていることが好ましい。

このように、容量素子形成領域の周縁部の溝部の側壁部及び底部に第２の水素バリア膜を備える構造であれば、容量素子形成領域の上部からの水素拡散に加えて、容量素子形成領域の側部からの水素拡散による容量素子特性の劣化を防止することができる。また、第２の水素バリア膜の構成を適宜選択することにより、溝部の側壁部及び底部にカバレッジに優れた第２の水素バリア膜を配置することができるため、容量素子形成領域の側部からの水素拡散による容量素子特性の劣化をより防止することができる。

本発明の一側面に係る半導体記憶装置において、下部電極の下側に下部水素バリア膜をさらに備え、下部水素バリア膜は、第２の水素バリア膜と溝部の底部で接続していることが好ましい。

このように、下部電極の下側に形成された下部水素バリア膜は、第２の水素バリア膜と溝部の底部で接続しているため、容量素子形成領域を上部、下部及び側部からの水素拡散による容量素子特性の劣化を防止することができる。

本発明の一側面に係る半導体記憶装置において、第２の水素バリア膜は水素を含有していることが好ましい。

このようにすると、第２の水素バリア膜の成膜時に発生する水素の拡散は第１の水素バリア膜によって防止されるため、容量素子形成領域の上部からの水素拡散による容量素子特性の劣化を防止することができる。また、容量素子形成領域の周縁部に溝部を有する構造において、該溝部に積層水素バリア膜が配置されている場合には、同様に第１の水素バリア膜により、容量素子形成領域の側部からの水素拡散による容量素子特性の劣化を防止することができる。一方、該溝部に第２の水素バリア膜が配置されている場合には、密着性及びカバレッジに優れた第２の水素バリア膜が形成されることにより、容量素子形成領域の側部からの水素拡散による容量素子特性の劣化を防止することができる。

本発明の一側面に係る半導体記憶装置において、第２の水素バリア膜は膜厚がほぼ均一であることが好ましい。

このように、第２の水素バリア膜の膜厚がほぼ均一であれば、容量素子形成領域の上部からの水素拡散による容量素子特性の劣化を確実に防止することができることに加えて、特に、溝部が形成されている構造において、容量素子形成領域の側部からの水素拡散による容量素子特性の劣化を防止することができる。

本発明の一側面に係る半導体記憶装置において、第１の水素バリア膜は水素を含有していないことが好ましい。

このようにすると、第１の水素バリア膜の成膜時には水素が発生しないため、第１の水素バリア膜の成膜時における容量素子形成領域の上部からの水素拡散によるキャパシタ特性の劣化を確実に防止することができる。また、容量素子形成領域の周縁部に溝部を有する構造において、該溝部に積層水素バリア膜が配置されている場合には、同様に第１の水素バリア膜の成膜時には水素が発生しないため、容量素子形成領域の側部からの水素拡散による容量素子特性の劣化を防止することができる。

本発明の一側面に係る半導体記憶装置において、第１の水素バリア膜は、Ａｌ_２Ｏ_３、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ、及びＴａＳｉＯよりなる群のうちから選択された単層膜又は積層膜からなることが好ましい。

このようにすると、例えば配線工程で大量に発生する水素の拡散を確実に防止することができる。

本発明の一側面に係る半導体記憶装置において、第２の水素バリア膜は、ＳｉＮ若しくはＳｉＯＮよりなる単層膜、又はＳｉＮ及びＳｉＯＮよりなる積層膜からなることが好ましい。

このようにすると、隣り合う容量素子を電気的に絶縁するとともに、例えば配線工程で大量に発生する水素の拡散を防止することができる。

本発明の一側面に係る半導体記憶装置において、下部水素バリア膜は、ＳｉＮ又はＴｉＡｌＯからなることが好ましい。

本発明の一側面に係る半導体記憶装置の製造方法は、半導体基板上に、下部電極、容量絶縁膜及び上部電極がこの順に形成されてなる複数の容量素子を形成する工程（ａ）と、複数の容量素子が配列された容量素子領域を覆うように絶縁膜を形成する工程（ｂ）と、絶縁膜上に、第１の水素バリア膜及び第２の水素バリア膜がこの順に積層されてなる積層水素バリア膜を形成する工程（ｃ）とを備える。

本発明の一側面に係る半導体記憶装置の製造方法によると、上述した効果を備える本発明の一側面に係る半導体記憶装置を製造することができる。

本発明の一側面に係る半導体記憶装置の製造方法において、工程（ｃ）は、絶縁膜をエッチングして、容量素子形成領域の周縁部に溝部を形成する工程と、絶縁膜上及び溝部の側壁部及び底部に、積層水素バリア膜を形成する工程とを含むことが好ましい。

このようにすると、上述した絶縁膜に積層水素バリア膜を備え、且つ溝部の側壁部及び底部に第２の水素バリア膜を備えた構造を実現できる。

本発明の一側面に係る半導体記憶装置の製造方法において、工程（ａ）よりも前に、半導体基板上に下部水素バリア膜を形成する工程をさらに備え、下部水素バリア膜は、第１の水素バリア膜と溝部の底部で接続していることが好ましい。

このようにすると、下部電極の下側に形成され、第１の水素バリア膜と溝部の底部で接続した下部水素バリア膜を備えた構造を実現できる。

本発明の一側面に係る半導体記憶装置の製造方法において、工程（ｃ）は、絶縁膜上に第１の水素バリア膜を形成する工程と、絶縁膜及び第１の水素バリア膜をエッチングして、容量素子形成領域の周縁部に溝部を形成する工程と、第１の水素バリア膜並びに溝部の側壁部及び底部に、第２の水素バリア膜を形成する工程とを含むことが好ましい。

このようにすると、上述した絶縁膜及び溝部の側壁部及び底部に積層水素バリア膜を備えた構造を実現できる。

本発明の一側面に係る半導体記憶装置の製造方法において、工程（ａ）よりも前に、半導体基板上に下部水素バリア膜を形成する工程をさらに備え、下部水素バリア膜は、第２の水素バリア膜と溝部の底部で接続していることが好ましい。

このようにすると、下部電極の下側に形成され、第２の水素バリア膜と溝部の底部で接続した下部水素バリア膜を備えた構造を実現できる。

本発明の一側面に係る半導体記憶装置の製造方法において、第１の水素バリア膜は、スパッタ法を用いて形成されることが好ましい。

本発明の一側面に係る半導体記憶装置の製造方法において、第２の水素バリア膜は、ＣＶＤ法を用いて形成されることが好ましい。

本発明の一側面に係る半導体記憶装置の製造方法において、第１の水素バリア膜の成膜時には、水素が発生しないことが好ましい。

本発明の一側面に係る半導体記憶装置の製造方法において、第２の水素バリア膜の成膜時には、水素が発生することが好ましい。

本発明によると、積層水素バリア膜の構造を採用することにより、上層の水素バリア膜の膜構造を緻密な膜構造とすることができるので、容量素子領域の上部からの水素拡散をより防止することができる。このように、水素による容量素子の特性劣化が抑制可能で、ひいては、微細化が可能な構造を有する半導体記憶装置を実現できる。

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置ついて、図面を参照しながら説明する。

図１は、本発明の第１の実施形態に係る半導体記憶装置の構造を示す要部断面図である。

図１に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１００の主面には、複数の素子分離領域１０１により互いに絶縁分離された複数の活性領域が形成されており、該活性領域には高濃度不純物拡散層１０２が設けられている。ここで、各高濃度不純物拡散層１０２の表面は、コバルトシリサイド（ＣｏＳｉ_２ ）等によりシリサイド化されていてもよい。このようにシリサイド化することで、低抵抗化を図ることができ、回路動作の遅延を防止することができる。また、活性領域には、図示はしていないが、例えばポリシリコンからなるゲート電極と高濃度不純物拡散層１０２とを含む電界効果型トランジスタからなるセルトランジスタが形成されている。

半導体基板１００の主面上には、図示していないセルトランジスタを覆うように、例えば膜厚が約５００ｎｍ〜１０００ｎｍで上面を平坦化した酸化シリコンからなる第１の絶縁膜１０３と、平坦化された第１の絶縁膜１０３の上に形成され、例えば膜厚が約５ｎｍ〜１００ｎｍで窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）又は酸化チタンアルミニウム（ＴｉＡｌＯ）からなる下部水素バリア膜１０４が形成されている。第１の絶縁膜１０３及び下部水素バリア膜１０４には、これらを貫通して各セルトランジスタの高濃度不純物拡散層１０２と電気的に接続する例えばタングステン（Ｗ）又はポリシリコンからなるストレージノードコンタクトプラグ１０５が形成されている。

下部水素バリア膜１０４の上には、各ストレージノードコンタクトプラグ１０５の上端面を覆う、例えば膜厚が約１００ｎｍ〜３００ｎｍの導電性の酸素バリア膜１０６がそれぞれ選択的に形成されている。酸素バリア膜１０６の構成材料は、例えばイリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ_２ ）、窒化チタンアルミニウム（ＴｉＡｌＮ）又は窒化タンタルアルミニウム（ＴａＡｌＮ）を用いることができ、さらにはこれらのうちの少なくとも２つを含む積層体を用いることができる。各酸素バリア膜１０６の上には、例えば白金（Ｐｔ）、イリジウム（Ｉｒ）等の貴金属又は酸化イリジウム（ＩｒＯ_２ ）等の貴金属の導電性酸化物からなる底部下部電極１０７が形成されている。底部下部電極１０７の材料として貴金属又はその導電性酸化物を用いるのは、後述する強誘電体からなる容量絶縁膜１１０の結晶化を図る酸素雰囲気下での熱処理において、ストレージノードコンタクトプラグ１０５の酸化を防止できるため好ましい。但し、強誘電体の結晶化温度が十分に低い場合には酸素バリア膜１０６を設けなくともよい。また、酸素バリア膜１０６の最下層の材料として窒化チタンアルミニウム（ＴｉＡｌＮ）を用いた場合には、該窒化チタンアルミニウムは水素に対するバリア膜としても機能する。

下部水素バリア膜１０４の上には、各酸素バリア膜１０６及び底部下部電極１０７同士の間を埋め込むように、例えば膜厚が約５００ｎｍ〜１０００ｎｍの酸化シリコンからなる第２の絶縁膜１０８が形成されている。第２の絶縁膜１０８としてシラン系を用いたプラズマ酸化膜ではなく、オゾン系ＴＥＯＳ−ＣＶＤ膜を用いることで、酸素バリア膜のバリア性を良好に維持することができる。また、第２の絶縁膜１０８には、底部下部電極１０７の上面を露出する開口部（溝部）１０８ｈが形成されており、該開口部１０８ｈの側壁部には、上記底部下部電極１０７の材料と同様の材料を用いてなる側部下部電極１０９が形成されている。

底部下部電極１０７、側部下部電極１０９及び第２の絶縁膜１０８の上には、強誘電体からなる容量絶縁膜１１０と、Ｐｔ、Ｉｒ等の貴金属又はその導電性金属酸化物からなる上部電極１１１とが順次形成されている。底部下部電極１０７、側部下部電極１０９、容量絶縁膜１１０及び上部電極１１１により容量素子（強誘電体キャパシタ）１３０が構成されている。また、各容量素子１３０はアレイ状に形成されており、キャパシタアレイ領域（容量素子領域）ＡＲを構成している。なお、本実施形態では、容量絶縁膜１１０に用いる強誘電体材料として、タンタルニオブ酸ストロンチウムビスマス（ＳＢＴＮ：ＳｒＢｉ_２（Ｔａ_１−ｘＮｂ_ｘ）Ｏ_９）を用いたが、チタン酸ストロンチウムバリウム（ＳＢＴ：ＳｒＢｉＴａ_２Ｏ_９）、チタン酸鉛ジルコニウム（ＰＺＴ：ＰｂＺｒ_ｘＴｉ_１−ｘＯ_３）又はチタン酸ランタンバリウム（ＢＬＴ：（Ｂｉ,Ｌａ）_４Ｔｉ_３Ｏ_１２）等の金属酸化物を用いることができる。

各容量素子１３０及び第２の絶縁膜１０８の上には、例えば膜厚が約５０ｎｍ〜４００ｎｍでＯ_３-ＮＳＧ若しくはＯ_３-ＢＰＳＧの単層膜又は積層膜からなる第３の絶縁膜１１２が形成されている。第３の絶縁膜１１２は、キャパシタアレイ領域ＡＲの端部に生じる段差を緩和する機能を有している。

第２の絶縁膜１０８及び第３の絶縁膜１１２には、これらを貫通して下部水素バリア膜１０４を露出する開口部（溝部）１１２ｈが形成されている。開口部１１２ｈの底部及び側壁部を含む第３の絶縁膜１１２の上には、水素を含有しないバリア膜である第１の上部水素バリア膜（第１の水素バリア膜）１１３、及び水素を含有するバリア膜である第２の上部水素バリア膜（第２の水素バリア膜）１１４が下から順に形成されている。このように、開口部１１２ｈの底部では、各容量素子１３０を下部から覆う下部水素バリア膜１０４と、各容量素子１３０を上部及び側部から覆う第１の上部水素バリア膜１１３とが接続している。これにより、各容量素子１３０は、下部水素バリア膜１０４並びに第１及び第２の上部水素バリア膜１１３及び１１４によって完全に覆われている。ここで、水素を含有しないバリア膜である第１の上部水素バリア膜１１３は、例えば酸化チタンアルミニウム（ＴｉＡｌＯＮ）、酸化タンタルアルミニウム（ＴａＡｌＯ）、アルミナ（Ａｌ_２Ｏ_３）、酸化チタンシリコン（ＴｉＳｉＯ）、又は酸化タンタルシリコン（ＴａＳｉＯ）等を用いることができ、さらには、これらのうちの少なくとも２つを含む積層体を用いることができる。一方、水素を含有するバリア膜である第２の上部水素バリア膜１１４は例えば窒化シリコン（ＳｉＮ）又は酸窒化シリコン（ＳｉＯＮ）等を用いることができ、さらには、これらの積層体を用いることができる。開口部１１２ｈの内部を含む第２の上部水素バリア膜１１４の上には、例えば膜厚が約１００〜３００ｎｍで酸化シリコンからなる第４の絶縁膜１１５が形成されている。なお、図示していないが、第４の絶縁膜１１５の上には、通常、配線等が形成されている。

以下に、本発明の第１の実施形態に係る半導体記憶装置の製造方法について説明する。

図２（ａ）〜（ｄ）及び図３（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を工程順に示す要部工程断面図である。

まず、図２（ａ）に示すように、半導体基板１００に、ＳＴＩ（shallow trench isolation）等からなる素子分離領域１０１を選択的に形成して、複数の活性領域を形成する。続いて、イオン注入法により、各活性領域の上部にＮ型の高濃度不純物拡散層１０２を形成する。なお、上述のように、各高濃度不純物拡散層１０２の表面をシリサイド化してもよい。続いて、図示はしていないが、公知の方法により、各活性領域の上にセルトランジスタを形成する。続いて、半導体基板１００上の全面に、各セルトランジスタを覆うように、例えば膜厚が約５００ｎｍ〜１０００ｎｍの酸化シリコンからなる第１の絶縁膜１０３及び例えば膜厚が約５ｎｍ〜１００ｎｍの窒化シリコン（ＳｉＮ）等からなる下部水素バリア膜１０４を下から順に形成する。続いて、第１の絶縁膜１０３及び下部水素バリア膜１０４に、これらを貫通して形成された各セルトランジスタの高濃度不純物拡散層１０２と電気的に接続する例えばタングステン又はポリシリコンからなるストレージノードコンタクトプラグ１０５を形成する。

次に、図２（ｂ）に示すように、蒸着法又はスパッタ法により、ストレージノードコンタクトプラグ１０５及び下部水素バリア膜１０４上の全面に、例えば膜厚が約１００ｎｍ〜３００ｎｍのイリジウム（Ｉｒ）又は酸化イリジウム（ＩｒＯ_２ ）等からなる導電性の酸素バリア膜形成膜と、例えば膜厚が約５０ｎｍ〜２００ｎｍの白金（Ｐｔ）又はイリジウム（Ｉｒ）等からなる底部下部電極形成膜とを下から順に堆積する。ここで、酸素バリア膜形成膜の構成材料は、例えばイリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ_２ ）、窒化チタンアルミニウム（ＴｉＡｌＮ）又は窒化タンタルアルミニウム（ＴａＡｌＮ）を用いることができ、さらにはこれらのうちの少なくとも２つを含む積層体を用いることができる。また、底部下部電極形成膜の構成材料は、例えば白金（Ｐｔ）、イリジウム（Ｉｒ）等の貴金属又は酸化イリジウム（ＩｒＯ_２ ）等の貴金属を用いることができる。続いて、リソグラフィ法及びドライエッチング法により、堆積した底部下部電極形成膜及び酸素バリア膜形成膜に対して、各ストレージノードコンタクトプラグ１０５の上端面を含むようにパターニングすることにより、酸素バリア膜形成膜からなる酸素バリア膜１０６及び底部下部電極形成膜からなる底部下部電極１０７を形成する。なお、酸素バリア膜１０６を形成する工程は、上述の通り、強誘電体の結晶化温度に応じて省略することもできる。

次に、図２（ｃ）に示すように、ＣＶＤ法により、酸素バリア膜１０６及び底部下部電極１０７を含む下部水素バリア膜１０４の上に、例えば膜厚が約５００ｎｍ〜１０００ｎｍの酸化シリコンからなる第２の絶縁膜１０８を堆積した後、ＣＭＰ法又はエッチバック法等により、堆積した第２の絶縁膜１０８の表面を平坦化する。続いて、リソグラフィ法及びドライエッチング法により、平坦化された第２の絶縁膜１０８に各底部下部電極１０７を露出する開口部１０８ｈを形成する。続いて、蒸着法又はスパッタ法により、各開口部１０８ｈの内部を含む第２の絶縁膜１０８の上に、例えば膜厚が約５０ｎｍ〜２００ｎｍの白金（Ｐｔ）等の貴金属又は貴金属の導電性酸化物からなる側部下部電極形成膜を堆積した後、堆積した側部下部電極形成膜に対してハロゲン系ガスを主成分とするエッチングガスを用いたエッチバックを行って、各開口部１０８ｈの側壁部に側部下部電極１０９を形成する。

次に、図２（ｄ）に示すように、各種金属ソースをガス化して成膜するＣＶＤ法又は液体ソースをミスト化して成膜するＬＳＭＣＤ（Liquid Source Misted Chemical Vapor Deposition）法を用いて、底部下部電極１０７及び側部下部電極１０９が形成された各開口部１０８ｈを含む第２の絶縁膜１０８上の全面に、ＳＢＴ、ＰＺＴ又はＢＬＴを主成分とする強誘電体膜を成膜する。続いて、スパッタ法等により、強誘電体膜を覆うように、例えば膜厚が約５０ｎｍ〜２００ｎｍでＰｔ、Ｉｒ等の貴金属又はその導電性金属酸化物からなる上部電極形成膜を堆積する。続いて、リソグラフィ法及びドライエッチング法により、成膜した強誘電体膜及び上部電極形成膜に対して、行方向に互いに隣接する底部下部電極１０７を含むようにパターニングすることにより、強誘電体膜からなる容量絶縁膜１１０と上部電極形成膜からなる上部電極１１１とを同時に形成する。このようにして、底部下部電極１０７、側部下部電極１０９、容量絶縁膜１１０及び上部電極１１１により容量素子（強誘電体キャパシタ）１３０が形成される。なお、容量絶縁膜１１６と上部電極１１７とを１つのマスクにより１度にパターニングしたが、異なるマスクを用いて２回に分けてパターニングしてもよい。

次に、図３（ａ）に示すように、ＣＶＤ法により、容量素子１３０上を含む第２の絶縁膜１０８上の全面に亘って、例えば膜厚が約５０ｎｍ〜４００ｎｍでＯ_３-ＮＳＧ若しくはＯ_３-ＢＰＳＧの単層膜又は積層膜からなる第３の絶縁膜１１２を成膜する。

次に、図３（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、第２の絶縁膜１０２及び第３の絶縁膜１１２に対してパターニングを行って、下部水素バリア膜１０４の上面を露出する開口部１１２ｈを形成する。なお、この場合、ドライエッチ法などによるエッチバック法を用いて、第３の絶縁膜１１２における開口部１１２ｈの上部に位置する角部の形状を丸めて滑らかな下地を形成することで、後に形成される水素バリア膜の角部における膜質劣化を防いで、高い水素バリア性を実現することができる。

次に、図３（ｃ）に示すように、ＣＶＤ法により、開口部１１２ｈの底部及び側壁部を含む第３の絶縁膜１１２の上に、例えば膜厚が約５ｎｍ〜１００ｎｍで、上述したように、酸化チタンアルミニウム（ＴｉＡｌＯＮ）、酸化タンタルアルミニウム（ＴａＡｌＯ）又はアルミナ（Ａｌ_２Ｏ_３）等の成膜時に水素を発生しない第１の上部水素バリア膜１１３を形成する。さらに上部水素バリア膜１１３を被覆するように、例えば、上述したように、窒化シリコン（ＳｉＮ）又は酸窒化シリコン（ＳｉＯＮ）等の成膜時に水素が発生する第２の上部水素バリア膜１１４を形成する。このようにして、開口部１１２ｈの底部では、各容量素子１３０を下部から覆う下部水素バリア膜１０４と、各容量素子１３０を上部及び側部から覆う第１の上部水素バリア膜１１３とが接続している。これにより、各容量素子１３０は、下部水素バリア膜１０４並びに第１及び第２の上部水素バリア膜１１３及び１１４によって完全に覆われている。続いて、ＣＶＤ法により、開口部１１２ｈの内部を含む第２の上部水素バリア膜１１４の上に、例えば膜厚が約１００〜３００ｎｍで酸化シリコンからなる第４の絶縁膜１１５を形成する。なお、図示していないが、第４の絶縁膜１１５の上には、通常、配線等を形成する。

以上のように、本発明の第１の実施形態に係る半導体記憶装置及びその製造方法によると、キャパシタアレイ領域ＡＲにおいて、水素を含有しないバリア膜である第１の上部水素バリア膜１１３を積層構造の下側に配置し、水素を含有するバリア膜である第２の上部水素バリア膜１１４を積層構造の上側に配置した積層水素バリア構造を採用するため、下側の第１の上部水素バリア膜１１３を成膜する際には水素を発生させないので、水素バリア膜を成膜する際における水素の拡散が支配的となるキャパシタアレイ領域ＡＲの上部からの水素拡散を防止し、容量絶縁膜１１０におけるリーク電流の増加や強誘電性発現の劣化などの容量素子１３０の特性劣化を防止することができる。また、積層水素バリア構造とすることにより、第３の絶縁膜１１２における開口部１１２ｈの開口上部に位置する角部においても、水素バリア膜の膜質を劣化させることがなく、高い水素バリア性を確保でき、上述のように、当該角部の形状を丸めて滑らかな下地を形成しておくことで、水素バリア膜の膜質劣化をより防いで、より高い水素バリア性を実現できる。

また、開口部１１２ｈにおいても、成膜時に水素が発生しない第１の上部水素バリア膜１１３と、成膜時に水素が発生する第２の上部水素バリア膜１１４とが下から順に積層された積層水素バリア膜を配置しているため、上述と同様に成膜時におけるキャパシタアレイ領域ＡＲの側部からの水素の拡散を防止するだけではなく、開口部１１２ｈ内においてカバレッジに優れた積層水素バリア膜を実現し、例えば配線工程などで発生する水素が拡散する断線の発生をも防止できる。すなわち、図４（ａ）及び（ｂ）に示すように、一般に、水素バリア膜の成膜において、水素が発生しない成膜法としてスパッタ法を用いた場合には、開口部などの段差を有する段差膜２に形成される水素バリア膜２ａは、カバレッジの不十分な箇所や断線が生じて、そのような箇所からかえって水素の拡散が促進される一方（（ａ））、水素が発生する成膜法としてＣＶＤ法を用いた場合には、カバレッジに優れた水素バリア膜２ｂが形成される（（ｂ））。このことから、本実施形態では、まず、成膜時の水素拡散の防止を目的として、カバレッジは悪いが成膜時に水素の発生しない第１の上部水素バリア膜１１３を形成した後に、配線工程などに発生する水素が拡散する断線を防止する目的で、膜厚がほぼ均一でカバレッジに優れた第２の上部水素バリア膜１１４を形成する積層水素バリア構造を採用している。

また、第１の上部水素バリア膜１１３及び第２の上部水素バリア膜１１４の積層構造とすることにより、上層の第２の上部水素バリア膜１１４が第１の上部水素バリア膜１１３の上に形成されることで緻密な膜構造となるので、キャパシタアレイ領域ＡＲの上部からの水素拡散をより防止することができる。

また、上述のように、キャパシタアレイ領域ＡＲの上部及び側部からの水素拡散を防止できるため、底部下部電極１０７の下部に形成された酸素バリア膜１０６が水素によって還元されて酸素バリア性が劣化することを防止し、容量絶縁膜１１０の結晶化に必要な高温酸素アニール時に、酸素が底部及び側部下部電極１０７及び１０９中を拡散してストレージノードコンタクトプラグ１０５の表面を酸化することを防止できる。その結果、後述する第２の実施形態でも説明するように、底部下部電極１０７とストレージノードコンタクトプラグ１０５とのコンタクト抵抗のばらつきが非常に少なく且つ低抵抗化を実現できる。

ここで、従来例の半導体記憶装置と本実施形態の半導体記憶装置との特性比較を行った結果について、図５を参照しながら説明する。

図５は、本実施形態の半導体記憶装置における耐還元性の評価結果を示すグラフであって、４００℃の水素アニール（シンター）を行う前後について、容量素子の残留分極（２Ｐｒ）を評価した結果を示している。

図５に示すように、まず、従来例の一構造として、本実施形態の積層水素バリア構造の代わりに、スパッタ法を用いて形成する膜中に水素を含有しないＴｉＡｌＯからなる一層の水素バリア構造を採用した場合は、成膜時における水素の影響はないが、本実施形態の開口部１１２ｈに相当するような高段差部では、スパッタ法を用いるために段差被覆性が悪くなる。このような場合、ＴｉＡｌＯからなる水素バリア膜の果たす役割である水素バリア性は、広く平坦な箇所に堆積される部分に比べ、高段差部の側壁部などでは膜厚に応じて大幅に低下するため、容量素子の特性が大きく低下することが分かる。また、ＣＶＤ法を用いて形成する膜中に水素を含有するＳｉＮからなる一層の水素バリア構造を採用した場合は、高段差部での被覆性には優れているが、ＮＨ_３ガスとＳｉＨ_４ガスとの反応からなり、非常に強い還元性雰囲気下でＳｉＮ膜が堆積されるため、ＳｉＮ膜を成膜する工程で容量素子が還元されてしまい、容量素子の特性が大きく低下することが分かる。一方、本実施形態の積層水素バリア構造（ＳｉＮ／ＴｉＡｌＯ）を採用した場合では、水素シンター後であっても特性の変化はほとんどないことが明らかである。このように、本実施形態の積層水素バリア構造を採用すると、ＴｉＡｌＯ膜はテンサイル応力を保持しているので上層に積層したＳｉＮはコンプレッシブ応力が負荷される。従ってＳｉＮは緻密な膜として形成できるため、水素バリア膜の成膜時に発生する水素の拡散を防止するだけではなく、配線工程などで多量に発生する水素の拡散をも防止して、優れた特性を有する容量素子を実現することができる。

（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置及びその製造方法について、図面を参照しながら説明する。

まず、本発明の第２の実施形態に係る半導体記憶装置の構造について説明する。

図６は、本発明の第２の実施形態に係る半導体記憶装置の構造を示す要部断面図である。

図６に示すように、本実施形態に係る半導体記憶装置の構造は、開口部１１２ｈにおいて、その底部及び側壁部に第２の上部水素バリア膜１１４のみが形成された単層の水素バリア構造である点で、開口部１１２ｈの底部及び側壁部において第１の上部水素バリア膜１１３及び第２の上部水素バリア膜１１４の積層水素バリア構造を有する第１の実施形態に係る半導体記憶装置の構造と異なっており、その他の構造は第１の実施形態に係る半導体記憶装置の構造と同様である。

以下に、本発明の第２の実施形態に係る半導体記憶装置の製造方法について説明する。

図７（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体記憶装置の製造方法の一部の工程を示す要部工程断面図であり、上述の構造の相違に基づいて異なる工程のみを示している。

まず、前述の第１の実施形態で用いた図２（ａ）〜（ｄ）及び図３（ａ）に示す工程を同様に行う。

ここで、第１の実施形態では、第２の絶縁膜１０８及び第３の絶縁膜１１２に、下部水素バリア膜１０４を露出する開口部１１２ｈを形成した後に、第１の上部水素バリア膜１１３及び第２の水素バリア膜１１４の積層水素バリア構造を形成したが、本実施形態では、図７（ａ）及び（ｂ）に示すように、第３の絶縁膜１１２の上に第１の上部水素バリア膜１１３を形成した後に、第１の上部水素バリア膜１１３、第３の絶縁膜１１２及び第２の絶縁膜１０８に、同一のマスクを用いたエッチングにより、下部水素バリア膜１０４を露出する開口部１１２ｈを形成し、その後、第１の上部水素バリア膜１１３の上部及び側部、第３の絶縁膜１１２の側部、第２の絶縁膜１０８の側部、並びに露出している下部水素バリア膜１０４の上部に、第２の上部水素バリア膜１１４を形成する。なお、その後の工程は、第１の実施形態と同様である。

以上のように、上述した第１の実施形態に係る半導体記憶装置及びその製造方法では、キャパシタ形成領域ＡＲの容量素子１３０の上部及び側部に、第１の上部水素バリア膜１１３及び第２の水素バリア膜１１４の積層水素バリア構造を形成したのに対して、第２の実施形態に係る半導体記憶装置及びその製造方法では、キャパシタ形成領域ＡＲの容量素子１３０の上部には、第１の上部水素バリア膜１１３及び第２の水素バリア膜１１４の積層水素バリア構造を形成するが、キャパシタ形成領域ＡＲの容量素子１３０の側部には、第２の上部水素バリア膜１１４の単層の水素バリア構造を形成している。このように、キャパシタ形成領域ＡＲの容量素子１３０の上部には、第１の上部水素バリア膜１１３及び第２の水素バリア膜１１４の積層水素バリア構造が形成され、下側には、成膜時に水素が発生しない第１の上部水素バリア膜１１３を形成しているため、水素バリア膜を成膜する際における水素の拡散が支配的となるキャパシタアレイ領域ＡＲの上部からの水素拡散を防止し、容量絶縁膜１１０におけるリーク電流の増加や強誘電性発現の劣化などの容量素子１３０の特性劣化を防止することができる。また、開口部１１２ｈの内部には、成膜時に水素が発生する第２の上部水素バリア膜１１４のみが形成されているが、キャパシタアレイ領域ＡＲの側部からの水素拡散は上部からの水素拡散に比べて影響が小さい一方で、第２の上部水素バリア膜１１４は開口部１１２ｈにおいてカバレッジに優れるために、断線などの発生による配線工程などにおける水素の拡散の影響を防止し、容量素子１３０の特性劣化を防止することができる。

ここで、従来例の半導体記憶装置と本実施形態の半導体記憶装置との特性比較を行った結果について、図８を参照しながら説明する。

図８は、ストレージノードコンタクトプラグ１０５と底部下部電極１０７とのコンタクト抵抗の評価結果を示しており、コンタクト抵抗の８インチシリコンウエハー面内全点での測定結果を示している。

図８に示すように、従来例の一構造として、本実施形態の積層水素バリア構造の代わりに、図５の場合と同様に、ＴｉＡｌＯ又はＳｉＮからなる単層の水素バリア構造を採用した場合は、いずれの材料の場合も、コンタクト抵抗が２００Ωから１００００Ωまでばらついていた。これは、底部下部電極１０７の下部に形成された酸素バリア膜が水素によって還元されて、その酸素バリア性が劣化し、容量絶縁膜１１０の結晶化に必要な高温酸素アニール時に、酸素が底部及び側部下部電極１０７及び１０９中を拡散してストレージノードコンタクトプラグ１０５の表面が酸化したためである。一方、本実施形態の場合には、ウエハー面内全点でコンタクト抵抗が２５Ωから３５Ωの範囲であって、ばらつきが非常に少なく且つ低抵抗化が実現されたことが分かる。なお、図８の測定結果は、第２の実施形態の構造の場合に得られたものであるが、開口部１１２ｈの内部も積層水素バリア構造とした第１の実施形態の構造の場合は、第２の実施形態の場合よりもより優れた結果が得られることは言うまでもない。

本発明は、容量絶縁膜に強誘電体を用いた容量素子と該容量素子への水素の侵入を防止する水素バリア膜とを有する半導体記憶装置及びその製造方法等に有用である。

本発明の第１の実施形態に係る半導体記憶装置の構造を示す要部断面図である。 （ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す要部工程断面図である。 （ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す要部工程断面図である。 （ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体記憶装置及びその製造方法による効果を説明するための製法に応じた水素バリア膜の段差被覆性を説明する要部断面図である。 本発明の第１の実施形態に係る半導体記憶装置における容量素子の特性図である。 本発明の第２の実施形態に係る半導体記憶装置の構造を示す要部断面図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す要部工程断面図である。 本発明の第２の実施形態に係る半導体記憶装置におけるコンタクト抵抗を示す図である。

符号の説明

１００ 半導体基板
１０１ 素子分離領域
１０２ 高濃度不純物拡散層
１０３ 第１の絶縁膜
１０４ 下部水素バリア膜
１０５ ストレージノードコンタクトプラグ
１０６ 酸素バリア膜
１０７ 底部下部電極
１０８ 第２の絶縁膜
１０８ｈ 開口部（溝部）
１０９ 側部下部電極
１１０ 容量絶縁膜
１１１ 上部電極
１１２ 第３の絶縁膜
１１２ｈ 開口部（溝部）
１１３ 第１の上部水素バリア膜（第１の水素バリア膜）
１１４ 第２の上部水素バリア膜（第２の水素バリア膜）
１１５ 第４の絶縁膜
ＡＲ キャパシタアレイ領域

Claims (20)

1. 半導体基板上に形成され、下部電極、容量絶縁膜及び上部電極からなる複数の容量素子と、
   前記複数の容量素子が配列された容量素子領域を覆うように形成された絶縁膜と、
   前記絶縁膜上に形成され、第１の水素バリア膜及び第２の水素バリア膜がこの順に積層されてなる積層水素バリア膜とを備えていることを特徴とする半導体記憶装置。
2. 前記絶縁膜は、前記容量素子形成領域の周縁部に溝部を有しており、
   前記溝部の側壁部及び底部には、前記第１の水素バリア膜及び前記第２の水素バリア膜が形成されていることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記下部電極の下側に下部水素バリア膜をさらに備え、
   前記下部水素バリア膜は、前記第１の水素バリア膜と前記溝部の底部で接続していることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記絶縁膜は、前記容量素子形成領域の周縁部に溝部を有しており、
   前記溝部の側壁部及び底部には、前記第２の水素バリア膜が形成されていることを特徴とする請求項１に記載の半導体記憶装置。
5. 前記下部電極の下側に下部水素バリア膜をさらに備え、
   前記下部水素バリア膜は、前記第２の水素バリア膜と前記溝部の底部で接続していることを特徴とする請求項４に記載の半導体記憶装置。
6. 前記第２の水素バリア膜は水素を含有していることを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体記憶装置。
7. 前記第２の水素バリア膜は膜厚がほぼ均一であることを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体記憶装置。
8. 前記第１の水素バリア膜は水素を含有していないことを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体記憶装置。
9. 前記第１の水素バリア膜は、Ａｌ_２Ｏ_３、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ、及びＴａＳｉＯよりなる群のうちから選択された単層膜又は積層膜からなることを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体記憶装置。
10. 前記第２の水素バリア膜は、ＳｉＮ若しくはＳｉＯＮよりなる単層膜、又はＳｉＮ及びＳｉＯＮよりなる積層膜からなることを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体記憶装置。
11. 前記下部水素バリア膜は、ＳｉＮ又はＴｉＡｌＯからなることを特徴とする請求項２〜５のうちのいずれか１項に記載の半導体記憶装置。
12. 半導体基板上に、下部電極、容量絶縁膜及び上部電極がこの順に形成されてなる複数の容量素子を形成する工程（ａ）と、
    前記複数の容量素子が配列された容量素子領域を覆うように絶縁膜を形成する工程（ｂ）と、
    前記絶縁膜上に、第１の水素バリア膜及び第２の水素バリア膜がこの順に積層されてなる積層水素バリア膜を形成する工程（ｃ）とを備えることを特徴とする半導体記憶装置の製造方法。
13. 前記工程（ｃ）は、
    前記絶縁膜をエッチングして、前記容量素子形成領域の周縁部に溝部を形成する工程と、
    前記絶縁膜上並びに前記溝部の側壁部及び底部に、前記積層水素バリア膜を形成する工程とを含むことを特徴とする請求項１２に記載の半導体記憶装置の製造方法。
14. 前記工程（ａ）よりも前に、前記半導体基板上に下部水素バリア膜を形成する工程をさらに備え、
    前記下部水素バリア膜は、前記第１の水素バリア膜と前記溝部の底部で接続していることを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
15. 前記工程（ｃ）は、
    前記絶縁膜上に前記第１の水素バリア膜を形成する工程と、
    前記絶縁膜及び前記第１の水素バリア膜をエッチングして、前記容量素子形成領域の周縁部に溝部を形成する工程と、
    前記第１の水素バリア膜並びに前記溝部の側壁部及び底部に、前記第２の水素バリア膜を形成する工程とを含むことを特徴とする請求項１２に記載の半導体記憶装置の製造方法。
16. 前記工程（ａ）よりも前に、前記半導体基板上に下部水素バリア膜を形成する工程をさらに備え、
    前記下部水素バリア膜は、前記第２の水素バリア膜と前記溝部の底部で接続していることを特徴とする請求項１５に記載の半導体記憶装置の製造方法。
17. 前記第１の水素バリア膜は、スパッタ法を用いて形成されることを特徴とする請求項１２〜１４のうちのいずれか１項に記載の半導体記憶装置の製造方法。
18. 前記第２の水素バリア膜は、ＣＶＤ法を用いて形成されることを特徴とする請求項１２〜１４のうちのいずれか１項に記載の半導体記憶装置の製造方法。
19. 前記第１の水素バリア膜の成膜時には、水素が発生しないことを特徴とする請求項１２〜１４のうちのいずれか１項に記載の半導体記憶装置の製造方法。
20. 前記第２の水素バリア膜の成膜時には、水素が発生することを特徴とする請求項１２〜１４のうちいずれか１項に記載の半導体記憶装置の製造方法。

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