JP2009152295A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】水素バリア膜の膜欠損が抑制できる構造を備えた半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、半導体基板１００上に形成された下部水素バリア膜１０４と、下部水素バリア膜上に形成された容量素子１３０と、下部水素バリア膜１０４上に容量素子１３０を覆うように形成され、容量素子１３０の周囲において下部水素バリア膜１０４を露出する第１の絶縁膜１１２と、第１の絶縁膜１１２上に形成され、容量素子１３０の周囲において露出する下部水素バリア膜１０４と接続する上部水素バリア膜１１３と、上部水素バリア膜１１３の上に、少なくとも容量素子１３０の周囲において上部水素バリア膜１１３と接続する保護膜１１４と、保護膜１１４の上に形成され、該保護膜が残存するように、表面が平坦化された第２の絶縁膜１１５とを備えている。
【選択図】図１

Description

本発明は、半導体記憶装置及びその製造方法に関し、特に、容量絶縁膜に強誘電体を用いた容量素子を有する半導体記憶装置において、容量素子を覆う層間膜の平坦化時にＣＭＰやエッチングによる水素バリア欠損を防ぐことが可能な構造を備えた半導体記憶装置及びその製造方法に関する。

容量絶縁膜に強誘電体を用いた強誘電体メモリ装置は低電圧動作が可能であり、その低消費電力性に特徴がある。それ故、システムＬＳＩ（large scale integrated circuit）装置に組み込む不揮発性メモリ装置に適していることから、ＳＲＡＭ(static random access memory）装置及びＥＥＰＲＯＭ(electrically erasable programmable read-only memory）装置に替わるデバイスとして期待されている。

しかしながら、容量絶縁膜に用いられるチタン酸ストロンチウムバリウム（ＳＢＴ）又はチタン酸鉛ジルコニウム（ＰＺＴ）等の強誘電体材料、容量素子に用いられる白金（Ｐｔ）又はイリジウム（Ｉｒ）等の電極材料は、いずれも微細加工が困難であるため、メモリセルの微細化が阻害される。

それにも増して、容量絶縁膜を構成する強誘電体としての物理的特性、とりわけその信頼性を保証する観点から、容量素子の電極面積を大きくして所定の分極量を維持する必要がある。これは、強誘電体膜が層状の金属酸化物からなるため、水素等の還元性雰囲気によって容易に還元してしまうことから、その劣化分を考慮してメモリセルの面積を大きくする必要があるからである。そのため、強誘電体メモリ装置の開発に水素バリア技術を導入して、水素によるキャパシタの特性劣化を防止することにより、メモリセルの微細化を進めようとしている。

以下、従来の強誘電体メモリ装置及びその製造方法について、図面を参照しながら説明する（例えば、特許文献１参照）。

図１４は、従来の強誘電体メモリ装置の断面構成を示している。

図１４に示すように、半導体基板１上にトランジスタ（図示せず）を形成し、その上に、絶縁膜２を介して、下部水素バリア膜３、下部電極４、容量絶縁膜５及び上部電極６を順次堆積した後、マスクを用いて、上部電極６及び容量絶縁膜５をパターニングする。

次に、マスクを除去した後、露出した上部電極６、容量絶縁膜５及び下部電極４を覆うように、上部水素バリア膜８を堆積する。

次に、上部電極６の上方を覆うように形成されたマスクを用いて、上部水素バリア膜８における周縁部、下部電極４及び下部水素バリア膜３をパターニングする。このようにして、下部電極４、容量絶縁膜５及び上部電極６からなる容量素子７が形成される。

次に、形成された容量素子７の全体を覆うように絶縁膜９を堆積した後、該絶縁膜９にコンタクト孔を形成し、該コンタクト孔の内部を含む絶縁膜９上に配線１０を形成する。ここで、配線９が形成される絶縁膜９の表面は平坦化されているが、これは一般的にＣＭＰ（Chemical Mechanical Polishing）法を用いて形成される。
特開２００２−０４３５４０号公報（第１３頁、第１６図）

しかしながら、上記の従来の強誘電体メモリ装置の構造であると、ＣＭＰ法により、上部水素バリア膜８上に形成された絶縁膜９の表面を研磨して平坦化する際、ウエハ全面において該絶縁膜９の残膜を一様の厚さに維持することは、ＣＭＰの面内均一性の精度から大変困難であるため、強誘電体メモリ装置のグローバル段差の影響を防止する目的でオーバー研磨を若干行うことが必要であった。その結果、ウエハの一部では、上部水素バリア膜８上の絶縁膜９の残膜が薄くなるという問題が生じていた。

すなわち、図１４に示すように、絶縁膜９における上部水素バリア膜８上で且つ配線１０下の部分の理想的な膜厚が膜厚１２Ｌであるとすると、実際には、図１５（ａ）に示すように、対応する領域１３Ａにおける絶縁膜９Ｂの部分の膜厚は薄くなって膜厚１３ａＬとなる。このように薄膜化すると、図１５（ｂ）に示すように、ＣＭＰ後のフッ酸洗浄により絶縁膜９Ｂが部分的にエッチオフされ、露出した上部水素バリア膜８がさらにエッチングされて膜欠損が生じる、又は、配線加工の際にオーバーエッチングにより絶縁膜９Ｂが部分的にエッチングされ、露出した上部水素バリア膜８がさらにエッチングされ、膜欠損が発生するという問題があった。

上述した水素バリア膜の膜欠損は、強誘電体メモリのビット不良の原因となる。また、強誘電体メモリは、あるデータを一定期間内に保存し、必要なときに読み出すという不揮発性メモリであることから、当然のことながら、すべてのビットにおいて強誘電体メモリが均一に形成されていることが好ましい。このような観点からも、水素バリア膜の膜欠損の発生はデータの保持信頼性に大きく影響を与え、場合によっては、強誘電体メモリの信頼性の低下及び不良ビットの発生を引き起こすという問題につながる。さらに、このような問題は、半導体装置の微細化が進展し、強誘電体メモリ装置の構造が立体形状になると一層顕著になってくる。

前記に鑑み、本発明の目的は、水素バリア膜の膜欠損を防止できる構造を備えた半導体記憶装置及びその製造方法を提供することである。

前記の目的を達成するために、本発明の一形態に係る半導体記憶装置は、半導体基板上に形成された下部水素バリア膜と、下部水素バリア膜上に形成された下部電極、容量絶縁膜及び上部電極からなる容量素子と、下部水素バリア膜上に容量素子を覆うように形成され、容量素子の周囲において下部水素バリア膜を露出する第１の絶縁膜と、第１の絶縁膜上に形成され、容量素子の周囲において露出する下部水素バリア膜と接続する上部水素バリア膜と、上部水素バリア膜の上に、少なくとも容量素子の周囲において上部水素バリア膜と接続する保護膜と、保護膜の上に形成され、表面が平坦化された第２の絶縁膜とを備えている。

本発明の一形態に係る半導体記憶装置において、上部水素バリア膜と保護膜とが密着して形成されている。

本発明の一形態に係る半導体記憶装置において、上部水素バリア膜と下部水素バリア膜とは、下部水素バリア膜の断面において接続している。

本発明の一形態に係る半導体記憶装置において、上部水素バリア膜と保護膜との間には、第３の絶縁膜が介在している。

本発明の一形態に係る半導体記憶装置において、容量素子が、下部水素バリア膜上に複数形成されており、第１の絶縁膜、上部水素バリア膜及び保護膜は、複数の容量素子の全てを覆うように形成されている。

本発明の一形態に係る半導体記憶装置において、複数の容量素子の各々は、第１の絶縁膜に形成された開口部の内部に形成された立体形状を有している。

本発明の一形態に係る半導体記憶装置において、複数の容量素子の各々は、第１の絶縁膜に埋め込まれるように形成されたプレーナー形状を有している。

本発明の一形態に係る半導体記憶装置において、
保護膜は、ＣＭＰ又はエッチングの際にストッパー膜としての機能を有している。

本発明の一形態に係る半導体記憶装置において、下部水素バリア膜は、Ａｌ_２Ｏ_３、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ、ＴａＳｉＯ、ＴｉＯ_ｘ、ＡｌＯ、及びＳｉＮよりなる群のうちから選択された単層膜又は積層膜からなる。

本発明の一形態に係る半導体記憶装置において、上部水素バリア膜は、Ａｌ_２Ｏ_３、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ、ＴａＳｉＯ、ＴｉＯ_ｘ、ＡｌＯ、及びＳｉＮよりなる群のうちから選択された単層膜又は積層膜からなる。

本発明の一形態に係る半導体記憶装置において、保護膜は、ＴｉＡｌＮ、ＴａＡｌＮ、及びＴａＳｉＮよりなる群のうちから選択された単層膜又は積層膜からなる。

本発明の第１の形態に係る半導体記憶装置の製造方法は、半導体基板上に下部水素バリア膜を形成する工程（ａ）と、下部水素バリア膜上に底部下部電極を形成する工程（ｂ）と、下部水素バリア膜上に、底部下部電極を覆うように、第１の絶縁膜を形成する工程（ｃ）と、第１の絶縁膜に、底部下部電極を露出する開口部を形成する工程（ｄ）と、開口部の側壁部に側部下部電極を形成する工程（ｅ）と、底部下部電極及び側部下部電極を覆うように、容量絶縁膜及び上部電極を順次形成することにより、底部下部電極、側部下部電極、容量絶縁膜及び上部電極からなる容量素子を形成する工程（ｆ）と、第１の絶縁膜の上に、容量素子を覆うように、第２の絶縁膜を形成する工程（ｇ）と、第１の絶縁膜及び第２の絶縁膜の一部を選択的にエッチング除去することにより、容量素子の周囲全体において、第１の絶縁膜及び第２の絶縁膜の一部を貫通して下部水素バリア膜の上面を露出する溝部を形成する工程（ｈ）と、溝部の底部及び側壁部、並びに第２の絶縁膜の上に、溝部の底部において下部水素バリア膜と接続する上部水素バリア膜を形成する工程（ｉ）と、上部水素バリア膜上を覆うように保護膜を形成する工程（ｊ）と、保護膜上に第３の絶縁膜を形成する工程（ｋ）と、第３の絶縁膜を研磨して平坦化する工程（ｌ）とを備える。

本発明の第１の形態に係る半導体記憶装置の製造方法において、工程（ｉ）と工程（ｊ）との間に、上部水素バリア膜上を覆うように第４の絶縁膜を形成する工程（ｍ）と、第４の絶縁膜及び上部水素バリア膜を選択的にエッチング除去することにより、容量素子の周囲全体において、第２の絶縁膜の上面を露出する工程（ｎ）とをさらに備え、工程（ｊ）は、露出した第２の絶縁膜上及び第４の絶縁膜上を覆うように保護膜を形成する工程である。

本発明の第１の形態に係る半導体記憶装置の製造方法において、工程（ｉ）は、ＣＶＤ法により、上部水素バリア膜を形成する工程を含み、工程（ｊ）は、スパッタ法により、保護膜を形成する工程を含む。

本発明の第２の形態に係る半導体記憶装置の製造方法は、半導体基板上に下部水素バリア膜を形成する工程（ａ）と、下部水素バリア膜上に下部電極を形成する工程（ｂ）と、下部水素バリア膜上に、下部電極を覆うように、第１の絶縁膜を形成する工程（ｃ）と、第１の絶縁膜を研磨して下部電極を露出する工程（ｄ）と、下部電極を覆うように、容量絶縁膜及び上部電極を順次形成することにより、下部電極、容量絶縁膜及び上部電極からなる容量素子を形成する工程（ｅ）と、第１の絶縁膜の上に、容量素子を覆うように、第２の絶縁膜を形成する工程（ｆ）と、第１の絶縁膜、第２の絶縁膜及び下部水素バリア膜の一部を選択的にエッチング除去することにより、容量素子の周囲全体において、第１の絶縁膜、第２の絶縁膜及び下部水素バリア膜の一部を貫通して下部水素バリア膜の側面を露出する溝部を形成する工程（ｇ）と、溝部の底部及び側壁部、並びに第２の絶縁膜の上に、溝部の側壁部において下部水素バリア膜と接続する上部水素バリア膜を形成する工程（ｈ）と、上部水素バリア膜上を覆うように保護膜を形成する工程（ｉ）と、保護膜上に第３の絶縁膜を形成する工程（ｊ）と、第３の絶縁膜を研磨して平坦化する工程（ｋ）とを備える。

本発明の第２の形態に係る半導体記憶装置の製造方法において、工程（ｈ）は、ＣＶＤ法により、上部水素バリア膜を形成する工程を含み、工程（ｉ）は、スパッタ法により、保護膜を形成する工程を含む。

本発明の一形態に係る半導体記憶装置及びその製造方法によると、容量素子上の層間絶縁膜のＣＭＰを用いた平坦化又は配線のエッチングの際に、水素バリア膜の膜欠損が生じない材料よりなる保護膜を水素バリア膜上に配置するため、ＣＭＰ時又はドライエッチング時に保護膜が露出しても下層の水素バリアの膜欠損が生じることが防止されて、水素による特性劣化を防止できる。その結果、水素による劣化がなく、ひいてはメモリセルの微細化が可能な半導体記憶装置を実現できる。

以下、本発明の第１の実施形態に係る半導体記憶装置ついて、図面を参照しながら説明する。

図１は、本発明の第１の実施形態に係る半導体記憶装置の構造を示す要部断面図である。

図１に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１００の主面には、複数の素子分離領域１０１により互いに絶縁分離された複数の活性領域が形成されており、該活性領域には高濃度不純物拡散層１０２が設けられている。ここで、各高濃度不純物拡散層１０２の表面は、コバルトシリサイド（ＣｏＳｉ_２）等によりシリサイド化されていてもよい。このようにシリサイド化することで、低抵抗化を図ることができ、回路動作の遅延を防止することができる。また、活性領域には、図示はしていないが、例えばポリシリコンからなるゲート電極と高濃度不純物拡散層１０２とを含む電界効果型トランジスタからなるセルトランジスタが形成されている。

半導体基板１００の主面上には、図示していないセルトランジスタを覆うように、例えば膜厚が約５００ｎｍ〜１０００ｎｍで上面を平坦化した酸化シリコンからなる絶縁膜１０３と、平坦化された絶縁膜１０３の上に形成され、例えば膜厚が約５ｎｍ〜１００ｎｍで窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）又は酸化チタンアルミニウム（ＴｉＡｌＯ）からなる下部水素バリア膜１０４が形成されている。絶縁膜１０３及び下部水素バリア膜１０４には、これらを貫通して各セルトランジスタの高濃度不純物拡散層１０２と電気的に接続する例えばタングステン（Ｗ）又はポリシリコンからなるストレージノードコンタクトプラグ１０５が形成されている。

下部水素バリア膜１０４の上には、各ストレージノードコンタクトプラグ１０５の上端面を覆う、例えば膜厚が約１００ｎｍ〜３００ｎｍの導電性の酸素バリア膜１０６がそれぞれ選択的に形成されている。酸素バリア膜１０６の構成材料は、例えばイリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ_２）、窒化チタンアルミニウム（ＴｉＡｌＮ）又は窒化タンタルアルミニウム（ＴａＡｌＮ）を用いることができ、さらにはこれらのうちの少なくとも２つを含む積層体を用いることができる。各酸素バリア膜１０６の上には、例えば白金（Ｐｔ）、イリジウム（Ｉｒ）等の貴金属又は酸化イリジウム（ＩｒＯ_２）等の貴金属の導電性酸化物からなる底部下部電極１０７が形成されている。底部下部電極１０７の材料として貴金属又はその導電性酸化物を用いるのは、後述する強誘電体からなる容量絶縁膜１１０の結晶化を図る酸素雰囲気下での熱処理において、ストレージノードコンタクトプラグ１０５の酸化を防止できるため好ましい。但し、強誘電体の結晶化温度が十分に低い場合には酸素バリア膜１０６を設けなくともよい。また、酸素バリア膜１０６の最下層の材料として窒化チタンアルミニウム（ＴｉＡｌＮ）を用いた場合には、該窒化チタンアルミニウムは水素に対するバリア膜としても機能する。

下部水素バリア膜１０４の上には、各酸素バリア膜１０６及び底部下部電極１０７同士の間を埋め込むように、例えば膜厚が約５００ｎｍ〜１０００ｎｍの酸化シリコンからなる絶縁膜１０８が形成されている。絶縁膜１０８としてシラン系を用いたプラズマ酸化膜ではなく、オゾン系ＴＥＯＳ−ＣＶＤ膜を用いることで、酸素バリア膜のバリア性を良好に維持することができる。また、絶縁膜１０８には、底部下部電極１０７の上面を露出する開口部（溝部）１０８ｈが形成されており、該開口部１０８ｈの側壁部には、上記底部下部電極１０７の材料と同様の材料を用いてなる側部下部電極１０９が形成されている。

底部下部電極１０７、側部下部電極１０９及び絶縁膜１０８の上には、強誘電体からなる容量絶縁膜１１０と、Ｐｔ、Ｉｒ等の貴金属又はその導電性金属酸化物からなる上部電極１１１とが順次形成されている。底部下部電極１０７、側部下部電極１０９、容量絶縁膜１１０及び上部電極１１１により容量素子（強誘電体キャパシタ）１３０が構成されている。また、各容量素子１３０はアレイ状に形成されており、キャパシタアレイ領域（容量素子領域）ＡＲ１を構成している。なお、本実施形態では、容量絶縁膜１１０に用いる強誘電体材料として、タンタルニオブ酸ストロンチウムビスマス（ＳＢＴＮ：ＳｒＢｉ_２（Ｔａ_１−ｘＮｂ_ｘ）Ｏ_９）を用いたが、チタン酸ストロンチウムバリウム（ＳＢＴ：ＳｒＢｉＴａ_２Ｏ_９）、チタン酸鉛ジルコニウム（ＰＺＴ：ＰｂＺｒ_ｘＴｉ_１−ｘＯ_３）又はチタン酸ランタンバリウム（ＢＬＴ：（Ｂｉ,Ｌａ）_４Ｔｉ_３Ｏ_１２）等の金属酸化物を用いることができる。

各容量素子１３０は、容量素子被覆膜となる絶縁膜１１２によって覆われている。ここで、絶縁膜１１２としては、シラン系を用いたプラズマ酸化膜ではなく、オゾン系ＴＥＯＳ−ＣＶＤ膜を用いることにより、プラズマで発生する水素ラジカルの影響を防止することが可能となり、容量素子１３０の特性を良好に維持することができる。また、絶縁膜１０８及び絶縁膜１１２には、これらを貫通して下部水素バリア膜１０４の上面を露出する開口部（溝部）１１２ｈが形成されている。後述するように、製造工程においては、絶縁膜１０８及び絶縁膜１１２の開口部１１２ｈは、一般的に同一マスクを用いてエッチングによって形成されるが、絶縁膜１０８の最下層に位置する下部水素バリア膜１０４はエッチングされない。

また、絶縁膜１１２の上面並びに開口部１１２ｈの底部及び側壁部の上に、上部水素バリア膜１１３が形成されている。上部水素バリア膜１１３は、ＣＶＤ法により形成された窒化シリコン（ＳｉＮ）、アルミナ（Ａｌ_２Ｏ_３）又は酸化タンタルアルミニウム（ＴａＡｌＯ）よりなり、膜厚が５ｎｍから１００ｎｍの範囲である。また、上部水素バリア膜１１３は、複数の容量素子１３０の全体（キャパシタアレイ領域ＡＲ１）を覆うように形成されており、上部水素バリア膜１１３は、キャパシタアレイ領域ＡＲ１の周辺領域である開口部１１２ｈの底部において下部水素バリア膜１０４と接続している。但し、絶縁膜１０８の下層に位置する下部水素バリア膜１０４と上部水素バリア膜１１３とは、容量素子１３０以外の領域、例えばソース領域又はドレイン領域へのコンタクトホールが形成される領域には存在しなくてもよい。

さらに、上部水素バリア膜１１３の上には、保護膜１１４が形成されている。保護膜１１４として、スパッタ法により形成された窒化チタンアルミニウム（ＴｉＡｌＮ）、又は窒化タンタルアルミニウム（ＴａＡｌＮ）等を用いることができ、膜厚は５ｎｍから１００ｎｍの範囲であることが好ましい。

次に、開口部１１２ｈの内部を含む保護膜１１４の上には、例えば膜厚が約２００ｎｍ〜１０００ｎｍで上面が平坦化された酸化シリコンからなる絶縁膜１１５が形成されている。なお、絶縁膜１１５として、シラン系ガスを用いたプラズマ酸化膜又はオゾン系ガスを用いたＴＥＯＳ−ＣＶＤ膜を用いることができる。特に、オゾン系ＴＥＯＳ−ＣＶＤ膜は、プラズマで発生する水素ラジカルの影響を防止することが可能となり、容量素子１３０の特性を良好に維持することができるため、使用材料として好ましい。なお、図示していないが、絶縁膜１１５の上には、通常、配線等が形成される。

以下に、本発明の第１の実施形態に係る半導体記憶装置の製造方法について説明する。

図２（ａ）〜（ｄ）、図３（ａ）〜（ｃ）、並びに図４（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を工程順に示す要部工程断面図である。

まず、図２（ａ）に示すように、半導体基板１００に、ＳＴＩ（shallow trench isolation）等からなる素子分離領域１０１を選択的に形成して、複数の活性領域を形成する。続いて、イオン注入法により、各活性領域の上部にＮ型の高濃度不純物拡散層１０２を形成する。なお、上述のように、各高濃度不純物拡散層１０２の表面をシリサイド化してもよい。続いて、図示はしていないが、公知の方法により、各活性領域の上にセルトランジスタを形成する。続いて、半導体基板１００上の全面に、各セルトランジスタを覆うように、例えば膜厚が約５００ｎｍ〜１０００ｎｍの酸化シリコンからなる絶縁膜１０３及び例えば膜厚が約５ｎｍ〜１００ｎｍの窒化シリコン（ＳｉＮ）等からなる下部水素バリア膜１０４を下から順に形成する。続いて、絶縁膜１０３及び下部水素バリア膜１０４に、これらを貫通して形成された各セルトランジスタの高濃度不純物拡散層１０２と電気的に接続する例えばタングステン又はポリシリコンからなるストレージノードコンタクトプラグ１０５を形成する。

次に、図２（ｂ）に示すように、蒸着法又はスパッタ法により、ストレージノードコンタクトプラグ１０５及び下部水素バリア膜１０４上の全面に、例えば膜厚が約１００ｎｍ〜３００ｎｍのイリジウム（Ｉｒ）又は酸化イリジウム（ＩｒＯ_２）等からなる導電性の酸素バリア膜形成膜と、例えば膜厚が約５０ｎｍ〜２００ｎｍの白金（Ｐｔ）又はイリジウム（Ｉｒ）等からなる底部下部電極形成膜とを下から順に堆積する。ここで、酸素バリア膜形成膜の構成材料は、例えばイリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ_２）、窒化チタンアルミニウム（ＴｉＡｌＮ）又は窒化タンタルアルミニウム（ＴａＡｌＮ）を用いることができ、さらにはこれらのうちの少なくとも２つを含む積層体を用いることができる。また、底部下部電極形成膜の構成材料は、例えば白金（Ｐｔ）、イリジウム（Ｉｒ）等の貴金属又は酸化イリジウム（ＩｒＯ_２）等の貴金属を用いることができる。続いて、リソグラフィ法及びドライエッチング法により、堆積した底部下部電極形成膜及び酸素バリア膜形成膜に対して、各ストレージノードコンタクトプラグ１０５の上端面を含むようにパターニングすることにより、酸素バリア膜形成膜からなる酸素バリア膜１０６及び底部下部電極形成膜からなる底部下部電極１０７を形成する。なお、酸素バリア膜１０６を形成する工程は、上述の通り、強誘電体の結晶化温度に応じて省略することもできる。

次に、図２（ｃ）に示すように、ＣＶＤ法により、酸素バリア膜１０６及び底部下部電極１０７を含む下部水素バリア膜１０４の上に、例えば膜厚が約５００ｎｍ〜１０００ｎｍの酸化シリコンからなる絶縁膜１０８を堆積した後、ＣＭＰ法又はエッチバック法等により、堆積した絶縁膜１０８の表面を平坦化する。続いて、リソグラフィ法及びドライエッチング法により、平坦化された絶縁膜１０８に各底部下部電極１０７を露出する開口部１０８ｈを形成する。続いて、蒸着法又はスパッタ法により、各開口部１０８ｈの内部を含む絶縁膜１０８の上に、例えば膜厚が約５０ｎｍ〜２００ｎｍの白金（Ｐｔ）等の貴金属又は貴金属の導電性酸化物からなる側部下部電極形成膜を堆積した後、堆積した側部下部電極形成膜に対してハロゲン系ガスを主成分とするエッチングガスを用いたエッチバックを行って、各開口部１０８ｈの側壁部に側部下部電極１０９を形成する。

次に、図２（ｄ）に示すように、各種金属ソースをガス化して成膜するＣＶＤ法又は液体ソースをミスト化して成膜するＬＳＭＣＤ（Liquid Source Misted Chemical Vapor Deposition）法を用いて、底部下部電極１０７及び側部下部電極１０９が形成された各開口部１０８ｈを含む絶縁膜１０８上の全面に、ＳＢＴ、ＰＺＴ又はＢＬＴを主成分とする強誘電体膜を成膜する。続いて、スパッタ法等により、強誘電体膜を覆うように、例えば膜厚が約５０ｎｍ〜２００ｎｍでＰｔ、Ｉｒ等の貴金属又はその導電性金属酸化物からなる上部電極形成膜を堆積する。続いて、リソグラフィ法及びドライエッチング法により、成膜した強誘電体膜及び上部電極形成膜に対して、行方向に互いに隣接する底部下部電極１０７を含むようにパターニングすることにより、強誘電体膜からなる容量絶縁膜１１０と上部電極形成膜からなる上部電極１１１とを同時に形成する。このようにして、底部下部電極１０７、側部下部電極１０９、容量絶縁膜１１０及び上部電極１１１により容量素子（強誘電体キャパシタ）１３０が形成される。なお、容量絶縁膜１１６と上部電極１１７とを１つのマスクにより１度にパターニングしたが、異なるマスクを用いて２回に分けてパターニングしてもよい。

次に、図３（ａ）に示すように、ＣＶＤ法により、容量素子１３０上を含む絶縁膜１０８上の全面に亘って、例えば膜厚が約５０ｎｍ〜４００ｎｍでＯ_３-ＮＳＧ若しくはＯ_３-ＢＰＳＧの単層膜又は積層膜からなる絶縁膜１１２を成膜する。

次に、図３（ｂ）に示すように、リソグラフィ法及びドライエッチング法を用いて、絶縁膜１１２及び絶縁膜１０８に対してパターニングを行なって、複数の容量素子１３０を含むキャパシタアレイ領域ＡＲ１の周辺領域に環状の開口部１１２ｈを形成し、該環状の開口部１１２ｈの底部において下部水素バリア膜１０４を露出する。このとき、絶縁膜１１２の平面における角部はドライエッチ法などによるエッチバック法により丸められた形状に仕上げてもよい。

次に、図３（ｃ）に示すように、ＣＶＤ法を用いて、パターニングされた絶縁膜１１２の上面並びに開口部１１２ｈの底部及び壁部に、膜厚が約５ｎｍ〜１００ｎｍの窒化シリコン（ＳｉＮ）、アルミナ（Ａｌ_２Ｏ_３）又は酸化タンタルアルミニウム（ＴａＡｌＯ）等からなる上部水素バリア膜１１３を形成する。

次に、図４（ａ）に示すように、スパッタ法により、上部水素バリア膜１１３の上に、膜厚が約５ｎｍ〜１００ｎｍの窒化チタンアルミニウム（ＴｉＡｌＮ）、又は窒化タンタルアルミニウム（ＴａＡｌＮ）等よりなる保護膜１１４を形成する。

次に、図４（ｂ）に示すように、ＣＶＤ法を用いて、保護膜１１４の全面にわたって、膜厚が約５００ｎｍ〜１２００ｎｍのＯ_３ −ＮＳＧ若しくはＯ_３−ＢＰＳＧの単層膜又は積層膜よりなる絶縁膜１１５を形成し、ＣＭＰ法等を用いてその表面を平坦化する。

なお、絶縁膜１０８の下層に位置する下部水素バリア膜１０４と上部水素バリア膜１１３は、容量素子１３０以外の領域、例えばソース領域、ドレイン領域へのコンタクトホールを形成する領域においては、エッチングにより除去してもよい。

ここで、本発明の第１の実施形態に係る半導体記憶装置の特性について、従来例に係る半導体記憶装置の特性と比較しながら説明する。

図５（ａ）は、本発明の第１の実施形態に係る半導体記憶装置における耐還元性の評価結果を示す図であって、具体的には、４００℃の水素アニールを行う前後における本実施形態及び従来の半導体記憶装置の容量素子の残留分極（２Ｐｒ）を評価した結果である。なお、従来の半導体記憶装置は、本実施形態の保護膜は有しておらず、上部水素バリア膜が部分的にエッチング除去された場合の構成を有している。

図５（ａ）に示すように、まず、従来例の構造である上部水素バリア膜の上面が保護膜で覆わない構造である場合、すなわち、上部水素バリア膜が部分的にエッチングされた構造である場合、水素アニールを行った後には、容量素子の残留分極量が６〜２３μＣ／ｃｍ^２であり、面内のばらつきが大きくなり、容量素子が劣化していることが分かる。

図５（ｂ）は、従来の構造を有する半導体記憶装置において、容量素子の残留分極量が低下した箇所における不良解析結果を示している。

図５（ｂ）に示すように、従来例の構造では、上部水素バリア膜が配線のエッチングのオーバーエッチングによってエッチングされ、膜欠損が生じていることが分かる。これは、ＣＭＰ後のフッ酸洗浄又は配線加工の際に、オーバーエッチングによって上部水素バリア膜がエッチングされて膜欠損が生じ、配線工程で発生する水素が進入することで、容量素子のテク性が劣化しているものと推定される。

一方、図５（ａ）に示すように、本実施形態の構造である上部水素バリア膜１１３の上面が保護膜１１４で覆われた構造である場合、水素アニールを行った後において、容量素子１３０の特性が劣化していないことが分かる。このような結果が得られるのは、図５（ｂ）に示した従来の構造に対する不良解析結果と対比すると、本実施形態の構造によると、ＣＭＰ後のフッ酸洗浄又は配線加工の際にオーバーエッチングがなされても、保護膜１１４が存在することにより、上部水素バリア膜１１３がエッチングされないため、膜欠損が生じることがないことが原因であると推定される。したがって、容量絶縁膜１１０を構成する高誘電体又は強誘電体が還元されて容量素子１３０の電気特性が劣化するという不良を完全に防止することができる。

以上に説明したように、本実施形態に係る半導体記憶装置及びその製造方法によると、上部水素バリア膜１１３の上を保護膜１１４によって覆っているため、ＣＭＰ後のフッ酸洗浄又は配線加工の際におけるオーバーエッチングにより、上部水素バリア膜１１３がエッチングされて膜欠損が生じることを防止することができる。その結果、ＣＭＰ又は配線形成が容易になると共に、製造工程で発生する水素によって容量絶縁膜１１０が還元され、容量素子１３０の電気特性が劣化することを防止することができる。

なお、本実施形態の半導体記憶装置の製造方法における図３（ｃ）に示す工程において、上部水素バリア膜１１３はＣＶＤ法又はスパッタ法を用いて形成することができる。ここで、ＣＶＤ法を用いて形成すると、ＣＶＤ膜２は段差被覆性に優れているため、図５（ｃ）に示すように、開口部を有する下地膜２上に成膜されると、下地膜２の上面上の膜厚、開口部の側壁部での膜厚Ｂ、及び開口部の底部での膜厚Ｃがいずれもほぼ均一になり、好ましいからである。一方で、ＣＶＤ法よりも段差被覆性に劣るスパッタ法を用いて形成した場合であっても、平坦部では膜厚の均一性を確保することができるため、ＣＭＰ後のフッ酸洗浄又は配線加工の際におけるオーバーエッチングがなされても、上部水素バリア膜１１３がエッチングされることはなく、従来の構造のような膜欠損が生じることによる容量素子の特性劣化を防止できる。

（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置ついて、図面を参照しながら説明する。

図６は、本発明の第２の実施形態に係る半導体記憶装置の構造を示す要部断面図である。

図６に示す本実施形態に係る半導体記憶装置の構造は、上述した図１に示した第１の実施形態に係る半導体記憶装置の構造と比較すると、上部水素バリア膜１１３の上部の構造が異なり、その下部の構造は同様である。したがって、以下では、その異なる構造を中心に説明し、繰り返しとなる説明は省略する。

すなわち、図６に示す本実施形態に係る半導体記憶装置の構造では、開口部（溝部）１１２ｈの内部を含む上部水素バリア膜１１３の上に絶縁膜１５０が形成され、該絶縁膜１５０と上部水素バリア膜１１３とが同一のマスクでパターニングされている。さらに、絶縁膜１５０の上面及び側面、上部水素バリア膜１１３の側面、パターニングによって露出した絶縁膜１１２の上面に、保護膜１１４が形成されている。

ここで、保護膜１１４は、上部水素バリア膜１１３の側面と接続している。但し、保護膜１１４と上部水素バリア膜１１３とは、容量素子１３０以外の領域、例えばソース領域、ドレイン領域へのコンタクトホールを形成する領域には存在しなくてもよい。

また、保護膜１１４の上に、例えば膜厚が約２００ｎｍ〜１０００ｎｍで上面が平坦化された酸化シリコンからなる絶縁膜１１５が形成されている。なお、絶縁膜１１５は例えばシラン系を用いたプラズマ酸化膜又はオゾン系ＴＥＯＳ−ＣＶＤ膜である。特に、オゾン系ＴＥＯＳ−ＣＶＤ膜は、プラズマで発生する水素ラジカルの影響を防止することが可能となり、容量素子１３０の特性を良好に維持することができるため、使用材料として好ましい。

以下に、本発明の第２の実施形態に係る半導体記憶装置の製造方法について説明する。

図７（ａ）及び（ｂ）、並びに図８（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体記憶装置の製造方法を工程順に示す要部工程断面図である。なお、以下では、上述した本実施形態に係る半導体記憶装置の構造と同様に、第１の実施形態に係る半導体記憶装置の製造方法と異なる点を中心に説明する。

まず、上述した図２（ａ）〜図３（ｃ）を用いて説明した工程を同様に行う。

次に、図７（ａ）に示すように、開口部（溝部）１１２ｈの内部を含む上部水素バリア膜１１３の上に、膜厚が約５０ｎｍ〜４００ｎｍであって、例えばＯ_３ −ＮＳＧ若しくはＯ_３ −ＢＰＳＧの単層膜又は積層膜よりなる絶縁膜１５０を成膜する。

次に、図７（ｂ）に示すように、リソグラフィ法とドライエッチング法を用いて、絶縁膜１５０及び上部水素バリア膜１１３に対してパターニングを行なって、複数の容量素子を含むセルアレイ領域ＡＲ２の周囲に、環状の溝部１５０Ａを形成し、該環状の溝部１５０Ａの側壁部において上部水素バリア膜１１３の側面を露出させる。このとき、絶縁膜１５０の平面における角部はドライエッチ法などによるエッチバック法により丸められた形状に仕上げてもよい。

次に、図８（ａ）に示すように、絶縁膜１５０の上面、溝部１５０Ａの底部及び壁部（溝部１５０Ａに露出する絶縁膜１１２の底面及び側面、上部水素バリア膜１１３の側面、並びに絶縁膜１５０の側面）を覆うように、膜厚が約５ｎｍ〜１００ｎｍの窒化チタンアルミニウム（ＴｉＡｌＮ）、又は窒化タンタルアルミニウム（ＴａＡｌＮ）等よりなる保護膜１１４を形成する。

次に、図８（ｂ）に示すように、ＣＶＤ法により、保護膜１１４の全面にわたって、膜厚が約５００ｎｍ〜１２００ｎｍであって、例えばＯ_３ −ＮＳＧ若しくはＯ_３ −ＢＰＳＧの単層膜又は積層膜よりなる絶縁膜１１５を形成し、ＣＭＰ法等を用いてその表面を平坦化する。

なお、絶縁膜１１２の下層に位置する下部水素バリア膜１０４と上部水素バリア膜１１３は、容量素子以外の領域、例えばソース領域、ドレイン領域へのコンタクトホールを形成する領域においては、エッチングにより除去してもよい。

以上に説明したように、本実施形態に係る半導体記憶装置及びその製造方法によると、第１の実施形態と同様に、上部水素バリア膜１１３の上方を保護膜１１４によって覆っているため、ＣＭＰ後のフッ酸洗浄又は配線加工の際におけるオーバーエッチングにより、上部水素バリア膜１１３がエッチングされて膜欠損が生じることを防止することができる。その結果、ＣＭＰ又は配線形成が容易になると共に、製造工程で発生する水素によって容量絶縁膜１１０が還元され、容量素子１３０の電気特性が劣化することを防止することができる。

また、本実施形態に係る半導体記憶装置及びその製造方法によると、上部水素バリア膜１１３と保護膜１１４との間に、Ｏ_３−ＮＳＧ又はＯ_３−ＢＰＳＧの単層膜若しくは積層膜からなる絶縁膜１５０が介在しているため、製造工程で発生する圧縮応力の膜ストレスを容量素子１３０に均等に加えることができるため、容量素子１３０の電気特性の面内ばらつきを低減させることができる。

ここで、本発明の第２の実施形態に係る半導体記憶装置の特性について、上述した第１の実施形態による半導体記憶装置の特性と比較しながら説明する。

図９は、本発明の第２の実施形態に係る半導体記憶装置における耐還元性の評価結果を示す図であって、具体的には、４００℃の水素アニールを行う前後における本実施形態及び第１の実施形態の半導体記憶装置の容量素子の残留分極（２Ｐｒ）を評価した結果である。

図９に示すように、本実施形態によると、水素シンター前後においても残留分極量で２０μＣ／ｃｍ^２〜２３μＣ／ｃｍ^２の範囲の面内ばらつきに抑えることができ、第１の実施形態に比べて面内ばらつきを低減することができることが分かる。

通常、容量素子の特性をできるだけ向上させるためには、容量素子に印加される応力ができるかぎり大きな伸張応力であることが望ましいが、現実的な伸張応力の最大値としては３．５×１０^９ｄｙｎ／ｃｍ^２である。このため、容量素子の特性を良好に維持できる応力として、３．５×１０^９ｄｙｎ／ｃｍ^２以下であって且つ１×１０^７ｄｙｎ／ｃｍ^２以上の伸張応力の膜ストレスが容量素子１３０に加わっていることが望ましい。つまり、伸張応力が弱まってこの範囲から逸脱した場合には、容量素子１３０の特性の劣化が起こる可能性がある。
しかしながら、容量素子形成後の製造工程においては、一般に、圧縮応力が印加されやすい傾向にあり、このため、容量素子の特性は製造工程の進行に伴い低下する傾向にある。そこで、本実施形態のように、上部水素バリア膜１１３と保護膜１１４との間に、伸張応力を有する、例えばＯ_３−ＮＳＧ又はＯ_３−ＢＰＳＧの単層膜若しくは積層膜からなる絶縁膜１５０を介在させることにより、製造工程で発生する圧縮応力の膜ストレスによる容量素子１３０の特性劣化を防止することができる。
この結果、容量素子１３０の特性（残留分極）の面内の最小値が向上し、面内ばらつきが改善される。これは、圧縮応力が外部から作用した場合、この圧縮応力に反発するために、絶縁膜１５０の介在によって伸張応力を容量素子１３０に加えることが可能となるからである。
なお、本実施形態では、絶縁膜１５０としてＯ_３−ＮＳＧ若しくはＯ_３−ＢＰＳＧの単層膜又は積層膜を用いた場合について説明したが、この膜種に限定されるものではない。ただし、絶縁膜１５０の膜ストレスは伸張応力の膜ストレスを有することが必要であり、また、絶縁膜１５０の材料として窒素を含まない絶縁膜を用いることが望ましい。

（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体記憶装置ついて、図面を参照しながら説明する。

図１０は、本発明の第３の実施形態に係る半導体記憶装置の構造を示す要部断面図である。

図１０に示すように、例えばシリコン（Ｓｉ）からなる半導体基板２００の主面には、複数の素子分離領域２０１により互いに絶縁分離された複数の活性領域が形成されており、該活性領域には高濃度不純物拡散層２０２が設けられている。ここで、各高濃度不純物拡散層２０２の表面は、コバルトシリサイド（ＣｏＳｉ_２）等によりシリサイド化されていてもよい。このようにシリサイド化することで、低抵抗化を図ることができ、回路動作の遅延を防止することができる。また、活性領域には、図示はしていないが、例えばポリシリコンからなるゲート電極と高濃度不純物拡散層２０２とを含む電界効果型トランジスタからなるセルトランジスタが形成されている。

半導体基板２００の主面上には、図示していないセルトランジスタを覆うように、例えば膜厚が約５００ｎｍ〜１０００ｎｍで上面を平坦化した酸化シリコンからなる絶縁膜２０３と、平坦化された絶縁膜２０３の上に形成され、例えば膜厚が約５ｎｍ〜１００ｎｍで窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）又は酸化チタンアルミニウム（ＴｉＡｌＯ）からなる下部水素バリア膜２０４が形成されている。絶縁膜２０３及び下部水素バリア膜２０４には、これらを貫通して各セルトランジスタの高濃度不純物拡散層２０２と電気的に接続する例えばタングステン（Ｗ）又はポリシリコンからなるストレージノードコンタクトプラグ２０５が形成されている。

下部水素バリア膜２０４の上には、各ストレージノードコンタクトプラグ２０５の上端面を覆う導電性の酸素バリア膜２０６がそれぞれ選択的に形成されている。酸素バリア膜２０６の構成材料は、例えばイリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ_２）、窒化チタンアルミニウム（ＴｉＡｌＮ）又は窒化タンタルアルミニウム（ＴａＡｌＮ）を用いることができ、さらにはこれらのうちの少なくとも２つを含む積層体を用いることができる。

各酸素バリア膜２０６の上には、例えば白金（Ｐｔ）、イリジウム（Ｉｒ）等の貴金属又は酸化イリジウム（ＩｒＯ_２）等の貴金属の導電性酸化物からなる下部電極２０７が形成されている。下部電極２０７の材料として貴金属又はその導電性酸化物を用いるのは、後述する強誘電体からなる容量絶縁膜２０９の結晶化を図る酸素雰囲気下での熱処理において、ストレージノードコンタクトプラグ２０５の酸化を防止できるため好ましい。但し、強誘電体の結晶化温度が十分に低い場合には酸素バリア膜２０６を設けなくともよい。また、酸素バリア膜２０６の最下層の材料として窒化チタンアルミニウム（ＴｉＡｌＮ）を用いた場合には、該窒化チタンアルミニウムは水素に対するバリア膜としても機能する。

各酸素バリア膜２０６及び下部電極２０７の側壁には、例えば酸化シリコンからなる埋め込み絶縁膜としての絶縁膜２０８が形成されている。絶縁膜２０８としてはシラン系を用いたプラズマ酸化膜ではなく、オゾン系ＴＥＯＳ−ＣＶＤ膜を設けることにより、酸素バリア膜のバリア性を良好に維持することができる。絶縁膜２０８によって埋め込まれた下部電極２０７の上には、強誘電体からなる容量絶縁膜２０９と、Ｐｔ、Ｉｒ等の貴金属又はその導電性金属酸化物からなる上部電極２１０が形成されている。これら下部電極２０７、容量絶縁膜２０９及び上部電極２１０により容量素子（強誘電体キャパシタ）２３０が構成される。なお、強誘電体材料には、上述の第１及び第２の実施形態と同様に、チタン酸ストロンチウムバリウム（ＳＢＴ）、チタン酸鉛ジルコニウム（ＰＺＴ）又はチタン酸ランタンバリウム（ＢＬＴ）等の金属酸化物を用いることができる。

各容量素子２３０は、容量素子被覆膜である絶縁膜２１１によって覆われている。絶縁膜２１１としてはシラン系を用いたプラズマ酸化膜ではなく、オゾン系ＴＥＯＳ−ＣＶＤ膜を用いることにより、プラズマで発生する水素ラジカルの影響を防止することが可能となり、容量素子２３０の特性を良好に維持することができる。後述するように、製造工程においては、絶縁膜２１１及び絶縁膜２０８は、一般的に同一マスクを用いてエッチングによって形成されるが、絶縁膜２０８の最下層に位置する下部水素バリア膜２０４もエッチング除去されている。

また、絶縁膜２１１の上面と、上記エッチングで露出する下部水素バリア膜２０４の側面と、絶縁膜２０８及び絶縁膜２１１の側面とを完全に覆うように、上部水素バリア膜２１２が形成されている。

この上部水素バリア膜２１２は、ＣＶＤ法によって形成された窒化シリコン（ＳｉＮ）、アルミナ（Ａｌ_２Ｏ_３）又は酸化タンタルアルミニウム（ＴａＡｌＯ）からなり、この上部水素バリア膜２１２は膜厚が５ｎｍから１００ｎｍの範囲である。ここで、上部水素バリア膜２１２は、複数の容量素子２３０の全体（キャパシタアレイ領域ＡＲ）を覆うように形成されており、その周囲において、上部水素バリア膜２１２は、絶縁膜２０８の下層に位置する下部水素バリア膜２０４と必ず接続している。

さらに、上部水素バリア膜２１２の上面上に保護膜２１３が形成されている。この保護膜２１３は、スパッタ法により形成され、窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化タンタルアルミニウム（ＴａＡｌＮ）等を用いることができる。この保護膜２１３は膜厚が５ｎｍから１００ｎｍの範囲が好ましい。なお、図では、上部水素バリア膜２１２及び保護膜２１３の端部がエッチングにより同一形状にパターニングされ、絶縁膜２０３の上部がオーバーエッチングされた状態を示している。

また、保護膜２１３を覆うように、例えば膜厚が約２００ｎｍ〜１０００ｎｍで上面が平坦化された酸化シリコンからなる絶縁膜２１４が形成されている。なお、絶縁膜２１２はシラン系を用いたプラズマ酸化膜、又はオゾン系ＴＥＯＳ−ＣＶＤ膜を用いることができる。特に、オゾン系ＴＥＯＳ−ＣＶＤ膜はプラズマで発生する水素ラジカルの影響を防止することが可能となり、容量素子１３０の特性を良好に維持することができるため、使用材料として好ましい。

ただし、絶縁膜２０８の下層に位置する下部水素バリア膜２０４と上部水素バリア膜２１２とは、容量素子２３０以外の領域、例えばソース領域、ドレイン領域へのコンタクトホールを形成する領域には存在しなくてもよい。

以下に、本発明の第３の実施形態に係る半導体記憶装置の製造方法について説明する。

図１１（ａ）〜（ｄ）及び図１２（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体記憶装置の製造方法を工程順に示す要部工程断面図である。

まず、図１１（ａ）に示すように、半導体基板２００に、ＳＴＩ（shallow trench isolation）等からなる素子分離領域２０１を選択的に形成して、複数の活性領域を形成する。続いて、イオン注入法により、各活性領域の上部にＮ型の高濃度不純物拡散層２０２を形成する。なお、上述のように、各高濃度不純物拡散層２０２の表面をシリサイド化してもよい。続いて、図示はしていないが、公知の方法により、各活性領域の上にセルトランジスタを形成する。続いて、半導体基板２００上の全面に、各セルトランジスタを覆うように、例えば膜厚が約５００ｎｍ〜１０００ｎｍの酸化シリコンからなる絶縁膜２０３及び例えば膜厚が約５ｎｍ〜１００ｎｍの窒化シリコン（ＳｉＮ）等からなる下部水素バリア膜２０４を下から順に形成する。続いて、絶縁膜２０３及び下部水素バリア膜２０４に、これらを貫通して形成された各セルトランジスタの高濃度不純物拡散層２０２と電気的に接続する例えばタングステン又はポリシリコンからなるストレージノードコンタクトプラグ２０５を形成する。

次に、図１１（ｂ）に示すように、蒸着法又はスパッタ法により、ストレージノードコンタクトプラグ２０５及び下部水素バリア膜２０４上の全面に、例えば膜厚が約１００ｎｍ〜３００ｎｍのイリジウム（Ｉｒ）又は酸化イリジウム（ＩｒＯ_２）等からなる導電性の酸素バリア膜形成膜と、例えば膜厚が約５０ｎｍ〜２００ｎｍの白金（Ｐｔ）又はイリジウム（Ｉｒ）等からなる下部電極形成膜とを下から順に堆積する。ここで、酸素バリア膜形成膜の構成材料は、例えばイリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ_２）、窒化チタンアルミニウム（ＴｉＡｌＮ）又は窒化タンタルアルミニウム（ＴａＡｌＮ）を用いることができ、さらにはこれらのうちの少なくとも２つを含む積層体を用いることができる。また、下部電極形成膜の構成材料は、例えば白金（Ｐｔ）、イリジウム（Ｉｒ）等の貴金属又は酸化イリジウム（ＩｒＯ_２）等の貴金属を用いることができる。続いて、リソグラフィ法及びドライエッチング法により、堆積した底部下部電極形成膜及び酸素バリア膜形成膜に対して、各ストレージノードコンタクトプラグ２０５の上端面を含むようにパターニングすることにより、酸素バリア膜形成膜からなる酸素バリア膜２０６及び下部電極形成膜からなる下部電極２０７を形成する。なお、酸素バリア膜２０６を形成する工程は、上述の通り、強誘電体の結晶化温度に応じて省略することもできる。

次に、図１１（ｃ）に示すように、ＣＶＤ法により、酸素バリア膜２０６及び下部電極２０７を含む下部水素バリア膜２０４の上に、膜厚が約５００ｎｍ〜１０００ｎｍの酸化シリコンからなる絶縁膜２０８を堆積し、続いて、ＣＭＰ法又はエッチバック法等により、堆積した絶縁膜２０８の表面を下部電極２０７の上面が露出するまで平坦化する。続いて、各種金属ソースをガス化して成膜するＣＶＤ法又は液体ソースをミスト化して成膜するＬＳＭＣＤ（Liquid Source Misted Chemical Vapor Deposition）法を用いて、下部電極２０７を含む絶縁膜２０８の上の全面に、ＳＢＴ、ＰＺＴ又はＢＬＴを主成分とする容量絶縁膜２０９を成膜する。続いて、スパッタ法等により、容量絶縁膜２０９を覆うように、膜厚が約５０ｎｍ〜２００ｎｍで白金等の貴金属又はその導電性の酸化物からなる電極形成膜からなる上部電極２１０を堆積する。その後、リソグラフィ法及びドライエッチング法により、成膜した容量絶縁膜２０９及び上部電極２１０に対して、行方向に互いに隣接する（図では１つのみ表示）強誘電体膜からなる容量絶縁膜２０９と電極形成膜からなる上部電極２１０をパターニングする。これにより、下部電極２０７、容量絶縁膜２０９及び上部電極２１０からなる容量素子２３０が形成される。

次に、図１１（ｄ）に示すように、ＣＶＤ法により、絶縁膜２０８の上に、容量絶縁膜２０９の側面と上部電極２１０の上面及び側面を含む全面に亘って、膜厚が約５０ｎｍ〜４００ｎｍであってＯ_３−ＮＳＧ若しくはＯ_３−ＢＰＳＧの単層膜又は積層膜からなる絶縁膜２１１を成膜する。

次に、図１２（ａ）に示すように、リソグラフィ法及びドライエッチング法を用いて、絶縁膜２１１、絶縁膜２０８及び下部水素バリア膜２０４に対してパターニングを行なって、環状の溝部２１６Ａを形成する。このとき、絶縁膜２１１の平面における角部はドライエッチ法などによるエッチバック法により丸められた形状に仕上げてもよい。

次に、図１２（ｂ）に示すように、ＣＶＤ法により、パターニングされた絶縁膜２１１の上面及び側面、絶縁膜２０８の側面、並びに下部水素バリア膜２０４の側面を覆うように、膜厚が約５ｎｍ〜１００ｎｍの窒化シリコン（ＳｉＮ）、アルミナ（Ａｌ_２Ｏ_３）又は酸化タンタルアルミニウム（ＴａＡｌＯ）等からなる上部水素バリア膜２１２を形成する。続いて、スパッタ法により、上部水素バリア膜２１２の表面を覆うように、膜厚が約５ｎｍ〜１００ｎｍの窒化チタンアルミニウム（ＴｉＡｌＮ）、又は窒化タンタルアルミニウム（ＴａＡｌＮ）等からなる保護膜２１３を形成する。次に、パターニングされた下部水素バリア膜２０４の周囲全体を覆うように、上部水素バリア膜２１２および保護膜２１３をパターニングする。ここで、上部水素バリア膜２１２と保護膜２１３とは同一形状にパターニングされており、また、この上部水素バリア膜２１２は下部水素バリア膜２０４の側面と接続している。なお、図では、絶縁膜２０３の上部がオーバーエッチングされている図を示している。但し、保護膜２１３、上部水素バリア膜２１２及び下部水素バリア膜２０４は、容量素子２３０以外の領域、例えばソース領域又はドレイン領域へのコンタクトホールを形成する領域には存在しなくてもよい。

次に、図１２（ｃ）に示すように、ＣＶＤ法により、露出している絶縁膜２０３及び保護膜２１３上の全面に亘って、膜厚が約５００ｎｍ〜１２００ｎｍであって、Ｏ_３−ＮＳＧ若しくはＯ_３−ＢＰＳＧの単層膜又は積層膜からなる絶縁膜２１４を形成し、ＣＭＰ法等を用いてその表面を平坦化する。

以上に説明したように、本実施形態に係る半導体記憶装置及びその製造方法によると、第１の実施形態と同様に、上部水素バリア膜２１２の上方を保護膜２１３によって覆っているため、ＣＭＰ後のフッ酸洗浄又は配線加工の際におけるオーバーエッチングにより、上部水素バリア膜２１２がエッチングされて膜欠損が生じることを防止することができる。その結果、ＣＭＰ又は配線形成が容易になると共に、製造工程で発生する水素によって容量絶縁膜２０９が還元され、容量素子２３０の電気特性が劣化することを防止することができる。

また、本実施形態に係る半導体記憶装置及びその製造方法によると、少数ビットの１セル毎に上部水素バリア膜２１２が被覆しており、上部水素バリア膜２１２が被覆する面積が小さいため、それに比例して容量素子２３０へ作用する伸張応力のストレスも小さくすることが実現できる。このため、容量素子２３０に与えるストレスも小さくなる。その結果、容量素子の特性を向上させることができる。

ここで、本発明の第３の実施形態に係る半導体記憶装置の特性について、上述した第１及び第２の実施形態による半導体記憶装置の特性と比較しながら説明する。

図１３は、本発明の第３の実施形態に係る半導体記憶装置における耐還元性の評価結果を示す図であって、具体的には、４００℃の水素アニールを行う前後における本実施形態及び第１及び第２の実施形態の半導体記憶装置の容量素子の残留分極（２Ｐｒ）を評価した結果である。

図１３に示すように、本実施形態によると、水素シンター前後においても残留分極量で２２μＣ／ｃｍ^２〜２６μＣ／ｃｍ^２の範囲の面内ばらつきに抑えることができ、第１の実施形態に比べて面内ばらつきを低減することができると共に、第２の実施形態の場合と比べて同等の面内ばらつきを維持しつつ、分極量をさらに向上させることができることが分かる。

本発明に係る半導体記憶装置及びその製造方法は、立体形状の半導体記憶装置における高段差部での水素バリア膜欠損を防止できるものであり、特に、容量絶縁膜に強誘電体を用いた容量素子を有する半導体記憶装置において、容量素子を覆う層間絶縁膜の平坦化に際して有用である。

本発明の第１の実施形態に係る半導体記憶装置の構造を示す要部断面図である。 （ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を工程順に示す要部断面図である。 （ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を工程順に示す要部断面図である。 （ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を工程順に示す要部断面図である。 （ａ）は、本発明の第１の実施形態に係る半導体記憶装置における容量素子の電気特性の評価結果図であり、（ｂ）は、従来の半導体記憶装置における不良解析結果図である。 本発明の第２の実施形態に係る半導体記憶装置の構造を示す要部断面図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体記憶装置の製造方法を工程順に示す要部断面図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体記憶装置の製造方法を工程順に示す要部断面図である。 本発明の第２の実施形態に係る半導体記憶装置における容量素子の電気特性の評価結果図である。 本発明の第３の実施形態に係る半導体記憶装置の構造を示す要部断面図である。 （ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体記憶装置の製造方法を工程順に示す要部断面図である。 （ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体記憶装置の製造方法を工程順に示す要部断面図である。 本発明の第３の実施形態に係る半導体記憶装置における容量素子の電気特性の評価結果図である。 従来の半導体記憶装置の構造を示す要部断面図である。 （ａ）は、従来の半導体記憶装置における上部水素バリア膜上の絶縁膜の薄膜化を説明する要部断面図であり、（ｂ）は、従来の半導体記憶装置における上部水素バリア膜の膜欠損を説明する要部断面図である。

符号の説明

１００、２００ 半導体基板
１０１、２０１ 素子分離領域
１０２、２０２ 高濃度不純物拡散層
１０３、２０３ 絶縁膜
１０４、２０４ 下部水素バリア膜
１０５、２０５ ストレージノードコンタクト
１０６、２０６ 導電性の酸素バリア膜
１０７ 底部下部電極
１０８、２０８ 絶縁膜
１０８ｈ 開口部
１０９ 側部下部電極
１１０、２０９ 容量絶縁膜
１１１、２１０ 上部電極
１１２、２１１ 絶縁膜
１１２ｈ 開口部（溝部）
１１３、２１２ 上部水素バリア膜
１１４、２１３ 保護膜
１１５、２１４ 絶縁膜
１３０、２３０ 容量素子
１５０ 絶縁膜
ＡＲ１ キャパシタアレイ領域
ＡＲ２ セルアレイ領域
２０７ 下部電極
２１６Ａ 開口部（溝部）

Claims (16)

1. 半導体基板上に形成された下部水素バリア膜と、
   前記下部水素バリア膜上に形成された下部電極、容量絶縁膜及び上部電極からなる容量素子と、
   前記下部水素バリア膜上に前記容量素子を覆うように形成され、前記容量素子の周囲において前記下部水素バリア膜を露出する第１の絶縁膜と、
   前記第１の絶縁膜上に形成され、前記容量素子の周囲において露出する前記下部水素バリア膜と接続する上部水素バリア膜と、
   前記上部水素バリア膜の上に、少なくとも前記容量素子の周囲において前記上部水素バリア膜と接続する保護膜と、
   前記保護膜の上に形成され、該保護膜が残存するように、表面が平坦化された第２の絶縁膜とを備えている、半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   前記上部水素バリア膜と前記保護膜とが密着して形成されている、半導体記憶装置。
3. 請求項２に記載の半導体記憶装置において、
   前記上部水素バリア膜と前記下部水素バリア膜とは、前記下部水素バリア膜の断面において接続している、半導体記憶装置。
4. 請求項１に記載の半導体記憶装置において、
   前記上部水素バリア膜と前記保護膜との間には、第３の絶縁膜が介在している、半導体記憶装置。
5. 請求項１〜４のうちのいずれか１項に記載の半導体記憶装置において、
   前記容量素子が、前記下部水素バリア膜上に複数形成されており、
   前記第１の絶縁膜、前記上部水素バリア膜及び前記保護膜は、前記複数の容量素子の全てを覆うように形成されている、半導体記憶装置。
6. 請求項５に記載の半導体記憶装置において、
   前記複数の容量素子の各々は、前記第１の絶縁膜に形成された開口部の内部に形成された立体形状を有している、半導体記憶装置。
7. 請求項５に記載の半導体記憶装置において、
   前記複数の容量素子の各々は、前記第１の絶縁膜に埋め込まれるように形成されたプレーナー形状を有している、半導体記憶装置。
8. 請求項１〜７のうちのいずれか１項に記載の半導体記憶装置において、
   前記保護膜は、ＣＭＰ又はエッチングの際にストッパー膜としての機能を有している、半導体記憶装置。
9. 請求項１〜７のうちのいずれか１項に記載の半導体記憶装置において、
   前記下部水素バリア膜は、Ａｌ_２Ｏ_３、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ、ＴａＳｉＯ、ＴｉＯ_ｘ、ＡｌＯ、及びＳｉＮよりなる群のうちから選択された単層膜又は積層膜からなる、半導体記憶装置。
10. 請求項１〜７のうちのいずれか１項に記載の半導体記憶装置において、
    前記上部水素バリア膜は、Ａｌ_２Ｏ_３、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ、ＴａＳｉＯ、ＴｉＯ_ｘ、ＡｌＯ、及びＳｉＮよりなる群のうちから選択された単層膜又は積層膜からなる、半導体記憶装置。
11. 請求項１〜７のうちのいずれか１項に記載の半導体記憶装置において、
    前記保護膜は、ＴｉＡｌＮ、ＴａＡｌＮ、及びＴａＳｉＮよりなる群のうちから選択された単層膜又は積層膜からなる、半導体記憶装置。
12. 半導体基板上に下部水素バリア膜を形成する工程（ａ）と、
    前記下部水素バリア膜上に底部下部電極を形成する工程（ｂ）と、
    前記下部水素バリア膜上に、前記底部下部電極を覆うように、第１の絶縁膜を形成する工程（ｃ）と、
    前記第１の絶縁膜に、前記底部下部電極を露出する開口部を形成する工程（ｄ）と、
    前記開口部の側壁部に側部下部電極を形成する工程（ｅ）と、
    前記底部下部電極及び前記側部下部電極を覆うように、容量絶縁膜及び上部電極を順次形成することにより、前記底部下部電極、前記側部下部電極、前記容量絶縁膜及び前記上部電極からなる容量素子を形成する工程（ｆ）と、
    前記第１の絶縁膜の上に、前記容量素子を覆うように、第２の絶縁膜を形成する工程（ｇ）と、
    前記第１の絶縁膜及び前記第２の絶縁膜の一部を選択的にエッチング除去することにより、前記容量素子の周囲全体において、前記第１の絶縁膜及び前記第２の絶縁膜の一部を貫通して前記下部水素バリア膜の上面を露出する溝部を形成する工程（ｈ）と、
    前記溝部の底部及び側壁部、並びに前記第２の絶縁膜の上に、前記溝部の底部において前記下部水素バリア膜と接続する上部水素バリア膜を形成する工程（ｉ）と、
    前記上部水素バリア膜上を覆うように保護膜を形成する工程（ｊ）と、
    前記保護膜上に第３の絶縁膜を形成する工程（ｋ）と、
    前記保護膜が残存するように、前記第３の絶縁膜を研磨して平坦化する工程（ｌ）とを備える、半導体記憶装置の製造方法。
13. 請求項１２に記載の半導体記憶装置の製造方法において、
    前記工程（ｉ）と前記工程（ｊ）との間に、
    前記上部水素バリア膜上を覆うように第４の絶縁膜を形成する工程（ｍ）と、
    前記第４の絶縁膜及び前記上部水素バリア膜を選択的にエッチング除去することにより、前記容量素子の周囲全体において、前記第２の絶縁膜の上面を露出する工程（ｎ）とをさらに備え、
    前記工程（ｊ）は、露出した前記第２の絶縁膜上及び前記第４の絶縁膜上を覆うように前記保護膜を形成する工程である、半導体記憶装置の製造方法。
14. 請求項１２又は１３に記載の半導体記憶装置の製造方法において、
    前記工程（ｉ）は、ＣＶＤ法により、前記上部水素バリア膜を形成する工程を含み、
    前記工程（ｊ）は、スパッタ法により、前記保護膜を形成する工程を含む、半導体記憶装置の製造方法。
15. 半導体基板上に下部水素バリア膜を形成する工程（ａ）と、
    前記下部水素バリア膜上に下部電極を形成する工程（ｂ）と、
    前記下部水素バリア膜上に、前記下部電極を覆うように、第１の絶縁膜を形成する工程（ｃ）と、
    前記第１の絶縁膜を研磨して前記下部電極を露出する工程（ｄ）と、
    前記下部電極を覆うように、容量絶縁膜及び上部電極を順次形成することにより、前記下部電極、前記容量絶縁膜及び前記上部電極からなる容量素子を形成する工程（ｅ）と、
    前記第１の絶縁膜の上に、前記容量素子を覆うように、第２の絶縁膜を形成する工程（ｆ）と、
    前記第１の絶縁膜、前記第２の絶縁膜及び前記下部水素バリア膜の一部を選択的にエッチング除去することにより、前記容量素子の周囲全体において、前記第１の絶縁膜、前記第２の絶縁膜及び前記下部水素バリア膜の一部を貫通して前記下部水素バリア膜の側面を露出する溝部を形成する工程（ｇ）と、
    前記溝部の底部及び側壁部、並びに前記第２の絶縁膜の上に、前記溝部の側壁部において前記下部水素バリア膜と接続する上部水素バリア膜を形成する工程（ｈ）と、
    前記上部水素バリア膜上を覆うように保護膜を形成する工程（ｉ）と、
    前記保護膜上に第３の絶縁膜を形成する工程（ｊ）と、
    前記保護膜が残存するように、前記第３の絶縁膜を研磨して平坦化する工程（ｋ）とを備える、半導体記憶装置の製造方法。
16. 請求項１５に記載の半導体記憶装置の製造方法において、
    前記工程（ｈ）は、ＣＶＤ法により、前記上部水素バリア膜を形成する工程を含み、
    前記工程（ｉ）は、スパッタ法により、前記保護膜を形成する工程を含む、半導体記憶装置の製造方法。