JP2022010624A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体装置を小型化すること。【解決手段】絶縁膜と、前記絶縁膜内に設けられた導電プラグと、前記導電プラグ上に設けられ、下部電極と強誘電体膜と上部電極とを含み、前記導電プラグに電気的に接続された強誘電体キャパシタと、前記導電プラグへの酸素の拡散を抑制する酸素バリア絶縁膜と、を備え、前記下部電極は、電極膜と、前記導電プラグと前記電極膜との間に設けられ前記導電プラグへの酸素の拡散を抑制し且つ前記電極膜よりも幅が狭い酸素バリア導電膜と、を含み、前記酸素バリア絶縁膜は、前記絶縁膜と前記下部電極の前記電極膜との間で前記酸素バリア導電膜の周囲に設けられている、半導体装置。【選択図】図３

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。

強誘電体の分極反転を利用して、データを強誘電体キャパシタに保持する強誘電体メモリ（ＦｅＲＡＭ）の開発が進められている。強誘電体メモリは、電源を切っても保持されたデータが消失しない不揮発性メモリであり、高集積度、高速駆動、高耐久性、及び低消費電力を実現できる。

強誘電体キャパシタを構成する強誘電体膜の材料として、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ_３）又はＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）等のペロブスカイト結晶構造を有する強誘電体酸化物が主に用いられている。これらの材料は、アモルファス状態では強誘電性の特徴を発現しないため、酸素雰囲気下での結晶化熱処理が行われる。また、強誘電体キャパシタを形成する際のエッチング等によって生じたダメージを回復させるために、強誘電体キャパシタ形成後に酸素雰囲気下での回復アニール処理（熱処理）が行われる。

酸素雰囲気下での熱処理で、強誘電体キャパシタ直下の導電プラグが酸化されてコンタクト抵抗が高くなってしまうことがある。そこで、導電プラグの酸化を抑制するための様々な方法が提案されている。例えば導電プラグの上面を覆って炭化シリコン（ＳｉＣ）膜を設けることが提案されている（例えば特許文献１）。例えばプラグ導電層の上面を覆ってシリコン（Ｓｉ）膜を設け、その上に窒化チタン（ＴｉＮ）膜又は窒化タンタル（ＴａＮ）膜を設けた導電プラグが提案されている（例えば特許文献２）。例えばプラグ導電層の上面に窒化チタン（ＴｉＮ）膜又は窒化チタンアルミニウム（ＴｉＡｌＮ）膜を設けた導電プラグが提案されている（例えば特許文献３）。

特開２００２－２８９８１０号公報 特開２００７－２４３１１５号公報 特開２００７－３２４１６６号公報

導電プラグの酸化を抑制するため、導電プラグ上に形成される強誘電体キャパシタの下部電極を、酸素バリア導電膜を含んで構成することが知られている。しかしながら、強誘電体キャパシタに対する回復アニール処理によって酸素バリア導電膜の側壁が酸化されて酸化物が形成されることがある。酸素バリア導電膜の側壁に酸化物が形成されて盛り上がりが生じると、隣接する強誘電体キャパシタが接触することがあるため、強誘電体キャパシタの間隔を広げる必要がある。このため、半導体装置が大型化してしまう。

１つの側面では、半導体装置を小型化することを目的とする。

１つの態様では、絶縁膜と、前記絶縁膜内に設けられた導電プラグと、前記導電プラグ上に設けられ、下部電極と強誘電体膜と上部電極とを含み、前記導電プラグに電気的に接続された強誘電体キャパシタと、前記導電プラグへの酸素の拡散を抑制する酸素バリア絶縁膜と、を備え、前記下部電極は、電極膜と、前記導電プラグと前記電極膜との間に設けられ前記導電プラグへの酸素の拡散を抑制し且つ前記電極膜よりも幅が狭い酸素バリア導電膜と、を含み、前記酸素バリア絶縁膜は、前記絶縁膜と前記下部電極の前記電極膜との間で前記酸素バリア導電膜の周囲に設けられている、半導体装置である。

１つの態様では、絶縁膜内に導電プラグを形成する工程と、前記導電プラグ上に、下部電極と強誘電体膜と上部電極とを含み、前記導電プラグに電気的に接続された強誘電体キャパシタを形成する工程と、前記導電プラグへの酸素の拡散を抑制する酸素バリア絶縁膜を形成する工程と、を備え、前記強誘電体キャパシタを形成する工程は、電極膜と、前記導電プラグと前記電極膜との間に設けられ前記導電プラグへの酸素の拡散を抑制し且つ前記電極膜よりも幅が狭い酸素バリア導電膜と、を含む前記下部電極を形成する工程を含み、前記酸素バリア絶縁膜を形成する工程は、前記絶縁膜と前記下部電極の前記電極膜との間で前記酸素バリア導電膜の周囲に前記酸素バリア絶縁膜を形成する、半導体装置の製造方法である。

１つの側面として、半導体装置を小型化することができる。

図１は、実施例１に係る半導体装置の平面図である。 図２は、メモリセルアレイを構成する複数のメモリセルのうち隣接する２つのメモリセルを示す等価回路図である。 図３は、実施例１に係る半導体装置の断面図である。 図４（ａ）から図４（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図（その１）である。 図５（ａ）及び図５（ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図（その２）である。 図６（ａ）及び図６（ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図（その３）である。 図７は、比較例に係る半導体装置の断面図である。 図８（ａ）及び図８（ｂ）は、比較例に係る半導体装置の製造方法を示す断面図（その１）である。 図９（ａ）及び図９（ｂ）は、比較例に係る半導体装置の製造方法を示す断面図（その２）である。 図１０（ａ）及び図１０（ｂ）は、比較例に係る半導体装置で生じる課題を説明するための断面図である。 図１１は、実施例２に係る半導体装置の断面図である。

以下、図面を参照して、本発明の実施例について説明する。

図１は、実施例１に係る半導体装置の平面図である。図１のように、実施例１の半導体装置１００は、半導体基板１０上に形成された複数のメモリセルアレイ１１０と、複数のメモリセルアレイ１１０をまとめて囲む環状の防湿リング１２０と、を含んでいる。メモリセルアレイ１１０は、強誘電体キャパシタを含んで構成される複数のメモリセルの集合体である。防湿リング１２０は、メモリセルアレイ１１０内への水素及び水分の侵入を抑制することで、各メモリセルを構成するＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ_３）等の酸化物からなる強誘電体膜の還元を抑制する防護壁として機能する。

図２は、メモリセルアレイを構成する複数のメモリセルのうち隣接する２つのメモリセルを示す等価回路図である。図２のように、メモリセルアレイ１１０を構成する複数のメモリセル各々は、２つのトランジスタと２つの強誘電体キャパシタとで１ビットのデータを相補的に記憶する２Ｔ／２Ｃ型の形態を有する。すなわち、メモリセルＭＣ１は、トランジスタＴａ１、Ｔｂ１及び強誘電体キャパシタＣａ１、Ｃｂ１を含んで構成されている。メモリセルＭＣ２は、トランジスタＴａ２、Ｔｂ２及び強誘電体キャパシタＣａ２、Ｃｂ２を含んで構成されている。

メモリセルＭＣ１のトランジスタＴａ１は、ドレインがビット線ＢＬ１に電気的に接続され、ゲートがワード線ＷＬ１に電気的に接続され、ソースが強誘電体キャパシタＣａ１の一端に電気的に接続されている。メモリセルＭＣ１のトランジスタＴｂ１は、ドレインがビット線ＢＬ２に電気的に接続され、ゲートがワード線ＷＬ１に電気的に接続され、ソースが強誘電体キャパシタＣｂ１の一端に電気的に接続されている。メモリセルＭＣ１の強誘電体キャパシタＣａ１及びＣｂ１の他端は、プレート線ＰＬ１に電気的に接続されている。

メモリセルＭＣ２のトランジスタＴａ２は、ドレインがビット線ＢＬ１に電気的に接続され、ゲートがワード線ＷＬ２に電気的に接続され、ソースが強誘電体キャパシタＣａ２の一端に電気的に接続されている。メモリセルＭＣ２のトランジスタＴｂ２は、ドレインがビット線ＢＬ２に電気的に接続され、ゲートがワード線ＷＬ２に電気的に接続され、ソースが強誘電体キャパシタＣｂ２の一端に電気的に接続されている。メモリセルＭＣ２の強誘電体キャパシタＣａ２及びＣｂ２の他端は、プレート線ＰＬ２に電気的に接続されている。

図３は、実施例１に係る半導体装置の断面図である。図３には、図２におけるメモリセルＭＣ１を構成するトランジスタＴａ１及び強誘電体キャパシタＣａ１とメモリセルＭＣ２を構成するトランジスタＴａ２及び強誘電体キャパシタＣａ２とが示されている。図３のように、実施例１の半導体装置１００は、Ｐ型シリコン基板等の半導体基板１０を有する。半導体基板１０の表層部には、トランジスタＴａ１及びＴａ２の形成領域を画定する酸化シリコン（ＳｉＯ_２）等の絶縁体からなる素子分離領域１１が形成されている。

また、半導体基板１０の表層部には、トランジスタＴａ１及びＴａ２のソース領域Ｓ１、Ｓ２及びドレイン領域Ｄが形成されている。ソース領域Ｓ１、Ｓ２及びドレイン領域Ｄは、Ｎ型半導体で構成されている。トランジスタＴａ１及びＴａ２はドレイン領域Ｄを共有している。なお、半導体基板１０の表層部にＰウェルを設け、Ｐウェル内にソース領域Ｓ１、Ｓ２、及びドレイン領域Ｄを形成してもよい。

半導体基板１０上には、ゲート絶縁膜１２を介してゲート電極Ｇ１、Ｇ２が設けられている。ゲート絶縁膜１２は例えばＳｉＯ_２で形成され、ゲート電極Ｇ１及びＧ２は例えばポリシリコンで形成されている。ゲート電極Ｇ１及びＧ２は、それぞれ、ワード線ＷＬ１及びＷＬ２として機能する。ゲート電極Ｇ１及びＧ２の側面には、ＳｉＯ_２等の絶縁体からなるサイドウォール１３が設けられている。ソース領域Ｓ１、Ｓ２、ドレイン領域Ｄ、及びゲート電極Ｇ１、Ｇ２の表面には、コンタクト抵抗を低下させるためのシリサイド層１４が設けられている。トランジスタＴａ１及びＴａ２は電界効果トランジスタである。

トランジスタＴａ１及びＴａ２上には、カバー膜２１、層間絶縁膜２２、エッチストッパ膜２３、層間絶縁膜２４、酸化抑制膜２５、及び緩衝膜２６がこの順に積層されている。カバー膜２１は、厚さが５０ｎｍ～１００ｎｍ程度であり、窒化シリコン（ＳｉＮ）等の絶縁体で形成されている。層間絶縁膜２２は、厚さが３００ｎｍ～４００ｎｍ程度であり、ＳｉＯ_２等の絶縁体で形成されている。エッチストッパ膜２３は、厚さが２０ｎｍ～５０ｎｍ程度であり、ＳｉＮ等の絶縁体で形成されている。層間絶縁膜２４は、厚さが２００ｎｍ～３００ｎｍ程度であり、ＳｉＯ_２等の絶縁体で形成されている。酸化抑制膜２５は、厚さが５０ｎｍ～１５０ｎｍ程度であり、ＳｉＮ等の絶縁体で形成されている。緩衝膜２６は、厚さが２００ｎｍ～３００ｎｍ程度であり、ＳｉＯ_２等の絶縁体で形成されている。

導電プラグ３１、３２、及び３３が、層間絶縁膜２２及びカバー膜２１を貫通して、それぞれ、ソース領域Ｓ１、Ｓ２、及びドレイン領域Ｄに電気的に接続されている。導電プラグ３１、３２、及び３３は、タングステン（Ｗ）等の導電体で形成されている。層間絶縁膜２４及びエッチストッパ膜２３を貫通してビット線ＢＬ１として機能する配線３４が設けられている。配線３４は、導電プラグ３３を介してトランジスタＴａ１及びＴａ２のドレイン領域Ｄに電気的に接続されている。配線３４は、タングステン（Ｗ）等の導電体で形成されている。導電プラグ３５及び３６は、緩衝膜２６、酸化抑制膜２５、層間絶縁膜２４、及びエッチストッパ膜２３を貫通して、導電プラグ３１及び３２に電気的に接続されている。導電プラグ３５及び３６は、タングステン（Ｗ）等の導電体で形成されている。

緩衝膜２６上には、強誘電体キャパシタＣａ１及びＣａ２が設けられている。強誘電体キャパシタＣａ１及びＣａ２は、それぞれ、下部電極４１、強誘電体膜４２、及び上部電極４３が積層された積層構造を有する。下部電極４１は、密着膜４４、酸素バリア導電膜４５、及び電極膜４６がこの順に積層されている。密着膜４４は導電プラグ３５及び３６に接触している。密着膜４４は、厚さが１ｎｍ～１０ｎｍ程度であり、窒化チタン（ＴｉＮ）等の導電体で形成されている。密着膜４４は、導電プラグ３５及び３６と酸素バリア導電膜４５との間の密着性を向上させる機能を有する。酸素バリア導電膜４５は密着膜４４に接触している。酸素バリア導電膜４５は平面視において密着膜４４とほぼ同じ大きさとなっている。

酸素バリア導電膜４５は、厚さが５０ｎｍ～１００ｎｍ程度で、酸素透過性の低い膜であり、導電プラグ３５及び３６への酸素の拡散を抑制する機能を有する。例えば、酸素バリア導電膜４５は密着膜４４及び電極膜４６よりも酸素透過性が低い。酸素バリア導電膜４５は、窒化チタンアルミニウム（ＴｉＡｌＮ）、酸窒化チタンアルミニウム（ＴｉＡｌＯＮ）、窒化チタンシリコン（ＴｉＳｉＮ）、窒化タンタルアルミニウム（ＴａＡｌＮ）、酸窒化タンタルアルミニウム（ＴａＡｌＯＮ）、及び窒化タンタルシリコン（ＴａＳｉＮ）の少なくとも一種を含む導電体で形成されている。電極膜４６は、厚さが１０ｎｍ～１００ｎｍ程度であり、イリジウム（Ｉｒ）等の導電体で形成されている。

密着膜４４及び酸素バリア導電膜４５は、電極膜４６に比べて幅が狭くなっていて、平面視において全体が電極膜４６に重なっている。密着膜４４及び酸素バリア導電膜４５は、電極膜４６の側面よりも内側に入って設けられている。例えば、密着膜４４及び酸素バリア導電膜４５の幅は、電極膜４６の幅の２／３以下であってもよいし、１／２以下であってもよいし、１／４以下であってもよい。また、密着膜４４及び酸素バリア導電膜４５は、導電プラグ３５及び３６よりも広い幅で導電プラグ３５及び３６全体を覆っている。例えば、密着膜４４及び酸素バリア導電膜４５の幅は、導電プラグ３５及び３６の幅の１．５倍以上であってもよいし、２倍以上であってもよいし、２．５倍以上であってもよい。

密着膜４４及び酸素バリア導電膜４５の幅が電極膜４６の幅よりも狭いことで生じた緩衝膜２６と電極膜４６との間の隙間には酸素バリア絶縁膜２７が設けられている。すなわち、密着膜４４及び酸素バリア導電膜４５の周囲には酸素バリア絶縁膜２７が設けられている。言い換えると、密着膜４４及び酸素バリア導電膜４５は酸素バリア絶縁膜２７に埋め込まれている。酸素バリア絶縁膜２７は密着膜４４及び酸素バリア導電膜４５の側面に接して設けられている。酸素バリア絶縁膜２７は、厚さが５０ｎｍ～１００ｎｍ程度で、酸素透過性の低い膜であり、導電プラグ３５及び３６への酸素の拡散を抑制する機能を有する。例えば、酸素バリア絶縁膜２７は緩衝膜２６よりも酸素透過性が低い。酸素バリア絶縁膜２７は、窒化シリコン（ＳｉＮ）、炭化シリコン（ＳｉＣ）、及び炭窒化シリコン（ＳｉＣＮ）の少なくとも一種を含む絶縁体で形成されている。

酸素バリア絶縁膜２７は、隣接する強誘電体キャパシタＣａ１及びＣａ２の両方にわたって延在して設けられている。すなわち、強誘電体キャパシタＣａ１と強誘電体キャパシタＣａ２の間にも緩衝膜２６上に酸素バリア絶縁膜２７が設けられている。緩衝膜２６の密着膜４４及び酸素バリア導電膜４５が設けられている領域以外の領域は全て酸素バリア絶縁膜２７で覆われていてもよい。酸素バリア絶縁膜２７の上面と酸素バリア導電膜４５の上面とはほぼ同一面となっている。

強誘電体膜４２は、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ_３）又はＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）等のペロブスカイト結晶構造を有する強誘電体酸化物を含んで形成されている。強誘電体膜４２の厚さは５０ｎｍ～１５０ｎｍ程度である。上部電極４３は、電極膜４７と電極膜４８がこの順に積層されている。電極膜４７は、厚さが１００ｎｍ～２００ｎｍ程度であり、酸化イリジウム（ＩｒＯ_２）等で形成されている。電極膜４８は、コンタクト抵抗の低減のために設けられていて、厚さが５０ｎｍ～１５０ｎｍであり、イリジウム（Ｉｒ）等の導電体で形成されている。

強誘電体キャパシタＣａ１の下部電極４１は、導電プラグ３５及び３１を介してトランジスタＴａ１のソース領域Ｓ１に電気的に接続されている。強誘電体キャパシタＣａ２の下部電極４１は、導電プラグ３６及び３２を介してトランジスタＴａ２のソース領域Ｓ２に電気的に接続されている。

強誘電体キャパシタＣａ１及びＣａ２の表面は、厚さが２０ｎｍ～７０ｎｍ程度であり、酸化アルミニウム（Ａｌ_２Ｏ_３）及び酸化チタン（ＴｉＯ_２）の少なくとも一方を含む絶縁体からなる水素バリア膜５１で覆われている。水素バリア膜５１は、強誘電体キャパシタＣａ１及びＣａ２への水素及び水分の侵入を抑制する保護膜として機能する。水素バリア膜５１上には、ＳｉＯ_２等の絶縁体からなる層間絶縁膜５２及び５３が積層されている。層間絶縁膜５２の厚さは８００ｎｍ～１５００ｎｍ程度であり、層間絶縁膜５３の厚さは２００ｎｍ～３００ｎｍ程度である。層間絶縁膜５２、５３及び水素バリア膜５１を貫通して、タングステン（Ｗ）等の導電体からなる導電プラグ６１及び６２が設けられている。導電プラグ６１は強誘電体キャパシタＣａ１の上部電極４３に電気的に接続され、導電プラグ６２は強誘電体キャパシタＣａ２の上部電極４３に電気的に接続されている。

層間絶縁膜５３上に、プレート線ＰＬ１及びＰＬ２としてそれぞれ機能する配線６３及び６４が設けられている。配線６３及び６４は、バリア膜６５、配線膜６６、及びバリア膜６７が積層した積層構造を有する。バリア膜６５及び６７は、例えばチタン（Ｔｉ）又は窒化チタン（ＴｉＮ）を含んで形成されている。配線膜６６は、例えばアルミニウム銅合金等の導電体を含んで形成されている。配線６３は導電プラグ６１を介して強誘電体キャパシタＣａ１に電気的に接続され、配線６４は導電プラグ６２を介して強誘電体キャパシタＣａ２に電気的に接続されている。

図４（ａ）から図６（ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図４（ａ）のように、Ｐ型シリコン基板である半導体基板１０の表層部に、ＳＴＩ（shallow trench isolation）技術を用いて素子分離領域１１を形成する。その後、ウェル及びチャネルストップ拡散層（いずれも不図示）等を形成するためのイオン注入を行う。次いで、熱酸化法を用いて半導体基板１０の表面にゲート絶縁膜１２を形成するためのＳｉＯ_２膜を形成した後、ＣＶＤ（chemical vapor deposition）法を用いてゲート電極Ｇ１及びＧ２を形成するためのポリシリコン膜を成膜する。その後、フォトリソグラフィ法及びエッチング法を用いてＳｉＯ_２膜及びポリシリコン膜をパターニングして、ゲート絶縁膜１２及びゲート電極Ｇ１、Ｇ２を形成する。

次に、ＬＤＤ（lightly doped drain）構造を形成するためのイオン注入を行うことにより、Ｎ型の拡散層（不図示）を形成する。次いで、ＣＶＤ法を用いてゲート電極Ｇ１及びＧ２を覆うＳｉＯ_２等の絶縁膜を成膜した後、この絶縁膜をエッチバックすることで、ゲート電極Ｇ１及びＧ２の側面を覆うサイドウォール１３を形成する。次いで、ゲート電極Ｇ１、Ｇ２及びサイドウォール１３をマスクとして用い、ソース領域Ｓ１、Ｓ２及びドレイン領域Ｄを形成するためのイオン注入を行う。その後、熱処理を行うことでソース領域Ｓ１、Ｓ２及びドレイン領域Ｄを構成するＮ型の不純物拡散領域を活性化させる。次いで、サリサイドプロセスを用いて、ソース領域Ｓ１、Ｓ２、ドレイン領域Ｄ、及びゲート電極Ｇ１、Ｇ２の表面にコンタクト抵抗を低下させるためのシリサイド層１４を形成する。以上により、半導体基板１０にトランジスタＴａ１及びＴａ２が形成される。

図４（ｂ）のように、ＣＶＤ法を用いてＳｉＮ等の絶縁膜をトランジスタＴａ１及びＴａ２の表面に堆積して厚さが７０ｎｍ程度のカバー膜２１を形成する。次いで、ＣＶＤ法を用いてカバー膜２１上にＳｉＯ_２等の絶縁膜からなる層間絶縁膜２２を形成した後、ＣＭＰ（chemical mechanical polish）法を用いて層間絶縁膜２２の表面を平坦化する。次いで、フォトリソグラフィ法及びエッチング法を用いてソース領域Ｓ１、Ｓ２及びドレイン領域Ｄに達するコンタクトホールを層間絶縁膜２２及びカバー膜２１に形成する。次いで、コンタクトホールの側面及び底面にＣＶＤ法を用いて密着膜（例えばＴｉ膜とＴｉＮ膜の積層膜）を形成した後、ＣＶＤ法を用いてコンタクトホールをタングステン（Ｗ）等の導電膜で充填する。次いで、ＣＭＰ法を用いて層間絶縁膜２２上に堆積した余剰の密着膜及び導電膜を除去することで、導電プラグ３１、３２、３３を形成する。

図４（ｃ）のように、ＣＶＤ法を用いてＳｉＮ等の絶縁膜を層間絶縁膜２２上に堆積して厚さが４０ｎｍ程度のエッチストッパ膜２３を形成する。次いで、ＣＶＤ法を用いてエッチストッパ膜２３上にＳｉＯ_２等の絶縁膜からなる厚さ２５０ｎｍ程度の層間絶縁膜２４を形成する。次いで、フォトリソグラフィ法及びエッチング法を用いて、層間絶縁膜２４及びエッチストッパ膜２３における配線３４の形成領域にライン状の溝を形成する。次いで、ライン状の溝の側面及び底面にＣＶＤ法を用いて密着膜（例えばＴｉ膜とＴｉＮ膜の積層膜）を形成した後、ＣＶＤ法を用いてライン状の溝にタングステン（Ｗ）等の導電膜を充填する。次いで、ＣＭＰ法を用いて層間絶縁膜２４上に堆積した余剰の密着膜及び導電膜を除去することで配線３４を形成する。

ＣＶＤ法を用いてＳｉＮ等の絶縁膜を層間絶縁膜２４上に堆積して厚さが１００ｎｍ程度の酸化抑制膜２５を形成する。次いで、ＣＶＤ法を用いてＳｉＯ_２等の絶縁膜を酸化抑制膜２５上に堆積して厚さが２３０ｎｍ程度の緩衝膜２６を形成する。次いで、フォトリソグラフィ法及びエッチング法を用いて緩衝膜２６、酸化抑制膜２５、層間絶縁膜２４、及びエッチストッパ膜２３を貫通して導電プラグ３１及び３２に達するコンタクトホールを形成する。次いで、コンタクトホールの側面及び底面にＣＶＤ法を用いて密着膜（例えばＴｉ膜とＴｉＮ膜の積層膜）を形成した後、ＣＶＤ法を用いてコンタクトホールにタングステン（Ｗ）等の導電膜を充填する。次いで、ＣＭＰ法を用いて緩衝膜２６上に堆積した余剰の密着膜及び導電膜を除去することで、導電プラグ３５及び３６を形成する。導電プラグ３５及び３６は、それぞれ、導電プラグ３１及び３２に電気的に接続される。

図５（ａ）のように、緩衝膜２６上にＣＶＤ法を用いて例えば窒化チタン（ＴｉＮ）からなる厚さ５ｎｍ程度の密着膜４４を成膜する。次いで、密着膜４４上にＰＶＤ法を用いて例えば窒化チタンアルミニウム（ＴｉＡｌＮ）からなる厚さ７０ｎｍ程度の酸素バリア導電膜４５を成膜する。その後、フォトリソグラフィ法及びエッチング法を用いて酸素バリア導電膜４５及び密着膜４４を所望の大きさにパターニングする。密着膜４４及び酸素バリア導電膜４５は、導電プラグ３５及び３６上に、導電プラグ３５及び３６よりも大きな幅を有して導電プラグ３５及び３６全体を覆って形成される。密着膜４４及び酸素バリア導電膜４５が導電プラグ３５及び３６よりも大きな幅を有することで、位置ずれが生じた場合でも、接触抵抗の低減を抑制することができる。

図５（ｂ）のように、緩衝膜２６上にＣＶＤ法を用いて例えばＳｉＮからなる厚さ７０ｎｍ程度の酸素バリア絶縁膜２７を成膜する。次いで、ＣＭＰ法を用いて酸素バリア導電膜４５上に堆積した酸素バリア絶縁膜２７を除去して、酸素バリア導電膜４５の表面を露出させる。

図６（ａ）のように、酸素バリア導電膜４５上及び酸素バリア絶縁膜２７上にＰＶＤ法を用いてイリジウム（Ｉｒ）等の導電体からなる電極膜４６を成膜する。電極膜４６上にＰＶＤ法又はＣＶＤ法を用いて例えばＰＺＴからなる強誘電体膜４２を成膜する。その後、強誘電体膜４２に対して酸素雰囲気下での熱処理である急速加熱処理を行う。これにより、強誘電体膜４２において、余剰元素の脱離及び酸化が生じ、強誘電体膜４２の結晶化が完了する。導電プラグ３５及び３６上に酸素バリア導電膜４５が形成され且つ酸素バリア導電膜４５の周囲に酸素バリア絶縁膜２７が形成されている。このため、強誘電体膜４２に対して結晶化熱処理を行っても導電プラグ３５及び３６が酸化することが抑制される。次いで、強誘電体膜４２上にＰＶＤ法を用いて例えば酸化イリジウム（ＩｒＯ_２）からなる電極膜４７と例えばイリジウム（Ｉｒ）からなる電極膜４８とを成膜する。次いで、フォトリソグラフィ法及びエッチング法を用いて、電極膜４８、電極膜４７、強誘電体膜４２、及び電極膜４６をパターニングする。これにより、密着膜４４と酸素バリア導電膜４５と電極膜４６を含む下部電極４１と、強誘電体膜４２と、電極膜４７と電極膜４８を含む上部電極４３と、を含む強誘電体キャパシタＣａ１及びＣａ２が形成される。強誘電体キャパシタＣａ１及びＣａ２を形成した後、エッチング等のプロセスダメージを取り除くために、酸素雰囲気下での熱処理である回復アニール処理を行う。導電プラグ３５及び３６上に酸素バリア導電膜４５が形成され且つ酸素バリア導電膜４５の周囲に酸素バリア絶縁膜２７が形成されているため、回復アニール処理を行っても導電プラグ３５及び３６が酸化することが抑制される。

図６（ｂ）のように、ＣＶＤ法又はＰＶＤ法を用いて強誘電体キャパシタＣａ１及びＣａ２を覆うようにＡｌ_２Ｏ_３等の絶縁膜からなる厚さ５０ｎｍ程度の水素バリア膜５１を形成する。次いで、水素バリア膜５１上にＣＶＤ法を用いてＳｉＯ_２を主として含む厚さ１４００ｎｍ程度の層間絶縁膜５２を形成する。その後、層間絶縁膜５２の表面をＣＭＰ法を用いて平坦化する。層間絶縁膜５２の平坦化後、Ｎ_２Ｏガス又はＮ_２ガス等を用いて発生させたプラズマ雰囲気中で層間絶縁膜５２に対して熱処理を行う。この熱処理により、層間絶縁膜５２の内部に含まれる水分が除去されるとともに層間絶縁膜５２の膜質が変化し、層間絶縁膜５２の内部に水素及び水分が侵入し難くなる。

その後、図３のように、層間絶縁膜５２上にＣＶＤ法を用いてＳｉＯ_２を主として含む厚さ２５０ｎｍ程度の層間絶縁膜５３を形成する。層間絶縁膜５３を形成することで、ＣＭＰの影響によって強誘電体キャパシタＣａ１及びＣａ２の間で層間絶縁膜５２に凹部が生じたとしても、この凹部が層間絶縁膜５３によって埋め込まれて平坦化される。次いで、フォトリソグラフィ法及びエッチング法を用いて、層間絶縁膜５２、５３及び水素バリア膜５１を貫通して強誘電体キャパシタＣａ１及びＣａ２の上部電極４３に達するコンタクトホールを形成する。次いで、コンタクトホールの側面及び底面にＣＶＤ法を用いて密着膜（例えばＴｉ膜及びＴｉＮ膜の積層膜）を形成した後、ＣＶＤ法を用いてコンタクトホールにタングステン（Ｗ）等の導電膜を充填する。次いで、ＣＭＰ法を用いて層間絶縁膜５３上に堆積した余剰の密着膜及び導電膜を除去することで、導電プラグ６１及び６２を形成する。次いで、層間絶縁膜５３の表面にバリア膜６５、配線膜６６、及びバリア膜６７を積層する。次いで、フォトリソグラフィ法及びエッチング法を用いてこの積層膜をパターニングすることで配線６３及び６４を形成する。配線６３及び６４は、導電プラグ６１及び６２を介して強誘電体キャパシタＣａ１及びＣａ２の上部電極４３に接続される。以上の工程を経ることにより、実施例１の半導体装置１００が形成される。

図７は、比較例に係る半導体装置の断面図である。図７のように、比較例の半導体装置５００では、下部電極５４１を構成する密着膜５４４及び酸素バリア導電膜５４５の幅は、下部電極５４１を構成する電極膜４６の幅と同じ大きさか又は電極膜４６の幅よりも大きい。すなわち、密着膜５４４及び酸素バリア導電膜５４５は、平面視において電極膜４６と同じ大きさか又は電極膜４６よりも大きい。このため、緩衝膜２６と下部電極５４１を構成する電極膜４６との間には酸素バリア絶縁膜が設けられていない。その他の構成は、実施例１の半導体装置１００と同じであるため説明を省略する。

図８（ａ）から図９（ｂ）は、比較例に係る半導体装置の製造方法を示す断面図である。まず、実施例１の図４（ａ）から図４（ｃ）で説明した製造工程と同じ製造工程を実施する。その後、図８（ａ）のように、緩衝膜２６上に密着膜５４４を成膜した後、密着膜５４４上に酸素バリア導電膜５４５を成膜する。

図８（ｂ）のように、酸素バリア導電膜５４５上に電極膜４６を成膜する。電極膜４６上に強誘電体膜４２を成膜した後、強誘電体膜４２に対して酸素雰囲気下での熱処理である急速加熱処理を行う。これにより、強誘電体膜４２において、余剰元素の脱離及び酸化が生じ、強誘電体膜４２の結晶化が完了する。導電プラグ３５及び３６上に酸素バリア導電膜５４５が形成されているため、強誘電体膜４２の結晶化熱処理を行っても導電プラグ３５及び３６が酸化することが抑制される。次いで、強誘電体膜４２上に電極膜４７と電極膜４８とを成膜する。

図９（ａ）のように、フォトリソグラフィ法及びエッチング法を用いて、電極膜４８、電極膜４７、強誘電体膜４２、電極膜４６、酸素バリア導電膜５４５、及び密着膜５４４をパターニングする。これにより、密着膜５４４と酸素バリア導電膜５４５と電極膜４６を含む下部電極５４１と、強誘電体膜４２と、電極膜４７と電極膜４８を含む上部電極４３と、を含む強誘電体キャパシタＣａ１及びＣａ２が形成される。強誘電体キャパシタＣａ１及びＣａ２を形成した後に酸素雰囲気下での熱処理である回復アニール処理を行う。導電プラグ３５及び３６上に酸素バリア導電膜５４５が形成されているため、回復アニール処理を行っても導電プラグ３５及び３６が酸化することが抑制される。

図９（ｂ）のように、強誘電体キャパシタＣａ１及びＣａ２を覆うように水素バリア膜５１を形成する。その後の層間絶縁膜５２以降の製造工程は、実施例１で説明した製造工程と同じである。以上の工程を経ることにより、比較例の半導体装置５００が形成される。

図１０（ａ）及び図１０（ｂ）は、比較例に係る半導体装置で生じる課題を説明するための断面図である。図１０（ａ）のように、強誘電体キャパシタＣａ１及びＣａ２を形成した後の回復アニール処理によって、酸素バリア導電膜５４５の側壁が酸化されて酸化物５５０が形成されることがある。酸素バリア導電膜５４５の側壁に酸化物５５０が形成されると盛り上がりが生じるため、隣接する強誘電体キャパシタＣａ１とＣａ２が接触しないよう、強誘電体キャパシタＣａ１とＣａ２の間隔を広げる設計が行われる。このため、半導体装置５００が大型化してしまう。

図１０（ｂ）のように、酸素バリア導電膜５４５の側壁に酸化物５５０が形成されて盛り上がりが生じていると、水素バリア膜５１が強誘電体キャパシタＣａ１及びＣａ２を良好に付着して形成され難くなる。この場合、強誘電体キャパシタＣａ１及びＣａ２に水素及び水分が侵入してしまうことが起こり得る。

そこで、実施例１では、図３のように、下部電極４１において酸素バリア導電膜４５の幅を電極膜４６の幅よりも狭くし、緩衝膜２６（絶縁膜）と電極膜４６との間で酸素バリア導電膜４５の周囲に酸素バリア絶縁膜２７を設けている。酸素バリア導電膜４５の周囲に酸素バリア絶縁膜２７が設けられていることで、強誘電体キャパシタＣａ１、Ｃａ２を形成した後に回復アニール処理を行っても、酸素バリア導電膜４５の側壁に酸化物が形成されることを抑制でき、また、万が一酸化された場合でも、酸素バリア導電膜４５の幅は電極膜４６の幅よりも狭いので、図１０（ａ）及び図１０（ｂ）に示したような、強誘電体キャパシタ同士の接触や水素バリア膜の形成不良が抑制できる。よって、強誘電体キャパシタＣａ１とＣａ２の間隔を狭めることができ、半導体装置１００を小型化することができる。また、導電プラグ３５及び３６上に酸素バリア導電膜４５が設けられ、その周囲に酸素バリア絶縁膜２７が設けられている。このため、強誘電体膜４２の結晶化熱処理及び強誘電体キャパシタＣａ１、Ｃａ２の回復アニール処理を行っても、導電プラグ３５及び３６が酸化することを抑制できる。

強誘電体キャパシタＣａ１及びＣａ２への水素及び水分の侵入を抑制するために、強誘電体キャパシタＣａ１及びＣａ２を覆って水素バリア膜５１が設けられている場合が好ましい。実施例１では、酸素バリア導電膜４５の側壁に酸化物が形成されることが抑制されるため、強誘電体キャパシタＣａ１及びＣａ２に良好に付着する水素バリア膜５１を形成でき、水素及び水分の侵入を良好に抑制できる。

酸素バリア絶縁膜２７は、下部電極４１を構成する電極膜４６よりも外側まで延在している場合が好ましい。これにより、強誘電体膜４２の結晶化熱処理及び強誘電体キャパシタＣａ１、Ｃａ２の回復アニール処理を行っても、導電プラグ３５及び３６が酸化することを良好に抑制できる。

酸素バリア導電膜４５の幅は導電プラグ３５及び３６の幅よりも広くて、酸素バリア導電膜４５と導電プラグ３５及び３６との間に階段状の段差が形成される場合が好ましい。強誘電体膜４２の結晶化熱処理及び強誘電体キャパシタＣａ１、Ｃａ２の回復アニール処理において、酸素が酸素バリア導電膜４５と酸素バリア絶縁膜２７との界面を通って導電プラグ３５及び３６に侵入することが考えられる。このときに、酸素バリア導電膜４５と導電プラグ３５及び３６との間に階段状の段差が形成されることで、酸素バリア導電膜４５と酸素バリア絶縁膜２７との界面を通って侵入する酸素が導電プラグ３５及び３６に到達し難くなる。よって、導電プラグ３５及び３６が酸化することを更に抑制できる。導電プラグ３５及び３６の酸化を抑制するために、酸素バリア導電膜４５の幅は導電プラグ３５及び３６の幅の１．５倍以上が好ましく、２倍以上がより好ましく、２．５倍以上が更に好ましい。

酸素バリア絶縁膜２７は、隣接する強誘電体キャパシタＣａ１と強誘電体キャパシタＣａ２との両方にわたって延在して設けられていることが好ましい。これにより、強誘電体キャパシタＣａ１とＣａ２の間にも酸素バリア絶縁膜２７が設けられるため、図６（ａ）で説明した強誘電体キャパシタＣａ１とＣａ２を形成する際のパターニングは電極膜４６までのエッチングで済む。よって、エッチング量が少なくて済むようになることから、強誘電体キャパシタＣａ１とＣａ２の間隔を更に狭くすることができ、半導体装置１００を更に小型化することができる。

図１１は、実施例２に係る半導体装置の断面図である。図１１のように、実施例２の半導体装置２００では、下部電極４１ａは電極膜４６と酸素バリア導電膜４５との間に密着膜４９を有する。密着膜４９の幅は、電極膜４６の幅と同じ大きさでもよいし、電極膜４６の幅よりも大きくてもよい。したがって、密着膜４９は、平面視において電極膜４６と同じ大きさでもよいし、電極膜４６よりも大きくてもよい。電極膜４６は密着膜４９の表面に接して設けられていてもよい。密着膜４９は、厚さが１ｎｍ～１０ｎｍであり、窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）で形成されている。その他の構成は実施例１の半導体装置１００と同じであるため説明を省略する。実施例２の半導体装置２００は、酸素バリア絶縁膜２７をＣＭＰ法で除去して酸素バリア導電膜４５の表面を露出させた後で電極膜４６を成膜する前に、ＰＶＤ法によってＴｉＮ膜又はＴａＮ膜を堆積することで形成できる。ＴｉＮ膜又はＴａＮ膜を堆積する以外に、Ｔｉ又はＴａを堆積して熱処理を行うことでＴｉＮ膜又はＴａＮ膜を形成してもよい。

実施例２のように、下部電極４１ａは、電極膜４６と酸素バリア導電膜４５との間にＴｉＮ又はＴａＮからなる密着膜４９を備えていてもよい。これにより、電極膜４６はＴｉＮ又はＴａＮからなる密着膜４９上に形成されるため、電極膜４６の結晶性を向上させることができる。電極膜４６の結晶性が向上されることで、強誘電体膜４２の結晶性を向上させることができる。また、電極膜４６と酸素バリア導電膜４５及び酸素バリア絶縁膜２７との間の膜剥がれを抑制することができる。

実施例１及び実施例２では、２Ｔ／２Ｃ型の強誘電体メモリの場合を例に示したが、この場合に限られず、例えば１つのトランジスタと１つの強誘電体キャパシタとで１ビットのデータを記憶する１Ｔ／１Ｃ型の強誘電体メモリの場合でもよい。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

なお、以上の説明に関して更に以下の付記を開示する。
（付記１）絶縁膜と、前記絶縁膜内に設けられた導電プラグと、前記導電プラグ上に設けられ、下部電極と強誘電体膜と上部電極とを含み、前記導電プラグに電気的に接続された強誘電体キャパシタと、前記導電プラグへの酸素の拡散を抑制する酸素バリア絶縁膜と、を備え、前記下部電極は、電極膜と、前記導電プラグと前記電極膜との間に設けられ前記導電プラグへの酸素の拡散を抑制し且つ前記電極膜よりも幅が狭い酸素バリア導電膜と、を含み、前記酸素バリア絶縁膜は、前記絶縁膜と前記下部電極の前記電極膜との間で前記酸素バリア導電膜の周囲に設けられている、半導体装置。
（付記２）前記酸素バリア絶縁膜は、前記下部電極の前記電極膜よりも外側まで延在している、付記１に記載の半導体装置。
（付記３）前記酸素バリア導電膜の幅は前記導電プラグの幅よりも広い、付記１または２に記載の半導体装置。
（付記４）複数の前記強誘電体キャパシタを備え、前記酸素バリア絶縁膜は前記複数の強誘電体キャパシタのうち隣接する強誘電体キャパシタの両方にわたって延在して設けられている、付記１から３のいずれか一項に記載の半導体装置。
（付記５）前記強誘電体キャパシタを覆う水素バリア膜を備える、付記１から４のいずれか一項に記載の半導体装置。
（付記６）前記水素バリア膜は、酸化アルミニウム及び酸化チタンの少なくとも一方を含んで形成されている、付記５に記載の半導体装置。
（付記７）前記酸素バリア絶縁膜は、窒化シリコン、炭化シリコン、及び炭窒化シリコンの少なくとも一種を含んで形成されている、付記１から６のいずれか一項に記載の半導体装置。
（付記８）前記酸素バリア導電膜は、窒化チタンアルミニウム、酸窒化チタンアルミニウム、窒化チタンシリコン、窒化タンタルアルミニウム、酸窒化タンタルアルミニウム、及び窒化タンタルシリコンの少なくとも一種を含んで形成されている、付記１から７のいずれか一項に記載の半導体装置。
（付記９）前記下部電極は、前記電極膜と前記酸素バリア導電膜との間に窒化チタン又は窒化タンタルからなる密着膜を備える、付記１から８のいずれか一項に記載の半導体装置。
（付記１０）前記密着膜の幅は前記電極膜の幅以上の大きさである、付記９に記載の半導体装置。
（付記１１）絶縁膜内に導電プラグを形成する工程と、前記導電プラグ上に、下部電極と強誘電体膜と上部電極とを含み、前記導電プラグに電気的に接続された強誘電体キャパシタを形成する工程と、前記導電プラグへの酸素の拡散を抑制する酸素バリア絶縁膜を形成する工程と、を備え、前記強誘電体キャパシタを形成する工程は、電極膜と、前記導電プラグと前記電極膜との間に設けられ前記導電プラグへの酸素の拡散を抑制し且つ前記電極膜よりも幅が狭い酸素バリア導電膜と、を含む前記下部電極を形成する工程を含み、前記酸素バリア絶縁膜を形成する工程は、前記絶縁膜と前記下部電極の前記電極膜との間で前記酸素バリア導電膜の周囲に前記酸素バリア絶縁膜を形成する、半導体装置の製造方法。
（付記１２）前記強誘電体キャパシタを形成する工程及び前記酸素バリア絶縁膜を形成する工程の後、前記強誘電体キャパシタに対してアニール処理を行う工程を備える、付記１１に記載の半導体装置の製造方法。
（付記１３）前記強誘電体キャパシタを覆う水素バリア膜を形成する工程を備える、付記１１または１２に記載の半導体装置の製造方法。
（付記１４）前記酸素バリア絶縁膜を形成する工程は、前記下部電極の前記酸素バリア導電膜を形成した後で且つ前記電極膜を形成する前に、前記酸素バリア導電膜の周囲に前記酸素バリア絶縁膜を形成する、付記１１から１３のいずれか一項に記載の半導体装置の製造方法。

１０ 半導体基板
１１ 素子分離領域
１２ ゲート絶縁膜
１３ サイドウォール
１４ シリサイド層
２１ カバー膜
２２ 層間絶縁膜
２３ エッチストッパ膜
２４ 層間絶縁膜
２５ 酸化抑制膜
２６ 緩衝膜
２７ 酸素バリア絶縁膜
３１、３２、３３ 導電プラグ
３４ 配線
３５、３６ 導電プラグ
４１、４１ａ 下部電極
４２ 強誘電体膜
４３ 上部電極
４４ 密着膜
４５ 酸素バリア導電膜
４６、４７、４８ 電極膜
４９ 密着膜
５１ 水素バリア膜
５２、５３ 層間絶縁膜
６１、６２ 導電プラグ
６３、６４ 配線
６５ バリア膜
６６ 配線膜
６７ バリア膜
１００、２００ 半導体装置
１１０ メモリセルアレイ
１２０ 防湿リング
５００ 半導体装置
５４１ 下部電極
５４４ 密着膜
５４５ 酸素バリア導電膜
５５０ 酸化物
Ｔａ１、Ｔｂ１、Ｔａ２、Ｔｂ２ トランジスタ
Ｃａ１、Ｃｂ１、Ｃａ２、Ｃｂ２ 強誘電体キャパシタ
ＭＣ１、ＭＣ２ メモリセル
Ｇ１、Ｇ２ ゲート電極
Ｓ１、Ｓ２ ソース領域
Ｄ ドレイン領域

Claims (10)

1. 絶縁膜と、
   前記絶縁膜内に設けられた導電プラグと、
   前記導電プラグ上に設けられ、下部電極と強誘電体膜と上部電極とを含み、前記導電プラグに電気的に接続された強誘電体キャパシタと、
   前記導電プラグへの酸素の拡散を抑制する酸素バリア絶縁膜と、を備え、
   前記下部電極は、電極膜と、前記導電プラグと前記電極膜との間に設けられ前記導電プラグへの酸素の拡散を抑制し且つ前記電極膜よりも幅が狭い酸素バリア導電膜と、を含み、
   前記酸素バリア絶縁膜は、前記絶縁膜と前記下部電極の前記電極膜との間で前記酸素バリア導電膜の周囲に設けられている、半導体装置。
2. 前記酸素バリア絶縁膜は、前記下部電極の前記電極膜よりも外側まで延在している、請求項１に記載の半導体装置。
3. 前記酸素バリア導電膜の幅は前記導電プラグの幅よりも広い、請求項１または２に記載の半導体装置。
4. 複数の前記強誘電体キャパシタを備え、
   前記酸素バリア絶縁膜は前記複数の強誘電体キャパシタのうち隣接する強誘電体キャパシタの両方にわたって延在して設けられている、請求項１から３のいずれか一項に記載の半導体装置。
5. 前記強誘電体キャパシタを覆う水素バリア膜を備える、請求項１から４のいずれか一項に記載の半導体装置。
6. 前記酸素バリア絶縁膜は、窒化シリコン、炭化シリコン、及び炭窒化シリコンの少なくとも一種を含んで形成されている、請求項１から５のいずれか一項に記載の半導体装置。
7. 前記酸素バリア導電膜は、窒化チタンアルミニウム、酸窒化チタンアルミニウム、窒化チタンシリコン、窒化タンタルアルミニウム、酸窒化タンタルアルミニウム、及び窒化タンタルシリコンの少なくとも一種を含んで形成されている、請求項１から６のいずれか一項に記載の半導体装置。
8. 前記下部電極は、前記電極膜と前記酸素バリア導電膜との間に窒化チタン又は窒化タンタルからなる密着膜を備える、請求項１から７のいずれか一項に記載の半導体装置。
9. 絶縁膜内に導電プラグを形成する工程と、
   前記導電プラグ上に、下部電極と強誘電体膜と上部電極とを含み、前記導電プラグに電気的に接続された強誘電体キャパシタを形成する工程と、
   前記導電プラグへの酸素の拡散を抑制する酸素バリア絶縁膜を形成する工程と、を備え、
   前記強誘電体キャパシタを形成する工程は、電極膜と、前記導電プラグと前記電極膜との間に設けられ前記導電プラグへの酸素の拡散を抑制し且つ前記電極膜よりも幅が狭い酸素バリア導電膜と、を含む前記下部電極を形成する工程を含み、
   前記酸素バリア絶縁膜を形成する工程は、前記絶縁膜と前記下部電極の前記電極膜との間で前記酸素バリア導電膜の周囲に前記酸素バリア絶縁膜を形成する、半導体装置の製造方法。
10. 前記強誘電体キャパシタを形成する工程及び前記酸素バリア絶縁膜を形成する工程の後、前記強誘電体キャパシタに対してアニール処理を行う工程を備える、請求項９に記載の半導体装置の製造方法。
    

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