JP2004095861A - 半導体装置及びその製造方法 - Google Patents
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- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/901—Capacitive junction
Abstract
【課題】層間絶縁膜に覆われるキャパシタの特性を良好にすることができる半導体装置及びその製造方法を提供すること。
【解決手段】シリコン基板（半導体基板）１の上方に形成された第１の層間絶縁膜（第１絶縁膜）と、第１の層間絶縁膜１１上に形成され且つ下部電極１６ａ、誘電体膜１７ａ及び上部電極１８ａを有するキャパシタ２０と、キャパシタ２０及び第１層間絶縁膜１１の上方に形成された第４の層間絶縁膜（第２絶縁膜）２６と、キャパシタ２０及びその周辺の上方であって第４の層間絶縁膜２６の上に形成され且つ第４の層間絶縁膜２６とは逆の方向の応力を有する金属パターン３１とを有することを特徴とする半導体装置による。
【選択図】 図１３
【解決手段】シリコン基板（半導体基板）１の上方に形成された第１の層間絶縁膜（第１絶縁膜）と、第１の層間絶縁膜１１上に形成され且つ下部電極１６ａ、誘電体膜１７ａ及び上部電極１８ａを有するキャパシタ２０と、キャパシタ２０及び第１層間絶縁膜１１の上方に形成された第４の層間絶縁膜（第２絶縁膜）２６と、キャパシタ２０及びその周辺の上方であって第４の層間絶縁膜２６の上に形成され且つ第４の層間絶縁膜２６とは逆の方向の応力を有する金属パターン３１とを有することを特徴とする半導体装置による。
【選択図】 図１３
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ）が知られている。
【０００３】
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報となる電荷をフローティングゲートに蓄積することによって情報を記憶する。情報の書込、消去にはゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００４】
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体キャパシタを有している。強誘電体キャパシタにおいて上部電極と下部電極の間に形成される強誘電体膜は、上部電極及び下部電極の間に印加する電圧値に応じて分極を生じ、印加電圧を取り去っても分極を保持する自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極の極性、大きさを検出すれば情報を読み出すことができる。
【０００５】
ＦｅＲＡＭは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書込ができるという利点がある。
【０００６】
ＦｅＲＡＭのメモリセルは、例えば特開２００１−６０６６９号公報に記載されているように、シリコン基板に形成されたＭＯＳトランジスタと、シリコン基板及びＭＯＳトランジスタ上に形成された第１層間絶縁膜と、第１層間絶縁膜上に形成された強誘電体キャパシタと、強誘電体キャパシタ及び第１層間絶縁膜上に形成された第２層間絶縁膜と、第１及び第２層間絶縁膜に形成されたホール内に埋め込まれてＭＯＳトランジスタに接続される導電性プラグと、導電性プラグと強誘電体キャパシタの上部電極を接続する第１の配線パターンと、第１の配線パターン及び第２層間絶縁膜の上に形成された第３の層間絶縁膜と、第３の層間絶縁膜上に形成された第２の配線パターンとを有している。
【０００７】
【発明が解決しようとする課題】
強誘電体キャパシタを覆う層間絶縁膜は、圧縮（ｃｏｍｐｒｅｓｓｉｖｅ）応力が強く、自らが膨張しようとする方向の力が働く。従って、強誘電体キャパシタの上に層間絶縁膜をさらに重ねて形成する毎に、強誘電体キャパシタには収縮力が加わることになり、強誘電体キャパシタの特性を劣化させる。
【０００８】
また、第１の配線パターンをアルミニウムから形成する場合には、第１の配線パターンの引っ張り力により強誘電体キャパシタの残留分極特性が劣化する。これに対して、強誘電体キャパシタを構成する強誘電体膜のキュリー点を超える温度でアルミニウム膜を加熱して引っ張り力を緩和した後に、アルミニウム膜をパターニングして配線パターンを形成することが、特開２００１−３６０２５号公報に記載されている。
【０００９】
しかし、第１の配線パターン同士の隙間には依然として層間絶縁膜が存在するので、第１の配線パターンの応力の如何に関わらず層間絶縁膜の圧縮応力が強誘電体キャパシタを劣化するという問題は残っている。
【００１０】
これに対して、強誘電体キャパシタに対して引張応力となるように層間絶縁膜を形成することが特開平１１−３３０３９０号公報に記載されている。しかし、引張応力を有する層間絶縁膜は水分含有量が多く、水分により強誘電体キャパシタを劣化させてしまうという別の問題が生じてしまう。
【００１１】
本発明の目的は、層間絶縁膜に覆われるキャパシタの特性を良好にすることができる半導体装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に形成された第１絶縁膜と、前記第１絶縁膜上に形成され且つ下部電極、誘電体層及び上部電極を有するキャパシタと、前記キャパシタ及び前記第１絶縁膜の上方に形成された第２絶縁膜と、前記キャパシタ及びその周辺の上方であって前記第１絶縁膜の上に形成され且つ前記第２絶縁膜とは逆の方向の応力を有する金属パターンとを有することを特徴とする半導体装置によって解決する。
【００１３】
次に、本発明の作用について説明する。
【００１４】
本発明に係る半導体装置よれば、第２絶縁膜とは逆の方向の応力を有する金属パターンを備えるので、第２絶縁膜からキャパシタに作用する応力が金属パターンの応力によって緩和され、キャパシタの強誘電体特性が向上する。しかも、金属パターンは、絶縁膜とは異なり水分が出ることがないので、水分によってキャパシタが劣化することが無い。
【００１５】
そのような金属パターンは、第２絶縁膜の上に形成してもよいし、或いは、第２絶縁膜に溝を設けてそこに形成してもよい。
【００１６】
又は、上記した課題は、半導体基板の上方に第１絶縁膜を形成する工程と、前記第１絶縁膜の上に、下部電極、誘電体層及び上部電極を有するキャパシタをセル領域に複数形成する工程と、前記キャパシタ及び前記第１絶縁膜の上方に第２絶縁膜を形成する工程と、前記第２絶縁膜の上に金属膜を形成する工程と、前記金属膜をパターニングしてセル領域を覆う金属パターンを形成する工程と、前記金属パターンの形成の前又は後に、前記金属膜の融点以下で前記金属膜を加熱することにより前記金属膜の応力を変化させることを特徴とする半導体装置の製造方法によって解決する。
【００１７】
次に、本発明の作用について説明する。
【００１８】
本発明に係る半導体装置の製造方法によれば、金属パターンの形成の前又は後に、金属膜をその融点以下の温度に加熱することにより、該金属膜の応力を変化させるので、例えば、その金属膜の応力が第２絶縁膜の応力とは逆の応力に変化すると、第２絶縁膜の応力が金属膜によって緩和され、キャパシタの強誘電体特性が向上する。
【００１９】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図１〜図１３は本発明の第１実施形態の半導体装置の製造方法を工程順に示す断面図である。図１４は、図１３の平面図である。
【００２０】
まず、図１に示す断面構造を形成するまでの工程を説明する。
【００２１】
図１に示すように、ｐ型シリコン（半導体）基板１表面の一部に、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）を素子分離絶縁膜２として形成する。素子分離絶縁膜２としてはＬＯＣＯＳの他の素子分離構造、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を採用してもよい。
【００２２】
素子分離絶縁膜２を形成した後に、シリコン基板１のメモリセル領域Ａ、周辺回路領域Ｂにおける所定の活性領域にｐ型不純物及びｎ型不純物を選択的に導入して、ｐウェル３及びｎウェル４を形成する。なお、図１には示していないが、周辺回路領域ＢではＣＭＯＳを形成するためにｐウェルも形成される。
【００２３】
その後、シリコン基板１の活性領域表面を熱酸化して、ゲート絶縁膜５としてシリコン酸化膜を形成する。
【００２４】
次に、シリコン基板１の上側全面にアモルファスシリコン膜及びタングステンシリサイド膜を形成し、これらのアモルファスシリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法により所定の形状にパターニングして、ゲート電極６ａ，６ｂ，６ｃ及び配線７を形成する。なお、アモルファスシリコン膜の代わりにポリシリコン膜を形成してもよい。
【００２５】
メモリセル領域Ａでは、１つのｐウェル３上には２つのゲート電極６ａ，６ｂがほぼ平行に配置され、それらのゲート電極６ａ、６ｂはワード線ＷＬの一部を構成する。
【００２６】
次に、メモリセル領域Ａのｐウェル３において、ゲート電極６ａ，６ｂの両側にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタのソース・ドレインとなるｎ型不純物拡散領域８ａ，８ｂを形成する。これと同時に、周辺回路領域Ｂのｐウェル（不図示）にもｎ型不純物拡散領域を形成してもよい。続いて、周辺回路領域Ｂのｎウェル４において、ゲート電極６ｃの両側にｐ型不純物をイオン注入して、ｐチャネルＭＯＳトランジスタのソース・ドレインとなるｐ型不純物拡散領域９を形成する。ｎ型不純物とｐ型不純物の打ち分けは、レジストパターンを使用して行われる。
【００２７】
その後に、シリコン基板１の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極６ａ，６ｂ，６ｃ及び配線７の両側部分にのみサイドウォール１０として残す。その絶縁膜として、例えばＣＶＤ法により酸化シリコン（ＳｉＯ２）を形成する。
【００２８】
次に、プラズマＣＶＤ法によりシリコン基板１の全面に、カバー膜として酸窒化シリコン（ＳｉＯＮ）膜を約２００ｎｍの厚さに形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、カバー膜の上に酸化シリコン（ＳｉＯ２）を約１．０μｍの厚さに成長させる。これらＳｉＯＮ膜及びＳｉＯ２膜により第１の層間絶縁膜（第１絶縁膜）１１が構成される。なお、ＴＥＯＳを用いてプラズマＣＶＤ法により形成されるＳｉＯ２膜を、以下にＴＥＯＳ膜ともいう。
【００２９】
続いて、第１の層間絶縁膜１１の緻密化処理として、常圧の窒素雰囲気中で第１の層間絶縁膜１１を７００℃の温度で３０分間熱処理する。その後に、第１の層間絶縁膜１１を化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：以下、ＣＭＰという）法により研磨して第１の層間絶縁膜１１上面を平坦化する。
【００３０】
次に、フォトリソグラフィー法により、メモリセル領域Ａのゲート電極６ａ，６ｂ両側のｎ型不純物拡散領域８ａ，８ｂと周辺回路領域Ｂのｐ型不純物拡散層９にそれぞれ到達する深さのコンタクトホール１１ａ〜１１ｄと、周辺回路領域Ｂの配線７に到達する深さのビアホール１１ｅをそれぞれ第１の層間絶縁膜１１に形成する。その後、第１の層間絶縁膜１１上面とホール１１ａ〜１１ｆ内面に膜厚２０ｎｍのＴｉ（チタン）薄膜と膜厚５０ｎｍのＴｉＮ （窒化チタン）薄膜をスパッタ法により順に形成する。さらに、ＣＶＤ法によりタングステン（Ｗ）をＴｉＮ 薄膜上に成長する。この結果、コンタクトホール１１ａ〜１１ｄ、ビアホール１１ｅ内にタングステン膜が埋め込まれる。
【００３１】
その後、第１の層間絶縁膜１１上面が露出するまでタングステン膜、ＴｉＮ薄膜及びＴｉ薄膜をＣＭＰ法により研磨する。この研磨後にホール１１ａ〜１７ｅ内に残存するタングステン膜等は、後述の配線を不純物拡散領域８ａ，８ｂ，９と配線１４に電気的接続するための導電性プラグ１３ａ〜１３ｅとして使用される。
【００３２】
メモリセル領域Ａの１つのｐウェル３において、２つのゲート電極６ａ，６ｂに挟まれるｎ型不純物拡散領域８ａ上の第１の導電性プラグ１３ａは後述するビット線に接続され、さらに、第１の導電性プラグの両側の第２の導電性プラグ１３ｂは後述するキャパシタに接続される。
【００３３】
次に、導電性プラグ１３ａ〜１３ｅの酸化を防止するために、プラズマＣＶＤ法により、第１の層間絶縁膜１７上と導電性プラグ１３ａ〜１３ｅ上にＳｉＯＮ膜１４を１００ｎｍの厚さに形成し、さらに、成膜ガスにＴＥＯＳを用いてＳｉＯ２膜１５を１５０ｎｍの厚さに形成する。その後、ＳｉＯＮ膜１４、ＳｉＯ２膜１５は脱ガスのために６５０〜７００℃の温度で加熱される。
【００３４】
次に、図２に示す構造を形成するまでの工程を説明する。
【００３５】
まず、ＤＣスパッタ法によりＳｉＯ２膜１５上に、Ｔｉ層とＰｔ層をそれぞれ２０ｎｍと１７５ｎｍの厚さに順に堆積させて二層構造の第１の導電膜１６を形成する。
【００３６】
続いて、ＲＦスパッタ法により、第１の導電膜１６の上に強誘電体材料であるチタン酸ジルコン酸鉛（ＰＺＴ；Ｐｂ（Ｚｒ１−ｘＴｉｘ）Ｏ３）を１００〜３００ｎｍ、例えば２００ｎｍの厚さに形成してＰＺＴ膜１７を形成する。
【００３７】
強誘電体材料膜の形成方法としては、上記したスパッタ法の他にスピンオン法、ゾル−ゲル法、ＭＯＤ（Ｍｅｔａｌ Ｏｒｇａｎｉ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＯＣＶＤ法がある。また、強誘電体材料としてはＰＺＴの他に、ジルコン酸チタン酸ランタン鉛（ＰＬＺＴ）、ＳｒＢｉ２（ＴａｘＮｂ１−ｘ）２Ｏ９（但し、０＜ｘ＜１）、Ｂｉ４Ｔｉ２Ｏ１２などがある。更に、ＤＲＡＭを形成する場合には、上記の強誘電体材料に代えて（ＢａＳｒ）ＴｉＯ３（ＢＳＴ）、チタン酸ストロンチウム（ＳＴＯ）等の高誘電体材料を使用すればよい。
【００３８】
そして、ＰＺＴ膜１７の結晶化処理として、酸素雰囲気中で温度７５０℃、６０秒間の条件でＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を行う。
【００３９】
さらに、ＰＺＴ膜１７の上に第２の導電膜１８としてＩｒＯｘ膜をＤＣスパッタ法により約２００ｎｍの厚さに形成する。
【００４０】
次に、図３の構造を形成するまでの工程について説明する。
【００４１】
まず、第２の導電膜１８をパターニングして上部電極１８ａを形成した後に、強誘電体であるＰＺＴ膜１７のダメージ除去のために、例えば酸素雰囲気中で６５０℃、６０分の条件でＰＺＴ膜１７を回復アニールする。
【００４２】
さらに、ＰＺＴ膜１７をパターニングして少なくとも上部電極１８ａの下にキャパシタの誘電体膜１７ａとして残した後に、酸素雰囲気中で例えば３５０℃、６０分の条件で誘電体膜１７ａをアニールする。
【００４３】
続いて、図４に示すように、上部電極１８ａ、誘電体膜１７ａ及び第１の導電膜１６の上にスパッタにより酸化アルミニウム（Ａｌ２Ｏ３）よりなる第１のキャパシタ保護絶縁膜１９を５０ｎｍの厚さに形成する。その後に、スパッタにより受けた誘電体膜１７ａのダメージを緩和するために、例えば酸素雰囲気中で５５０℃、６０分の条件で誘電体膜１７ａをアニールする。
【００４４】
その後に、図５に示すように、第１の導電膜１６をパターニングして下部電極１６ａを形成する。第１のキャパシタ保護絶縁膜１９は第１の導電膜１６とともにパターニングされる。
【００４５】
これにより、上部電極１８ａ、誘電体膜１７ａ及び下部電極１６ａにより強誘電体キャパシタ２０が構成される。続いて、酸素雰囲気中で６５０℃、３０分の条件で強誘電体キャパシタ２０をアニールする。
【００４６】
次に、図６に示す構造を形成するまでの工程を説明する。
【００４７】
まず、強誘電体キャパシタ２０及びＳｉＯ２膜１５の全面に第２の層間絶縁膜２１を形成する。第２の層間絶縁膜２１は、最初に、ＴＥＯＳを用いて形成された厚さ約４８０ｎｍの絶縁膜と、その上に形成された厚さ約９０ｎｍのＳＯＧ膜の二層構造に形成される。その後に、第２の層間絶縁膜２１を約３００ｎｍの厚さ分程度にエッチングバックして約２７０ｎｍの厚さにされる。
【００４８】
その後に、３５０℃の温度でＮ２Ｏガスを用いて第２の層間絶縁膜２１及びその下の各種の膜に対してプラズマアニールを行う。このプラズマアニールは、プラズマ発生装置のチャンバー内にシリコン基板１を載置し、そのチャンバー内にＮ２Ｏガスを７００ｓｃｃｍ、Ｎ２ガスを２００ｓｃｃｍの流量でそれぞれ導入し、４５０℃以下の基板温度で１分以上の時間で第２の層間絶縁膜２１及びその下の各種の膜をプラズマに曝す。これにより、第２の層間絶縁膜２１の表面から深くまで窒素が入り込んで、水分の侵入が防止される。以降、この処理をＮ２Ｏプラズマ処理と呼ぶ。この実施形態では、加熱温度と加熱時間として、例えば３５０℃、２分が選択される。
【００４９】
次に、図７に示す構造を形成するまでの工程を説明する。
【００５０】
まず、フォトリソグラフィ法により第２の層間絶縁膜２１のうち強誘電体キャパシタ２０の上部電極１６ａの上に第１のコンタクトホール２１ａを形成する。同時に、図に対して垂直方向に配置される下部電極１６ａのコンタクト領域の上にもコンタクトホール（不図示）を形成する。その後、誘電体膜１７ａに対して回復アニールを実施する。具体的には、酸素雰囲気中で５５０℃の温度で６０分間加熱する。
【００５１】
次に、第２の層間絶縁膜２１、ＳｉＯ２膜１５、ＳｉＯＮ膜１４をフォトリソグラフィー法によりパターニングして、メモリセル領域Ａのｐウェル３の両端寄りの第２の導電性プラグ１３ｂの上にそれぞれ第２のコンタクトホール２１ｂを形成して第２の導電性プラグ１３ｂを露出させる。そして、第２の層間絶縁膜２１上とコンタクトホール２１ａ，２１ｂ内に、膜厚１２５ｎｍのＴｉＮ膜をスパッタ法により形成する。続いて、そのＴｉＮ膜をフォトリソグラフィー法でパターニングすることにより、メモリセル領域Ａにおいてコンタクトホール２１ａ，２１ｂを通して第２の導電性プラグ１８ｂと強誘電体キャパシタ２０の上部電極１８ａとを電気的接続するための局所配線２２ａを形成する。その後に、第２の層間絶縁膜２１に対して窒素（Ｎ２）雰囲気中で３５０℃、３０分の条件で加熱する。
【００５２】
さらに、局所配線２２ａ及び第２の層間絶縁膜２１の上にスパッタ法により酸化アルミニウムよりなる第２のキャパシタ保護絶縁膜２３を２０ｎｍの厚さに形成する。
【００５３】
続いて、局所配線２２ａと第２の層間絶縁膜２１の上に、ＴＥＯＳガスを使用してプラズマＣＶＤ法により酸化シリコン膜を約３００ｎｍの厚さに形成し、この酸化シリコン膜を第３の層間絶縁膜２４とする。その後に、Ｎ２Ｏプラズマ処理によって第３の層間絶縁膜２４の改質を行う。このＮ２Ｏプラズマ処理の条件は、第２の層間絶縁膜２１に対するＮ２Ｏプラズマ処理の条件と同じにする。
【００５４】
次に、図８に示す構造を形成するまでの工程を説明する。
【００５５】
まず、メモリセル領域Ａにおける第３の層間絶縁膜２４からその下方のＳｉＯＮ膜１４までをフォトリソグラフィー法によりパターニングすることにより、ｐウェル３の中央位置の第１の導電性プラグ１３ａの上にコンタクトホール２４ａを形成する。それと同時に、周辺回路領域Ｂの各導電性プラグ１３ｃ〜１３ｅ上にもコンタクトホール２４ｃ〜２４ｅを形成する。
【００５６】
さらに、第３の層間絶縁膜２４の上とコンタクトホール２４ｃ〜２４ｅの中に厚さ２０ｎｍのＴｉ膜、厚さ５０ｎｍのＴｉＮ膜、厚さ６００ｎｍのＡｌ−Ｃｕ膜、厚さ５ｎｍのＴｉ膜及び厚さ１５０ｎｍのＴｉＮ膜の５層を順次積層し、これらの金属膜をパターニングすることにより、メモリセル領域Ａでビット線２５ａを形成するとともに、周辺回路領域Ｂでは配線２５ｂ，２５ｃ，２５ｄを形成する。なお、Ａｌ−Ｃｕ膜は、例えばＣｕを０．５％含有している。ビット線２５ａ、配線２５ｂ，２５ｃ，２５ｄは一層目のアルミニウム配線である。
【００５７】
次に、ＴＥＯＳガスを用いたプラズマＣＶＤ法により、約２．３μｍの厚さのＳｉＯ２からなる第４の層間絶縁膜（第２絶縁膜）２６を第３の層間絶縁膜２４、ビット線２５ａ及び配線２５ｂ〜２５ｄ上に形成する。
【００５８】
その後、第４の層間絶縁膜２６を平坦化するために、その上面をＣＭＰ法により研磨する工程を採用する。その研磨量は約１．２μｍである。その後に、Ｎ２Ｏプラズマ処理によって第４の層間絶縁膜２６の改質を行う。このＮ２Ｏプラズマ処理の条件は、第２の層間絶縁膜２１に対するＮ２Ｏプラズマ処理の条件と同じにする。
【００５９】
次に、図９に示すように、ＴＥＯＳを用いてプラズマＣＶＤ法により再堆積層間絶縁膜２７を層間絶縁膜３３の上に約３００ｎｍの厚さに形成する。続いて、Ｎ２Ｏプラズマ処理によって再堆積層間絶縁膜２７の改質を行う。このＮ２Ｏプラズマ処理の条件は、第２の層間絶縁膜２１に対するＮ２Ｏプラズマ処理の条件と同じにする。
【００６０】
次に、図１０に示す構造を形成するまでの工程を説明する。
【００６１】
まず、再堆積層間絶縁膜２７及び第４の層間絶縁膜２６をフォトリソグラフィ法によりパターニングして、一層目のアルミニウム配線、例えば周辺回路領域Ｂの配線２５ｃに到達するビアホール２６ａを形成する。
【００６２】
続いて、ビアホール２６ａの内面と再堆積層間絶縁膜２７の上面に、厚さ２０ｎｍのＴｉ膜と厚さ５０ｎｍのＴｉＮ膜をスパッタリングにより順次形成し、それらの膜をグルーレイヤ２９ａとする。その後、ＷＦ６（六フッ化タングステン）ガスとＳｉＨ４（シラン）ガス及びＨ２（水素）を用いて３７０℃の成長温度でグルーレイヤー２９ａの上にタングステン膜２９ｂを形成する。
【００６３】
続いて、エッチバックによりタングステン膜２９ｂを除去して、ビアホール２６ａ内にのみ残存させる。このとき、グルーレイヤー２９ａは除去しない。ここで、ビアホール２６ａ内に残ったタングステン膜２９ｂを導電性プラグ２８ｃとして使用する。
【００６４】
その後に、厚さ６００ｎｍのＡｌ−Ｃｕ膜２９ｃと厚さ１５０ｎｍのＴｉＮ 膜２９ｄをグルーレイヤー２９ａ及び導電性プラグ２８ｃ上に形成する。ここで、Ａｌ−Ｃｕ膜２９ｃは、Ｃｕを３％含んでいる。
【００６５】
次に、グルーレイヤー２９ａ、Ａｌ−Ｃｕ膜２９ｃ及びＴｉＮ膜２９ｄからなる多層金属膜をパターニングすることにより、メモリセル領域Ａにおける複数の強誘電体キャパシタ２０を上方で覆う金属パターン３１と、周辺回路領域Ｂに金属配線３０を形成する。その後に、３５０℃に保ったサセプター上にシリコン基板１を固定し、２Ｔｏｒｒの酸素雰囲気中で３０分間アニールを行った後に、酸素をカットした減圧下、例えば１ｍＴｏｒｒ以下の雰囲気中で３５０℃のアニールを９０分間行った。
【００６６】
金属パターン３１は、強誘電体キャパシタ２０を十分に覆うように配置されておおり、その占有面積はメモリセル領域Ａの広さによって変化する。ここで、セル効率を、メモリセル領域の面積Ｓ１をチップ面積Ｓ２で割った値の百分率（Ｓ１／Ｓ２×１００％）と定義すると、例えば、セル効率が３０％ならば、金属パターン３１の面積はチップ面積の３０％以上とする。
【００６７】
これによれば、常にメモリセル領域Ａの全体を覆うように金属パターン３１が配置されるため、金属パターン３１の面積のチップ面積に対する割合は、セル効率よりも高い数値となる。このことは、後述の第２実施形態でも同様である。金属パターン３１と金属配線３０を構成するＴｉ膜、ＴｉＮ膜、Ａｌ−Ｃｕ膜及びＴｉＮ膜の多層金属膜ストレスは、多層金属膜の形成直後では１×１０８ｄｙｎｅ／ｃｍ２の弱い引張応力（ｔｅｎｓｉｌｅ ｓｔｒｅｓｓ）を及ぼすが、真空中でアニールを加えると、６×１０９ｄｙｎｅ／ｃｍ２〜１×１０９ｄｙｎｅ／ｃｍ２に変化し、成膜直後よりも引張方向に強いストレスとなる。そのストレスの変化が下方の強誘電体キャパシタ２０に好ましい応力を与えるので、強誘電体キャパシタ２０の強誘電体特性が向上する。
【００６８】
グルーレイヤー２９ａを構成するＴｉＮ膜とＴｉＮ膜２９ｄは成膜当初では圧縮応力を有し、Ａｌ−Ｃｕ膜２９ｃは引張応力を有し、全体の多層金属膜としては僅かに引張応力となっている。
【００６９】
なお、多層金属膜の比抵抗は、アニールにより５〜１０％上昇する。
【００７０】
上記した例では、多層金属膜をパターニングして金属パターン３１と金属配線３０を形成した後に、多層金属膜をアニールした。しかし、多層金属膜の成膜直後に多層金属膜を上記した条件でアニールし、その後に、多層金属膜のパターニングして金属パターン３１及び金属配線３０を形成しても、金属パターン３１と金属配線３０には最終的に同じストレス効果が生じる。つまり、金属パターン３１と金属配線３０を構成する金属膜のストレスを阻害しなような処理がなされなければ、どの段階で多層金属膜をアニールしても同じ効果が期待できる。例えば、次の工程で形成される第１のカバー膜（第３絶縁膜）３２の形成後であってもよい。
【００７１】
金属パターン３１の電位は、固定電位であるか、あるいは電気的に孤立した浮遊電位となる。
【００７２】
次に、図１１に示すように、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、厚さ１００ｎｍの酸化シリコンよりなる第１のカバー膜３２を金属パターン３１と金属配線３０と再堆積層間絶縁膜２７の上に形成する。その後に、第１のカバー膜３２をＮ２Ｏプラズマ処理する。そのＮ２Ｏプラズマ処理の条件は、第２の層間絶縁膜２１に対するＮ２Ｏプラズマ処理の条件と同じにする。
【００７３】
次に、図１２に示すように、ＣＶＤ法により厚さ３５０ｎｍの窒化シリコンからなる第２のカバー膜３３を第１のカバー膜３２上に形成する。続いて、シリコン基板１のチップ領域（半導体装置チップ領域）の最外周に近い領域で、第１及び第２のカバー膜３２，３３をフォトリソグラフィー法によりパターニングして図しない二層目のアルミニウム配線に接続されるホール（不図示）を形成する。
【００７４】
この後に、図１３に示すように、パッケージ時のクラック対策のためにポリイミド樹脂３４を第２のカバー膜３３の上に塗り、さらにポリイミド樹脂３４にボンディング用の開口（不図示）を形成する、その後に、２５０℃の温度でポリイミド樹脂３４をキュアーする。これにより、ＦｅＲＡＭが完成する。
【００７５】
なお、図１３に示した半導体装置の平面構造は図１４のようになる。ただし、図１４において、素子分離絶縁膜２以外の絶縁膜は省略されている。
【００７６】
上記した実施形態において、強誘電体キャパシタ２０の上方に形成された再堆積層間絶縁膜２７の上であってメモリセル領域Ａの全体を覆う領域に引張応力の金属パターン３１を形成している。これにより、圧縮応力をもつ層間絶縁膜２７，２６，２４及びカバー膜３２，３３により強誘電体キャパシタ２０に加わる力は、金属パターン３１により緩和される。しかも、金属パターン３１は、絶縁膜とは異なって水分が出ることはないので、強誘電体キャパシタ２０を劣化させることはない。
【００７７】
ところで、金属パターン３１を構成する多層金属膜２９ａ，２９ｃ，２９ｄを酸素雰囲気中でアニールする工程を経て形成されたＦｅＲＡＭの歩留まりと、そのようなアニール工程を経ないで形成されたＦｅＲＡＭの歩留まりについて調査したところ、図１５に示すような結果が得られた。
【００７８】
図１５において、ＰＴ１は、ＦｅＲＡＭの形成初期の強誘電体キャパシタの特性を測定することによって調査した初期生産量に対する歩留まりを示し、ＰＴ２は、ＦｅＲＡＭを２００℃で４時間加熱して強誘電体キャパシタのリテンション及びインプリントの特性を測定することによる初期生産量に対する歩留まりを示している。
【００７９】
また、図１５において、「Ｏ２ａｎｎｅａｌ」は、金属パターン３１を構成する多層金属膜を酸素雰囲気中で加熱する工程を経て形成されたＦｅＲＡＭを示し、また、「ＳｉＯ２有り＋Ｏ２ａｎｎｅａｌ」は、多層金属パターン３１の上に第１のカバー膜３２として厚さ８０ｎｍのＳｉＯ２膜を形成した後に金属パターン３１をアニールする工程を経て形成されたＦｅＲＡＭを示し、さらに、「アニールなし」は、金属パターン３１を構成する多層金属膜をアニールする工程を経ないで形成されたＦｅＲＡＭを示している。
【００８０】
図１５によれば、金属パターン３１を構成する多層金属膜をアニールする工程を経て形成されたＦｅＲＡＭについて、ＰＴ１とＰＴ２については違いはなく、ＦｅＲＡＭの製造直後で良好な製品は２００℃で４時間加熱の後にもそのままメモリセル特性が維持できていた。
【００８１】
これに対して、多層金属膜をアニールする工程を経ないで形成されたＦｅＲＡＭについては、ＰＴ１の歩留まりよりもＰＴ２の歩留まりが低下し、２００℃、４時間の加熱によってＦｅＲＡＭが劣化することがわかった。
【００８２】
次に、図１５に用いた３種類のＦｅＲＡＭの完成直後の強誘電体キャパシタについて、スイッチングチャージＱｓｗと、蓄積電荷飽和電圧Ｖ９０を調べたところ、図１６に示すような結果が得られた。なお、蓄積電荷飽和電圧Ｖ９０は、蓄積電荷が飽和値の９０％となる電圧値である。
【００８３】
図１６によれば、金属パターン３１を構成する金属膜をアニールすることにより強誘電体キャパシタ特性が改善されることがわかる。
【００８４】
次に、金属膜のアニールによるストレスの変動について調査した。調査試料として、シリコン基板を覆っている厚さ１００ｎｍのＳｉＯ２膜の上に、金属膜として厚さ５００ｎｍのＡｌ−Ｃｕ膜と厚さ１００ｎｍのＴｉＮ膜を形成し、その後に金属膜をアニールしてストレスの変動を調べたところ、図１７に示すような結果が得られた。なお、アニール条件は、２．２Ｔｏｒｒの雰囲気内で３５０℃の温度とし、アニール時間を３０分、６０分、１２０分とし、アニール雰囲気に導入するガスを酸素ガス、窒素ガスのいずれかとした。
【００８５】
図１７において、横軸はアニールされる場合の条件を示している。また、図１７において◆はアニールされない状態を示していて横軸で示した条件でアニールされていない。
【００８６】
図１７によれば、酸素又は窒素が導入される減圧雰囲気において金属膜をアニールすると、アルミニウム膜を含む金属膜はアニール時間が長いほど引張応力が大きくなることがわかった。即ち、引張応力は、時間により制御できることになり、層間絶縁膜の圧縮応力の大きさに対する最適値を選択できる。
【００８７】
ところで、上記した実施形態では、再堆積層間絶縁膜２７の上でメモリセル領域Ａの全体を覆う金属パターンを、Ａｌ−Ｃｕ膜を含む多層金属膜から構成しているが、多層金属膜でなくてもよい。即ち、金属パターン３１を構成する金属膜として、アルミニウム、銅、タングステン、チタン、タンタルのいずれかの膜、またはそれらのいずれかの元素との合金又は混合物の膜であってもよい。アルミニウム膜を形成する場合にはその厚さを２５０ｎｍ以上にすることが好ましい。タングステンから金属パターン３１を形成する例として、例えば膜２９ｂを導電性プラグ２８ｃを形成するタングステン膜２９ｂをメモリセル領域Ａの再堆積層間絶縁膜２７の上に選択的に残してこれを金属パターン３１としてもよい。銅膜は、成膜初期の状態では−５×１０１０ｄｙｎｅ／ｃｍ２の圧縮応力を有するが、不活性ガス雰囲気中で例えば３７０℃の温度でアニールすると、５×１０１０ｄｙｎｅ／ｃｍ２の引張応力に変化する。
【００８８】
なお、金属パターン３１を構成する金属膜のアニールは、酸素雰囲気、酸素含有雰囲気、不活性ガス雰囲気、不活性ガス含有雰囲気のいずれの中で行ってもよい。
【００８９】
また、そのアニールにおいて金属膜をその融点以上に加熱してしまうと金属膜が溶融し、金属膜が所望のストレスを生じなくなるので、アニール温度は金属膜の融点以下にする必要がある。
【００９０】
（第２の実施の形態）
本発明は、ダマシンプロセスにも適用し得る。以下、それについて説明する。図１８〜図３２は、本発明の第２実施形態に係る半導体装置の製造方法を工程順に示す断面図である。この例では、スタック型のＦｅＲＡＭについて説明するが、本実施形態はこれに限定されず、プレーナー型のＦｅＲＡＭにも適用し得る。
【００９１】
まず、図１８（ａ）に示す断面構造を形成するまでの工程を説明する。
【００９２】
図１８（ａ）に示すように、ｎ型のシリコン（半導体）基板５１のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、その中に酸化シリコン（ＳｉＯ２）を埋め込んでＳＴＩ用の素子分離絶縁膜５２を形成する。なお、ＬＯＣＯＳ法により形成した絶縁膜を素子分離絶縁膜５２として採用してもよい。
【００９３】
続いて、シリコン基板５１の所定のトランジスタ形成領域にｐ型不純物を選択的に導入してｐウエル５３を形成し、さらに、シリコン基板５１のｐウエル５３の表面を熱酸化して、ゲート絶縁膜５４となるシリコン酸化膜を形成する。
【００９４】
次に、シリコン基板５１の上側全面に非晶質又は多結晶のシリコン膜とタングステンシリサイド膜を順次形成する。その後に、シリコン膜とタングステンシリサイド膜をフォトリソグラフィー法によりパターニングして、ゲート絶縁膜５４の上にゲート電極５６ａ、５６ｂとして残す。なお、それらのゲート電極５６ａ、５６ｂはワード線（ＷＬ）の一部を構成する。
【００９５】
次に、ゲート電極５６ａ、５６ｂの両側のｐウエル５３にｎ型不純物、例えばリンをイオン注入してソース／ドレインとなる第１〜第３のｎ型不純物拡散領域５５ａ〜５５ｃを形成する。さらに、ＣＶＤ法により絶縁膜、例えば酸化シリコン（ＳｉＯ２）膜をシリコン基板５１の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極５６ａ、５６ｂの両側部分に絶縁性のサイドウォール５７として残す。
【００９６】
続いて、ゲート電極５６ａ、５６ｂとサイドウォール５７とをマスクに使用して、第１〜第３のｎ型不純物拡散領域５５ａ〜５５ｃに再びｎ型不純物をイオン注入する。これにより、第１〜第３のｎ型不純物拡散領域５５ａ〜５５ｃのそれぞれに高濃度不純物領域が形成され、該第１〜第３のｎ型不純物拡散領域５５ａ〜５５ｃはＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造となる。
【００９７】
上記の拡散領域のうち、第１、第３のｎ型不純物拡散領域５５ａ、５５ｃは後述するキャパシタの下部電極に電気的に接続され、第２のｎ型不純物拡散領域５５ｂは後述するビット線に電気的に接続される。
【００９８】
以上の工程により、ｐウエル５３上にはゲート電極５６ａ、５６ｂとｎ型不純物拡散領域５５ａ〜５５ｃを有する２つのｎ型のＭＯＳトランジスタＴ１、Ｔ２が１つのｎ型不純物拡散領域５５ｂを共通にして形成されたことになる。
【００９９】
次いで、ＭＯＳトランジスタＴ１、Ｔ２を覆うカバー絶縁膜５８として約２００ｎｍの厚さの酸窒化シリコン（ＳｉＯＮ）膜をプラズマＣＶＤ法によりシリコン基板５１の全面に形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、下地絶縁膜５９として厚さが１．０μｍ程度の酸化シリコン（ＳｉＯ２）をカバー絶縁膜５８の上に形成する。
【０１００】
続いて、下地絶縁膜５９の上面を化学機械研磨（ＣＭＰ）法により平坦化する。その後、Ｎ２雰囲気中、約６５０℃で下地絶縁膜５９を約３０分間アニールすることにより、下地絶縁膜５９の緻密化と脱水処理とを行う。
【０１０１】
次に、図１８（ｂ）に示す構造を得るまでの工程について説明する。
【０１０２】
まず、フォトリソグラフィー法によりカバー絶縁膜５８と下地絶縁膜５９とをパターニングして、第１〜第３のｎ型不純物拡散領域５５ａ〜５５ｃに至る深さのコンタクトホール５９ａ〜５９ｃを形成する。
【０１０３】
次いで、下地絶縁膜５９の上面とコンタクトホール５９ａ〜５９ｃの内面にグルー膜６０として厚さ約２０ｎｍのチタン（Ｔｉ）と厚さ約５０ｎｍの窒化チタン（ＴｉＮ）とをスパッタ法によりこの順に形成する。更に、六フッ化タングステン（ＷＦ６）を用いるＣＶＤ法によりタングステン（Ｗ）膜６１をグルー膜６０上に成長させて各コンタクトホール５９ａ〜５９ｃ内を完全に埋め込む。
【０１０４】
次いで、図１８（ｃ）に示すように、下地絶縁膜５９を研磨ストッパー膜として使用しながら、タングステン膜６１とグルー膜６０とをＣＭＰ法により選択的に研磨して下地絶縁膜５９の上面上から除去する。これにより、タングステン膜６１とグルー膜６０とがコンタクトホール５９ａ〜５９ｃ内に第１導電性プラグ６２ａ、６２ｃ、及び第２導電性プラグ６２ｂとして残されることになる。
【０１０５】
次に、図１９（ａ）に示す断面構造を得るまでの工程について説明する。
【０１０６】
まず、全面にＩｒ膜をスパッタ法により厚さ２００〜４００ｎｍ程度、例えば２５０ｎｍに形成する。その後、そのＩｒ膜上にスパッタ法によりＴｉＮ膜６３ａを厚さ２００〜４００ｎｍ程度、例えば２００ｎｍに全面に形成し、更にその上にＴＥＯＳを使用するプラズマＣＶＤ法によりＳｉＯ２膜６３ｂを厚さ８００〜９００ｎｍ程度、例えば８００ｎｍに全面に形成する。そして、このＳｉＯ２膜６３ｂ上に不図示のレジストパターンを形成し、そのレジストパターンをエッチングマスクにしてＳｉＯ２膜６３ｂとＴｉＮ膜６３ａとをパターニングし、それらをハードマスク６３とする。
【０１０７】
その後、シリコン基板５１をエッチングチャンバ（不図示）内の下部電極上に載置し、その下部電極に周波数６００ｋＨｚのバイアス用の高周波電力を７００Ｗ印加することにより、シリコン基板５１にバイアス電圧を印加する。更に、チャンバの周囲に設けられたコイルに周波数１３．５６ＭＨｚの高周波電力をアンテナパワーとして８００Ｗ印加し、チャンバ内にＨＢｒ、Ｏ２、及びＣ４Ｆ８をそれぞれ１０ｓｃｃｍ、４０ｓｃｃｍ、５ｓｃｃｍの流量で導入して、チャンバ内の圧力を０．４Ｐａに保持すると共に、基板温度を４００℃にする。これにより、チャンバ内はＩｒに対するエッチング雰囲気となる。なお、エッチング雰囲気中に上記のようにＣ４Ｆ８を添加するのは、エッチングプロセスを安定させるためである。
【０１０８】
上記のエッチング雰囲気に対し、ハードマスク６３はエッチング耐性を有するので、ハードマスク６３がエッチングマスクとして機能し、その下のＩｒ膜が選択的にエッチングされてパターニングされる。その結果、Ｉｒ膜よりなる導電性酸素バリア膜６４ａ、６４ｃが第１導電性プラグ６２ａ、６２ｃ上に選択的に残されることになる。
【０１０９】
その導電性酸素バリア膜６４ａ、６４ｃは、酸素透過防止能力に優れているＩｒ膜よりなるので、その下の第１導電性プラグ６２ａ、６２ｃが後で行われる種々の熱工程において酸化されてコンタクト不良を起こすのを防止することができる。
【０１１０】
次に、図１９（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１１１】
まず、酸化防止絶縁膜６５ａとしてＳｉＯＮ膜をプラズマＣＶＤ法により厚さ約１００ｎｍ程度に全面に形成する。その後、ＴＥＯＳを使用するプラズマＣＶＤ法により、酸化防止絶縁膜６５ａ上に絶縁性密着膜６５ｂとしてＳｉＯ２膜を厚さ約４００ｎｍ程度に形成する。
【０１１２】
続いて、この絶縁性密着膜６５ｂの上面上からＣＭＰ法により研磨を行い、ＴｉＮ膜６３ａの表面上において研磨をストップさせる。これにより、図１９（ｃ）に示すように、ＳｉＯ２膜６３ｂが除去されてＴｉＮ膜６３ａの表面が露出することになる。
【０１１３】
その後、露出したＴｉＮ膜６３ａを過酸化アンモニア水溶液に曝すことにより、図２０（ａ）に示すように、ＴｉＮ膜６３ａを除去する。
【０１１４】
続いて、図２０（ｂ）に示すように、犠牲膜６６としてレジストを約１０００ｎｍの厚さに全面に塗布する。そのようなレジストとしては、エッチレートが酸化防止絶縁膜６５ａ及び絶縁性密着膜６５ｂのエッチレートと略同じものを使用する。そのような犠牲膜６６をプラズマエッチングによりエッチバックすることにより、被エッチング面が平坦なまま下に下がり、エッチバック終了後には、図２０（ｃ）に示すように、エッチバック前の犠牲膜６６の平坦な上面が酸化防止絶縁膜６５ａ及び絶縁性密着膜６５ｂに転写されることになる。その後、残存する酸化防止絶縁膜６５ａと絶縁性密着膜６５ｂとを絶縁性酸素バリア膜６５として使用する。
【０１１５】
絶縁性酸素バリア膜６５中の酸化防止絶縁膜６５ａは、既述のようにＳｉＯＮ膜よりなり、その下の第２導電性プラグ６２ｂが種々の熱工程により酸化されるのを防ぐ役割を担う。
【０１１６】
次に、図２１（ａ）に示す断面構造を得るまでの工程について説明する。
【０１１７】
まず、全面にＩｒ膜とＩｒＯ２膜とをこの順にスパッタ法によりそれぞれ厚さ約２００ｎｍ、約３０ｎｍに形成し、それらをＩｒＯ２／Ｉｒ膜６７とする。このＩｒＯ２／Ｉｒ膜６７のうち、最下層のＩｒ膜は、その下の第１導電性プラグ６２ａの酸化を防止し、コンタクト特性が劣化するのを防止するように機能する。
【０１１８】
その後、ＩｒＯ２／Ｉｒ膜６７上にＰｔＯ膜とＰｔ膜とをこの順にスパッタ法によりそれぞれ厚さ約３０ｎｍ、約５０ｎｍに形成し、それらをＰｔ／ＰｔＯ膜６８とする。Ｐｔ／ＰｔＯ膜６８のうち、Ｐｔ膜は、その上に後で形成される強誘電体膜の配向を揃える役割を果たす。
【０１１９】
そして、これらＩｒＯ２／Ｉｒ膜６７とＰｔ／ＰｔＯ膜６８とを下部電極用導電膜６９として使用する。
【０１２０】
なお、下部電極用導電膜６９の形成前又は後に、例えば膜剥がれ防止のために絶縁性密着膜６５ｂをアニールしてもよい。そのアニール方法としては、例えば、アルゴン雰囲気中、７５０℃、６０秒間のＲＴＡが採用され得る。
【０１２１】
次いで、下部電極用導電膜６９上に、強誘電体膜７０としてＰＺＴ膜をスパッタ法により約１８０ｎｍの厚さに形成する。強誘電体膜７０の成膜方法としては、スパッタ法の他に、ＭＯＤ法、ＭＯＣＶＤ法、ゾル・ゲル法等がある。また、強誘電体膜７０の材料としては、ＰＺＴ以外に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、ＳｒＢｉ２Ｔａ２Ｏ９、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９等のＢｉ層状構造化合物材料、その他の金属酸化物強誘電体を採用してもよい。更に、ＤＲＡＭを形成する場合には、上記の強誘電体材料に代えて（ＢａＳｒ）ＴｉＯ３（ＢＳＴ）、チタン酸ストロンチウム（ＳＴＯ）等の高誘電体材料を使用すればよい。
【０１２２】
次いで、酸素含有雰囲気中で強誘電体膜７０をアニールにより結晶化する。そのアニールとして、例えはＡｒとＯ２の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件を第２ステップとする２ステップのＲＴＡ処理を採用する。
【０１２３】
続いて、強誘電体膜７０の上に、上部電極用導電膜７１として例えば厚さが２００ｎｍのＩｒＯ２膜をスパッタ法により形成する。その後、この上部電極用導電膜７１の成膜時に強誘電体膜７０が受けたダメージを回復させるため、６５０℃の酸素雰囲気のファーネス（不図示）中でアニールを約６０分間行う。
【０１２４】
次に、図２１（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１２５】
まず、上部電極用導電膜７１の上にＴｉＮ膜９５をスパッタ法により形成し、更にその上にＴＥＯＳを使用するプラズマＣＶＤ法によりＳｉＯ２膜９６を形成する。その後、このＴｉＮ膜９５とＳｉＯ２膜９６とをフォトリソグラフィーによりキャパシタ形状にパターニングし、それらをハードマスク９７とする。
【０１２６】
次いで、シリコン基板５１をエッチングチャンバ（不図示）内の下部電極上に載置し、その下部電極に周波数６００ｋＨｚのバイアス用の高周波電力を７００Ｗ印加することによりシリコン基板５１にバイアス電圧を印加する。更に、チャンバの周囲に設けられたコイルに周波数１３．５６ＭＨｚの高周波電力をアンテナパワーとして８００Ｗ印加し、チャンバ内にＨＢｒとＯ２をそれぞれ１０ｓｃｃｍ、４０ｓｃｃｍの流量で導入して、チャンバ内の圧力を０．４Ｐａに保持すると共に、基板温度を４００℃にする。これにより、エッチングチャンバ内はＩｒＯ２に対するエッチング雰囲気となり、ＩｒＯ２よりなる上部電極用導電膜７１がエッチングされる。そして、上部電極用導電膜７１が１０％オーバーエッチされたところでエッチングを終了することにより、上部電極用導電膜７１がハードマスク９７の形状にエッチングされて上部電極７１ａとなる。なお、１０％のオーバーエッチングとは、上部電極用導電膜７１の膜厚２００ｎｍの１０％分、すなわち２０ｎｍだけ上部電極用導電膜７１を過剰にエッチングすることを言う。
【０１２７】
続いて、バイアスパワーとアンテナパワーとをそのままにし、エッチングガスを４０ｓｃｃｍのＣｌ２と１０ｓｃｃｍのＡｒに変えることにより、チャンバ内をＰＺＴに対するエッチング雰囲気にし、ＰＺＴよりなる強誘電体膜７０をハードマスク９７の形状にエッチングしていく。そして、終点検出器でエッチングの終点をモニターすることにより、エッチングを下部電極用導電膜６９上で停止させる。これにより、強誘電体膜７０はエッチングされて、キャパシタ用の誘電体膜７０ａとなる。
【０１２８】
次いで、エッチングガスを再び１０ｓｃｃｍのＨＢｒと４０ｓｃｃｍのＯ２にして下部電極用導電膜６９のエッチングを開始し、１０％のオーバーエッチングとなったところでエッチングを終了する。これにより、下部電極用導電膜６９は、ハードマスク９７の形状にエッチングされ、下部電極６９ａとなる。
【０１２９】
この工程により、下部電極６９ａ、強誘電体膜７０ａ、及び上部電極７１ａをこの順に積層してなる強誘電体キャパシタＱ１、Ｑ２が、導電性酸素バリア膜６４ａ、６４ｃと絶縁性酸素バリア膜６５とを介して下地絶縁膜９の上に形成されたことになる。その強誘電体キャパシタＱ１、Ｑ２は、導電性酸素バリア膜６４ａ、６４ｃと第１導電性プラグ６２ａ、６２ｃとを介して、それぞれ第１の拡散領域５５ａ及び第３の拡散領域５５ｃと電気的に接続される。
【０１３０】
この強誘電体キャパシタＱ１、Ｑ２の一部は絶縁性酸素バリア膜６５上に形成されるが、絶縁性酸素バリア膜６５の最上層をＳｉＯ２よりなる絶縁性密着膜６５ｂとしたことで、強誘電体キャパシタＱ１、Ｑ２の下部電極６９ａが絶縁性酸素バリア膜６５から剥がれるのを防止することができる。
【０１３１】
続いて、エッチングによる誘電体膜７０ａのダメージを回復するために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素を含むファーネス内で行われる。
【０１３２】
そのような回復アニールを行っても、絶縁性酸素バリア膜６５によって第２導電性プラグ６２ｂの酸化を防ぐことができ、また、導電性酸素バリア膜６４ａ、６４ｃによって第１導電性プラグ６２ａ、６２ｃの酸化を防止することができる。なお、ハードマスク９７は、強誘電体キャパシタＱ１、Ｑ２を形成後に除去される。
【０１３３】
次に、図２２（ａ）に示すように、強誘電体キャパシタＱ１、Ｑ２上、及び絶縁性酸素バリア膜６５上に、第１キャパシタ保護絶縁膜７３として厚さ約５０ｎｍのアルミナをスパッタ法により形成する。この第１キャパシタ保護絶縁膜７３は、プロセスダメージから強誘電体キャパシタＱ１、Ｑ２を保護するものであって、アルミナの他、ＰＺＴで構成してもよい。
【０１３４】
その後、ＴＥＯＳを使用するプラズマＣＶＤ法により、この第１キャパシタ保護絶縁膜７３上に第２キャパシタ保護絶縁膜７２としてＳｉＯ２膜を厚さ約１００ｎｍに形成する。
【０１３５】
次に、図２２（ｂ）に示すように、ＳｉＨ４を使用するＨＤＰＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法により、ＳｉＯ２よりなる第１絶縁膜７４を第２キャパシタ絶縁膜７２上に約１．５μｍの厚さに形成する。そのようなＨＤＰＣＶＤ法では、シリコン基板５１にバイアス電圧を印加することで、ボイドの発生無しに、高アスペクトレシオの強誘電体キャパシタＱ１、Ｑ２間に埋め込み性の良い第１絶縁膜７４を形成することができる。
【０１３６】
但し、上記のＨＤＰＣＶＤ法では、還元性のある水素を有するＳｉＨ４を反応ガスとして使用しているので、その水素によって誘電体膜７０ａが劣化する恐れがある。そこで、Ｏ２をＳｉＨ４の流量の５倍以上供給することにより、雰囲気中の水素をできるだけ酸化し、水素による誘電体膜７０ａの劣化を極力防ぐのが好ましい。
【０１３７】
また、理由は不明であるが、ＴＥＯＳを使用するプラズマＣＶＤ法で第２キャパシタ保護絶縁膜７２を形成すると、第１キャパシタ保護絶縁膜７３を単層で使用する場合よりも強誘電体キャパシタＱ１、Ｑ２の劣化がより良好に防止することができる。
【０１３８】
その後、図２３（ａ）に示すように、ＴＥＯＳを使用するプラズマＣＶＤ法により、第１絶縁膜７４上にＣＭＰ用の犠牲膜７５としてＳｉＯ２膜を厚さ約５００ｎｍに形成する。
【０１３９】
そして、犠牲膜７５をＣＭＰで研磨することにより、図２３（ｂ）に示すように、第１絶縁膜７４の表面を平坦化して、上部電極７１ａ上での第１絶縁膜７４の厚さを約５００ｎｍとする。
【０１４０】
次に、図２４（ａ）に示すように、平坦化された第１絶縁膜７４上に、第１低誘電率絶縁膜７６としてＢＮ膜（誘電率：約２）を厚さ約２００ｎｍ程度に形成する。
【０１４１】
第１低誘電率絶縁膜７６は、配線段差の無い平坦化された第１絶縁膜７４上に形成されるものであるから、その成膜方法として埋め込み性が良いもの、例えば基板バイアスを印加するＨＤＰＣＶＤ法を採用する必要がない。よって、上記のＢＮ膜は、シリコン基板５１にバイアス電圧を印加しない（ノンバイアス）で成膜することができ、例えは、Ｂ２Ｈ６とＮ２とを反応ガスとして使用するノンバイアスのプラズマＣＶＤ法により形成することができる。
【０１４２】
ノンバイアスなので、成膜ガス中の水素がバイアス電圧によりシリコン基板５１に引き込まれることがなく、水素によって強誘電体キャパシタＱ１、Ｑ２が劣化してしまうのを防止することができる。
【０１４３】
なお、低誘電率絶縁膜７６としては、ＢＮ膜の他に、ＳＯＬ−ＧＥＬ法で形成されたものを使用してもよい。この場合は、低誘電率膜７６からの脱ガスをブロックするブロック膜（不図示）を第１絶縁膜７４上に形成し、このブロック膜上に第１低誘電率絶縁膜７６を形成するのが好ましい。そのようなブロック膜としては、例えは、Ｃａｔ−ＣＶＤ（Ｃａｔａｌｙｔｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成されたＳｉＮ膜、ＳｉＯ２膜、ＳｉＣ膜、及びＴｉＯｘ膜等が挙げられる。
【０１４４】
続いて、ＴＥＯＳを使用するプラズマＣＶＤ法により、厚さ１００ｎｍのＳｉＯ２膜を第１キャップ膜７７として第１低誘電率膜７６上に形成する。この第１キャップ膜７７は、第１低誘電率膜７６からの脱ガスが上方に拡散するのを防止する役割を担う。なお、第１キャップ膜７７としては、上述のＣａｔ−ＣＶＤ法で形成した種々の膜を使用しても良い。そして、この第１キャップ膜７７も平坦な表面上に形成されるものであるからＨＤＰＣＶＤ法で成膜する必要が無い。
【０１４５】
この工程により、各絶縁膜７２〜７４、７６〜７７で構成される第１の層間絶縁膜１１８が、強誘電体キャパシタＱ１、Ｑ２を覆って形成されたことになる。
【０１４６】
次に、図２４（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１４７】
まず、第１キャップ膜７７上にフォトレジストを塗布し、それを露光・現像することにより、ホール形状のレジスト開口７８ａを有する第１レジストパターン７８とする。次いで、この第１レジストパターン７８をエッチングマスクとして使用しながら、第１キャップ膜７７、第１低誘電率絶縁膜７６、第１絶縁膜７４、第２キャパシタ保護絶縁膜７２をエッチングし、各膜に第１ホール７２ａ、７４ａ、７６ａ、７７ａを形成する。
【０１４８】
この場合のエッチングガスとしては、例えばＣＦ４、Ｃ４Ｆ８、Ｏ２、及びＡｒの混合ガスが使用される。
【０１４９】
このエッチングにおけるアルミナとＳｉＯ２とのエッチング選択比は、（アルミナ）：（ＳｉＯ２）＝１：２〜３程度なので、アルミナよりなる第１キャパシタ保護絶縁膜７３がこのエッチングにおけるエッチングストッパ膜の役割を果たす。
【０１５０】
このエッチングが終了後、第１レジストパターン７８を酸素プラズマによりアッシングして除去する。
【０１５１】
次に、図２５（ａ）に示す断面構造を得るまでの工程について説明する。
【０１５２】
まず、全面にフォトレジストを塗布し、それを露光・現像することにより、ホール形状の第１レジスト開口７９ａと配線形状の第２レジスト開口７９ｂとを有する第２レジストパターン７９とする。次いで、この第２レジストパターン７９をエッチングマスクとして使用しながら、第１レジスト開口７９ａ下の第１キャップ膜７７、第１低誘電率絶縁膜７６、第１絶縁膜７４、第２キャパシタ保護絶縁膜７２をエッチングし、それぞれの膜に第３ホール７７ｃ、７６ｃ、及び第２ホール７４ｂ、７２ｂを形成する。このエッチングにおけるエッチングガスとしては、例えばＣＦ４、Ｃ４Ｆ８、Ｏ２、及びＡｒの混合ガスが使用される。
【０１５３】
なお、これらのホールを先のエッチング工程（図２４（ｂ））において形成することも可能であるが、これらのホールを合わせた深さが強誘電体キャパシタＱ１、Ｑ２上の各ホール７２ａ、７４ａ、７６ａ、７７ａの合計深さよりも深いため、強誘電体キャパシタＱ１、Ｑ２上の第１キャパシタ保護絶縁膜７３がエッチングされ、強誘電体キャパシタＱ１、Ｑ２がエッチング雰囲気に長時間曝されてダメージを受ける恐れがある。
【０１５４】
再び図２５（ａ）を参照する。上記のエッチングでは、第２レジスト開口７９ｂ下の第１キャップ膜７７と第１低誘電率絶縁膜７６もエッチングされ、それぞれの膜に第２ホール７７ｂ、７６ｂが形成される。第１配線溝８０は、その第２ホール７７ａ、７６ｂにより構成される。
【０１５５】
なお、このエッチングでは、第１ホール７２ａ下の第１キャパシタ保護絶縁膜７３がエッチングされ、そこに第１ホール７３ａが形成される。これにより、各ホール７２ａ〜７４ａで構成される第１コンタクトホール８１が第１配線溝８０の底部から下に延びて形成され、その第１コンタクトホール８１内に強誘電体キャパシタＱ１、Ｑ２の上部電極７１ａが露出することになる。
【０１５６】
この工程が終了後、第２レジストパターン７９は酸素プラズマによりアッシングされて除去される。
【０１５７】
その後、強誘電体キャパシタＱ１、Ｑ２の形成後からここまでの工程において強誘電体キャパシタＱ１、Ｑ２が受けたダメージを回復させるため、５５０℃の酸素雰囲気中で６０分間の酸素アニールを行う。この酸素アニールの際、第２導電性プラグ６２ｂの上に絶縁性酸素バリア膜６５を形成しているので、第２導電性プラグ６２ｂの酸化を防ぐことができる。
【０１５８】
次に、図２５（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１５９】
まず、全面にフォトレジストを塗布し、それを露光・現像することにより、配線形状のレジスト開口８２ａを有する第３レジストパターン８２とする。
【０１６０】
次いで、この第３レジストパターン８２をエッチングマスクに使用しながら、レジスト開口８２ａ下の第１キャップ膜７７と第１低誘電率絶縁膜７６とをエッチングし、それぞれの膜に第４ホール７７ｄ、７６ｄを形成してそれらを第２配線溝８３として使用する。このエッチングにおけるエッチングガスとしては、例えば、ＣＦ４、Ｃ４Ｆ８、Ｏ２、及びＡｒの混合ガスが使用される。
【０１６１】
また、このエッチングにおいては、第２ホール７２ｂ下の第１キャパシタ保護絶縁膜７３、絶縁性密着膜６５ｂ、及び酸化防止絶縁膜６５ａもエッチングされて、それぞれの膜に第２ホール７３ｂ、第１ホール６５ｄ、６５ｃが形成される。そして、各ホール７４ｂ、７２ｂ、７３ｂ、６５ｄ、６５ｃを第２コンタクトホール８４として使用する。
【０１６２】
なお、この工程が終了後、第３レジストパターン８２は酸素プラズマによりアッシングされて除去される。
【０１６３】
次に、図２６（ａ）に示す断面構造を得るまでの工程について説明する。
【０１６４】
まず、上部電極７１ａと第２導電性プラグ６２ｂの各上面をＡｒプラズマにより約２０ｎｍエッチングして清浄面を出す。その後、第１、第２コンタクトホール８１、８４、及び第１、第２配線溝８０、８３の各内面に、銅の拡散を防止するための第１拡散防止膜８５としてＴａＮをスパッタ法により厚さ約５０ｎｍに形成する。
【０１６５】
次に、図２６（ｂ）に示すように、全面に不図示のＣｕシード層を形成してそれに対して給電を行い、第１、第２コンタクトホール８１、８４、及び第１、第２配線溝８０、８３の各内面を完全に埋め込む厚さの第１銅膜８６をめっき法により形成する。そのめっき法においては、硫酸銅の他、銅の埋め込み性を良くするための有機物が添加されためっき液が使用される。めっき法では、基板５１を加熱しないためサーマルバジェットが低下し、強誘電体キャパシタＱ１、Ｑ２が熱によりダメージを受けるのを防ぐことができる。
【０１６６】
なお、めっき法に代えて、ＣＶＤ法により第１銅膜８６を形成してもよい。そのＣＶＤ法においては、図３３に示すチャンバ１２４内の基板載置台１２５上にシリコン基板５１を載置し、チャンバ１２４の上方からＣｌ２ガスを導入する。そして、高周波電源１２８で発生した周波数１３．５６ＭＨｚ、パワー３０００Ｗの高周波電力をコイル１２６に供給することにより、チャンバ１２４内にＣｌプラズマを生成させ、そのＣｌプラズマを温度約３００℃に保持された銅板１２７の開口１２７ａに通す。このようにすると、銅板１２７の銅がＣｌプラズマに曝されてＣｕｘＣｌｙなる銅の塩化物が生成し、それがシリコン基板５１上に付着する。シリコン基板５１は、Ｃｌプラズマよりも低い約２００℃に保持されているため、シリコン基板５１とプラズマの温度差によってＣｕｘＣｌｙ中のＣｌが脱離し、シリコン基板５１上にはＣｕのみが堆積し、第１銅膜８６が形成されることになる。
【０１６７】
このようにＣＶＤ法で第１銅膜８６を形成する場合は、第１銅膜８６の表面に自然酸化膜が形成されるのを防ぐため、第１銅膜８６の形成後にそれを大気に曝すのは避けた方がよい。
【０１６８】
次に、図２７に示す断面構造を得るまでの工程について説明する。
【０１６９】
まず、第１キャップ膜７７よりも上にある第１銅膜８６及び第１拡散防止膜８５をＣＭＰ法により研磨して除去し、それらを第１、第２配線溝８０、８３、及び第１、第２コンタクトホール８１、８４内に残して、第１、第２銅配線８６ａ、８６ｃ及び第１、第２銅プラグ８６ｂ、８６ｄとする。なお、第１銅配線８６ａは、第１銅プラグ８６ｂを介して強誘電体キャパシタＱ１、Ｑ２の上部電極７１ａと電気的に接続されて、プレート線として機能する。そして、第２銅配線８６ｃは、ビット線として機能し、第２銅プラグ８６ｄと第２導電性プラグ６２ｂとを介して第２のｎ型不純物拡散領域５５ｂと電気的に接続される。
【０１７０】
そのような銅配線の形成方法は、デュアルダマシンプロセスと称される。
【０１７１】
次いで、銅の上方への拡散を防止するために、第２拡散防止膜８７を全面に形成する。この第２拡散防止膜８７としては、例えば厚さが７０ｎｍのＳｉＮ膜が採用され得るが、強誘電体キャパシタＱ１、Ｑ２のダメージを避けるため、ノンバイアスのプラズマＣＶＤ法によりＳｉＮ膜を形成するのが好ましい。或いは、ＳｉＮ膜に代えて、ＢＮ膜、ＳｉＣ膜、及びアルミナ膜を採用しても良い。更に、このような絶縁膜に代えて、スパッタ法で形成されたＴａ、ＴａＮ、Ｔｉ、ＴｉＮ等の導電膜を第２拡散防止絶縁膜８７として採用しても良い。そのような導電膜を使用する場合は、各銅配線８６ａ、８６ｃが電気的に接続されるのを防止するため、導電膜を形成後にそれを各銅配線８６ａ、８６ｃの形状にパターニングする工程が行われる。
【０１７２】
続いて、図２８に示す断面構造を得るまでの工程について説明する。
【０１７３】
まず、ＴＥＯＳを使用するプラズマＣＶＤ法により、第２絶縁膜８８として厚さ約５００ｎｍのＳｉＯ２膜を第２拡散防止膜８７上に形成する。その後、Ｂ２Ｈ６とＮ２とを反応ガスとして使用するノンバイアスのプラズマＣＶＤ法により、この第２絶縁膜８８上に第２低誘電率絶縁膜８９としてＢＮ膜を厚さ約２００ｎｍ程度に形成する。続いて、ＴＥＯＳを使用するプラズマＣＶＤ法により、厚さ１００ｎｍのＳｉＯ２膜を第２キャップ膜９０として第２低誘電率膜８９上に形成する。この第２キャップ膜９０は、第２低誘電率膜８９からの脱ガスが上方に拡散するのを防止するように機能する。
【０１７４】
ここまでの工程により、各絶縁膜８７〜９０で構成される第２の層間絶縁膜１１９が形成されたことになる。
【０１７５】
次に、図２９に示す断面構造を得るまでの工程について説明する。
【０１７６】
まず、第２キャップ膜９０上に不図示のフォトレジストを塗布し、それを露光・現像することにより、金属パターン形状の開口を有するレジストパターン（不図示）を形成する。次いで、そのレジストパターンをエッチングマスクとして使用し、第２キャップ膜９０と第２低誘電率絶縁膜８９とをエッチングして、金属パターン用溝９２を構成する第１ホール８９ａ、９０ａをこれらの膜に形成する。その金属パターン用溝９２は、キャパシタＱ１、Ｑ２を含むセル領域を覆うように、キャパシタＱ１、Ｑ２とその周囲の上方に形成される。
【０１７７】
次に、図３０に示すように、この金属パターン用溝９２内に第３拡散防止膜１３０としてＴａＮ膜を厚さ３０ｎｍ程度に形成し、更にスパッタ法、或いは記述のめっき法やＣＶＤ法により、この第３拡散防止膜１３０上に第２銅膜１３１を形成する。その第２銅膜１３１の厚さは、金属パターン用溝９２を完全に埋める深さとする。
【０１７８】
続いて、図３１に示すように、第３拡散防止膜１３０と第２銅膜１３１とをＣＭＰ法により研磨する。これにより、第３拡散防止膜１３０と第２銅膜１３１は、第２キャップ膜９０の上面上から除去されると共に、金属パターン用溝９２内に残されて金属パターン１３２を構成することになる。
【０１７９】
この金属パターン１３２は、強誘電体キャパシタＱ１、Ｑ２を十分に覆うようにセル領域よりも広く形成され、また、その電位は限定されず、固定電位、及び電気的に孤立した浮遊電位のいずれでもよい。
【０１８０】
その後、３７０℃に保ったサセプター上にシリコン基板５１を固定し、不活性ガスの減圧雰囲気中、例えば圧力２ＴｏｒｒのＮ２雰囲気中で金属パターン１３２を３０分間アニールする。
【０１８１】
このアニール前、金属パターン１３２中の第２銅膜１３１は−５×１０１０ｄｙｎｅ／ｃｍ２の圧縮応力を有するが、このアニール後には、５×１０１０ｄｙｎｅ／ｃｍ２の引っ張り応力に変化する。このストレスの変化が下方の強誘電体キャパシタＱ１、Ｑ２に好ましい応力を与えるので、強誘電体キャパシタＱ１、Ｑ２の強誘電体特性が向上する。
【０１８２】
なお、上記では、第３拡散防止膜１３０と第２銅膜１３１とで構成される金属膜をＣＭＰで研磨した後に金属パターン１３２をアニールしたが、金属パターン１３２の形成とアニールの順序は限定されない。例えば、ＣＭＰ前の金属膜に対して上記の条件でアニールを行っても、金属パターン１３２には上記と同様のストレス効果が生じると期待できる。更に、金属パターン１３２の上に後述の第４拡散防止膜１００を形成した後にアニールを行ってもよい。
【０１８３】
そのアニールにおいて金属膜をその融点以上に加熱してしまうと金属膜が溶融し、金属膜が所望のストレスを生じなくなるので、アニール温度は金属膜の融点以下にする必要がある。
【０１８４】
更に、このアニールは、不活性ガスの減圧雰囲気中に限らず、酸素雰囲気、酸素含有雰囲気、不活性ガス含有雰囲気中で行ってもよい。
【０１８５】
次に、図３２に示す断面構造を得るまでの工程について説明する。
【０１８６】
まず、金属パターン１３２上と第２キャップ膜９０上とに、第４拡散防止膜１００として厚さ約７０ｎｍのアルミナ膜又はＴａ膜をスパッタ法により形成する。第４拡散防止膜１００をスパッタ法で形成することで、成膜雰囲気が還元雰囲気にならないので、還元雰囲気によってキャパシタＱ１、Ｑ２が劣化するのを防止することができる。
【０１８７】
なお、Ｔａ膜を第４拡散防止膜１００として使用する場合は、金属パターン１３２がそれと同一層内にある配線（不図示）と電気的に接続されるのを防止するため、Ｔａ膜を形成後にそれを金属パターン１３２の形状にパターニングする。
【０１８８】
次いで、その第４拡散防止膜１００上に、ＴＥＯＳを使用するプラズマＣＶＤ法により厚さ約１００ｎｍのＳｉＯ２膜を形成し、それを第３絶縁膜１０１とする。その後、この第３絶縁膜１０１上に第３低誘電率絶縁膜１０２としてＢＮ膜を厚さ約２００ｎｍに形成し、更にその上にＴＥＯＳを使用するプラズマＣＶＤ法により厚さ約１００ｎｍのＳｉＯ２膜を形成し、それを第３キャップ膜１０３とする。
【０１８９】
続いて、デュアルダマシンプロセスを使用して、これら第３拡散防止膜１００、第３絶縁膜１０１、第３低誘電率絶縁膜１０２、及び第３キャップ膜１０３に第３銅プラグ１０４と第３銅配線１０５とを埋め込む。第３銅プラグ１０４と第３銅配線１０５は、いずれもＴｉＮ膜と銅膜との二層構造を有し、下方の金属パターン１３２と電気的に接続される。
【０１９０】
ここで、金属パターン１３２を浮遊電位とする場合は、第３銅プラグ１０４を金属パターン１３２に接続する必要は無い。この場合は、金属パターン１３２にホールを形成し、そのホールに触れずにその中を通って第１銅配線８６ａに至るように第３銅プラグ１０４を形成すればよい。こうする場合は、第３銅プラグ１０４が埋め込まれるホールを各絶縁膜８７〜９０に形成することになる。
【０１９１】
次に、この第３銅配線１０５上と第３キャップ膜１０３上とに、第５拡散防止膜１０６として厚さ約７０ｎｍのアルミナ膜又はＴａ膜をスパッタ法により形成する。Ｔａ膜を第５拡散防止膜１０６として使用する場合は、Ｔａ膜を形成後にそれを第３銅配線１０５の形状にパターニングする。
【０１９２】
その後、ＴＥＯＳを使用するプラズマＣＶＤ法により、第５拡散防止膜１０６上に第４絶縁膜１０７としてＳｉＯ２膜を厚さ約５００ｎｍに形成する。更に、この第４絶縁膜１０７上にＢＮ膜等の第４低誘電率絶縁膜１０８を厚さ約２００ｎｍに形成し、その上に、ＴＥＯＳを使用するプラズマＣＶＤ法によりＳｉＯ２膜を形成し、それを第４キャップ膜１０９とする。
【０１９３】
そして、デュアルダマシンプロセスにより、これら第５拡散防止膜１０６、第４絶縁膜１０７、第４低誘電率絶縁膜１０８、及び第４キャップ膜１０９に第４銅配線１１０を埋め込む。この第４銅配線１１０は、ＴｉＮ膜と銅膜との二層構造を有し、不図示の銅プラグにより第３銅配線１０５と電気的に接続される。
【０１９４】
続いて、第４銅配線１１０上と第４キャップ膜１０９上とに、第６拡散防止膜１１１としてアルミナ膜又はＴａ膜をスパッタ法により厚さ約７０ｎｍ程度に形成する。Ｔａ膜を第４拡散防止膜１１１として使用する場合は、Ｔａ膜を形成後にそれを第６銅配線１１０の形状にパターニングする。その後、ＴＥＯＳを使用するプラズマＣＶＤ法により第６拡散防止膜１１１上に厚さ約５００ｎｍのＳｉＯ２膜を形成し、それを第５絶縁膜１１２とする。そして、フォトリソグラフィー法により第５絶縁膜１１２と第４拡散防止膜１１１とにホールを形成し、そのホール内に第３導電性プラグ１１３を形成する。その第３導電性プラグ１１３は、例えば、下から順にＴａＮ膜、ＴｉＮ膜、及びタングステン膜を積層した構造を有する。
【０１９５】
その後、第３導電性プラグ１１３上と第５絶縁膜１１２上とに多層金属膜を形成する。その多層金属膜として、例えば、厚さ６０ｎｍのＴｉ膜、厚さ３０ｎｍのＴｉＮ膜、厚さ４００ｎｍのＡｌ−Ｃｕ膜、厚さ５ｎｍのＴｉ膜、及び厚さ７０ｎｍのＴｉＮ膜をスパッタ法により順に形成する。そして、フォトリソグラフィーによりその多層金属膜をパターニングして、最終金属配線１１５とする。
【０１９６】
そして、ＴＥＯＳを使用するプラズマＣＶＤ法により、最終金属配線１１５を覆う第６絶縁膜１１４として厚さ約１．５μｍのＳｉＯ２膜を形成する。
【０１９７】
そして最後に、デバイス表面を保護するための表面保護膜１１６として、ＳｉＮ膜を厚さ約５００ｎｍに形成する。そのＳｉＮ膜は、キャパシタＱ１、Ｑ２にダメージを与えないために、ノンバイアスのプラズマＣＶＤ法で形成されるのが好ましい。
【０１９８】
上記した本実施形態によれば、第２の層間絶縁膜１１９に金属パターン用溝９２を設け、そこに引っ張り応力を有する金属パターン１３２を形成する。そのため、第２の層間絶縁膜１１９内の第２絶縁膜８８等で発生する圧縮応力が金属パターンによって緩和され、強誘電体キャパシタＱ１、Ｑ２に作用する正味の応力が低減し、強誘電体キャパシタＱ１、Ｑ２の強誘電体特性が向上する。
【０１９９】
なお、上記では第２の層間絶縁膜１１９を複数の絶縁膜８８〜９０で構成したが、単層の絶縁膜で第２層間絶縁膜１１９を形成してもよい。
【０２００】
更に、上記では金属パターン１３２を第３拡散防止膜１３０と第２銅膜１３１との多層金属膜で構成したが、多層金属膜でなくてもよい。即ち、アルミニウム、チタン、銅、タンタル、タングステンのいずれかの膜、又はそれらのいずれかの元素との合金又は混合物の膜であってもよい。
【０２０１】
以下、本発明の特徴について付記する。
（付記１）半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され且つ下部電極、誘電体膜及び上部電極を有するキャパシタと、
前記キャパシタ及び前記第１絶縁膜の上方に形成された第２絶縁膜と、
前記キャパシタ及びその周辺の上方であって前記第２絶縁膜の上に形成され且つ前記第２絶縁膜とは逆の方向の応力を有する金属パターンと
を有することを特徴とする半導体装置。
（付記２）前記第２絶縁膜内には複数の金属配線パターンが形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され且つ下部電極、誘電体膜及び上部電極を有するキャパシタと、
前記キャパシタ及び前記第１絶縁膜の上方に形成された第２絶縁膜と、
前記キャパシタ及びその周辺の上方における前記第２絶縁膜に形成された溝と、
前記溝に形成され、前記第２絶縁膜とは逆の方向の応力を有する金属パターンと、
を有することを特徴とする半導体装置。
（付記４）前記金属パターンの電位は、固定電位又は浮遊電位であることを特徴とする付記１乃至付記３のいずれかに記載の半導体装置。
（付記５）前記キャパシタはセル領域に複数形成され、前記金属パターンは前記セル領域の全体を覆うことを特徴とする付記１乃至付記４に記載の半導体装置。
（付記６）前記金属パターンは前記セル領域よりも広く形成されていることを特徴とする付記１乃至付記５のいずれかに記載の半導体装置。
（付記７）前記金属パターンの前記応力は引張応力であることを特徴とする付記１乃至付記６のいずれかに記載の半導体装置。
（付記８）前記金属パターンは単層構造又は多層構造であることを特徴とする付記１乃至付記７のいずれかに記載の半導体装置。
（付記９）前記金属パターンは、アルミニウム、チタン、銅、タンタル、タングステンのいずれかの材料、又は、アルミニウム、チタン、銅、タンタル、タングステンのいずれかを含む材料から構成されることを特徴とする付記１乃至付記８のいずれかに記載の半導体装置。
（付記１０）半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に、下部電極、誘電体膜及び上部電極を有するキャパシタをセル領域に複数形成する工程と、
前記キャパシタ及び前記第１絶縁膜の上方に第２絶縁膜を形成する工程と、
前記第２絶縁膜の上に金属膜を形成する工程と、
前記金属膜をパターニングして前記セル領域を覆う金属パターンを形成する工程と、
前記金属パターンの形成の前又は後に、前記金属膜の融点以下で前記金属膜を加熱することにより前記金属膜の応力を変化させる工程とを有することを特徴とする半導体装置の製造方法。
（付記１１）前記金属膜のパターニングによって前記金属パターンから離れた領域に金属配線を形成する工程をさらに有することを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２）前記第２絶縁膜は、ＴＥＯＳを含む反応ガスを用いて形成された膜であることを特徴とする付記１０又は付記１１に記載の半導体装置の製造方法。
（付記１３）半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に、下部電極、誘電体膜及び上部電極を有するキャパシタをセル領域に複数形成する工程と、
前記キャパシタ及び前記第１絶縁膜の上方に第２絶縁膜を形成する工程と、
前記セル領域を覆う溝を前記第２絶縁膜に形成する工程と、
前記溝を埋める厚さの金属膜を該溝内と前記第２絶縁膜上とに形成する工程と、
前記第２絶縁膜上の前記金属膜を除去すると共に、該金属膜を前記溝内に残して金属パターンとする工程と、
前記金属パターンの形成の前又は後に、前記金属膜の融点以下で前記金属膜を加熱することにより前記金属膜の応力を変化させる工程とを有することを特徴とする半導体装置の製造方法。
（付記１４）前記第２絶縁膜は複数の絶縁膜の積層膜からなり、そのうちの少なくとも一層がＴＥＯＳを含む反応ガスを用いて形成された膜であることを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）前記金属膜の加熱は、減圧雰囲気中でなされることを特徴とする付記１０乃至付記１４のいずれかに記載の半導体装置の製造方法。
（付記１６）前記金属膜の加熱は、酸素雰囲気、酸素含有雰囲気、不活性ガス雰囲気、不活性ガス含有雰囲気のいずれかの中でなされることを特徴とする付記１０乃至付記１４のいずれかに記載の半導体装置の製造方法。
（付記１７）前記金属膜を加熱する前に、前記金属膜の上に第３絶縁膜を形成する工程をさらに有することを特徴とする付記１０乃至付記１６のいずれかに記載の半導体装置の製造方法。
（付記１８）前記金属膜の形成は、アルミニウム、チタン、銅、タンタル、タングステンのいずれかの材料、又は、アルミニウム、チタン、銅、タンタル、タングステンのいずれかを含む材料からなる膜の形成であることを特徴とする付記１０乃至付記１７のいずれかに記載の半導体装置の製造方法。
（付記１９）前記金属膜の加熱により、前記金属膜の応力は前記第２絶縁膜の応力とは逆の応力に変化されることを特徴とする付記１０乃至付記１８のいずれかに記載の半導体装置の製造方法。
（付記２０）前記金属膜の加熱により、前記金属膜の応力は引張応力に変化されることを特徴とする付記１９に記載の半導体装置の製造方法。
（付記２１）前記第２絶縁膜は、圧縮応力を有することを特徴とする付記１０乃至付記２０のいずれかに記載の半導体装置の製造方法。
（付記２２）前記金属膜は、単層構造又は多層構造で形成されることを特徴とする付記１０乃至付記２１のいずれかに記載の半導体装置の製造方法。
【０２０２】
【発明の効果】
以上述べたように、本発明に係る半導体装置によれば、第２絶縁膜とは逆の方向の応力を有する金属パターンを設けたので、第２絶縁膜からキャパシタに作用する応力を金属パターンの応力によって緩和することができ、キャパシタの強誘電体特性を向上させることができる。しかも、金属パターンは、絶縁膜とは異なり水分が出ることがないので、水分によってキャパシタが劣化することが無い。
【０２０３】
また、本発明に係る半導体装置の製造方法によれば、金属パターンの形成の前又は後に、金属膜をその融点以下の温度に加熱することにより、該金属膜の応力を変化させるので、第２絶縁膜の応力が金属膜によって緩和され、キャパシタの強誘電体特性を向上させることができる。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１）である。
【図２】図２は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その２）である。
【図３】図３は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その３）である。
【図４】図４は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その４）である。
【図５】図５は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その５）である。
【図６】図６は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その６）である。
【図７】図７は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その７）である。
【図８】図８は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その８）である。
【図９】図９は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その９）である。
【図１０】図１０は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１０）である。
【図１１】図１１は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１１）である。
【図１２】図１２は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１２）である。
【図１３】図１３は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１３）である。
【図１４】図１４は、本発明の第１実施形態に係る半導体装置の平面図である。
【図１５】図１５は、本発明の第１実施形態に係るＦｅＲＡＭの歩留まりと従来技術により形成されたＦｅＲＡＭの歩留まりを示す図である。
【図１６】図１６は、本発明の第１実施形態に係るＦｅＲＡＭ内の強誘電体キャパシタの特性と従来技術により形成されたＦｅＲＡＭ内の強誘電体キャパシタの特性を示す図である。
【図１７】図１７は、金属膜のアニールによるストレスの変化を示す図である。
【図１８】図１８は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１）である。
【図１９】図１９は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その２）である。
【図２０】図２０は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その３）である。
【図２１】図２１は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その４）である。
【図２２】図２２は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その５）である。
【図２３】図２３は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その６）である。
【図２４】図２４は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その７）である。
【図２５】図２５は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その８）である。
【図２６】図２６は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その９）である。
【図２７】図２７は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１０）である。
【図２８】図２８は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１１）である。
【図２９】図２９は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１２）である。
【図３０】図３０は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１３）である。
【図３１】図３１は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１４）である。
【図３２】図３２は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１５）である。
【図３３】図３３は、本発明の第２実施形態に係る半導体装置の形成工程に使用される銅膜形成装置の構成図である。
【符号の説明】
Ａ…メモリセル領域、Ｂ…周辺回路領域、１，５１…シリコン（半導体）基板、２，５２…素子分離絶縁膜、３ａ，３ｂ，５３…ｐウェル、４…ｎウェル、５，５４…ゲート絶縁膜、６ａ〜６ｃ，５６ａ，５６ｂ…ゲート電極、７…引出電極、８ａ，８ｂ，５５ａ〜５５ｃ…ｎ型不純物拡散領域、９…ｐ型不純物拡散領域、１０，５７…サイドウォール、１１…層間絶縁膜、１２ａ〜１２ｅ…ホール、１３ａ〜１３ｅ…コンタクトプラグ、１４…ＳｉＯＮ膜、１５…ＳｉＯ２膜、１６…第１の導電膜、１６ａ…下部電極、１７…強誘電体膜、１７ａ…誘電体膜、１８…第２の導電膜、１８ａ…上部電極、１９…第１のキャパシタ保護絶縁膜、２０…キャパシタ、２１… 層間絶縁膜、２２ａ…局所配線、２３…第２のキャパシタ保護絶縁膜、２４…層間絶縁膜、２４ａ〜２４ｆ…ホール、２５ａ…ビット線、２５ｂ〜２５ｄ…配線、２６…層間絶縁膜、２６ｃ，２６ｅ…ホール、２７…再堆積層間絶縁膜、２８ｃ…導電性プラグ、３０…金属配線、３１，１３２…金属パターン、３２，３３…カバー膜、５８…カバー絶縁膜、５９…下地絶縁膜、６０…グルー膜、６１…タングステン膜、５９ａ〜５９ｃ…コンタクトホール、６２ａ，６２ｃ…第１導電性プラグ、６２ｂ…第２導電性プラグ、６３ａ…ＴｉＮ膜、６３ｂ…ＳｉＯ２膜、６３…ハードマスク、６４ａ，６４ｂ…導電性酸素バリア膜、６５ａ…酸化防止絶縁膜、６５ｂ…絶縁性密着膜、６５…絶縁性酸素バリア膜、６６，７５…犠牲膜、６７…ＩｒＯ２／Ｉｒ膜、６８…Ｐｔ／ＰｔＯ膜、６９…下部電極用導電膜、６９ａ…下部電極、７０…強誘電体膜、７０ａ…誘電体膜、７１…上部電極用導電膜、７１ａ…上部電極、７２…第２キャパシタ保護絶縁膜、７３…第１キャパシタ保護絶縁膜、７４…第１絶縁膜、７６…第１低誘電率絶縁膜、７７…第１キャップ膜、７８…第１レジストパターン、７２ａ，７４ａ，７６ａ，７７ａ…第１ホール、７４ｂ，７２ｂ，７６ｂ，７７ｂ…第２ホール、７６ｃ，７７ｃ…第３ホール、７６ｄ，７７ｄ…第４ホール、７８ａ…レジストパターン、７９…第２レジストパターン、８０…第１配線溝、８１…第１コンタクトホール、８２…第３レジストパターン、８３…第２配線溝、８４…第２コンタクトホール、８５…第１拡散防止膜、８６…第１銅膜、８６ａ…第１銅配線、８６ｂ…第１銅プラグ、８６ｃ…第２銅配線、８６ｄ…第２銅プラグ、８７…第２拡散防止膜、８８…第２絶縁膜、８９…第２低誘電率絶縁膜、９０…第２キャップ膜、９０ａ，８９ａ…第１ホール、９２…金属パターン用溝、９５…ＴｉＮ膜、９６…ＳｉＯ２膜、９７…ハードマスク、１００…第４拡散防止膜、１０１…第３絶縁膜、１０２…第３低誘電率絶縁膜、１０３…第３キャップ膜、１０４…第３銅プラグ、１０５…第３銅配線、１０６…第５拡散防止膜、１０７…第４絶縁膜、１０８…第４低誘電率絶縁膜、１０９…第４キャップ膜、１１０…第４銅配線、１１１…第６拡散防止膜、１１２…第５絶縁膜、１１３…第３導電性プラグ、１１４…第６絶縁膜、１１５…最終金属配線、１１６…表面保護膜、１２４…チャンバ、１２５…基板載置台、１２６…コイル、１２７…銅板、１２７ａ…開口、１２８…高周波電源、１３０…第３拡散防止膜、１３１…第２銅膜。
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ）が知られている。
【０００３】
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報となる電荷をフローティングゲートに蓄積することによって情報を記憶する。情報の書込、消去にはゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００４】
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体キャパシタを有している。強誘電体キャパシタにおいて上部電極と下部電極の間に形成される強誘電体膜は、上部電極及び下部電極の間に印加する電圧値に応じて分極を生じ、印加電圧を取り去っても分極を保持する自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極の極性、大きさを検出すれば情報を読み出すことができる。
【０００５】
ＦｅＲＡＭは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書込ができるという利点がある。
【０００６】
ＦｅＲＡＭのメモリセルは、例えば特開２００１−６０６６９号公報に記載されているように、シリコン基板に形成されたＭＯＳトランジスタと、シリコン基板及びＭＯＳトランジスタ上に形成された第１層間絶縁膜と、第１層間絶縁膜上に形成された強誘電体キャパシタと、強誘電体キャパシタ及び第１層間絶縁膜上に形成された第２層間絶縁膜と、第１及び第２層間絶縁膜に形成されたホール内に埋め込まれてＭＯＳトランジスタに接続される導電性プラグと、導電性プラグと強誘電体キャパシタの上部電極を接続する第１の配線パターンと、第１の配線パターン及び第２層間絶縁膜の上に形成された第３の層間絶縁膜と、第３の層間絶縁膜上に形成された第２の配線パターンとを有している。
【０００７】
【発明が解決しようとする課題】
強誘電体キャパシタを覆う層間絶縁膜は、圧縮（ｃｏｍｐｒｅｓｓｉｖｅ）応力が強く、自らが膨張しようとする方向の力が働く。従って、強誘電体キャパシタの上に層間絶縁膜をさらに重ねて形成する毎に、強誘電体キャパシタには収縮力が加わることになり、強誘電体キャパシタの特性を劣化させる。
【０００８】
また、第１の配線パターンをアルミニウムから形成する場合には、第１の配線パターンの引っ張り力により強誘電体キャパシタの残留分極特性が劣化する。これに対して、強誘電体キャパシタを構成する強誘電体膜のキュリー点を超える温度でアルミニウム膜を加熱して引っ張り力を緩和した後に、アルミニウム膜をパターニングして配線パターンを形成することが、特開２００１−３６０２５号公報に記載されている。
【０００９】
しかし、第１の配線パターン同士の隙間には依然として層間絶縁膜が存在するので、第１の配線パターンの応力の如何に関わらず層間絶縁膜の圧縮応力が強誘電体キャパシタを劣化するという問題は残っている。
【００１０】
これに対して、強誘電体キャパシタに対して引張応力となるように層間絶縁膜を形成することが特開平１１−３３０３９０号公報に記載されている。しかし、引張応力を有する層間絶縁膜は水分含有量が多く、水分により強誘電体キャパシタを劣化させてしまうという別の問題が生じてしまう。
【００１１】
本発明の目的は、層間絶縁膜に覆われるキャパシタの特性を良好にすることができる半導体装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に形成された第１絶縁膜と、前記第１絶縁膜上に形成され且つ下部電極、誘電体層及び上部電極を有するキャパシタと、前記キャパシタ及び前記第１絶縁膜の上方に形成された第２絶縁膜と、前記キャパシタ及びその周辺の上方であって前記第１絶縁膜の上に形成され且つ前記第２絶縁膜とは逆の方向の応力を有する金属パターンとを有することを特徴とする半導体装置によって解決する。
【００１３】
次に、本発明の作用について説明する。
【００１４】
本発明に係る半導体装置よれば、第２絶縁膜とは逆の方向の応力を有する金属パターンを備えるので、第２絶縁膜からキャパシタに作用する応力が金属パターンの応力によって緩和され、キャパシタの強誘電体特性が向上する。しかも、金属パターンは、絶縁膜とは異なり水分が出ることがないので、水分によってキャパシタが劣化することが無い。
【００１５】
そのような金属パターンは、第２絶縁膜の上に形成してもよいし、或いは、第２絶縁膜に溝を設けてそこに形成してもよい。
【００１６】
又は、上記した課題は、半導体基板の上方に第１絶縁膜を形成する工程と、前記第１絶縁膜の上に、下部電極、誘電体層及び上部電極を有するキャパシタをセル領域に複数形成する工程と、前記キャパシタ及び前記第１絶縁膜の上方に第２絶縁膜を形成する工程と、前記第２絶縁膜の上に金属膜を形成する工程と、前記金属膜をパターニングしてセル領域を覆う金属パターンを形成する工程と、前記金属パターンの形成の前又は後に、前記金属膜の融点以下で前記金属膜を加熱することにより前記金属膜の応力を変化させることを特徴とする半導体装置の製造方法によって解決する。
【００１７】
次に、本発明の作用について説明する。
【００１８】
本発明に係る半導体装置の製造方法によれば、金属パターンの形成の前又は後に、金属膜をその融点以下の温度に加熱することにより、該金属膜の応力を変化させるので、例えば、その金属膜の応力が第２絶縁膜の応力とは逆の応力に変化すると、第２絶縁膜の応力が金属膜によって緩和され、キャパシタの強誘電体特性が向上する。
【００１９】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図１〜図１３は本発明の第１実施形態の半導体装置の製造方法を工程順に示す断面図である。図１４は、図１３の平面図である。
【００２０】
まず、図１に示す断面構造を形成するまでの工程を説明する。
【００２１】
図１に示すように、ｐ型シリコン（半導体）基板１表面の一部に、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）を素子分離絶縁膜２として形成する。素子分離絶縁膜２としてはＬＯＣＯＳの他の素子分離構造、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を採用してもよい。
【００２２】
素子分離絶縁膜２を形成した後に、シリコン基板１のメモリセル領域Ａ、周辺回路領域Ｂにおける所定の活性領域にｐ型不純物及びｎ型不純物を選択的に導入して、ｐウェル３及びｎウェル４を形成する。なお、図１には示していないが、周辺回路領域ＢではＣＭＯＳを形成するためにｐウェルも形成される。
【００２３】
その後、シリコン基板１の活性領域表面を熱酸化して、ゲート絶縁膜５としてシリコン酸化膜を形成する。
【００２４】
次に、シリコン基板１の上側全面にアモルファスシリコン膜及びタングステンシリサイド膜を形成し、これらのアモルファスシリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法により所定の形状にパターニングして、ゲート電極６ａ，６ｂ，６ｃ及び配線７を形成する。なお、アモルファスシリコン膜の代わりにポリシリコン膜を形成してもよい。
【００２５】
メモリセル領域Ａでは、１つのｐウェル３上には２つのゲート電極６ａ，６ｂがほぼ平行に配置され、それらのゲート電極６ａ、６ｂはワード線ＷＬの一部を構成する。
【００２６】
次に、メモリセル領域Ａのｐウェル３において、ゲート電極６ａ，６ｂの両側にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタのソース・ドレインとなるｎ型不純物拡散領域８ａ，８ｂを形成する。これと同時に、周辺回路領域Ｂのｐウェル（不図示）にもｎ型不純物拡散領域を形成してもよい。続いて、周辺回路領域Ｂのｎウェル４において、ゲート電極６ｃの両側にｐ型不純物をイオン注入して、ｐチャネルＭＯＳトランジスタのソース・ドレインとなるｐ型不純物拡散領域９を形成する。ｎ型不純物とｐ型不純物の打ち分けは、レジストパターンを使用して行われる。
【００２７】
その後に、シリコン基板１の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極６ａ，６ｂ，６ｃ及び配線７の両側部分にのみサイドウォール１０として残す。その絶縁膜として、例えばＣＶＤ法により酸化シリコン（ＳｉＯ２）を形成する。
【００２８】
次に、プラズマＣＶＤ法によりシリコン基板１の全面に、カバー膜として酸窒化シリコン（ＳｉＯＮ）膜を約２００ｎｍの厚さに形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、カバー膜の上に酸化シリコン（ＳｉＯ２）を約１．０μｍの厚さに成長させる。これらＳｉＯＮ膜及びＳｉＯ２膜により第１の層間絶縁膜（第１絶縁膜）１１が構成される。なお、ＴＥＯＳを用いてプラズマＣＶＤ法により形成されるＳｉＯ２膜を、以下にＴＥＯＳ膜ともいう。
【００２９】
続いて、第１の層間絶縁膜１１の緻密化処理として、常圧の窒素雰囲気中で第１の層間絶縁膜１１を７００℃の温度で３０分間熱処理する。その後に、第１の層間絶縁膜１１を化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：以下、ＣＭＰという）法により研磨して第１の層間絶縁膜１１上面を平坦化する。
【００３０】
次に、フォトリソグラフィー法により、メモリセル領域Ａのゲート電極６ａ，６ｂ両側のｎ型不純物拡散領域８ａ，８ｂと周辺回路領域Ｂのｐ型不純物拡散層９にそれぞれ到達する深さのコンタクトホール１１ａ〜１１ｄと、周辺回路領域Ｂの配線７に到達する深さのビアホール１１ｅをそれぞれ第１の層間絶縁膜１１に形成する。その後、第１の層間絶縁膜１１上面とホール１１ａ〜１１ｆ内面に膜厚２０ｎｍのＴｉ（チタン）薄膜と膜厚５０ｎｍのＴｉＮ （窒化チタン）薄膜をスパッタ法により順に形成する。さらに、ＣＶＤ法によりタングステン（Ｗ）をＴｉＮ 薄膜上に成長する。この結果、コンタクトホール１１ａ〜１１ｄ、ビアホール１１ｅ内にタングステン膜が埋め込まれる。
【００３１】
その後、第１の層間絶縁膜１１上面が露出するまでタングステン膜、ＴｉＮ薄膜及びＴｉ薄膜をＣＭＰ法により研磨する。この研磨後にホール１１ａ〜１７ｅ内に残存するタングステン膜等は、後述の配線を不純物拡散領域８ａ，８ｂ，９と配線１４に電気的接続するための導電性プラグ１３ａ〜１３ｅとして使用される。
【００３２】
メモリセル領域Ａの１つのｐウェル３において、２つのゲート電極６ａ，６ｂに挟まれるｎ型不純物拡散領域８ａ上の第１の導電性プラグ１３ａは後述するビット線に接続され、さらに、第１の導電性プラグの両側の第２の導電性プラグ１３ｂは後述するキャパシタに接続される。
【００３３】
次に、導電性プラグ１３ａ〜１３ｅの酸化を防止するために、プラズマＣＶＤ法により、第１の層間絶縁膜１７上と導電性プラグ１３ａ〜１３ｅ上にＳｉＯＮ膜１４を１００ｎｍの厚さに形成し、さらに、成膜ガスにＴＥＯＳを用いてＳｉＯ２膜１５を１５０ｎｍの厚さに形成する。その後、ＳｉＯＮ膜１４、ＳｉＯ２膜１５は脱ガスのために６５０〜７００℃の温度で加熱される。
【００３４】
次に、図２に示す構造を形成するまでの工程を説明する。
【００３５】
まず、ＤＣスパッタ法によりＳｉＯ２膜１５上に、Ｔｉ層とＰｔ層をそれぞれ２０ｎｍと１７５ｎｍの厚さに順に堆積させて二層構造の第１の導電膜１６を形成する。
【００３６】
続いて、ＲＦスパッタ法により、第１の導電膜１６の上に強誘電体材料であるチタン酸ジルコン酸鉛（ＰＺＴ；Ｐｂ（Ｚｒ１−ｘＴｉｘ）Ｏ３）を１００〜３００ｎｍ、例えば２００ｎｍの厚さに形成してＰＺＴ膜１７を形成する。
【００３７】
強誘電体材料膜の形成方法としては、上記したスパッタ法の他にスピンオン法、ゾル−ゲル法、ＭＯＤ（Ｍｅｔａｌ Ｏｒｇａｎｉ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＯＣＶＤ法がある。また、強誘電体材料としてはＰＺＴの他に、ジルコン酸チタン酸ランタン鉛（ＰＬＺＴ）、ＳｒＢｉ２（ＴａｘＮｂ１−ｘ）２Ｏ９（但し、０＜ｘ＜１）、Ｂｉ４Ｔｉ２Ｏ１２などがある。更に、ＤＲＡＭを形成する場合には、上記の強誘電体材料に代えて（ＢａＳｒ）ＴｉＯ３（ＢＳＴ）、チタン酸ストロンチウム（ＳＴＯ）等の高誘電体材料を使用すればよい。
【００３８】
そして、ＰＺＴ膜１７の結晶化処理として、酸素雰囲気中で温度７５０℃、６０秒間の条件でＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を行う。
【００３９】
さらに、ＰＺＴ膜１７の上に第２の導電膜１８としてＩｒＯｘ膜をＤＣスパッタ法により約２００ｎｍの厚さに形成する。
【００４０】
次に、図３の構造を形成するまでの工程について説明する。
【００４１】
まず、第２の導電膜１８をパターニングして上部電極１８ａを形成した後に、強誘電体であるＰＺＴ膜１７のダメージ除去のために、例えば酸素雰囲気中で６５０℃、６０分の条件でＰＺＴ膜１７を回復アニールする。
【００４２】
さらに、ＰＺＴ膜１７をパターニングして少なくとも上部電極１８ａの下にキャパシタの誘電体膜１７ａとして残した後に、酸素雰囲気中で例えば３５０℃、６０分の条件で誘電体膜１７ａをアニールする。
【００４３】
続いて、図４に示すように、上部電極１８ａ、誘電体膜１７ａ及び第１の導電膜１６の上にスパッタにより酸化アルミニウム（Ａｌ２Ｏ３）よりなる第１のキャパシタ保護絶縁膜１９を５０ｎｍの厚さに形成する。その後に、スパッタにより受けた誘電体膜１７ａのダメージを緩和するために、例えば酸素雰囲気中で５５０℃、６０分の条件で誘電体膜１７ａをアニールする。
【００４４】
その後に、図５に示すように、第１の導電膜１６をパターニングして下部電極１６ａを形成する。第１のキャパシタ保護絶縁膜１９は第１の導電膜１６とともにパターニングされる。
【００４５】
これにより、上部電極１８ａ、誘電体膜１７ａ及び下部電極１６ａにより強誘電体キャパシタ２０が構成される。続いて、酸素雰囲気中で６５０℃、３０分の条件で強誘電体キャパシタ２０をアニールする。
【００４６】
次に、図６に示す構造を形成するまでの工程を説明する。
【００４７】
まず、強誘電体キャパシタ２０及びＳｉＯ２膜１５の全面に第２の層間絶縁膜２１を形成する。第２の層間絶縁膜２１は、最初に、ＴＥＯＳを用いて形成された厚さ約４８０ｎｍの絶縁膜と、その上に形成された厚さ約９０ｎｍのＳＯＧ膜の二層構造に形成される。その後に、第２の層間絶縁膜２１を約３００ｎｍの厚さ分程度にエッチングバックして約２７０ｎｍの厚さにされる。
【００４８】
その後に、３５０℃の温度でＮ２Ｏガスを用いて第２の層間絶縁膜２１及びその下の各種の膜に対してプラズマアニールを行う。このプラズマアニールは、プラズマ発生装置のチャンバー内にシリコン基板１を載置し、そのチャンバー内にＮ２Ｏガスを７００ｓｃｃｍ、Ｎ２ガスを２００ｓｃｃｍの流量でそれぞれ導入し、４５０℃以下の基板温度で１分以上の時間で第２の層間絶縁膜２１及びその下の各種の膜をプラズマに曝す。これにより、第２の層間絶縁膜２１の表面から深くまで窒素が入り込んで、水分の侵入が防止される。以降、この処理をＮ２Ｏプラズマ処理と呼ぶ。この実施形態では、加熱温度と加熱時間として、例えば３５０℃、２分が選択される。
【００４９】
次に、図７に示す構造を形成するまでの工程を説明する。
【００５０】
まず、フォトリソグラフィ法により第２の層間絶縁膜２１のうち強誘電体キャパシタ２０の上部電極１６ａの上に第１のコンタクトホール２１ａを形成する。同時に、図に対して垂直方向に配置される下部電極１６ａのコンタクト領域の上にもコンタクトホール（不図示）を形成する。その後、誘電体膜１７ａに対して回復アニールを実施する。具体的には、酸素雰囲気中で５５０℃の温度で６０分間加熱する。
【００５１】
次に、第２の層間絶縁膜２１、ＳｉＯ２膜１５、ＳｉＯＮ膜１４をフォトリソグラフィー法によりパターニングして、メモリセル領域Ａのｐウェル３の両端寄りの第２の導電性プラグ１３ｂの上にそれぞれ第２のコンタクトホール２１ｂを形成して第２の導電性プラグ１３ｂを露出させる。そして、第２の層間絶縁膜２１上とコンタクトホール２１ａ，２１ｂ内に、膜厚１２５ｎｍのＴｉＮ膜をスパッタ法により形成する。続いて、そのＴｉＮ膜をフォトリソグラフィー法でパターニングすることにより、メモリセル領域Ａにおいてコンタクトホール２１ａ，２１ｂを通して第２の導電性プラグ１８ｂと強誘電体キャパシタ２０の上部電極１８ａとを電気的接続するための局所配線２２ａを形成する。その後に、第２の層間絶縁膜２１に対して窒素（Ｎ２）雰囲気中で３５０℃、３０分の条件で加熱する。
【００５２】
さらに、局所配線２２ａ及び第２の層間絶縁膜２１の上にスパッタ法により酸化アルミニウムよりなる第２のキャパシタ保護絶縁膜２３を２０ｎｍの厚さに形成する。
【００５３】
続いて、局所配線２２ａと第２の層間絶縁膜２１の上に、ＴＥＯＳガスを使用してプラズマＣＶＤ法により酸化シリコン膜を約３００ｎｍの厚さに形成し、この酸化シリコン膜を第３の層間絶縁膜２４とする。その後に、Ｎ２Ｏプラズマ処理によって第３の層間絶縁膜２４の改質を行う。このＮ２Ｏプラズマ処理の条件は、第２の層間絶縁膜２１に対するＮ２Ｏプラズマ処理の条件と同じにする。
【００５４】
次に、図８に示す構造を形成するまでの工程を説明する。
【００５５】
まず、メモリセル領域Ａにおける第３の層間絶縁膜２４からその下方のＳｉＯＮ膜１４までをフォトリソグラフィー法によりパターニングすることにより、ｐウェル３の中央位置の第１の導電性プラグ１３ａの上にコンタクトホール２４ａを形成する。それと同時に、周辺回路領域Ｂの各導電性プラグ１３ｃ〜１３ｅ上にもコンタクトホール２４ｃ〜２４ｅを形成する。
【００５６】
さらに、第３の層間絶縁膜２４の上とコンタクトホール２４ｃ〜２４ｅの中に厚さ２０ｎｍのＴｉ膜、厚さ５０ｎｍのＴｉＮ膜、厚さ６００ｎｍのＡｌ−Ｃｕ膜、厚さ５ｎｍのＴｉ膜及び厚さ１５０ｎｍのＴｉＮ膜の５層を順次積層し、これらの金属膜をパターニングすることにより、メモリセル領域Ａでビット線２５ａを形成するとともに、周辺回路領域Ｂでは配線２５ｂ，２５ｃ，２５ｄを形成する。なお、Ａｌ−Ｃｕ膜は、例えばＣｕを０．５％含有している。ビット線２５ａ、配線２５ｂ，２５ｃ，２５ｄは一層目のアルミニウム配線である。
【００５７】
次に、ＴＥＯＳガスを用いたプラズマＣＶＤ法により、約２．３μｍの厚さのＳｉＯ２からなる第４の層間絶縁膜（第２絶縁膜）２６を第３の層間絶縁膜２４、ビット線２５ａ及び配線２５ｂ〜２５ｄ上に形成する。
【００５８】
その後、第４の層間絶縁膜２６を平坦化するために、その上面をＣＭＰ法により研磨する工程を採用する。その研磨量は約１．２μｍである。その後に、Ｎ２Ｏプラズマ処理によって第４の層間絶縁膜２６の改質を行う。このＮ２Ｏプラズマ処理の条件は、第２の層間絶縁膜２１に対するＮ２Ｏプラズマ処理の条件と同じにする。
【００５９】
次に、図９に示すように、ＴＥＯＳを用いてプラズマＣＶＤ法により再堆積層間絶縁膜２７を層間絶縁膜３３の上に約３００ｎｍの厚さに形成する。続いて、Ｎ２Ｏプラズマ処理によって再堆積層間絶縁膜２７の改質を行う。このＮ２Ｏプラズマ処理の条件は、第２の層間絶縁膜２１に対するＮ２Ｏプラズマ処理の条件と同じにする。
【００６０】
次に、図１０に示す構造を形成するまでの工程を説明する。
【００６１】
まず、再堆積層間絶縁膜２７及び第４の層間絶縁膜２６をフォトリソグラフィ法によりパターニングして、一層目のアルミニウム配線、例えば周辺回路領域Ｂの配線２５ｃに到達するビアホール２６ａを形成する。
【００６２】
続いて、ビアホール２６ａの内面と再堆積層間絶縁膜２７の上面に、厚さ２０ｎｍのＴｉ膜と厚さ５０ｎｍのＴｉＮ膜をスパッタリングにより順次形成し、それらの膜をグルーレイヤ２９ａとする。その後、ＷＦ６（六フッ化タングステン）ガスとＳｉＨ４（シラン）ガス及びＨ２（水素）を用いて３７０℃の成長温度でグルーレイヤー２９ａの上にタングステン膜２９ｂを形成する。
【００６３】
続いて、エッチバックによりタングステン膜２９ｂを除去して、ビアホール２６ａ内にのみ残存させる。このとき、グルーレイヤー２９ａは除去しない。ここで、ビアホール２６ａ内に残ったタングステン膜２９ｂを導電性プラグ２８ｃとして使用する。
【００６４】
その後に、厚さ６００ｎｍのＡｌ−Ｃｕ膜２９ｃと厚さ１５０ｎｍのＴｉＮ 膜２９ｄをグルーレイヤー２９ａ及び導電性プラグ２８ｃ上に形成する。ここで、Ａｌ−Ｃｕ膜２９ｃは、Ｃｕを３％含んでいる。
【００６５】
次に、グルーレイヤー２９ａ、Ａｌ−Ｃｕ膜２９ｃ及びＴｉＮ膜２９ｄからなる多層金属膜をパターニングすることにより、メモリセル領域Ａにおける複数の強誘電体キャパシタ２０を上方で覆う金属パターン３１と、周辺回路領域Ｂに金属配線３０を形成する。その後に、３５０℃に保ったサセプター上にシリコン基板１を固定し、２Ｔｏｒｒの酸素雰囲気中で３０分間アニールを行った後に、酸素をカットした減圧下、例えば１ｍＴｏｒｒ以下の雰囲気中で３５０℃のアニールを９０分間行った。
【００６６】
金属パターン３１は、強誘電体キャパシタ２０を十分に覆うように配置されておおり、その占有面積はメモリセル領域Ａの広さによって変化する。ここで、セル効率を、メモリセル領域の面積Ｓ１をチップ面積Ｓ２で割った値の百分率（Ｓ１／Ｓ２×１００％）と定義すると、例えば、セル効率が３０％ならば、金属パターン３１の面積はチップ面積の３０％以上とする。
【００６７】
これによれば、常にメモリセル領域Ａの全体を覆うように金属パターン３１が配置されるため、金属パターン３１の面積のチップ面積に対する割合は、セル効率よりも高い数値となる。このことは、後述の第２実施形態でも同様である。金属パターン３１と金属配線３０を構成するＴｉ膜、ＴｉＮ膜、Ａｌ−Ｃｕ膜及びＴｉＮ膜の多層金属膜ストレスは、多層金属膜の形成直後では１×１０８ｄｙｎｅ／ｃｍ２の弱い引張応力（ｔｅｎｓｉｌｅ ｓｔｒｅｓｓ）を及ぼすが、真空中でアニールを加えると、６×１０９ｄｙｎｅ／ｃｍ２〜１×１０９ｄｙｎｅ／ｃｍ２に変化し、成膜直後よりも引張方向に強いストレスとなる。そのストレスの変化が下方の強誘電体キャパシタ２０に好ましい応力を与えるので、強誘電体キャパシタ２０の強誘電体特性が向上する。
【００６８】
グルーレイヤー２９ａを構成するＴｉＮ膜とＴｉＮ膜２９ｄは成膜当初では圧縮応力を有し、Ａｌ−Ｃｕ膜２９ｃは引張応力を有し、全体の多層金属膜としては僅かに引張応力となっている。
【００６９】
なお、多層金属膜の比抵抗は、アニールにより５〜１０％上昇する。
【００７０】
上記した例では、多層金属膜をパターニングして金属パターン３１と金属配線３０を形成した後に、多層金属膜をアニールした。しかし、多層金属膜の成膜直後に多層金属膜を上記した条件でアニールし、その後に、多層金属膜のパターニングして金属パターン３１及び金属配線３０を形成しても、金属パターン３１と金属配線３０には最終的に同じストレス効果が生じる。つまり、金属パターン３１と金属配線３０を構成する金属膜のストレスを阻害しなような処理がなされなければ、どの段階で多層金属膜をアニールしても同じ効果が期待できる。例えば、次の工程で形成される第１のカバー膜（第３絶縁膜）３２の形成後であってもよい。
【００７１】
金属パターン３１の電位は、固定電位であるか、あるいは電気的に孤立した浮遊電位となる。
【００７２】
次に、図１１に示すように、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、厚さ１００ｎｍの酸化シリコンよりなる第１のカバー膜３２を金属パターン３１と金属配線３０と再堆積層間絶縁膜２７の上に形成する。その後に、第１のカバー膜３２をＮ２Ｏプラズマ処理する。そのＮ２Ｏプラズマ処理の条件は、第２の層間絶縁膜２１に対するＮ２Ｏプラズマ処理の条件と同じにする。
【００７３】
次に、図１２に示すように、ＣＶＤ法により厚さ３５０ｎｍの窒化シリコンからなる第２のカバー膜３３を第１のカバー膜３２上に形成する。続いて、シリコン基板１のチップ領域（半導体装置チップ領域）の最外周に近い領域で、第１及び第２のカバー膜３２，３３をフォトリソグラフィー法によりパターニングして図しない二層目のアルミニウム配線に接続されるホール（不図示）を形成する。
【００７４】
この後に、図１３に示すように、パッケージ時のクラック対策のためにポリイミド樹脂３４を第２のカバー膜３３の上に塗り、さらにポリイミド樹脂３４にボンディング用の開口（不図示）を形成する、その後に、２５０℃の温度でポリイミド樹脂３４をキュアーする。これにより、ＦｅＲＡＭが完成する。
【００７５】
なお、図１３に示した半導体装置の平面構造は図１４のようになる。ただし、図１４において、素子分離絶縁膜２以外の絶縁膜は省略されている。
【００７６】
上記した実施形態において、強誘電体キャパシタ２０の上方に形成された再堆積層間絶縁膜２７の上であってメモリセル領域Ａの全体を覆う領域に引張応力の金属パターン３１を形成している。これにより、圧縮応力をもつ層間絶縁膜２７，２６，２４及びカバー膜３２，３３により強誘電体キャパシタ２０に加わる力は、金属パターン３１により緩和される。しかも、金属パターン３１は、絶縁膜とは異なって水分が出ることはないので、強誘電体キャパシタ２０を劣化させることはない。
【００７７】
ところで、金属パターン３１を構成する多層金属膜２９ａ，２９ｃ，２９ｄを酸素雰囲気中でアニールする工程を経て形成されたＦｅＲＡＭの歩留まりと、そのようなアニール工程を経ないで形成されたＦｅＲＡＭの歩留まりについて調査したところ、図１５に示すような結果が得られた。
【００７８】
図１５において、ＰＴ１は、ＦｅＲＡＭの形成初期の強誘電体キャパシタの特性を測定することによって調査した初期生産量に対する歩留まりを示し、ＰＴ２は、ＦｅＲＡＭを２００℃で４時間加熱して強誘電体キャパシタのリテンション及びインプリントの特性を測定することによる初期生産量に対する歩留まりを示している。
【００７９】
また、図１５において、「Ｏ２ａｎｎｅａｌ」は、金属パターン３１を構成する多層金属膜を酸素雰囲気中で加熱する工程を経て形成されたＦｅＲＡＭを示し、また、「ＳｉＯ２有り＋Ｏ２ａｎｎｅａｌ」は、多層金属パターン３１の上に第１のカバー膜３２として厚さ８０ｎｍのＳｉＯ２膜を形成した後に金属パターン３１をアニールする工程を経て形成されたＦｅＲＡＭを示し、さらに、「アニールなし」は、金属パターン３１を構成する多層金属膜をアニールする工程を経ないで形成されたＦｅＲＡＭを示している。
【００８０】
図１５によれば、金属パターン３１を構成する多層金属膜をアニールする工程を経て形成されたＦｅＲＡＭについて、ＰＴ１とＰＴ２については違いはなく、ＦｅＲＡＭの製造直後で良好な製品は２００℃で４時間加熱の後にもそのままメモリセル特性が維持できていた。
【００８１】
これに対して、多層金属膜をアニールする工程を経ないで形成されたＦｅＲＡＭについては、ＰＴ１の歩留まりよりもＰＴ２の歩留まりが低下し、２００℃、４時間の加熱によってＦｅＲＡＭが劣化することがわかった。
【００８２】
次に、図１５に用いた３種類のＦｅＲＡＭの完成直後の強誘電体キャパシタについて、スイッチングチャージＱｓｗと、蓄積電荷飽和電圧Ｖ９０を調べたところ、図１６に示すような結果が得られた。なお、蓄積電荷飽和電圧Ｖ９０は、蓄積電荷が飽和値の９０％となる電圧値である。
【００８３】
図１６によれば、金属パターン３１を構成する金属膜をアニールすることにより強誘電体キャパシタ特性が改善されることがわかる。
【００８４】
次に、金属膜のアニールによるストレスの変動について調査した。調査試料として、シリコン基板を覆っている厚さ１００ｎｍのＳｉＯ２膜の上に、金属膜として厚さ５００ｎｍのＡｌ−Ｃｕ膜と厚さ１００ｎｍのＴｉＮ膜を形成し、その後に金属膜をアニールしてストレスの変動を調べたところ、図１７に示すような結果が得られた。なお、アニール条件は、２．２Ｔｏｒｒの雰囲気内で３５０℃の温度とし、アニール時間を３０分、６０分、１２０分とし、アニール雰囲気に導入するガスを酸素ガス、窒素ガスのいずれかとした。
【００８５】
図１７において、横軸はアニールされる場合の条件を示している。また、図１７において◆はアニールされない状態を示していて横軸で示した条件でアニールされていない。
【００８６】
図１７によれば、酸素又は窒素が導入される減圧雰囲気において金属膜をアニールすると、アルミニウム膜を含む金属膜はアニール時間が長いほど引張応力が大きくなることがわかった。即ち、引張応力は、時間により制御できることになり、層間絶縁膜の圧縮応力の大きさに対する最適値を選択できる。
【００８７】
ところで、上記した実施形態では、再堆積層間絶縁膜２７の上でメモリセル領域Ａの全体を覆う金属パターンを、Ａｌ−Ｃｕ膜を含む多層金属膜から構成しているが、多層金属膜でなくてもよい。即ち、金属パターン３１を構成する金属膜として、アルミニウム、銅、タングステン、チタン、タンタルのいずれかの膜、またはそれらのいずれかの元素との合金又は混合物の膜であってもよい。アルミニウム膜を形成する場合にはその厚さを２５０ｎｍ以上にすることが好ましい。タングステンから金属パターン３１を形成する例として、例えば膜２９ｂを導電性プラグ２８ｃを形成するタングステン膜２９ｂをメモリセル領域Ａの再堆積層間絶縁膜２７の上に選択的に残してこれを金属パターン３１としてもよい。銅膜は、成膜初期の状態では−５×１０１０ｄｙｎｅ／ｃｍ２の圧縮応力を有するが、不活性ガス雰囲気中で例えば３７０℃の温度でアニールすると、５×１０１０ｄｙｎｅ／ｃｍ２の引張応力に変化する。
【００８８】
なお、金属パターン３１を構成する金属膜のアニールは、酸素雰囲気、酸素含有雰囲気、不活性ガス雰囲気、不活性ガス含有雰囲気のいずれの中で行ってもよい。
【００８９】
また、そのアニールにおいて金属膜をその融点以上に加熱してしまうと金属膜が溶融し、金属膜が所望のストレスを生じなくなるので、アニール温度は金属膜の融点以下にする必要がある。
【００９０】
（第２の実施の形態）
本発明は、ダマシンプロセスにも適用し得る。以下、それについて説明する。図１８〜図３２は、本発明の第２実施形態に係る半導体装置の製造方法を工程順に示す断面図である。この例では、スタック型のＦｅＲＡＭについて説明するが、本実施形態はこれに限定されず、プレーナー型のＦｅＲＡＭにも適用し得る。
【００９１】
まず、図１８（ａ）に示す断面構造を形成するまでの工程を説明する。
【００９２】
図１８（ａ）に示すように、ｎ型のシリコン（半導体）基板５１のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、その中に酸化シリコン（ＳｉＯ２）を埋め込んでＳＴＩ用の素子分離絶縁膜５２を形成する。なお、ＬＯＣＯＳ法により形成した絶縁膜を素子分離絶縁膜５２として採用してもよい。
【００９３】
続いて、シリコン基板５１の所定のトランジスタ形成領域にｐ型不純物を選択的に導入してｐウエル５３を形成し、さらに、シリコン基板５１のｐウエル５３の表面を熱酸化して、ゲート絶縁膜５４となるシリコン酸化膜を形成する。
【００９４】
次に、シリコン基板５１の上側全面に非晶質又は多結晶のシリコン膜とタングステンシリサイド膜を順次形成する。その後に、シリコン膜とタングステンシリサイド膜をフォトリソグラフィー法によりパターニングして、ゲート絶縁膜５４の上にゲート電極５６ａ、５６ｂとして残す。なお、それらのゲート電極５６ａ、５６ｂはワード線（ＷＬ）の一部を構成する。
【００９５】
次に、ゲート電極５６ａ、５６ｂの両側のｐウエル５３にｎ型不純物、例えばリンをイオン注入してソース／ドレインとなる第１〜第３のｎ型不純物拡散領域５５ａ〜５５ｃを形成する。さらに、ＣＶＤ法により絶縁膜、例えば酸化シリコン（ＳｉＯ２）膜をシリコン基板５１の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極５６ａ、５６ｂの両側部分に絶縁性のサイドウォール５７として残す。
【００９６】
続いて、ゲート電極５６ａ、５６ｂとサイドウォール５７とをマスクに使用して、第１〜第３のｎ型不純物拡散領域５５ａ〜５５ｃに再びｎ型不純物をイオン注入する。これにより、第１〜第３のｎ型不純物拡散領域５５ａ〜５５ｃのそれぞれに高濃度不純物領域が形成され、該第１〜第３のｎ型不純物拡散領域５５ａ〜５５ｃはＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造となる。
【００９７】
上記の拡散領域のうち、第１、第３のｎ型不純物拡散領域５５ａ、５５ｃは後述するキャパシタの下部電極に電気的に接続され、第２のｎ型不純物拡散領域５５ｂは後述するビット線に電気的に接続される。
【００９８】
以上の工程により、ｐウエル５３上にはゲート電極５６ａ、５６ｂとｎ型不純物拡散領域５５ａ〜５５ｃを有する２つのｎ型のＭＯＳトランジスタＴ１、Ｔ２が１つのｎ型不純物拡散領域５５ｂを共通にして形成されたことになる。
【００９９】
次いで、ＭＯＳトランジスタＴ１、Ｔ２を覆うカバー絶縁膜５８として約２００ｎｍの厚さの酸窒化シリコン（ＳｉＯＮ）膜をプラズマＣＶＤ法によりシリコン基板５１の全面に形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、下地絶縁膜５９として厚さが１．０μｍ程度の酸化シリコン（ＳｉＯ２）をカバー絶縁膜５８の上に形成する。
【０１００】
続いて、下地絶縁膜５９の上面を化学機械研磨（ＣＭＰ）法により平坦化する。その後、Ｎ２雰囲気中、約６５０℃で下地絶縁膜５９を約３０分間アニールすることにより、下地絶縁膜５９の緻密化と脱水処理とを行う。
【０１０１】
次に、図１８（ｂ）に示す構造を得るまでの工程について説明する。
【０１０２】
まず、フォトリソグラフィー法によりカバー絶縁膜５８と下地絶縁膜５９とをパターニングして、第１〜第３のｎ型不純物拡散領域５５ａ〜５５ｃに至る深さのコンタクトホール５９ａ〜５９ｃを形成する。
【０１０３】
次いで、下地絶縁膜５９の上面とコンタクトホール５９ａ〜５９ｃの内面にグルー膜６０として厚さ約２０ｎｍのチタン（Ｔｉ）と厚さ約５０ｎｍの窒化チタン（ＴｉＮ）とをスパッタ法によりこの順に形成する。更に、六フッ化タングステン（ＷＦ６）を用いるＣＶＤ法によりタングステン（Ｗ）膜６１をグルー膜６０上に成長させて各コンタクトホール５９ａ〜５９ｃ内を完全に埋め込む。
【０１０４】
次いで、図１８（ｃ）に示すように、下地絶縁膜５９を研磨ストッパー膜として使用しながら、タングステン膜６１とグルー膜６０とをＣＭＰ法により選択的に研磨して下地絶縁膜５９の上面上から除去する。これにより、タングステン膜６１とグルー膜６０とがコンタクトホール５９ａ〜５９ｃ内に第１導電性プラグ６２ａ、６２ｃ、及び第２導電性プラグ６２ｂとして残されることになる。
【０１０５】
次に、図１９（ａ）に示す断面構造を得るまでの工程について説明する。
【０１０６】
まず、全面にＩｒ膜をスパッタ法により厚さ２００〜４００ｎｍ程度、例えば２５０ｎｍに形成する。その後、そのＩｒ膜上にスパッタ法によりＴｉＮ膜６３ａを厚さ２００〜４００ｎｍ程度、例えば２００ｎｍに全面に形成し、更にその上にＴＥＯＳを使用するプラズマＣＶＤ法によりＳｉＯ２膜６３ｂを厚さ８００〜９００ｎｍ程度、例えば８００ｎｍに全面に形成する。そして、このＳｉＯ２膜６３ｂ上に不図示のレジストパターンを形成し、そのレジストパターンをエッチングマスクにしてＳｉＯ２膜６３ｂとＴｉＮ膜６３ａとをパターニングし、それらをハードマスク６３とする。
【０１０７】
その後、シリコン基板５１をエッチングチャンバ（不図示）内の下部電極上に載置し、その下部電極に周波数６００ｋＨｚのバイアス用の高周波電力を７００Ｗ印加することにより、シリコン基板５１にバイアス電圧を印加する。更に、チャンバの周囲に設けられたコイルに周波数１３．５６ＭＨｚの高周波電力をアンテナパワーとして８００Ｗ印加し、チャンバ内にＨＢｒ、Ｏ２、及びＣ４Ｆ８をそれぞれ１０ｓｃｃｍ、４０ｓｃｃｍ、５ｓｃｃｍの流量で導入して、チャンバ内の圧力を０．４Ｐａに保持すると共に、基板温度を４００℃にする。これにより、チャンバ内はＩｒに対するエッチング雰囲気となる。なお、エッチング雰囲気中に上記のようにＣ４Ｆ８を添加するのは、エッチングプロセスを安定させるためである。
【０１０８】
上記のエッチング雰囲気に対し、ハードマスク６３はエッチング耐性を有するので、ハードマスク６３がエッチングマスクとして機能し、その下のＩｒ膜が選択的にエッチングされてパターニングされる。その結果、Ｉｒ膜よりなる導電性酸素バリア膜６４ａ、６４ｃが第１導電性プラグ６２ａ、６２ｃ上に選択的に残されることになる。
【０１０９】
その導電性酸素バリア膜６４ａ、６４ｃは、酸素透過防止能力に優れているＩｒ膜よりなるので、その下の第１導電性プラグ６２ａ、６２ｃが後で行われる種々の熱工程において酸化されてコンタクト不良を起こすのを防止することができる。
【０１１０】
次に、図１９（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１１１】
まず、酸化防止絶縁膜６５ａとしてＳｉＯＮ膜をプラズマＣＶＤ法により厚さ約１００ｎｍ程度に全面に形成する。その後、ＴＥＯＳを使用するプラズマＣＶＤ法により、酸化防止絶縁膜６５ａ上に絶縁性密着膜６５ｂとしてＳｉＯ２膜を厚さ約４００ｎｍ程度に形成する。
【０１１２】
続いて、この絶縁性密着膜６５ｂの上面上からＣＭＰ法により研磨を行い、ＴｉＮ膜６３ａの表面上において研磨をストップさせる。これにより、図１９（ｃ）に示すように、ＳｉＯ２膜６３ｂが除去されてＴｉＮ膜６３ａの表面が露出することになる。
【０１１３】
その後、露出したＴｉＮ膜６３ａを過酸化アンモニア水溶液に曝すことにより、図２０（ａ）に示すように、ＴｉＮ膜６３ａを除去する。
【０１１４】
続いて、図２０（ｂ）に示すように、犠牲膜６６としてレジストを約１０００ｎｍの厚さに全面に塗布する。そのようなレジストとしては、エッチレートが酸化防止絶縁膜６５ａ及び絶縁性密着膜６５ｂのエッチレートと略同じものを使用する。そのような犠牲膜６６をプラズマエッチングによりエッチバックすることにより、被エッチング面が平坦なまま下に下がり、エッチバック終了後には、図２０（ｃ）に示すように、エッチバック前の犠牲膜６６の平坦な上面が酸化防止絶縁膜６５ａ及び絶縁性密着膜６５ｂに転写されることになる。その後、残存する酸化防止絶縁膜６５ａと絶縁性密着膜６５ｂとを絶縁性酸素バリア膜６５として使用する。
【０１１５】
絶縁性酸素バリア膜６５中の酸化防止絶縁膜６５ａは、既述のようにＳｉＯＮ膜よりなり、その下の第２導電性プラグ６２ｂが種々の熱工程により酸化されるのを防ぐ役割を担う。
【０１１６】
次に、図２１（ａ）に示す断面構造を得るまでの工程について説明する。
【０１１７】
まず、全面にＩｒ膜とＩｒＯ２膜とをこの順にスパッタ法によりそれぞれ厚さ約２００ｎｍ、約３０ｎｍに形成し、それらをＩｒＯ２／Ｉｒ膜６７とする。このＩｒＯ２／Ｉｒ膜６７のうち、最下層のＩｒ膜は、その下の第１導電性プラグ６２ａの酸化を防止し、コンタクト特性が劣化するのを防止するように機能する。
【０１１８】
その後、ＩｒＯ２／Ｉｒ膜６７上にＰｔＯ膜とＰｔ膜とをこの順にスパッタ法によりそれぞれ厚さ約３０ｎｍ、約５０ｎｍに形成し、それらをＰｔ／ＰｔＯ膜６８とする。Ｐｔ／ＰｔＯ膜６８のうち、Ｐｔ膜は、その上に後で形成される強誘電体膜の配向を揃える役割を果たす。
【０１１９】
そして、これらＩｒＯ２／Ｉｒ膜６７とＰｔ／ＰｔＯ膜６８とを下部電極用導電膜６９として使用する。
【０１２０】
なお、下部電極用導電膜６９の形成前又は後に、例えば膜剥がれ防止のために絶縁性密着膜６５ｂをアニールしてもよい。そのアニール方法としては、例えば、アルゴン雰囲気中、７５０℃、６０秒間のＲＴＡが採用され得る。
【０１２１】
次いで、下部電極用導電膜６９上に、強誘電体膜７０としてＰＺＴ膜をスパッタ法により約１８０ｎｍの厚さに形成する。強誘電体膜７０の成膜方法としては、スパッタ法の他に、ＭＯＤ法、ＭＯＣＶＤ法、ゾル・ゲル法等がある。また、強誘電体膜７０の材料としては、ＰＺＴ以外に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、ＳｒＢｉ２Ｔａ２Ｏ９、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９等のＢｉ層状構造化合物材料、その他の金属酸化物強誘電体を採用してもよい。更に、ＤＲＡＭを形成する場合には、上記の強誘電体材料に代えて（ＢａＳｒ）ＴｉＯ３（ＢＳＴ）、チタン酸ストロンチウム（ＳＴＯ）等の高誘電体材料を使用すればよい。
【０１２２】
次いで、酸素含有雰囲気中で強誘電体膜７０をアニールにより結晶化する。そのアニールとして、例えはＡｒとＯ２の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件を第２ステップとする２ステップのＲＴＡ処理を採用する。
【０１２３】
続いて、強誘電体膜７０の上に、上部電極用導電膜７１として例えば厚さが２００ｎｍのＩｒＯ２膜をスパッタ法により形成する。その後、この上部電極用導電膜７１の成膜時に強誘電体膜７０が受けたダメージを回復させるため、６５０℃の酸素雰囲気のファーネス（不図示）中でアニールを約６０分間行う。
【０１２４】
次に、図２１（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１２５】
まず、上部電極用導電膜７１の上にＴｉＮ膜９５をスパッタ法により形成し、更にその上にＴＥＯＳを使用するプラズマＣＶＤ法によりＳｉＯ２膜９６を形成する。その後、このＴｉＮ膜９５とＳｉＯ２膜９６とをフォトリソグラフィーによりキャパシタ形状にパターニングし、それらをハードマスク９７とする。
【０１２６】
次いで、シリコン基板５１をエッチングチャンバ（不図示）内の下部電極上に載置し、その下部電極に周波数６００ｋＨｚのバイアス用の高周波電力を７００Ｗ印加することによりシリコン基板５１にバイアス電圧を印加する。更に、チャンバの周囲に設けられたコイルに周波数１３．５６ＭＨｚの高周波電力をアンテナパワーとして８００Ｗ印加し、チャンバ内にＨＢｒとＯ２をそれぞれ１０ｓｃｃｍ、４０ｓｃｃｍの流量で導入して、チャンバ内の圧力を０．４Ｐａに保持すると共に、基板温度を４００℃にする。これにより、エッチングチャンバ内はＩｒＯ２に対するエッチング雰囲気となり、ＩｒＯ２よりなる上部電極用導電膜７１がエッチングされる。そして、上部電極用導電膜７１が１０％オーバーエッチされたところでエッチングを終了することにより、上部電極用導電膜７１がハードマスク９７の形状にエッチングされて上部電極７１ａとなる。なお、１０％のオーバーエッチングとは、上部電極用導電膜７１の膜厚２００ｎｍの１０％分、すなわち２０ｎｍだけ上部電極用導電膜７１を過剰にエッチングすることを言う。
【０１２７】
続いて、バイアスパワーとアンテナパワーとをそのままにし、エッチングガスを４０ｓｃｃｍのＣｌ２と１０ｓｃｃｍのＡｒに変えることにより、チャンバ内をＰＺＴに対するエッチング雰囲気にし、ＰＺＴよりなる強誘電体膜７０をハードマスク９７の形状にエッチングしていく。そして、終点検出器でエッチングの終点をモニターすることにより、エッチングを下部電極用導電膜６９上で停止させる。これにより、強誘電体膜７０はエッチングされて、キャパシタ用の誘電体膜７０ａとなる。
【０１２８】
次いで、エッチングガスを再び１０ｓｃｃｍのＨＢｒと４０ｓｃｃｍのＯ２にして下部電極用導電膜６９のエッチングを開始し、１０％のオーバーエッチングとなったところでエッチングを終了する。これにより、下部電極用導電膜６９は、ハードマスク９７の形状にエッチングされ、下部電極６９ａとなる。
【０１２９】
この工程により、下部電極６９ａ、強誘電体膜７０ａ、及び上部電極７１ａをこの順に積層してなる強誘電体キャパシタＱ１、Ｑ２が、導電性酸素バリア膜６４ａ、６４ｃと絶縁性酸素バリア膜６５とを介して下地絶縁膜９の上に形成されたことになる。その強誘電体キャパシタＱ１、Ｑ２は、導電性酸素バリア膜６４ａ、６４ｃと第１導電性プラグ６２ａ、６２ｃとを介して、それぞれ第１の拡散領域５５ａ及び第３の拡散領域５５ｃと電気的に接続される。
【０１３０】
この強誘電体キャパシタＱ１、Ｑ２の一部は絶縁性酸素バリア膜６５上に形成されるが、絶縁性酸素バリア膜６５の最上層をＳｉＯ２よりなる絶縁性密着膜６５ｂとしたことで、強誘電体キャパシタＱ１、Ｑ２の下部電極６９ａが絶縁性酸素バリア膜６５から剥がれるのを防止することができる。
【０１３１】
続いて、エッチングによる誘電体膜７０ａのダメージを回復するために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素を含むファーネス内で行われる。
【０１３２】
そのような回復アニールを行っても、絶縁性酸素バリア膜６５によって第２導電性プラグ６２ｂの酸化を防ぐことができ、また、導電性酸素バリア膜６４ａ、６４ｃによって第１導電性プラグ６２ａ、６２ｃの酸化を防止することができる。なお、ハードマスク９７は、強誘電体キャパシタＱ１、Ｑ２を形成後に除去される。
【０１３３】
次に、図２２（ａ）に示すように、強誘電体キャパシタＱ１、Ｑ２上、及び絶縁性酸素バリア膜６５上に、第１キャパシタ保護絶縁膜７３として厚さ約５０ｎｍのアルミナをスパッタ法により形成する。この第１キャパシタ保護絶縁膜７３は、プロセスダメージから強誘電体キャパシタＱ１、Ｑ２を保護するものであって、アルミナの他、ＰＺＴで構成してもよい。
【０１３４】
その後、ＴＥＯＳを使用するプラズマＣＶＤ法により、この第１キャパシタ保護絶縁膜７３上に第２キャパシタ保護絶縁膜７２としてＳｉＯ２膜を厚さ約１００ｎｍに形成する。
【０１３５】
次に、図２２（ｂ）に示すように、ＳｉＨ４を使用するＨＤＰＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法により、ＳｉＯ２よりなる第１絶縁膜７４を第２キャパシタ絶縁膜７２上に約１．５μｍの厚さに形成する。そのようなＨＤＰＣＶＤ法では、シリコン基板５１にバイアス電圧を印加することで、ボイドの発生無しに、高アスペクトレシオの強誘電体キャパシタＱ１、Ｑ２間に埋め込み性の良い第１絶縁膜７４を形成することができる。
【０１３６】
但し、上記のＨＤＰＣＶＤ法では、還元性のある水素を有するＳｉＨ４を反応ガスとして使用しているので、その水素によって誘電体膜７０ａが劣化する恐れがある。そこで、Ｏ２をＳｉＨ４の流量の５倍以上供給することにより、雰囲気中の水素をできるだけ酸化し、水素による誘電体膜７０ａの劣化を極力防ぐのが好ましい。
【０１３７】
また、理由は不明であるが、ＴＥＯＳを使用するプラズマＣＶＤ法で第２キャパシタ保護絶縁膜７２を形成すると、第１キャパシタ保護絶縁膜７３を単層で使用する場合よりも強誘電体キャパシタＱ１、Ｑ２の劣化がより良好に防止することができる。
【０１３８】
その後、図２３（ａ）に示すように、ＴＥＯＳを使用するプラズマＣＶＤ法により、第１絶縁膜７４上にＣＭＰ用の犠牲膜７５としてＳｉＯ２膜を厚さ約５００ｎｍに形成する。
【０１３９】
そして、犠牲膜７５をＣＭＰで研磨することにより、図２３（ｂ）に示すように、第１絶縁膜７４の表面を平坦化して、上部電極７１ａ上での第１絶縁膜７４の厚さを約５００ｎｍとする。
【０１４０】
次に、図２４（ａ）に示すように、平坦化された第１絶縁膜７４上に、第１低誘電率絶縁膜７６としてＢＮ膜（誘電率：約２）を厚さ約２００ｎｍ程度に形成する。
【０１４１】
第１低誘電率絶縁膜７６は、配線段差の無い平坦化された第１絶縁膜７４上に形成されるものであるから、その成膜方法として埋め込み性が良いもの、例えば基板バイアスを印加するＨＤＰＣＶＤ法を採用する必要がない。よって、上記のＢＮ膜は、シリコン基板５１にバイアス電圧を印加しない（ノンバイアス）で成膜することができ、例えは、Ｂ２Ｈ６とＮ２とを反応ガスとして使用するノンバイアスのプラズマＣＶＤ法により形成することができる。
【０１４２】
ノンバイアスなので、成膜ガス中の水素がバイアス電圧によりシリコン基板５１に引き込まれることがなく、水素によって強誘電体キャパシタＱ１、Ｑ２が劣化してしまうのを防止することができる。
【０１４３】
なお、低誘電率絶縁膜７６としては、ＢＮ膜の他に、ＳＯＬ−ＧＥＬ法で形成されたものを使用してもよい。この場合は、低誘電率膜７６からの脱ガスをブロックするブロック膜（不図示）を第１絶縁膜７４上に形成し、このブロック膜上に第１低誘電率絶縁膜７６を形成するのが好ましい。そのようなブロック膜としては、例えは、Ｃａｔ−ＣＶＤ（Ｃａｔａｌｙｔｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成されたＳｉＮ膜、ＳｉＯ２膜、ＳｉＣ膜、及びＴｉＯｘ膜等が挙げられる。
【０１４４】
続いて、ＴＥＯＳを使用するプラズマＣＶＤ法により、厚さ１００ｎｍのＳｉＯ２膜を第１キャップ膜７７として第１低誘電率膜７６上に形成する。この第１キャップ膜７７は、第１低誘電率膜７６からの脱ガスが上方に拡散するのを防止する役割を担う。なお、第１キャップ膜７７としては、上述のＣａｔ−ＣＶＤ法で形成した種々の膜を使用しても良い。そして、この第１キャップ膜７７も平坦な表面上に形成されるものであるからＨＤＰＣＶＤ法で成膜する必要が無い。
【０１４５】
この工程により、各絶縁膜７２〜７４、７６〜７７で構成される第１の層間絶縁膜１１８が、強誘電体キャパシタＱ１、Ｑ２を覆って形成されたことになる。
【０１４６】
次に、図２４（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１４７】
まず、第１キャップ膜７７上にフォトレジストを塗布し、それを露光・現像することにより、ホール形状のレジスト開口７８ａを有する第１レジストパターン７８とする。次いで、この第１レジストパターン７８をエッチングマスクとして使用しながら、第１キャップ膜７７、第１低誘電率絶縁膜７６、第１絶縁膜７４、第２キャパシタ保護絶縁膜７２をエッチングし、各膜に第１ホール７２ａ、７４ａ、７６ａ、７７ａを形成する。
【０１４８】
この場合のエッチングガスとしては、例えばＣＦ４、Ｃ４Ｆ８、Ｏ２、及びＡｒの混合ガスが使用される。
【０１４９】
このエッチングにおけるアルミナとＳｉＯ２とのエッチング選択比は、（アルミナ）：（ＳｉＯ２）＝１：２〜３程度なので、アルミナよりなる第１キャパシタ保護絶縁膜７３がこのエッチングにおけるエッチングストッパ膜の役割を果たす。
【０１５０】
このエッチングが終了後、第１レジストパターン７８を酸素プラズマによりアッシングして除去する。
【０１５１】
次に、図２５（ａ）に示す断面構造を得るまでの工程について説明する。
【０１５２】
まず、全面にフォトレジストを塗布し、それを露光・現像することにより、ホール形状の第１レジスト開口７９ａと配線形状の第２レジスト開口７９ｂとを有する第２レジストパターン７９とする。次いで、この第２レジストパターン７９をエッチングマスクとして使用しながら、第１レジスト開口７９ａ下の第１キャップ膜７７、第１低誘電率絶縁膜７６、第１絶縁膜７４、第２キャパシタ保護絶縁膜７２をエッチングし、それぞれの膜に第３ホール７７ｃ、７６ｃ、及び第２ホール７４ｂ、７２ｂを形成する。このエッチングにおけるエッチングガスとしては、例えばＣＦ４、Ｃ４Ｆ８、Ｏ２、及びＡｒの混合ガスが使用される。
【０１５３】
なお、これらのホールを先のエッチング工程（図２４（ｂ））において形成することも可能であるが、これらのホールを合わせた深さが強誘電体キャパシタＱ１、Ｑ２上の各ホール７２ａ、７４ａ、７６ａ、７７ａの合計深さよりも深いため、強誘電体キャパシタＱ１、Ｑ２上の第１キャパシタ保護絶縁膜７３がエッチングされ、強誘電体キャパシタＱ１、Ｑ２がエッチング雰囲気に長時間曝されてダメージを受ける恐れがある。
【０１５４】
再び図２５（ａ）を参照する。上記のエッチングでは、第２レジスト開口７９ｂ下の第１キャップ膜７７と第１低誘電率絶縁膜７６もエッチングされ、それぞれの膜に第２ホール７７ｂ、７６ｂが形成される。第１配線溝８０は、その第２ホール７７ａ、７６ｂにより構成される。
【０１５５】
なお、このエッチングでは、第１ホール７２ａ下の第１キャパシタ保護絶縁膜７３がエッチングされ、そこに第１ホール７３ａが形成される。これにより、各ホール７２ａ〜７４ａで構成される第１コンタクトホール８１が第１配線溝８０の底部から下に延びて形成され、その第１コンタクトホール８１内に強誘電体キャパシタＱ１、Ｑ２の上部電極７１ａが露出することになる。
【０１５６】
この工程が終了後、第２レジストパターン７９は酸素プラズマによりアッシングされて除去される。
【０１５７】
その後、強誘電体キャパシタＱ１、Ｑ２の形成後からここまでの工程において強誘電体キャパシタＱ１、Ｑ２が受けたダメージを回復させるため、５５０℃の酸素雰囲気中で６０分間の酸素アニールを行う。この酸素アニールの際、第２導電性プラグ６２ｂの上に絶縁性酸素バリア膜６５を形成しているので、第２導電性プラグ６２ｂの酸化を防ぐことができる。
【０１５８】
次に、図２５（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１５９】
まず、全面にフォトレジストを塗布し、それを露光・現像することにより、配線形状のレジスト開口８２ａを有する第３レジストパターン８２とする。
【０１６０】
次いで、この第３レジストパターン８２をエッチングマスクに使用しながら、レジスト開口８２ａ下の第１キャップ膜７７と第１低誘電率絶縁膜７６とをエッチングし、それぞれの膜に第４ホール７７ｄ、７６ｄを形成してそれらを第２配線溝８３として使用する。このエッチングにおけるエッチングガスとしては、例えば、ＣＦ４、Ｃ４Ｆ８、Ｏ２、及びＡｒの混合ガスが使用される。
【０１６１】
また、このエッチングにおいては、第２ホール７２ｂ下の第１キャパシタ保護絶縁膜７３、絶縁性密着膜６５ｂ、及び酸化防止絶縁膜６５ａもエッチングされて、それぞれの膜に第２ホール７３ｂ、第１ホール６５ｄ、６５ｃが形成される。そして、各ホール７４ｂ、７２ｂ、７３ｂ、６５ｄ、６５ｃを第２コンタクトホール８４として使用する。
【０１６２】
なお、この工程が終了後、第３レジストパターン８２は酸素プラズマによりアッシングされて除去される。
【０１６３】
次に、図２６（ａ）に示す断面構造を得るまでの工程について説明する。
【０１６４】
まず、上部電極７１ａと第２導電性プラグ６２ｂの各上面をＡｒプラズマにより約２０ｎｍエッチングして清浄面を出す。その後、第１、第２コンタクトホール８１、８４、及び第１、第２配線溝８０、８３の各内面に、銅の拡散を防止するための第１拡散防止膜８５としてＴａＮをスパッタ法により厚さ約５０ｎｍに形成する。
【０１６５】
次に、図２６（ｂ）に示すように、全面に不図示のＣｕシード層を形成してそれに対して給電を行い、第１、第２コンタクトホール８１、８４、及び第１、第２配線溝８０、８３の各内面を完全に埋め込む厚さの第１銅膜８６をめっき法により形成する。そのめっき法においては、硫酸銅の他、銅の埋め込み性を良くするための有機物が添加されためっき液が使用される。めっき法では、基板５１を加熱しないためサーマルバジェットが低下し、強誘電体キャパシタＱ１、Ｑ２が熱によりダメージを受けるのを防ぐことができる。
【０１６６】
なお、めっき法に代えて、ＣＶＤ法により第１銅膜８６を形成してもよい。そのＣＶＤ法においては、図３３に示すチャンバ１２４内の基板載置台１２５上にシリコン基板５１を載置し、チャンバ１２４の上方からＣｌ２ガスを導入する。そして、高周波電源１２８で発生した周波数１３．５６ＭＨｚ、パワー３０００Ｗの高周波電力をコイル１２６に供給することにより、チャンバ１２４内にＣｌプラズマを生成させ、そのＣｌプラズマを温度約３００℃に保持された銅板１２７の開口１２７ａに通す。このようにすると、銅板１２７の銅がＣｌプラズマに曝されてＣｕｘＣｌｙなる銅の塩化物が生成し、それがシリコン基板５１上に付着する。シリコン基板５１は、Ｃｌプラズマよりも低い約２００℃に保持されているため、シリコン基板５１とプラズマの温度差によってＣｕｘＣｌｙ中のＣｌが脱離し、シリコン基板５１上にはＣｕのみが堆積し、第１銅膜８６が形成されることになる。
【０１６７】
このようにＣＶＤ法で第１銅膜８６を形成する場合は、第１銅膜８６の表面に自然酸化膜が形成されるのを防ぐため、第１銅膜８６の形成後にそれを大気に曝すのは避けた方がよい。
【０１６８】
次に、図２７に示す断面構造を得るまでの工程について説明する。
【０１６９】
まず、第１キャップ膜７７よりも上にある第１銅膜８６及び第１拡散防止膜８５をＣＭＰ法により研磨して除去し、それらを第１、第２配線溝８０、８３、及び第１、第２コンタクトホール８１、８４内に残して、第１、第２銅配線８６ａ、８６ｃ及び第１、第２銅プラグ８６ｂ、８６ｄとする。なお、第１銅配線８６ａは、第１銅プラグ８６ｂを介して強誘電体キャパシタＱ１、Ｑ２の上部電極７１ａと電気的に接続されて、プレート線として機能する。そして、第２銅配線８６ｃは、ビット線として機能し、第２銅プラグ８６ｄと第２導電性プラグ６２ｂとを介して第２のｎ型不純物拡散領域５５ｂと電気的に接続される。
【０１７０】
そのような銅配線の形成方法は、デュアルダマシンプロセスと称される。
【０１７１】
次いで、銅の上方への拡散を防止するために、第２拡散防止膜８７を全面に形成する。この第２拡散防止膜８７としては、例えば厚さが７０ｎｍのＳｉＮ膜が採用され得るが、強誘電体キャパシタＱ１、Ｑ２のダメージを避けるため、ノンバイアスのプラズマＣＶＤ法によりＳｉＮ膜を形成するのが好ましい。或いは、ＳｉＮ膜に代えて、ＢＮ膜、ＳｉＣ膜、及びアルミナ膜を採用しても良い。更に、このような絶縁膜に代えて、スパッタ法で形成されたＴａ、ＴａＮ、Ｔｉ、ＴｉＮ等の導電膜を第２拡散防止絶縁膜８７として採用しても良い。そのような導電膜を使用する場合は、各銅配線８６ａ、８６ｃが電気的に接続されるのを防止するため、導電膜を形成後にそれを各銅配線８６ａ、８６ｃの形状にパターニングする工程が行われる。
【０１７２】
続いて、図２８に示す断面構造を得るまでの工程について説明する。
【０１７３】
まず、ＴＥＯＳを使用するプラズマＣＶＤ法により、第２絶縁膜８８として厚さ約５００ｎｍのＳｉＯ２膜を第２拡散防止膜８７上に形成する。その後、Ｂ２Ｈ６とＮ２とを反応ガスとして使用するノンバイアスのプラズマＣＶＤ法により、この第２絶縁膜８８上に第２低誘電率絶縁膜８９としてＢＮ膜を厚さ約２００ｎｍ程度に形成する。続いて、ＴＥＯＳを使用するプラズマＣＶＤ法により、厚さ１００ｎｍのＳｉＯ２膜を第２キャップ膜９０として第２低誘電率膜８９上に形成する。この第２キャップ膜９０は、第２低誘電率膜８９からの脱ガスが上方に拡散するのを防止するように機能する。
【０１７４】
ここまでの工程により、各絶縁膜８７〜９０で構成される第２の層間絶縁膜１１９が形成されたことになる。
【０１７５】
次に、図２９に示す断面構造を得るまでの工程について説明する。
【０１７６】
まず、第２キャップ膜９０上に不図示のフォトレジストを塗布し、それを露光・現像することにより、金属パターン形状の開口を有するレジストパターン（不図示）を形成する。次いで、そのレジストパターンをエッチングマスクとして使用し、第２キャップ膜９０と第２低誘電率絶縁膜８９とをエッチングして、金属パターン用溝９２を構成する第１ホール８９ａ、９０ａをこれらの膜に形成する。その金属パターン用溝９２は、キャパシタＱ１、Ｑ２を含むセル領域を覆うように、キャパシタＱ１、Ｑ２とその周囲の上方に形成される。
【０１７７】
次に、図３０に示すように、この金属パターン用溝９２内に第３拡散防止膜１３０としてＴａＮ膜を厚さ３０ｎｍ程度に形成し、更にスパッタ法、或いは記述のめっき法やＣＶＤ法により、この第３拡散防止膜１３０上に第２銅膜１３１を形成する。その第２銅膜１３１の厚さは、金属パターン用溝９２を完全に埋める深さとする。
【０１７８】
続いて、図３１に示すように、第３拡散防止膜１３０と第２銅膜１３１とをＣＭＰ法により研磨する。これにより、第３拡散防止膜１３０と第２銅膜１３１は、第２キャップ膜９０の上面上から除去されると共に、金属パターン用溝９２内に残されて金属パターン１３２を構成することになる。
【０１７９】
この金属パターン１３２は、強誘電体キャパシタＱ１、Ｑ２を十分に覆うようにセル領域よりも広く形成され、また、その電位は限定されず、固定電位、及び電気的に孤立した浮遊電位のいずれでもよい。
【０１８０】
その後、３７０℃に保ったサセプター上にシリコン基板５１を固定し、不活性ガスの減圧雰囲気中、例えば圧力２ＴｏｒｒのＮ２雰囲気中で金属パターン１３２を３０分間アニールする。
【０１８１】
このアニール前、金属パターン１３２中の第２銅膜１３１は−５×１０１０ｄｙｎｅ／ｃｍ２の圧縮応力を有するが、このアニール後には、５×１０１０ｄｙｎｅ／ｃｍ２の引っ張り応力に変化する。このストレスの変化が下方の強誘電体キャパシタＱ１、Ｑ２に好ましい応力を与えるので、強誘電体キャパシタＱ１、Ｑ２の強誘電体特性が向上する。
【０１８２】
なお、上記では、第３拡散防止膜１３０と第２銅膜１３１とで構成される金属膜をＣＭＰで研磨した後に金属パターン１３２をアニールしたが、金属パターン１３２の形成とアニールの順序は限定されない。例えば、ＣＭＰ前の金属膜に対して上記の条件でアニールを行っても、金属パターン１３２には上記と同様のストレス効果が生じると期待できる。更に、金属パターン１３２の上に後述の第４拡散防止膜１００を形成した後にアニールを行ってもよい。
【０１８３】
そのアニールにおいて金属膜をその融点以上に加熱してしまうと金属膜が溶融し、金属膜が所望のストレスを生じなくなるので、アニール温度は金属膜の融点以下にする必要がある。
【０１８４】
更に、このアニールは、不活性ガスの減圧雰囲気中に限らず、酸素雰囲気、酸素含有雰囲気、不活性ガス含有雰囲気中で行ってもよい。
【０１８５】
次に、図３２に示す断面構造を得るまでの工程について説明する。
【０１８６】
まず、金属パターン１３２上と第２キャップ膜９０上とに、第４拡散防止膜１００として厚さ約７０ｎｍのアルミナ膜又はＴａ膜をスパッタ法により形成する。第４拡散防止膜１００をスパッタ法で形成することで、成膜雰囲気が還元雰囲気にならないので、還元雰囲気によってキャパシタＱ１、Ｑ２が劣化するのを防止することができる。
【０１８７】
なお、Ｔａ膜を第４拡散防止膜１００として使用する場合は、金属パターン１３２がそれと同一層内にある配線（不図示）と電気的に接続されるのを防止するため、Ｔａ膜を形成後にそれを金属パターン１３２の形状にパターニングする。
【０１８８】
次いで、その第４拡散防止膜１００上に、ＴＥＯＳを使用するプラズマＣＶＤ法により厚さ約１００ｎｍのＳｉＯ２膜を形成し、それを第３絶縁膜１０１とする。その後、この第３絶縁膜１０１上に第３低誘電率絶縁膜１０２としてＢＮ膜を厚さ約２００ｎｍに形成し、更にその上にＴＥＯＳを使用するプラズマＣＶＤ法により厚さ約１００ｎｍのＳｉＯ２膜を形成し、それを第３キャップ膜１０３とする。
【０１８９】
続いて、デュアルダマシンプロセスを使用して、これら第３拡散防止膜１００、第３絶縁膜１０１、第３低誘電率絶縁膜１０２、及び第３キャップ膜１０３に第３銅プラグ１０４と第３銅配線１０５とを埋め込む。第３銅プラグ１０４と第３銅配線１０５は、いずれもＴｉＮ膜と銅膜との二層構造を有し、下方の金属パターン１３２と電気的に接続される。
【０１９０】
ここで、金属パターン１３２を浮遊電位とする場合は、第３銅プラグ１０４を金属パターン１３２に接続する必要は無い。この場合は、金属パターン１３２にホールを形成し、そのホールに触れずにその中を通って第１銅配線８６ａに至るように第３銅プラグ１０４を形成すればよい。こうする場合は、第３銅プラグ１０４が埋め込まれるホールを各絶縁膜８７〜９０に形成することになる。
【０１９１】
次に、この第３銅配線１０５上と第３キャップ膜１０３上とに、第５拡散防止膜１０６として厚さ約７０ｎｍのアルミナ膜又はＴａ膜をスパッタ法により形成する。Ｔａ膜を第５拡散防止膜１０６として使用する場合は、Ｔａ膜を形成後にそれを第３銅配線１０５の形状にパターニングする。
【０１９２】
その後、ＴＥＯＳを使用するプラズマＣＶＤ法により、第５拡散防止膜１０６上に第４絶縁膜１０７としてＳｉＯ２膜を厚さ約５００ｎｍに形成する。更に、この第４絶縁膜１０７上にＢＮ膜等の第４低誘電率絶縁膜１０８を厚さ約２００ｎｍに形成し、その上に、ＴＥＯＳを使用するプラズマＣＶＤ法によりＳｉＯ２膜を形成し、それを第４キャップ膜１０９とする。
【０１９３】
そして、デュアルダマシンプロセスにより、これら第５拡散防止膜１０６、第４絶縁膜１０７、第４低誘電率絶縁膜１０８、及び第４キャップ膜１０９に第４銅配線１１０を埋め込む。この第４銅配線１１０は、ＴｉＮ膜と銅膜との二層構造を有し、不図示の銅プラグにより第３銅配線１０５と電気的に接続される。
【０１９４】
続いて、第４銅配線１１０上と第４キャップ膜１０９上とに、第６拡散防止膜１１１としてアルミナ膜又はＴａ膜をスパッタ法により厚さ約７０ｎｍ程度に形成する。Ｔａ膜を第４拡散防止膜１１１として使用する場合は、Ｔａ膜を形成後にそれを第６銅配線１１０の形状にパターニングする。その後、ＴＥＯＳを使用するプラズマＣＶＤ法により第６拡散防止膜１１１上に厚さ約５００ｎｍのＳｉＯ２膜を形成し、それを第５絶縁膜１１２とする。そして、フォトリソグラフィー法により第５絶縁膜１１２と第４拡散防止膜１１１とにホールを形成し、そのホール内に第３導電性プラグ１１３を形成する。その第３導電性プラグ１１３は、例えば、下から順にＴａＮ膜、ＴｉＮ膜、及びタングステン膜を積層した構造を有する。
【０１９５】
その後、第３導電性プラグ１１３上と第５絶縁膜１１２上とに多層金属膜を形成する。その多層金属膜として、例えば、厚さ６０ｎｍのＴｉ膜、厚さ３０ｎｍのＴｉＮ膜、厚さ４００ｎｍのＡｌ−Ｃｕ膜、厚さ５ｎｍのＴｉ膜、及び厚さ７０ｎｍのＴｉＮ膜をスパッタ法により順に形成する。そして、フォトリソグラフィーによりその多層金属膜をパターニングして、最終金属配線１１５とする。
【０１９６】
そして、ＴＥＯＳを使用するプラズマＣＶＤ法により、最終金属配線１１５を覆う第６絶縁膜１１４として厚さ約１．５μｍのＳｉＯ２膜を形成する。
【０１９７】
そして最後に、デバイス表面を保護するための表面保護膜１１６として、ＳｉＮ膜を厚さ約５００ｎｍに形成する。そのＳｉＮ膜は、キャパシタＱ１、Ｑ２にダメージを与えないために、ノンバイアスのプラズマＣＶＤ法で形成されるのが好ましい。
【０１９８】
上記した本実施形態によれば、第２の層間絶縁膜１１９に金属パターン用溝９２を設け、そこに引っ張り応力を有する金属パターン１３２を形成する。そのため、第２の層間絶縁膜１１９内の第２絶縁膜８８等で発生する圧縮応力が金属パターンによって緩和され、強誘電体キャパシタＱ１、Ｑ２に作用する正味の応力が低減し、強誘電体キャパシタＱ１、Ｑ２の強誘電体特性が向上する。
【０１９９】
なお、上記では第２の層間絶縁膜１１９を複数の絶縁膜８８〜９０で構成したが、単層の絶縁膜で第２層間絶縁膜１１９を形成してもよい。
【０２００】
更に、上記では金属パターン１３２を第３拡散防止膜１３０と第２銅膜１３１との多層金属膜で構成したが、多層金属膜でなくてもよい。即ち、アルミニウム、チタン、銅、タンタル、タングステンのいずれかの膜、又はそれらのいずれかの元素との合金又は混合物の膜であってもよい。
【０２０１】
以下、本発明の特徴について付記する。
（付記１）半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され且つ下部電極、誘電体膜及び上部電極を有するキャパシタと、
前記キャパシタ及び前記第１絶縁膜の上方に形成された第２絶縁膜と、
前記キャパシタ及びその周辺の上方であって前記第２絶縁膜の上に形成され且つ前記第２絶縁膜とは逆の方向の応力を有する金属パターンと
を有することを特徴とする半導体装置。
（付記２）前記第２絶縁膜内には複数の金属配線パターンが形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され且つ下部電極、誘電体膜及び上部電極を有するキャパシタと、
前記キャパシタ及び前記第１絶縁膜の上方に形成された第２絶縁膜と、
前記キャパシタ及びその周辺の上方における前記第２絶縁膜に形成された溝と、
前記溝に形成され、前記第２絶縁膜とは逆の方向の応力を有する金属パターンと、
を有することを特徴とする半導体装置。
（付記４）前記金属パターンの電位は、固定電位又は浮遊電位であることを特徴とする付記１乃至付記３のいずれかに記載の半導体装置。
（付記５）前記キャパシタはセル領域に複数形成され、前記金属パターンは前記セル領域の全体を覆うことを特徴とする付記１乃至付記４に記載の半導体装置。
（付記６）前記金属パターンは前記セル領域よりも広く形成されていることを特徴とする付記１乃至付記５のいずれかに記載の半導体装置。
（付記７）前記金属パターンの前記応力は引張応力であることを特徴とする付記１乃至付記６のいずれかに記載の半導体装置。
（付記８）前記金属パターンは単層構造又は多層構造であることを特徴とする付記１乃至付記７のいずれかに記載の半導体装置。
（付記９）前記金属パターンは、アルミニウム、チタン、銅、タンタル、タングステンのいずれかの材料、又は、アルミニウム、チタン、銅、タンタル、タングステンのいずれかを含む材料から構成されることを特徴とする付記１乃至付記８のいずれかに記載の半導体装置。
（付記１０）半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に、下部電極、誘電体膜及び上部電極を有するキャパシタをセル領域に複数形成する工程と、
前記キャパシタ及び前記第１絶縁膜の上方に第２絶縁膜を形成する工程と、
前記第２絶縁膜の上に金属膜を形成する工程と、
前記金属膜をパターニングして前記セル領域を覆う金属パターンを形成する工程と、
前記金属パターンの形成の前又は後に、前記金属膜の融点以下で前記金属膜を加熱することにより前記金属膜の応力を変化させる工程とを有することを特徴とする半導体装置の製造方法。
（付記１１）前記金属膜のパターニングによって前記金属パターンから離れた領域に金属配線を形成する工程をさらに有することを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２）前記第２絶縁膜は、ＴＥＯＳを含む反応ガスを用いて形成された膜であることを特徴とする付記１０又は付記１１に記載の半導体装置の製造方法。
（付記１３）半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に、下部電極、誘電体膜及び上部電極を有するキャパシタをセル領域に複数形成する工程と、
前記キャパシタ及び前記第１絶縁膜の上方に第２絶縁膜を形成する工程と、
前記セル領域を覆う溝を前記第２絶縁膜に形成する工程と、
前記溝を埋める厚さの金属膜を該溝内と前記第２絶縁膜上とに形成する工程と、
前記第２絶縁膜上の前記金属膜を除去すると共に、該金属膜を前記溝内に残して金属パターンとする工程と、
前記金属パターンの形成の前又は後に、前記金属膜の融点以下で前記金属膜を加熱することにより前記金属膜の応力を変化させる工程とを有することを特徴とする半導体装置の製造方法。
（付記１４）前記第２絶縁膜は複数の絶縁膜の積層膜からなり、そのうちの少なくとも一層がＴＥＯＳを含む反応ガスを用いて形成された膜であることを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）前記金属膜の加熱は、減圧雰囲気中でなされることを特徴とする付記１０乃至付記１４のいずれかに記載の半導体装置の製造方法。
（付記１６）前記金属膜の加熱は、酸素雰囲気、酸素含有雰囲気、不活性ガス雰囲気、不活性ガス含有雰囲気のいずれかの中でなされることを特徴とする付記１０乃至付記１４のいずれかに記載の半導体装置の製造方法。
（付記１７）前記金属膜を加熱する前に、前記金属膜の上に第３絶縁膜を形成する工程をさらに有することを特徴とする付記１０乃至付記１６のいずれかに記載の半導体装置の製造方法。
（付記１８）前記金属膜の形成は、アルミニウム、チタン、銅、タンタル、タングステンのいずれかの材料、又は、アルミニウム、チタン、銅、タンタル、タングステンのいずれかを含む材料からなる膜の形成であることを特徴とする付記１０乃至付記１７のいずれかに記載の半導体装置の製造方法。
（付記１９）前記金属膜の加熱により、前記金属膜の応力は前記第２絶縁膜の応力とは逆の応力に変化されることを特徴とする付記１０乃至付記１８のいずれかに記載の半導体装置の製造方法。
（付記２０）前記金属膜の加熱により、前記金属膜の応力は引張応力に変化されることを特徴とする付記１９に記載の半導体装置の製造方法。
（付記２１）前記第２絶縁膜は、圧縮応力を有することを特徴とする付記１０乃至付記２０のいずれかに記載の半導体装置の製造方法。
（付記２２）前記金属膜は、単層構造又は多層構造で形成されることを特徴とする付記１０乃至付記２１のいずれかに記載の半導体装置の製造方法。
【０２０２】
【発明の効果】
以上述べたように、本発明に係る半導体装置によれば、第２絶縁膜とは逆の方向の応力を有する金属パターンを設けたので、第２絶縁膜からキャパシタに作用する応力を金属パターンの応力によって緩和することができ、キャパシタの強誘電体特性を向上させることができる。しかも、金属パターンは、絶縁膜とは異なり水分が出ることがないので、水分によってキャパシタが劣化することが無い。
【０２０３】
また、本発明に係る半導体装置の製造方法によれば、金属パターンの形成の前又は後に、金属膜をその融点以下の温度に加熱することにより、該金属膜の応力を変化させるので、第２絶縁膜の応力が金属膜によって緩和され、キャパシタの強誘電体特性を向上させることができる。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１）である。
【図２】図２は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その２）である。
【図３】図３は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その３）である。
【図４】図４は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その４）である。
【図５】図５は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その５）である。
【図６】図６は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その６）である。
【図７】図７は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その７）である。
【図８】図８は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その８）である。
【図９】図９は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その９）である。
【図１０】図１０は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１０）である。
【図１１】図１１は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１１）である。
【図１２】図１２は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１２）である。
【図１３】図１３は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１３）である。
【図１４】図１４は、本発明の第１実施形態に係る半導体装置の平面図である。
【図１５】図１５は、本発明の第１実施形態に係るＦｅＲＡＭの歩留まりと従来技術により形成されたＦｅＲＡＭの歩留まりを示す図である。
【図１６】図１６は、本発明の第１実施形態に係るＦｅＲＡＭ内の強誘電体キャパシタの特性と従来技術により形成されたＦｅＲＡＭ内の強誘電体キャパシタの特性を示す図である。
【図１７】図１７は、金属膜のアニールによるストレスの変化を示す図である。
【図１８】図１８は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１）である。
【図１９】図１９は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その２）である。
【図２０】図２０は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その３）である。
【図２１】図２１は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その４）である。
【図２２】図２２は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その５）である。
【図２３】図２３は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その６）である。
【図２４】図２４は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その７）である。
【図２５】図２５は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その８）である。
【図２６】図２６は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その９）である。
【図２７】図２７は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１０）である。
【図２８】図２８は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１１）である。
【図２９】図２９は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１２）である。
【図３０】図３０は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１３）である。
【図３１】図３１は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１４）である。
【図３２】図３２は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１５）である。
【図３３】図３３は、本発明の第２実施形態に係る半導体装置の形成工程に使用される銅膜形成装置の構成図である。
【符号の説明】
Ａ…メモリセル領域、Ｂ…周辺回路領域、１，５１…シリコン（半導体）基板、２，５２…素子分離絶縁膜、３ａ，３ｂ，５３…ｐウェル、４…ｎウェル、５，５４…ゲート絶縁膜、６ａ〜６ｃ，５６ａ，５６ｂ…ゲート電極、７…引出電極、８ａ，８ｂ，５５ａ〜５５ｃ…ｎ型不純物拡散領域、９…ｐ型不純物拡散領域、１０，５７…サイドウォール、１１…層間絶縁膜、１２ａ〜１２ｅ…ホール、１３ａ〜１３ｅ…コンタクトプラグ、１４…ＳｉＯＮ膜、１５…ＳｉＯ２膜、１６…第１の導電膜、１６ａ…下部電極、１７…強誘電体膜、１７ａ…誘電体膜、１８…第２の導電膜、１８ａ…上部電極、１９…第１のキャパシタ保護絶縁膜、２０…キャパシタ、２１… 層間絶縁膜、２２ａ…局所配線、２３…第２のキャパシタ保護絶縁膜、２４…層間絶縁膜、２４ａ〜２４ｆ…ホール、２５ａ…ビット線、２５ｂ〜２５ｄ…配線、２６…層間絶縁膜、２６ｃ，２６ｅ…ホール、２７…再堆積層間絶縁膜、２８ｃ…導電性プラグ、３０…金属配線、３１，１３２…金属パターン、３２，３３…カバー膜、５８…カバー絶縁膜、５９…下地絶縁膜、６０…グルー膜、６１…タングステン膜、５９ａ〜５９ｃ…コンタクトホール、６２ａ，６２ｃ…第１導電性プラグ、６２ｂ…第２導電性プラグ、６３ａ…ＴｉＮ膜、６３ｂ…ＳｉＯ２膜、６３…ハードマスク、６４ａ，６４ｂ…導電性酸素バリア膜、６５ａ…酸化防止絶縁膜、６５ｂ…絶縁性密着膜、６５…絶縁性酸素バリア膜、６６，７５…犠牲膜、６７…ＩｒＯ２／Ｉｒ膜、６８…Ｐｔ／ＰｔＯ膜、６９…下部電極用導電膜、６９ａ…下部電極、７０…強誘電体膜、７０ａ…誘電体膜、７１…上部電極用導電膜、７１ａ…上部電極、７２…第２キャパシタ保護絶縁膜、７３…第１キャパシタ保護絶縁膜、７４…第１絶縁膜、７６…第１低誘電率絶縁膜、７７…第１キャップ膜、７８…第１レジストパターン、７２ａ，７４ａ，７６ａ，７７ａ…第１ホール、７４ｂ，７２ｂ，７６ｂ，７７ｂ…第２ホール、７６ｃ，７７ｃ…第３ホール、７６ｄ，７７ｄ…第４ホール、７８ａ…レジストパターン、７９…第２レジストパターン、８０…第１配線溝、８１…第１コンタクトホール、８２…第３レジストパターン、８３…第２配線溝、８４…第２コンタクトホール、８５…第１拡散防止膜、８６…第１銅膜、８６ａ…第１銅配線、８６ｂ…第１銅プラグ、８６ｃ…第２銅配線、８６ｄ…第２銅プラグ、８７…第２拡散防止膜、８８…第２絶縁膜、８９…第２低誘電率絶縁膜、９０…第２キャップ膜、９０ａ，８９ａ…第１ホール、９２…金属パターン用溝、９５…ＴｉＮ膜、９６…ＳｉＯ２膜、９７…ハードマスク、１００…第４拡散防止膜、１０１…第３絶縁膜、１０２…第３低誘電率絶縁膜、１０３…第３キャップ膜、１０４…第３銅プラグ、１０５…第３銅配線、１０６…第５拡散防止膜、１０７…第４絶縁膜、１０８…第４低誘電率絶縁膜、１０９…第４キャップ膜、１１０…第４銅配線、１１１…第６拡散防止膜、１１２…第５絶縁膜、１１３…第３導電性プラグ、１１４…第６絶縁膜、１１５…最終金属配線、１１６…表面保護膜、１２４…チャンバ、１２５…基板載置台、１２６…コイル、１２７…銅板、１２７ａ…開口、１２８…高周波電源、１３０…第３拡散防止膜、１３１…第２銅膜。
Claims (10)
- 半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され且つ下部電極、誘電体膜及び上部電極を有するキャパシタと、
前記キャパシタ及び前記第１絶縁膜の上方に形成された第２絶縁膜と、
前記キャパシタ及びその周辺の上方であって前記第２絶縁膜の上に形成され且つ前記第２絶縁膜とは逆の方向の応力を有する金属パターンと
を有することを特徴とする半導体装置。 - 半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され且つ下部電極、誘電体膜及び上部電極を有するキャパシタと、
前記キャパシタ及び前記第１絶縁膜の上方に形成された第２絶縁膜と、
前記キャパシタ及びその周辺の上方における前記第２絶縁膜に形成された溝と、
前記溝に形成され、前記第２絶縁膜とは逆の方向の応力を有する金属パターンと、
を有することを特徴とする半導体装置。 - 前記キャパシタはセル領域に複数形成され、前記金属パターンは前記セル領域の全体を覆うことを特徴とする請求項１又は請求項２に記載の半導体装置。
- 前記金属パターンは前記セル領域よりも広く形成されていることを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体装置。
- 前記金属パターンの前記応力は引張応力であることを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体装置。
- 半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に、下部電極、誘電体膜及び上部電極を有するキャパシタをセル領域に複数形成する工程と、
前記キャパシタ及び前記第１絶縁膜の上方に第２絶縁膜を形成する工程と、
前記第２絶縁膜の上に金属膜を形成する工程と、
前記金属膜をパターニングして前記セル領域を覆う金属パターンを形成する工程と、
前記金属パターンの形成の前又は後に、前記金属膜の融点以下で前記金属膜を加熱することにより前記金属膜の応力を変化させる工程とを有することを特徴とする半導体装置の製造方法。 - 半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に、下部電極、誘電体膜及び上部電極を有するキャパシタをセル領域に複数形成する工程と、
前記キャパシタ及び前記第１絶縁膜の上方に第２絶縁膜を形成する工程と、
前記セル領域を覆う溝を前記第２絶縁膜に形成する工程と、
前記溝を埋める厚さの金属膜を該溝内と前記第２絶縁膜上とに形成する工程と、
前記第２絶縁膜上の前記金属膜を除去すると共に、該金属膜を前記溝内に残して金属パターンとする工程と、
前記金属パターンの形成の前又は後に、前記金属膜の融点以下で前記金属膜を加熱することにより前記金属膜の応力を変化させる工程とを有することを特徴とする半導体装置の製造方法。 - 前記金属膜の加熱により、前記金属膜の応力は前記第２絶縁膜の応力とは逆の応力に変化されることを特徴とする請求項６又は請求項７に記載の半導体装置の製造方法。
- 前記金属膜の加熱により、前記金属膜の応力は引張応力に変化されることを特徴とする請求項８に記載の半導体装置の製造方法。
- 前記第２絶縁膜は、圧縮応力を有することを特徴とする請求項６乃至請求項９のいずれか一項に記載の半導体装置の製造方法。
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Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005106957A1 (ja) * | 2004-04-30 | 2005-11-10 | Fujitsu Limited | 半導体装置及びその製造方法 |
| WO2005117119A1 (ja) * | 2004-05-27 | 2005-12-08 | Fujitsu Limited | 半導体装置及びその製造方法 |
| JP2006237636A (ja) * | 2006-04-24 | 2006-09-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2006287261A (ja) * | 2006-07-07 | 2006-10-19 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2006319355A (ja) * | 2006-07-07 | 2006-11-24 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| WO2006134664A1 (ja) * | 2005-06-17 | 2006-12-21 | Fujitsu Limited | 半導体装置及びその製造方法 |
| KR100808593B1 (ko) * | 2006-07-28 | 2008-02-29 | 주식회사 하이닉스반도체 | 반도체 소자의 퓨즈 박스 및 그의 형성방법 |
| CN100461421C (zh) * | 2005-01-18 | 2009-02-11 | 富士通微电子株式会社 | 具有铁电电容器的半导体器件及其制造方法 |
| JP2009044192A (ja) * | 2008-11-10 | 2009-02-26 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
| US7507621B2 (en) | 2005-08-31 | 2009-03-24 | Fujitsu Microelectronics Limited | Method of manufacturing semiconductor device |
| US7592656B2 (en) | 2005-03-30 | 2009-09-22 | Fujitsu Limited | Semiconductor device and fabricating method of the same |
| JP2017535972A (ja) * | 2014-09-22 | 2017-11-30 | 日本テキサス・インスツルメンツ株式会社 | 高められた分極性能のための強誘電性集積回路の低温パッシベーション |
| JP2020123609A (ja) * | 2019-01-29 | 2020-08-13 | 日亜化学工業株式会社 | 発光素子の製造方法 |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004095861A (ja) * | 2002-08-30 | 2004-03-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2005098981A (ja) * | 2003-08-27 | 2005-04-14 | Nec Corp | 半導体集積回路装置、測定結果管理システム、及び管理サーバ |
| JP2005116756A (ja) * | 2003-10-07 | 2005-04-28 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP4316358B2 (ja) * | 2003-11-27 | 2009-08-19 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| JP2005183841A (ja) * | 2003-12-22 | 2005-07-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP4893304B2 (ja) * | 2004-04-14 | 2012-03-07 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| CN100431155C (zh) * | 2004-06-28 | 2008-11-05 | 富士通株式会社 | 半导体器件及其制造方法 |
| US8552484B2 (en) * | 2004-07-02 | 2013-10-08 | Fujitsu Semiconductor Limited | Semiconductor device and method for fabricating the same |
| JP2006066415A (ja) * | 2004-08-24 | 2006-03-09 | Oki Electric Ind Co Ltd | 強誘電体メモリの製造方法 |
| JP2006147771A (ja) * | 2004-11-18 | 2006-06-08 | Oki Electric Ind Co Ltd | 強誘電体メモリ及びその製造方法 |
| EP1887624A4 (en) * | 2005-06-02 | 2010-07-28 | Fujitsu Semiconductor Ltd | SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME |
| JP4450222B2 (ja) * | 2005-09-01 | 2010-04-14 | セイコーエプソン株式会社 | 強誘電体メモリ及びその製造方法 |
| JP4935680B2 (ja) * | 2005-11-25 | 2012-05-23 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP4809367B2 (ja) * | 2005-12-02 | 2011-11-09 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
| JP4887802B2 (ja) * | 2006-01-26 | 2012-02-29 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
| WO2008102438A1 (ja) * | 2007-02-21 | 2008-08-28 | Fujitsu Microelectronics Limited | 半導体装置及びその製造方法 |
| JP2008218782A (ja) * | 2007-03-06 | 2008-09-18 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP4483896B2 (ja) * | 2007-05-16 | 2010-06-16 | ソニー株式会社 | 半導体装置及びその製造方法 |
| US7875516B2 (en) * | 2007-09-14 | 2011-01-25 | Qimonda Ag | Integrated circuit including a first gate stack and a second gate stack and a method of manufacturing |
| US20090321934A1 (en) * | 2008-06-30 | 2009-12-31 | Lavoie Adrien R | Self-aligned cap and barrier |
| US7859890B2 (en) * | 2008-08-28 | 2010-12-28 | Qimonda Ag | Memory device with multiple capacitor types |
| US8143699B2 (en) * | 2009-02-25 | 2012-03-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual-dielectric MIM capacitors for system-on-chip applications |
| JP2011044488A (ja) * | 2009-08-19 | 2011-03-03 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP5622433B2 (ja) * | 2010-04-28 | 2014-11-12 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP5495940B2 (ja) * | 2010-05-21 | 2014-05-21 | 三菱重工業株式会社 | 半導体素子の窒化珪素膜、窒化珪素膜の製造方法及び装置 |
| US8450168B2 (en) * | 2010-06-25 | 2013-05-28 | International Business Machines Corporation | Ferro-electric capacitor modules, methods of manufacture and design structures |
| US9166004B2 (en) | 2010-12-23 | 2015-10-20 | Intel Corporation | Semiconductor device contacts |
| US9511238B2 (en) * | 2012-07-26 | 2016-12-06 | Nyxoah SA | Implant holder and suture guide |
| US20150206893A1 (en) | 2014-01-20 | 2015-07-23 | Cypress Semiconductor Corporation | Damascene oxygen barrier and hydrogen barrier for ferroelectric random-access memory |
| US9820326B2 (en) * | 2015-04-02 | 2017-11-14 | Qualcomm Incorporated | Techniques for assisting radio access technology (RAT) communications using another RAT |
| US10008559B2 (en) * | 2016-03-24 | 2018-06-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Etching process control in forming MIM capacitor |
| US11137695B2 (en) | 2016-10-06 | 2021-10-05 | Asml Netherlands B.V. | Method of determining a height profile, a measurement system and a computer readable medium |
| CN117355134A (zh) | 2017-01-27 | 2024-01-05 | 株式会社半导体能源研究所 | 电容器、半导体装置及半导体装置的制造方法 |
| US10756113B2 (en) | 2017-11-23 | 2020-08-25 | Yangtze Memory Technologies Co., Ltd. | Protective structure and fabrication methods for the peripheral circuits of a three-dimensional memory |
| CN109638017A (zh) * | 2017-11-23 | 2019-04-16 | 长江存储科技有限责任公司 | 防止外围电路受损的方法及结构 |
| US11063131B2 (en) * | 2019-06-13 | 2021-07-13 | Intel Corporation | Ferroelectric or anti-ferroelectric trench capacitor with spacers for sidewall strain engineering |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992006498A1 (en) * | 1990-09-28 | 1992-04-16 | Seiko Epson Corporation | Semiconductor device |
| JPH06104345A (ja) | 1992-09-21 | 1994-04-15 | Mitsubishi Electric Corp | 半導体装置 |
| US5834374A (en) | 1994-09-30 | 1998-11-10 | International Business Machines Corporation | Method for controlling tensile and compressive stresses and mechanical problems in thin films on substrates |
| US6511877B2 (en) * | 1997-07-17 | 2003-01-28 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and method for manufacturing the same |
| JP3424900B2 (ja) * | 1997-10-24 | 2003-07-07 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| KR100268453B1 (ko) | 1998-03-30 | 2000-11-01 | 윤종용 | 반도체 장치 및 그것의 제조 방법 |
| JP2000049301A (ja) | 1998-07-29 | 2000-02-18 | Hitachi Ltd | 半導体記憶装置 |
| US6509601B1 (en) | 1998-07-31 | 2003-01-21 | Samsung Electronics Co., Ltd. | Semiconductor memory device having capacitor protection layer and method for manufacturing the same |
| JP3260737B2 (ja) | 1999-06-17 | 2002-02-25 | 富士通株式会社 | 半導体装置の製造方法 |
| TW472384B (en) | 1999-06-17 | 2002-01-11 | Fujitsu Ltd | Semiconductor device and method of manufacturing the same |
| JP2001036025A (ja) | 1999-07-19 | 2001-02-09 | Nec Corp | 強誘電体メモリ素子の製造方法 |
| JP3950290B2 (ja) | 1999-09-10 | 2007-07-25 | 三星電子株式会社 | キャパシタ保護膜を含む半導体メモリ素子及びその製造方法 |
| KR100396879B1 (ko) * | 2000-08-11 | 2003-09-02 | 삼성전자주식회사 | 동일 물질로 이루어진 이중막을 포함하는 다중막으로캡슐화된 캐패시터를 구비한 반도체 메모리 소자 및 그의제조 방법 |
| JP4025829B2 (ja) * | 2000-09-18 | 2007-12-26 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP2002151657A (ja) | 2000-11-08 | 2002-05-24 | Sanyo Electric Co Ltd | 誘電体素子およびその製造方法 |
| JP2004095861A (ja) * | 2002-08-30 | 2004-03-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6876021B2 (en) * | 2002-11-25 | 2005-04-05 | Texas Instruments Incorporated | Use of amorphous aluminum oxide on a capacitor sidewall for use as a hydrogen barrier |
-
2002
- 2002-08-30 JP JP2002255036A patent/JP2004095861A/ja active Pending
-
2003
- 2003-08-28 US US10/650,070 patent/US6953950B2/en not_active Expired - Lifetime
-
2005
- 2005-08-31 US US11/214,895 patent/US7285460B2/en not_active Expired - Lifetime
-
2007
- 2007-09-18 US US11/898,960 patent/US7476921B2/en not_active Expired - Lifetime
-
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- 2008-12-03 US US12/314,041 patent/US20090127657A1/en not_active Abandoned
-
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- 2010-02-16 US US12/706,527 patent/US7781284B2/en not_active Expired - Fee Related
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005106957A1 (ja) * | 2004-04-30 | 2005-11-10 | Fujitsu Limited | 半導体装置及びその製造方法 |
| JP5045101B2 (ja) * | 2004-04-30 | 2012-10-10 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US7999301B2 (en) | 2004-04-30 | 2011-08-16 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
| JPWO2005106957A1 (ja) * | 2004-04-30 | 2008-03-21 | 富士通株式会社 | 半導体装置及びその製造方法 |
| WO2005117119A1 (ja) * | 2004-05-27 | 2005-12-08 | Fujitsu Limited | 半導体装置及びその製造方法 |
| US7655531B2 (en) | 2004-05-27 | 2010-02-02 | Fujitsu Microelectronics Limited | Semiconductor device and method for fabricating the same |
| KR100925140B1 (ko) * | 2004-05-27 | 2009-11-05 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
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| CN100461421C (zh) * | 2005-01-18 | 2009-02-11 | 富士通微电子株式会社 | 具有铁电电容器的半导体器件及其制造方法 |
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