JP4578471B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に係り、特に誘電体膜として高誘電体又は強誘電体を用いたキャパシタを有する半導体装置及びその製造方法に関する。
近時、キャパシタの誘電体膜として高誘電体や強誘電体を用いることが注目されている。
しかしながら、誘電体膜として高誘電体や強誘電体を単に用いた場合には、誘電体膜を形成した後の工程において、誘電体膜中の酸素が水素により還元されてしまう場合があり、電気的特性の良好なキャパシタが得られないことがあった。
水素による誘電体膜の劣化を防止する技術として、キャパシタを覆うように酸化アルミニウム膜を形成する技術や、キャパシタ上に形成された層間絶縁膜上に酸化アルミニウム膜を形成する技術が提案されている。酸化アルミニウム膜は、水素の拡散を防止する機能を有している。このため、提案されている技術によれば、水素が誘電体膜に達するのを防止することができ、水素による誘電体膜の劣化を防止することが可能となる。このような技術は、例えば特許文献１に記載されている。
特開２００２−１７６１４９号公報
しかしながら、特許文献１に記載された技術では、水素による誘電体膜の劣化を確実に防止することは困難であった。水素による誘電体膜の劣化は、製造歩留りの低下を招いてしまうこととなる。
本発明の目的は、キャパシタを有する半導体装置を高い歩留りで製造し得る半導体装置及びその製造方法を提供することにある。
本発明の一観点によれば、半導体基板上に形成され、下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とを有するキャパシタと、前記半導体基板上及び前記キャパシタ上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、前記キャパシタに電気的に接続された第１の配線と、前記第１の絶縁膜上に、前記第１の配線を覆うように形成され、水素の拡散を防止する第１の水素拡散防止膜と、前記第１の水素拡散防止膜上に形成され、表面が平坦化された第２の絶縁膜と、前記第２の絶縁膜上に形成された第３の絶縁膜と、前記第３の絶縁膜上に形成された第２の配線と、前記第３の絶縁膜上に、前記第２の配線を覆うように形成され、水素の拡散を防止する第２の水素拡散防止膜とを有し、前記キャパシタの上方の前記第３の絶縁膜上に少なくとも形成されたベタ状の導電膜を更に有し、前記第２の水素拡散防止膜は、前記ベタ状の導電膜を覆うように形成されており、前記第１の水素拡散防止膜及び前記第２の水素拡散防止膜は、金属酸化物より成り、前記第２の水素拡散防止膜上に形成されたシリコン窒化膜と、前記シリコン窒化膜上に形成されたポリイミド膜とを更に有する半導体装置が提供される。
本発明の他の観点によれば、半導体基板上に、下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とを有するキャパシタを形成する工程と、前記半導体基板上及び前記キャパシタ上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜に、前記キャパシタに達するコンタクトホールを形成する工程と、前記第１の絶縁膜上に、前記コンタクトホールを介して前記キャパシタに接続された第１の配線を形成する工程と、前記第１の絶縁膜上に、水素の拡散を防止する第１の水素拡散防止膜を、前記第１の配線を覆うように形成する工程と、前記第１の水素拡散防止膜上に、第２の絶縁膜を形成する工程と、前記第２の絶縁膜の表面を研磨することにより、前記第２の絶縁膜の表面を平坦化する工程と、前記第２の絶縁膜上に、第３の絶縁膜を形成する工程と、前記第３の絶縁膜上に、第２の配線を形成する工程と、前記第３の絶縁膜上に、水素の拡散を防止する第２の水素拡散防止膜を、前記第２の配線を覆うように形成する工程とを有し、前記第２の配線を形成する工程では、少なくとも前記キャパシタの上方に位置する部分に、ベタ状の導電膜を更に形成し、前記第２の水素拡散防止膜を形成する工程では、前記ベタ状の導電膜を覆うように前記第２の水素拡散防止膜を形成し、前記第１の水素拡散防止膜及び前記第２の水素拡散防止膜は、金属酸化物より成り、前記第２の水素拡散防止膜上に、シリコン窒化膜を形成する工程と、前記シリコン窒化膜上に、ポリイミド膜を形成する工程とを更に有することを特徴とする半導体装置の製造方法が提供される。
以上の通り、本発明によれば、キャパシタの上方に形成された第２の水素拡散防止膜が平坦になっているため、第２の水素拡散防止膜の膜質が極めて良好となる。このため、本発明によれば、水素がキャパシタに達するのを第２の水素拡散防止膜により確実に防止することができる。従って、本発明によれば、キャパシタの電気的特性の劣化を確実に防止することができ、信頼性の高い半導体装置を高い製造歩留りで提供することができる。
図１は、本発明の第１実施形態による半導体装置を示す断面図である。 図２は、本発明の第１実施形態による半導体装置を示す平面図である。 図３は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図４は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図５は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図６は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図７は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図８は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 図９は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。 図１０は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。 図１１は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。 図１２は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。 図１３は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。 図１４は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。 図１５は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。 図１６は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。 図１７は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。 図１８は、本発明の第１実施形態の変形例による半導体装置を示す断面図である。 図１９は、本発明の第２実施形態による半導体装置を示す断面図である。 図２０は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図２１は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図２２は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図２３は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図２４は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図２５は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 図２６は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その７）である。 図２７は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その８）である。 図２８は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その９）である。 図２９は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。 図３０は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。 図３１は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。 図３２は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。 図３３は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。 図３４は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。 図３５は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。 図３６は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。 図３７は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。 図３８は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１９）である。 図３９は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２０）である。 図４０は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２１）である。 図４１は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２２）である。
符号の説明
１０…半導体基板
１２…素子分離領域
１４ａ、１４ｂ…ウェル
１６…ゲート絶縁膜
１８…ゲート電極
２０…サイドウォール絶縁膜
２２…ソース／ドレイン拡散層
２４…トランジスタ
２５…導体プラグ
２６…層間絶縁膜
２８ａ、２８ｂ…コンタクトホール
２９…ＳｉＯＮ膜
３０…バリアメタル膜
３１…シリコン酸化膜
３２…下部電極
３２ａ…Ｔｉ膜
３２ｂ…Ｐｔ膜
３２ｃ…酸化アルミニウム膜
３２ｄ…Ｐｔ膜
３４…誘電体膜
３６…上部電極
３６ａ…ＩｒＯＸ膜
３６ｂ…Ｐｔ膜
３６ｃ…ＩｒＯＸ膜
３６ｄ…ＩｒＯＹ膜
３６ｅ…Ｐｔ膜
３８…キャパシタ
４０…水素拡散防止膜
４２…層間絶縁膜
４４…コンタクトホール
４６…コンタクトホール
４８…配線
５０…水素拡散防止膜
５２…層間絶縁膜
５４…コンタクトホール
５６…配線
５８…層間絶縁膜
６０…空隙
６２…シリコン酸化膜
６４…コンタクトホール
６６…バリアメタル膜
６８…導体プラグ
７０ａ…導電膜
７０ｂ…配線
７２…水素拡散防止膜
７４…シリコン酸化膜
７６…シリコン窒化膜
７８…ポリイミド膜
８０…フォトレジスト膜
８２…フォトレジスト膜
８４…フォトレジスト膜
８６…ＡｌＣｕ合金膜
８８…ＴｉＮ膜
９０…水素拡散防止膜
９２…層間絶縁膜
９４…コンタクトホール
９６…バリアメタル膜
９８…導体プラグ
１００…コンタクトホール
１０２…配線
１０４…水素拡散防止膜
１０６…層間絶縁膜
１０８…空隙
１１０…層間絶縁膜
１１２…コンタクトホール
１１４…バリアメタル膜
１１６…導体プラグ
１１８…配線
１２０…水素拡散防止膜
１２２…層間絶縁膜
１２４…空隙
１２６…層間絶縁膜
１２８…コンタクトホール
１３０…バリアメタル膜
１３２…導体プラグ
１３４…配線
１３６…水素拡散防止膜
１３８…ＳｉＯＮ膜
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図１７を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２は、本実施形態による半導体装置を示す平面図である。
（半導体装置）
図１に示すように、例えばシリコンより成る半導体基板１０上には、素子領域を画定する素子分離領域１２が形成されている。素子分離領域１２が形成された半導体基板１０内には、ウェル１４ａ、１４ｂが形成されている。
ウェル１４ａ、１４ｂが形成された半導体基板１０上には、ゲート絶縁膜１６を介してゲート電極（ゲート配線）１８が形成されている。本実施形態では、トランジスタのゲート長は、例えば０．５μｍに設定されている。ゲート電極１８の側壁部分には、サイドウォール絶縁膜２０が形成されている。
サイドウォール絶縁膜２０が形成されたゲート電極１８の両側には、ソース／ドレイン拡散層２２が形成されている。こうして、ゲート電極１８とソース／ドレイン拡散層２２とを有するトランジスタ２４が構成されている。
トランジスタ２４が形成された半導体基板１０上には、層間絶縁膜２６が形成されている。層間絶縁膜２６の表面は平坦化されている。
層間絶縁膜２６には、ソース／ドレイン拡散層２２に達するコンタクトホール２８ａが形成されている。また、層間絶縁膜２６には、ゲート配線（ゲート電極）１８に達するコンタクトホール２８ｂが形成されている。
コンタクトホール２８ａ、２８ｂ内には、例えば膜厚２０〜６０ｎｍのＴｉ膜が形成されている。Ｔｉ膜が形成されたコンタクトホール内には、例えば膜厚３０〜５０ｎｍのＴｉＮ膜が形成されている。Ｔｉ膜とＴｉＮ膜とによりバリアメタル膜３０が構成されている。
バリアメタル膜３０が形成されたコンタクトホール２８ａ、２８ｂ内には、タングステンより成る導体プラグ２５が埋め込まれている。
導体プラグ２５が埋め込まれた層間絶縁膜２６上には、例えば膜厚１００ｎｍのＳｉＯＮ膜２９が形成されている。
ＳｉＯＮ膜２９上には、例えば膜厚１３０ｎｍのシリコン酸化膜３１が形成されている。
シリコン酸化膜３１上には、キャパシタ３８の下部電極３２が形成されている。下部電極３２は、例えば、膜厚２０ｎｍのＴｉ膜と膜厚１７５ｎｍのＰｔ膜とを順次積層して成る積層膜により構成されている。
下部電極３２上には、キャパシタ３８の誘電体膜３４が形成されている。誘電体膜３４は、例えば膜厚１５０ｎｍの強誘電体膜により構成されている。強誘電体膜としては、例えばＰｂＺｒ１−ＸＴｉＸＯ３膜（ＰＺＴ膜）が用いられている。
誘電体膜３４上には、キャパシタ３８の上部電極３６が形成されている。上部電極３６は、例えば、膜厚１００〜３００ｎｍのＩｒＯＸ膜と膜厚２０〜１００ｎｍのＰｔ膜とを順次積層して成る積層膜により構成されている。ここでは、Ｐｔ膜の膜厚は、例えば７５ｎｍに設定されている。
なお、Ｐｔ膜は、配線と上部電極３６とのコンタクト抵抗を低減するためのものである。配線と上部電極３６とのコンタクト抵抗をあまり低くする必要がない場合には、Ｐｔ膜を形成しなくてもよい。
こうして、下部電極３２と誘電体膜３４と上部電極３６とから成るキャパシタ３８が構成されている。
誘電体膜３４上及び上部電極３６上には、誘電体膜３４及び上部電極３６の上面及び側面を覆うように水素拡散防止膜４０が形成されている。水素拡散防止膜４０としては、例えば酸化アルミニウム（Ａｌ２Ｏ３）が用いられている。水素拡散防止膜４０は、水素の拡散を防止する機能を有する膜である。キャパシタ３８の誘電体膜３４に水素が達すると、誘電体膜３４を構成する金属酸化物が水素により還元されてしまい、誘電体膜３４の電気特性が劣化してしまう。誘電体膜３４及び上部電極３６の上面及び側面を覆うように水素拡散防止膜４０を形成することにより、誘電体膜３４に水素が達するのが抑制されるため、誘電体膜３４の電気的特性の劣化を抑制することが可能となる。
キャパシタ３８及び水素拡散防止膜４０が形成されたシリコン酸化膜３１上には、例えば膜厚４００〜５００ｎｍのシリコン酸化膜より成る層間絶縁膜４２が形成されている。
層間絶縁膜４２には、上部電極３６に達するコンタクトホール４４が形成されている。また、層間絶縁膜４２には、下部電極３２に達するコンタクトホール（図示せず）が形成されている。また、層間絶縁膜４２、シリコン酸化膜３１及びＳｉＯＮ膜２９には、導体プラグ２５に達するコンタクトホール４６が形成されている。
層間絶縁膜４２上及びコンタクトホール４４、４６内には、配線４８が形成されている。キャパシタ３８の上部電極３６と導体プラグ２５とは、配線４８により接続されている。配線４８は、例えば膜厚１５０ｎｍのＴｉＮ膜により形成されている。
配線４８が形成された層間絶縁膜４２上には、水素拡散防止膜５０が形成されている。水素拡散防止膜５０としては、例えば膜厚２０ｎｍの酸化アルミニウムが用いられている。
水素拡散防止膜５０上には、例えば膜厚３００ｎｍのシリコン酸化膜より成る層間絶縁膜５２が形成されている。
層間絶縁膜５２、水素拡散防止膜５０、層間絶縁膜４２、シリコン酸化膜３１及びＳｉＯＮ膜２９には、導体プラグ２５に達するコンタクトホール５４が形成されている。
層間絶縁膜５２上及びコンタクトホール５４内には、配線５６が形成されている。配線５６は、例えば、膜厚２０ｎｍのＴｉ膜、膜厚５０ｎｍのＴｉＮ膜、膜厚５００ｎｍのＡｌＣｕ合金膜、膜厚１０ｎｍのＴｉ膜、膜厚１００ｎｍのＴｉＮ膜を順次積層して成る積層膜により構成されている。
配線５６が形成された層間絶縁膜５２上には、例えば膜厚２．０〜２．５μｍのシリコン酸化膜５８が形成されている。シリコン酸化膜５８の表面は、平坦化されている。配線５６の間隔が狭くなっている部分の上方においては、シリコン酸化膜５８の表層部に空隙６０が生じている。
シリコン酸化膜５８上には、例えば膜厚１００〜３００ｎｍのシリコン酸化膜６２が形成されている。シリコン酸化膜６２は、シリコン酸化膜５８の表層部に存在する空隙を覆うためのものである。平坦化されたシリコン酸化膜５８にシリコン酸化膜６２が形成されているため、シリコン酸化膜６２の表面は平坦になっている。
層間絶縁膜５８、６２には、配線５６に達するコンタクトホール６４が形成されている。
コンタクトホール６４内には、例えば、膜厚２０ｎｍのＴｉ膜、膜厚５０ｎｍのＴｉＮ膜が形成されている。Ｔｉ膜及びＴｉＮ膜によりバリアメタル膜６６が構成されている。
バリアメタル膜６６が形成されたコンタクトホール６４内には、タングステンより成る導体プラグ６８が埋め込まれている。
導体プラグ６８が埋め込まれた層間絶縁膜５８、６２上には、ベタ状の導電膜（カバー膜）７０ａ及び配線７０ｂが形成されている。ベタ状の導電膜７０ａと配線７０ｂとは、同一導電膜により構成されている。ベタ状の導電膜７０ａ及び配線７０ｂは、例えば、膜厚２０ｎｍのＴｉ膜、膜厚５０ｎｍのＴｉＮ膜、膜厚５００ｎｍのＡｌＣｕ合金膜、及び膜厚１００ｎｍのＴｉＮ膜を順次積層して成る積層膜により構成されている。キャパシタ３８の上方には、ベタ状の導電膜７０ａが存在している。ベタ状の導電膜（カバー膜）７０ａは、キャパシタ３８に記憶される情報が外部から読み取られるのを防止し、セキュリティを確保するためのものである。ベタ状の導電膜７０ａは平坦な層間絶縁膜６２上に形成されているため、ベタ状の導電膜７０ａの表面は平坦になっている。
ベタ状の導電膜７０ａ及び配線７０ｂが形成された層間絶縁膜６２上には、水素拡散防止膜７２が形成されている。水素拡散防止膜７２は、例えば膜厚２０〜５０ｎｍの酸化アルミニウムにより構成されている。キャパシタ３８の上方に存在する水素拡散防止膜７２は平坦な導電膜７０ａ上に形成されているため、水素拡散防止膜７２のうちのキャパシタ３８の上方に存在する部分は平坦になっている。
キャパシタ３８の上方に平坦な水素拡散防止膜７２が位置するようにしているのは、以下のような理由によるものである。
即ち、水素拡散防止膜７２のうちの段差の側壁に形成された部分は、被覆性があまり良好ではないため、水素の拡散を十分に防止し得ない。このため、キャパシタ３８の上方に段差が位置しており、段差を覆うように水素拡散防止膜７２が形成されている場合には、段差の部分において水素の拡散を十分に防止することができない。そうすると、水素拡散防止膜７２のうちの段差の側壁に形成された部分において、水素が通り抜けてしまう。しかも、層間絶縁膜５８の表層部には空隙６０が存在している。このため、水素拡散防止膜７２を通り抜けた水素は、空隙６０を介してキャパシタ３８の誘電体膜３４に達してしまう。水素がキャパシタ３８の誘電体膜３４に達すると、誘電体膜３４を構成する金属酸化物が水素により還元されてしまい、キャパシタ３８の電気的特性の劣化を招いてしまう。
これに対し、本実施形態では、キャパシタ３８の上方においては、平坦な導電膜７０ａ上に水素拡散防止膜７２を形成している。このため、キャパシタ３８の上方には平坦な水素拡散防止膜７２が位置している。平坦な水素拡散防止膜７２は、被覆性は極めて良好であるため、水素拡散防止膜７２のうちのキャパシタ３８の上方に存在する部分において、水素を確実にバリアすることができる。従って、本実施形態によれば、キャパシタ３８の誘電体膜３４に水素が達するのを確実に防止することができる。従って、本実施形態によれば、キャパシタ３８の誘電体膜３４を構成する金属酸化物が水素により還元されるのを防止することができ、キャパシタ３８の電気的特性の劣化を確実に防止することができる。
このような理由により、本実施形態では、キャパシタ３８の上方に平坦な水素拡散防止膜７２が位置するようにしている。
水素拡散防止膜７２上には、例えば膜厚２００〜３００ｎｍのシリコン酸化膜７４が形成されている。
シリコン酸化膜７４上には、例えば膜厚５００ｎｍのシリコン窒化膜７６が形成されている。
シリコン窒化膜７６上には、例えば膜厚２〜１０μｍのポリイミド樹脂膜７８が形成されている。
ポリイミド樹脂膜７８、シリコン窒化膜７６、シリコン酸化膜７４、及び水素拡散防止膜７２には、電極パッド（図示せず）に達する開口部（図示せず）が形成されている。
こうして本実施形態による半導体装置が構成されている。
本実施形態による半導体装置は、水素拡散防止膜７２のうちのキャパシタ３８の上方に位置する部分が平坦になっていることに主な特徴がある。
上述したように、水素拡散防止膜７２のうちの段差の側壁に形成された部分は、被覆性があまり良好ではないため、水素の拡散を十分に防止し得ない。このため、キャパシタ３８の上方に段差が位置しており、段差を覆うように水素拡散防止膜７２が形成されている場合には、段差の部分において水素の拡散を十分に防止することができない。そうすると、水素拡散防止膜７２のうちの段差の側壁に形成された部分において、水素が通り抜けてしまう。しかも、層間絶縁膜５８の表層部には空隙６０が存在している。このため、水素拡散防止膜７２を通り抜けた水素は、空隙６０を介してキャパシタ３８の誘電体膜３４に達してしまう。水素がキャパシタ３８の誘電体膜３４に達すると、誘電体膜３４を構成する金属酸化物が水素により還元されてしまい、キャパシタ３８の電気的特性の劣化を招いてしまうこととなる。
これに対し、本実施形態では、水素拡散防止膜７２のうちのキャパシタ３８の上方に存在する部分は、平坦な導電膜７０ａ上に形成されているため、平坦になっている。このため、水素拡散防止膜７２のうちのキャパシタ３８の上方に位置する部分は、被覆性が極めて良好である。このため、水素拡散防止膜７２のうちのキャパシタ３８の上方に存在する部分において、キャパシタ３８への水素の拡散を確実に防止することができる。このため、本実施形態によれば、水素がキャパシタ３８に達するのを確実に防止することができ、キャパシタの電気的特性の劣化を確実に防止することができる。従って、本実施形態によれば、信頼性の高い半導体装置を高い製造歩留りで提供することができる。
なお、特許文献１には、キャパシタ上に形成された層間絶縁膜上に酸化アルミニウム膜を形成する技術が開示されている。特許文献１では、層間絶縁膜の表面が平坦化されていないため、酸化アルミニウム膜のうちのキャパシタの上方に存在する部分は平坦になっていない。このため、引用文献１の酸化アルミニウム膜の被覆性はあまり良好ではない。従って、引用文献１では、酸化アルミニウム膜を形成した後に行われるプラズマＣＶＤ法によるＳｉＮ膜の成膜の際に、水素がキャパシタの誘電体膜に達してしまい、キャパシタの誘電体膜が水素により還元されてしまう。従って、引用文献１に記載された技術では、高い信頼性を有する半導体装置を高い歩留りで製造することは困難である。
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図３乃至図１７を用いて説明する。図３乃至図１７は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、図３（ａ）に示すように、例えばシリコンより成る半導体基板１０に、ＬＯＣＯＳ（LOCal Oxidation of Silicon）法により、素子領域を画定する素子分離領域１２を形成する。
次に、イオン注入法により、ドーパント不純物を導入することにより、ウェル１４ａ、１４ｂを形成する。
次に、例えば熱酸化法により、素子領域上に膜厚９ｎｍのゲート絶縁膜１６を形成する。
次に、例えばＣＶＤ法により、膜厚１２０ｎｍのポリシリコン膜１８を形成する。ポリシリコン膜１８は、ゲート電極等となるものである。
次に、フォトリソグラフィ技術を用い、ポリシリコン膜１８をパターニングする。こうして、図３（ｂ）に示すように、ポリシリコン膜より成るゲート電極（ゲート配線）１８が形成される。ゲート長は、例えば０．５μｍとする。
次に、ゲート電極１８をマスクとし、イオン注入法により、ゲート電極１８の両側の半導体基板１０内にドーパント不純物を導入する。これにより、エクステンションソース／ドレインの浅い領域を構成するエクステンション領域（図示せず）が形成される。
次に、全面に、例えばＣＶＤ法により、膜厚１５０ｎｍのシリコン酸化膜２０を形成する。
次に、シリコン酸化膜２０を異方性エッチングする。こうして、ゲート電極１８の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜２０が形成される。
次に、サイドウォール絶縁膜２０が形成されたゲート電極１８をマスクとし、イオン注入法により、ゲート電極１８の両側の半導体基板１０内にドーパント不純物を導入する。これにより、エクステンションソース／ドレインの深い領域を構成する不純物拡散層（図示せず）が形成される。エクステンション領域と深い不純物拡散層とによりソース／ドレイン拡散層２２が構成される。
こうして、図４（ａ）に示すように、ゲート電極１８とソース／ドレイン拡散層２２とを有するトランジスタ２４が形成される。
次に、全面に、例えば膜厚２００ｎｍのＳｉＯＮ膜と膜厚１０００ｎｍのシリコン酸化膜とを順次積層する。ＳｉＯＮ膜とシリコン酸化膜とにより層間絶縁膜２６が構成される。
次に、例えばＣＭＰ法により、層間絶縁膜２６の表面を平坦化する（図４（ｂ）参照）。
次に、図５（ａ）に示すように、フォトリソグラフィ技術を用い、層間絶縁膜２６に、ソース／ドレイン拡散層２２に達するコンタクトホール２８ａと、ゲート電極（ゲート配線）１８に達するコンタクトホール２８ｂとを形成する。
次に、全面に、例えばスパッタ法により、膜厚２０〜６０ｎｍのＴｉ膜を形成する。
次に、全面に、例えばスパッタ法又はＣＶＤ法により、膜厚３０〜５０ｎｍのＴｉＮ膜を形成する。Ｔｉ膜とＴｉＮ膜とによりバリアメタル膜３０が構成される。
次に、全面に、例えばＣＶＤ法により、膜厚５００ｎｍのタングステン膜２５を形成する。
次に、例えばＣＭＰ法により、層間絶縁膜２６の表面が露出するまで、タングステン膜２５及びバリアメタル膜３０を研磨する。こうして、コンタクトホール２８ａ、２８ｂ内に、タングステンより成る導体プラグ２５が埋め込まれる（図５（ｂ）参照）。
次に、図６（ａ）に示すように、全面に、例えばプラズマＣＶＤ法により、膜厚１００ｎｍのＳｉＯＮ膜２９を形成する。
次に、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、膜厚１３０ｎｍのシリコン酸化膜３１を形成する。
次に、窒素（Ｎ２）雰囲気にて、熱処理を行う。熱処理温度は例えば６５０℃とし、熱処理時間は例えば３０分とする。
次に、図６（ｂ）に示すように、全面に、例えばスパッタ法により、膜厚２０ｎｍのＴｉ膜３２ａを形成する。
次に、全面に、例えばスパッタ法により、膜厚１７５ｎｍのＰｔ膜３２ｂを形成する。なお、Ｔｉ膜３２ａとＰｔ膜３２ｂとは大気開放することなく、連続して形成することが好ましい。こうして、Ｔｉ膜３２ａとＰｔ膜３２ｂとから成る積層膜３２が形成される。積層膜３２は、キャパシタ３８の下部電極となるものである。
次に、全面に、例えばスパッタ法により、誘電体膜３４を形成する。誘電体膜３４としては、例えば強誘電体膜を形成する。より具体的には、例えば膜厚１５０ｎｍのＰＺＴ膜を形成する。
なお、ここでは、誘電体膜３４を構成する強誘電体膜をスパッタ法により形成する場合を例に説明したが、強誘電体膜の形成方法はスパッタ法に限定されるものではない。例えば、ゾル・ゲル法、ＭＯＤ（Metal Organic Deposition）法、ＭＯＣＶＤ法等により強誘電体膜を形成してもよい。
次に、例えばＲＴＡ（Rapid Thermal Annealing）法により、酸素雰囲気中にて熱処理を行う。熱処理温度は例えば６５０〜８００℃とし、熱処理時間は例えば３０〜３００秒とする。より具体的には、例えば、酸素を２．５％含む雰囲気にて６００℃、９０秒の熱処理を行い、この後、１００％の酸素雰囲気にて、７５０℃、１６０秒の熱処理を行う。
次に、例えばスパッタ法又はＭＯＣＶＤ法により、膜厚１００〜３００ｎｍのＩｒＯＸ膜３６ａを形成する。
次に、例えばスパッタ法又はＭＯＣＶＤ法により、膜厚２０〜１００ｎｍのＰｔ膜３６ｂを形成する。ここでは、Ｐｔ膜３６ｂの膜厚を７５ｎｍとする。Ｐｔ膜３６ｂの成膜温度は、例えば４５０℃とする。こうして、ＩｒＯＸ膜３６ａとＰｔ膜３６ｂとから成る積層膜３６が形成される。積層膜３６は、上部電極となるものである。
なお、Ｐｔ膜３６ｂは、上部電極３６の表面が還元されるのを防止し、配線４８と上部電極３６との間のコンタクト抵抗を低減するためのものである。配線４８と上部電極３６との間のコンタクト抵抗をあまり低減する必要がない場合には、Ｐｔ膜３６ｂを形成しなくてもよい。
次に、全面に、スピンコート法により、フォトレジスト膜８０を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜８０を上部電極の平面形状にパターニングする。
次に、フォトレジスト膜８０をマスクとして、積層膜３６をエッチングする。エッチングガスとしては、ＡｒガスとＣｌ２ガスとを用いる。こうして、積層膜より成る上部電極３６が形成される（図７（ａ）参照）。この後、フォトレジスト膜８０を剥離する。
次に、ＲＴＡ法により、酸素雰囲気中にて、例えば６５０℃以上、１〜３分の熱処理を行う。この熱処理は、上部電極３６の表面に異常が生ずるのを防止するためのものである。
次に、酸素雰囲気中にて、例えば６５０℃、６０分の熱処理を行う。この熱処理は、誘電体膜３４の膜質を向上するためのものである。
次に、全面に、スピンコート法により、フォトレジスト膜８２を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜８２をキャパシタ３８の誘電体膜３４の平面形状にパターニングする。
次に、フォトレジスト膜８２をマスクとして、誘電体膜３４をエッチングする（図７（ｂ）参照）。この後、フォトレジスト膜８２を剥離する。
次に、酸素雰囲気にて、例えば３５０℃、６０分の熱処理を行う。
次に、図８（ａ）に示すように、例えばスパッタ法又はＣＶＤ法により、水素拡散防止膜４０を形成する。水素拡散防止膜４０としては、膜厚２０〜１５０ｎｍの酸化アルミニウム膜４０を形成する。
なお、ＭＯＣＶＤ法を用いればステップカバレージの良好な水素拡散防止膜４０を形成することは可能であるが、ＭＯＣＶＤ法を用いた水素拡散防止膜４０を形成した場合には、水素によるダメージが誘電体膜３４に加わってしまう。従って、水素拡散防止膜４０を形成する際にＭＯＣＶＤ法を用いるのは好ましくない。
次に、全面に、スピンコート法により、フォトレジスト膜８４を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜８４をキャパシタ３８の下部電極３２の平面形状にパターニングする。
次に、フォトレジスト膜８４をマスクとして、水素拡散防止膜４０及び積層膜３２をエッチングする（図８（ｂ）参照）。こうして、積層膜より成る下部電極３２が形成される。また、水素拡散防止膜４０が、上部電極３６及び誘電体膜３４を覆うように残存する。この後、フォトレジスト膜８４を剥離する（図９（ａ）参照）。
次に、図９（ｂ）に示すように、全面に、プラズマＴＥＯＳＣＶＤ法により、例えば膜厚４００〜５００ｎｍのシリコン酸化膜４２を形成する。原料ガスとしては、例えば、ＴＥＯＳガス、酸素ガス及びヘリウムガスを用いる。
次に、スピンコート法により、例えば膜厚１００ｎｍのＳＯＧ（Spin On Glass）膜（図示せず）を形成する。
次に、シリコン酸化膜４２とＳＯＧ膜とから成る積層膜の全面を、例えば２００ｎｍ程度エッチバックする。エッチバックを行う際には、ＳＯＧ膜が完全にエッチング除去されるようにする。エッチバックを行う際にＳＯＧ膜を完全に除去するのは、ＳＯＧ膜がシリコン酸化膜４２上に残存していると、ＳＯＧ膜に含まれる水分により、キャパシタ３８の誘電体膜３４が劣化してしまう虞があるためである。こうして、層間絶縁膜４２の表面に存在する段差が緩和される。
次に、Ｎ２Ｏガスを用いて発生させたプラズマ雰囲気にて、熱処理を行う（プラズマ処理）。この熱処理は、層間絶縁膜４２の表面及び内部に存在する水分を除去するとともに、層間絶縁膜４２の膜質を向上するためのものである。熱処理を行う際の基板温度は、例えば３５０℃とする。Ｎ２Ｏガスの流量は、例えば１０００ｓｃｃｍとする。Ｎ２ガスの流量は、例えば２８５ｓｃｃｍとする。対向電極のギャップは、例えば３００milsとする。印加する高周波電力は、例えば５２５Ｗとする。チャンバ内の気圧は、例えば３Ｔｏｒｒとする。
次に、図１０（ａ）に示すように、フォトリソグラフィ技術を用い、層間絶縁膜４２に、上部電極３６に達するコンタクトホール４４と、下部電極３２に達するコンタクトホール（図示せず）とを形成する。
次に、熱処理を行う。この熱処理は、キャパシタの誘電体膜に酸素を供給し、キャパシタの電気的特性を回復するためのものである。熱処理を行う際の基板温度は、例えば５５０℃とする。チャンバ内に導入するガスは、例えば１００％の酸素ガスとする。熱処理時間は、例えば６０分とする。
次に、層間絶縁膜４２、シリコン酸化膜３１及びＳｉＯＮ膜２９に、導体プラグ２５に達するコンタクトホール４６を形成する。
次に、アルゴンガスを用いたプラズマ洗浄を行う。これにより、導体プラグ２５表面に存在する自然酸化膜等が除去される。プラズマ洗浄の条件は、例えば熱酸化膜が１０ｎｍ除去されるような条件とする。
次に、全面に、例えば膜厚１５０ｎｍのＴｉＮ膜を形成する。
次に、フォトリソグラフィ技術を用い、ＴｉＮ膜をパターニングする。これにより、キャパシタ３８の上部電極３６と導体プラグ２５とを接続する配線４８が形成される。
次に、熱処理を行う。熱処理を行う際の基板温度は、例えば３５０℃とする。チャンバ内に導入するガスは、例えばＮ２ガスとする。熱処理時間は、例えば３０分とする。
次に、図１０（ｂ）に示すように、全面に、例えばスパッタ法又はＣＶＤ法により、水素拡散防止膜５０を形成する。水素拡散防止膜５０としては、例えば膜厚２０ｎｍの酸化アルミニウム膜を形成する。
次に、図１１に示すように、全面に、プラズマＴＥＯＳＣＶＤ法により、例えば膜厚３００ｎｍのシリコン酸化膜より成る層間絶縁膜５２を形成する。
次に、Ｎ２Ｏガスを用いて発生させたプラズマ雰囲気にて、熱処理を行う。この熱処理は、層間絶縁膜５２中の水分を除去するとともに、層間絶縁膜５２の膜質を向上するためのものである。熱処理を行う際の基板温度は、例えば３５０℃とする。Ｎ２Ｏガスの流量は、例えば１０００ｓｃｃｍとする。Ｎ２ガスの流量は、例えば２８５ｓｃｃｍとする。対向電極のギャップは、例えば３００milsとする。印加する高周波電力は、例えば５２５Ｗとする。チャンバ内の気圧は、例えば３Ｔｏｒｒとする。
次に、図１２に示すように、導体プラグ２５に達するコンタクトホール５４と、周辺回路領域（図示せず）に形成された導体プラグ（図示せず）に達するコンタクトホール（図示せず）とを形成する。
次に、アルゴンガスを用いたプラズマ洗浄を行う。これにより、導体プラグ５４の表面に存在する自然酸化膜等が除去される。プラズマ洗浄の条件は、例えば、熱酸化膜が２０ｎｍ除去されるような条件とする。
次に、例えばスパッタ法により、膜厚２０ｎｍのＴｉ膜、膜厚５０ｎｍのＴｉＮ膜、膜厚５００ｎｍのＡｌＣｕ合金膜、膜厚１０ｎｍのＴｉ膜、及び、膜厚１００ｎｍのＴｉＮ膜を順次成膜する。こうして、Ｔｉ膜、ＴｉＮ膜、ＡｌＣｕ合金膜、Ｔｉ膜及びＴｉＮ膜より成る積層膜５６が形成される。
次に、フォトリソグラフィ技術を用い、積層膜５６をパターニングする。こうして、積層膜より成る配線５６が形成される。
次に、図１３に示すように、プラズマＴＥＯＳＣＶＤ法により、例えば膜厚２．０〜２．５μｍのシリコン酸化膜５８を形成する。原料ガスとしては、例えば、ＴＥＯＳガスと酸素ガスとヘリウムガスとの混合ガスを用いる。
次に、例えばＣＭＰ法により、シリコン酸化膜５８の表面を平坦化する。配線５６の間隔が狭くなっている領域の上方においては、シリコン酸化膜５８の表層部に空隙６０が残存する。
次に、Ｎ２Ｏガスを用いて発生させたプラズマ雰囲気にて、熱処理を行う。この熱処理は、シリコン酸化膜５８中の水分を除去するとともに、シリコン酸化膜５８の膜質を向上するためのものである。熱処理を行う際の基板温度は、例えば３５０℃とする。Ｎ２Ｏガスの流量は、例えば１０００ｓｃｃｍとする。Ｎ２ガスの流量は、例えば２８５ｓｃｃｍとする。対向電極のギャップは、例えば３００milsとする。印加する高周波電力は、例えば５２５Ｗとする。チャンバ内の気圧は、例えば３Ｔｏｒｒとする。
次に、図１４に示すように、全面に、プラズマＴＥＯＳＣＶＤ法により、膜厚１００〜３００ｎｍのシリコン酸化膜６２を形成する。原料ガスとしては、例えば、ＴＥＯＳガスと酸素ガスとヘリウムガスとの混合ガスを用いる。なお、シリコン酸化膜６２は、シリコン酸化膜５８の表層部に存在する空隙６０を覆うためのものである。平坦化されたシリコン酸化膜５８上にシリコン酸化膜６２を形成するため、シリコン酸化膜６２は平坦に形成される。
次に、図１５に示すように、層間絶縁膜５８、６２に、配線５６に達するコンタクトホール６４を形成する。
次に、アルゴンガスを用いたプラズマ洗浄を行う。これにより、配線５６の表面に存在する自然酸化膜等が除去される。プラズマ洗浄の条件は、例えば、熱酸化膜が２０ｎｍ除去されるような条件とする。
次に、例えばスパッタ法により、膜厚２０ｎｍのＴｉ膜、膜厚５０ｎｍのＴｉＮ膜を順次成膜する。Ｔｉ膜とＴｉＮ膜とによりバリアメタル膜６６が構成される。
次に、例えばＣＶＤ法により、膜厚６５０ｎｍのタングステン膜６８を形成する。
次に、エッチバックを行うことにより、コンタクトホール６４内を除く部分のタングステン膜６８を除去する。
次に、全面に、例えばスパッタ法により、膜厚５００ｎｍのＡｌＣｕ合金膜８６と、膜厚１００ｎｍのＴｉＮ膜８８とを順次成膜する。こうして、バリアメタル膜６６、ＡｌＣｕ合金膜８６、及びＴｉＮ膜８８より成る積層膜７０が形成される。
次に、フォトリソグラフィ技術を用い、積層膜７０をパターニングする。これにより、積層膜７０より成るベタ状の導電膜７０ａ及び配線７０ｂが形成される。
次に、図１６に示すように、全面に、例えばスパッタ法又はＣＶＤ法により、水素拡散防止膜７２を形成する。水素拡散防止膜７２としては、例えば膜厚５０ｎｍの酸化アルミニウム膜を形成する。
次に、図１７に示すように、プラズマＴＥＯＳＣＶＤ法により、膜厚２００〜３００ｎｍのシリコン酸化膜７４を形成する。
次に、Ｎ２Ｏガスを用いて発生させたプラズマ雰囲気にて、熱処理を行う。この熱処理は、シリコン酸化膜７４中の水分を除去するとともに、シリコン酸化膜７４の膜質を向上するためのものである。熱処理を行う際の基板温度は、例えば３５０℃とする。Ｎ２Ｏガスの流量は、例えば１０００ｓｃｃｍとする。Ｎ２ガスの流量は、例えば２８５ｓｃｃｍとする。対向電極のギャップは、例えば３００milsとする。印加する高周波電力は、例えば５２５Ｗとする。チャンバ内の気圧は、例えば３Ｔｏｒｒとする。
次に、例えばＣＶＤ法により、膜厚５００ｎｍのシリコン窒化膜７６を形成する。シリコン窒化膜７６は、水分を遮断し、水分により配線５６等が腐食されるのを防止するためのものである。シリコン窒化膜７６を形成する工程は、水素によるキャパシタ３８へのダメージが生じやすいプロセスであるが、キャパシタ３８の上方に平坦な水素拡散防止膜７２が存在しているため、キャパシタ３８の誘電体膜３４に水素が達するのを確実に防止することができる。
次に、フォトリソグラフィ技術を用い、シリコン窒化膜７６、シリコン酸化膜７４及び水素拡散防止膜７２に、電極パッド（図示せず）に達する開口部（図示せず）を形成する。
次に、例えばスピンコート法により、例えば膜厚２〜１０μｍのポリイミド膜７８を形成する。
次に、フォトリソグラフィ技術を用い、ポリイミド膜７８に、電極パッド（図示せず）に達する開口部（図示せず）を形成する。
こうして、本実施形態による半導体装置が製造される。
（変形例）
次に、本実施形態による半導体装置の変形例を図１８を用いて説明する。図１８は、本変形例による半導体装置を示す断面図である。
本変形例による半導体装置は、キャパシタ３８の上方にベタ状の導電膜７０ａが形成されておらず、平坦な層間絶縁膜６２上に水素拡散防止膜７２が形成されていることに主な特徴がある。
図１８に示すように、本変形例では、ベタ状の導電膜７０ａ（図１参照）が形成されていない。
平坦化されたシリコン酸化膜５８上にシリコン酸化膜６２が形成されているため、シリコン酸化膜６２は平坦となっている。平坦なシリコン酸化膜６２上に水素拡散防止膜７２が形成されているため、シリコン酸化膜６２上に形成されている水素拡散防止膜７２は平坦となっている。水素拡散防止膜７２のうちの平坦な部分は、被覆性が極めて良好であるため、水素を確実にバリアすることが可能である。
本変形例の場合にも、水素拡散防止膜７２のうちの平坦な部分がキャパシタ３８の上方に位置しているため、キャパシタ３８の誘電体膜３４に水素に達するのを確実に防止することができる。従って、本変形例によっても、キャパシタ３８の誘電体膜３４を構成する金属酸化物が水素により還元されるのを防止することができ、キャパシタ３８の電気的特性の劣化を確実に防止することができる。
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法を図１９乃至図４１を用いて説明する。図１９は、本実施形態による半導体装置を示す断面図である。図１乃至図１８に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
（半導体装置）
図１９に示すように、トランジスタ２４が形成された半導体基板１０上には、層間絶縁膜２６が形成されている。なお、トランジスタ２４のゲート長は、例えば０．３５μｍとする。
層間絶縁膜２６上には、下部電極３２と誘電体膜３４と上部電極３６とから成るキャパシタ３８が形成されている。
上部電極３６上及び誘電体膜３４上には、上部電極３６及び誘電体膜３４の上面及び側面を覆うように水素拡散防止膜４０が形成されている。水素拡散防止膜４０としては、例えば膜厚２０〜１５０ｎｍの酸化アルミニウム膜が用いられている。
水素拡散防止膜４０により覆われたキャパシタ３８上及び層間絶縁膜２６上には、水素拡散防止膜９０が形成されている。水素拡散防止膜９０としては、例えば膜厚２０〜５０ｎｍの酸化アルミニウム膜が用いられている。
水素拡散防止膜９０上には、例えば膜厚１０００ｎｍの層間絶縁膜９２が形成されている。層間絶縁膜９２の表面は、平坦化されている。
層間絶縁膜９２、水素拡散防止膜９０及び層間絶縁膜２６には、ソース／ドレイン拡散層２２に達するコンタクトホール９４が形成されている。
コンタクトホール９４内には、Ｔｉ膜とＴｉＮ膜とを順次積層して成るバリアメタル膜９６が構成されている。
バリアメタル膜９６が形成されたコンタクトホール９４内には、タングステンより成る導体プラグ９８が埋め込まれている。
層間絶縁膜９２及び酸化アルミニウム膜４０、９０には、キャパシタ３８の上部電極３６に達するコンタクトホール１００が形成されている。
コンタクトホール１００内、導体プラグ９８上及び層間絶縁膜９２上には、配線１０２が形成されている。
配線１０２が形成された層間絶縁膜９２上には、配線１０２を覆うように水素拡散防止膜１０４が形成されている。水素拡散防止膜１０４としては、例えば膜厚２０〜１００ｎｍの酸化アルミニウム膜が用いられている。
水素拡散防止膜１０４上には、シリコン酸化膜１０６が形成されている。シリコン酸化膜１０６の表面は平坦化されている。配線１０２の間隔が狭くなっている領域の上方においては、シリコン酸化膜１０６の表層部に空隙１０８が存在している。
シリコン酸化膜１０６上には、シリコン酸化膜１１０が形成されている。平坦化されたシリコン酸化膜１０６上にシリコン酸化膜１１０が形成されているため、シリコン酸化膜１１０は平坦になっている。
層間絶縁膜１０６、１１０には、配線１０２に達するコンタクトホール１１２が形成されている。
コンタクトホール１１２内には、Ｔｉ膜とＴｉＮ膜とを順次積層して成るバリアメタル膜１１４が形成されている。
バリアメタル膜１１４が形成されたコンタクトホール１１２内には、タングステンより成る導体プラグ１１６が埋め込まれている。
導体プラグ１１６が埋め込まれた層間絶縁膜１０６、１１０上には、配線１１８が形成されている。
層間絶縁膜１１０上には、配線１１８を覆うように、水素拡散防止膜１２０が形成されている。水素拡散防止膜１２０としては、例えば酸化アルミニウム膜が用いられている。水素拡散防止膜１２０のうちのキャパシタ３８の上方に存在する部分は、平坦になっている。水素拡散防止膜１２０のうちの平坦な部分をキャパシタ３８の上方に存在させているのは、上述したように、水素がキャパシタ３８に達するのを水素拡散防止膜１２０により確実に防止するためである。
水素拡散防止膜１２０上には、シリコン酸化膜１２２が形成されている。シリコン酸化膜１２２の表面は平坦化されている。配線１１８の間隔が狭くなっている領域の上方においては、シリコン酸化膜１２２の表層部に空隙１２４が存在している。
シリコン酸化膜１２２上には、シリコン酸化膜１２６が形成されている。平坦化されたシリコン酸化膜１２２上にシリコン酸化膜１２６が形成されているため、シリコン酸化膜１２６は平坦になっている。
層間絶縁膜１２２、１２６には、配線１１８に達するコンタクトホール１２８が形成されている。
コンタクトホール１２８内には、Ｔｉ膜とＴｉＮ膜とを順次積層して成るバリアメタル膜１３０が形成されている。
バリアメタル膜１３０が形成されたコンタクトホール１２８内には、タングステンより成る導体プラグ１３２が埋め込まれている。
導体プラグ１３２が埋め込まれた層間絶縁膜１２２、１２６上には、配線１３４が形成されている。
層間絶縁膜１２６上には、配線１３４を覆うように水素拡散防止膜１３６が形成されている。水素拡散防止膜１３６としては、例えば酸化アルミニウム膜が用いられている。
水素拡散防止膜１３６上には、シリコン酸化膜７４が形成されている。
シリコン酸化膜７４上には、シリコン窒化膜７６が形成されている。シリコン窒化膜７６は、水分を遮断し、配線１３４等が水分により腐食されるのを防止するためのものである。
シリコン窒化膜７６上には、ポリイミド樹脂膜７８が形成されている。
ポリイミド樹脂膜７８、シリコン窒化膜７６、シリコン酸化膜７４、及び酸化アルミニウム膜１３６には、電極パッド（図示せず）に達する開口部（図示せず）が形成されている。
こうして本実施形態による半導体装置が構成されている。
（評価結果）
次に、本実施形態による半導体装置の評価結果について説明する。
まず、酸化アルミニウム膜１２０を形成しない半導体装置について評価を行った。シリコン酸化膜１２２を形成する前の検査において正常と判断されたチップのうち、シリコン酸化膜１２２を形成した後においても正常と判断されたチップは、８１．３％であった。このことから、酸化アルミニウム膜１２０を形成しない場合には、製造歩留りが比較的低いことが分かる。
次に、本実施形態による半導体装置、即ち、酸化アルミニウム膜１２０を形成した半導体装置について評価を行った。シリコン酸化膜１２２を形成する前の検査において正常と判断されたチップのうち、シリコン酸化膜１２２を形成した後においても正常と判断されたチップは、９９．６％であった。このことから、キャパシタ３８の上方に平坦な酸化アルミニウム膜１２０を形成することにより、製造歩留りを極めて高くし得ることが分かる。
これらのことから、本実施形態によれば、水素による誘電体膜３４の劣化を確実に防止することができ、極めて高い歩留りで半導体装置を製造し得ることが分かる。
本実施形態による半導体装置は、第１実施形態による半導体装置と同様に、キャパシタ３８の上方に平坦な水素拡散防止膜１２０を存在させていることに主な特徴がある。
本実施形態では、水素拡散防止膜１２０のうちのキャパシタ３８の上方に存在する部分が平坦になっているため、水素拡散防止膜１２０のうちのキャパシタ３８の上方に存在する部分の被覆性は極めて良好である。このため、本実施形態によっても、キャパシタ３８の誘電体膜３４に水素が達するのを水素拡散防止膜１２０により確実に防止することができる。従って、本実施形態によれば、キャパシタ３８の誘電体膜３４を構成する金属酸化物が水素により還元されるのを確実に防止することができ、製造歩留り及び信頼性を向上することができる。
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図２０乃至図４１を用いて説明する。図２０乃至図４１は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、トランジスタ２４を形成する工程までは、図３（ａ）乃至図４（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。なお、本実施形態では、トランジスタ２４のゲート長は、例えば０．３５μｍとする。
次に、全面に、例えば膜厚２００ｎｍのＳｉＯＮ膜と膜厚６００ｎｍのシリコン酸化膜とを順次積層する。ＳｉＯＮ膜とシリコン酸化膜とにより層間絶縁膜２６が構成される。
次に、例えばＣＭＰ法により、層間絶縁膜２６の表面を研磨する。これにより、層間絶縁膜２６の表面が平坦化される（図２０（ａ）参照）。
次に、Ｎ２雰囲気にて熱処理を行う。熱処理温度は例えば６５０℃とし、熱処理時間は例えば３０分とする。
次に、図２０（ｂ）に示すように、全面に、例えばスパッタ法又はＣＶＤ法により、膜厚２０〜１００ｎｍの酸化アルミニウム膜３２ｃを形成する。
次に、全面に、例えばスパッタ法により、膜厚１００〜３００ｎｍのＰｔ膜３２ｄを形成する。ここでは、Ｐｔ膜３２ｄの膜厚を１７５ｎｍとする。
次に、全面に、例えばスパッタ法により、誘電体膜３４を形成する。誘電体膜としては、例えば強誘電体膜を形成する。より具体的には、例えば膜厚１５０ｎｍのＰＺＴ膜を形成する。
次に、ＲＴＡ法により、酸素雰囲気にて熱処理を行う。熱処理温度は、例えば６５０〜８００℃とする。熱処理時間は、例えば３０〜１２０秒とする。ここでは、熱処理温度を７５０℃とし、熱処理時間を６０秒とする。
次に、例えばスパッタ法又はＭＯＣＶＤ法により、膜厚１０〜１００ｎｍのＩｒＯＸ膜３６ｃを形成する。
次に、例えばスパッタ法又はＭＯＣＶＤ法により、膜厚１００〜３００ｎｍのＩｒＯＹ膜３６ｄを形成する。この際、ＩｒＯＹ膜３６ｄの酸素の組成比Ｙが、ＩｒＯＸ膜３６ｃの酸素の組成比Ｘより高くなるように、ＩｒＯＹ膜３６ｄを形成する。
次に、例えばスパッタ法又はＭＯＣＶＤ法により、膜厚２０〜１００ｎｍのＰｔ膜３６ｅを形成する。ここでは、Ｐｔ膜３６ｅの膜厚を７５ｎｍとする。Ｐｔ膜３６ｅの成膜温度は、例えば４５０℃とする。こうして、ＩｒＯＸ膜３６ｃとＩｒＯＹ膜３６ｄとＰｔ膜３６ｅとから成る積層膜３６が形成される。積層膜３６は、キャパシタ３８の上部電極となるものである。
なお、Ｐｔ膜３６ｅは、上部電極３６の表面が還元されるのを防止するとともに、配線１０２と上部電極３６とのコンタクト抵抗を低減するためのものである。配線１０２と上部電極３６とのコンタクト抵抗をあまり低減する必要がない場合には、Ｐｔ膜３６ｅを形成しなくてもよい。
次に、全面に、例えばスピンコート法により、フォトレジスト膜８０を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜８０を上部電極３６の平面形状にパターニングする。
次に、フォトレジスト膜８０をマスクとして、ＩｒＯＸ膜３６ｃとＩｒＯＹ膜３６ｄとＰｔ膜３６ｅとから成る積層膜３６をエッチングする（図２１（ａ）参照）。エッチングガスとしては、ＡｒガスとＣｌ２ガスとを用いる。こうして、積層膜より成る上部電極３６が形成される。この後、フォトレジスト膜を剥離する。
次に、ＲＴＡ法により、酸素雰囲気中にて、例えば６５０℃以上、１〜３分の熱処理を行う。この熱処理は、上部電極３６の表面に異常が生ずるのを防止するためのものである。
次に、酸素雰囲気中にて、例えば６５０℃、６０分の熱処理を行う。この熱処理は、誘電体膜３４の膜質を向上するためのものである。
次に、全面に、例えばスピンコート法により、フォトレジスト膜８２を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜８２を誘電体膜３４の平面形状にパターニングする。
次に、フォトレジスト膜８２をマスクとして、誘電体膜３４をエッチングする（図２１（ｂ）参照）。この後、フォトレジスト膜８２を剥離する。
次に、酸素雰囲気にて、例えば３５０℃、６０分の熱処理を行う。この熱処理は、後工程で形成される水素拡散防止膜４０の下地に対する密着性を向上するためのものである。
次に、図２２（ａ）に示すように、例えばスパッタ法又はＣＶＤ法により、水素拡散防止膜４０を形成する。水素拡散防止膜４０としては、例えば膜厚２０〜１５０ｎｍの酸化アルミニウム膜を形成する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜８４を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜８４を下部電極３２の平面形状にパターニングする。
次に、フォトレジスト膜８４をマスクとして、水素拡散防止膜４０、Ｐｔ膜３２ｄ及び酸化アルミニウム膜３２ｃをパターニングする（図２２（ｂ）参照）。こうして、酸化アルミニウム膜３２ｃとＰｔ膜とから成る下部電極３２が形成される。また、水素拡散防止膜４０が、上部電極３６及び誘電体膜３４を覆うように残存する。この後、フォトレジスト膜８４を剥離する。
次に、Ｏ２雰囲気にて、熱処理を行う。熱処理温度は例えば３５０℃とし、熱処理時間は例えば３０〜６０分とする。
次に、図２３（ａ）に示すように、例えばスパッタ法又はＣＶＤ法により、水素拡散防止膜９０を形成する。水素拡散防止膜９０としては、例えば膜厚２０〜５０ｎｍの酸化アルミニウム膜を形成する。
次に、図２３（ｂ）に示すように、例えばプラズマＴＥＯＳＣＶＤ法により、膜厚１５００ｎｍのシリコン酸化膜９２を形成する。原料ガスとしては、例えば、ＴＥＯＳガスと酸素ガスとヘリウムガスとの混合ガスを用いる。
次に、図２４（ａ）に示すように、ＣＭＰ法により、シリコン酸化膜９２の表面を平坦化する。こうして、シリコン酸化膜より成る層間絶縁膜９２が形成される。
次に、Ｎ２Ｏガスを用いて発生させたプラズマ雰囲気にて、熱処理を行う。この熱処理は、シリコン酸化膜９２に含まれている水分を除去するとともに、シリコン酸化膜９２の膜質を向上するためのものである。熱処理を行う際の基板温度は、例えば３５０℃とする。Ｎ２Ｏガスの流量は、例えば１０００ｓｃｃｍとする。Ｎ２ガスの流量は、例えば２８５ｓｃｃｍとする。対向電極のギャップは、例えば３００milsとする。印加する高周波電力は、例えば５２５Ｗとする。チャンバ内の気圧は、例えば３Ｔｏｒｒとする。
次に、図２４（ｂ）に示すように、フォトリソグラフィ技術を用い、層間絶縁膜９２、水素拡散防止膜９０及び層間絶縁膜２６に、ソース／ドレイン拡散層２２に達するコンタクトホール９４を形成する。
次に、アルゴンガスを用いたプラズマ洗浄を行う。これにより、ソース／ドレイン拡散層２２の表面に存在する自然酸化膜等が除去される。プラズマ洗浄の条件は、例えば熱酸化膜が２０ｎｍ除去されるような条件とする。
次に、全面に、例えばスパッタ法により、膜厚２０ｎｍのＴｉ膜を形成する。
次に、全面に、例えばスパッタ法により、膜厚５０ｎｍのＴｉＮ膜を形成する。Ｔｉ膜とＴｉＮ膜とによりバリアメタル膜９６が構成される（図２５（ａ）参照）。なお、Ｔｉ膜とＴｉＮ膜とは、大気開放することなく、連続的に形成することが望ましい。
次に、図２５（ｂ）に示すように、全面に、例えばＣＶＤ法により、膜厚５００ｎｍのタングステン膜９８を形成する。
次に、図２６（ａ）に示すように、例えばＣＭＰ法により、層間絶縁膜９２の表面が露出するまで、タングステン膜９８及びバリアメタル膜９６を研磨する。こうして、コンタクトホール９４内に、タングステンより成る導体プラグ９８が埋め込まれる。
次に、図２６（ｂ）に示すように、全面に、例えばＣＶＤ法により、膜厚１００ｎｍのＳｉＯＮ膜１３８を形成する。ＳｉＯＮ膜１３８は、導体プラグ９８の表面が酸化されるのを防止するためのものである。
次に、図２７（ａ）に示すように、フォトリソグラフィ技術を用い、ＳｉＯＮ膜１３８、層間絶縁膜９２、水素拡散防止膜９０、４０に、キャパシタ３８の上部電極３６に達するコンタクトホール１００と、キャパシタ３８の下部電極３２に達するコンタクトホール（図示せず）とを形成する。
次に、酸素雰囲気にて熱処理を行う。熱処理温度は、例えば５５０℃とする。熱処理時間は、例えば６０分とする。
次に、図２７（ｂ）に示すように、全面をエッチバックすることにより、ＳｉＯＮ膜１３８を除去する。これにより、導体プラグ９８の表面が露出される。
次に、アルゴンガスを用いたプラズマ洗浄を行う。これにより、導体プラグ９８の表面に存在する自然酸化膜等が除去される。プラズマ洗浄の条件は、例えば熱酸化膜が１０ｎｍ除去されるような条件とする。
次に、例えばスパッタ法により、膜厚１５０ｎｍのＴｉＮ膜、膜厚５５０ｎｍのＡｌＣｕ合金膜、膜厚１０ｎｍのＴｉ膜、膜厚１５０ｎｍのＴｉＮ膜を順次成膜する。これにより、ＴｉＮ膜、ＡｌＣｕ合金膜、Ｔｉ膜及びＴｉＮ膜より成る積層膜１０２が形成される。
次に、フォトリソグラフィ技術を用い、積層膜１０２をパターニングする。こうして、積層膜より成る配線１０２が形成される（図２８（ａ）参照）。
次に、窒素雰囲気にて熱処理を行う。熱処理温度は例えば３５０℃とし、熱処理時間は例えば３０分とする。
次に、図２８（ｂ）に示すように、全面に、例えばスパッタ法又はＣＶＤ法により、水素拡散防止膜１０４を形成する。水素拡散防止膜１０４としては、例えば膜厚２０〜１００ｎｍの酸化アルミニウム膜を形成する。
次に、図２９に示すように、プラズマＴＥＯＳＣＶＤ法により、例えば膜厚２．０〜２．５μｍのシリコン酸化膜１０６を形成する。
次に、例えばＣＭＰ法により、シリコン酸化膜１０６の表面を平坦化する。こうして、平坦なシリコン酸化膜１０６が形成される。なお、配線１０２の間隔が狭くなっている領域の上方においては、シリコン酸化膜１０６の表層部に空隙１０８が生じる。
次に、Ｎ２Ｏガスを用いて発生させたプラズマ雰囲気にて、熱処理を行う。この熱処理は、シリコン酸化膜１０６中の水分を除去するとともに、シリコン酸化膜１０６の膜質を向上するためのものである。熱処理を行う際の基板温度は、例えば３５０℃とする。Ｎ２Ｏガスの流量は、例えば１０００ｓｃｃｍとする。Ｎ２ガスの流量は、例えば２８５ｓｃｃｍとする。対向電極のギャップは、例えば３００milsとする。印加する高周波電力は、例えば５２５Ｗとする。チャンバ内の気圧は、例えば３Ｔｏｒｒとする。
次に、図３０に示すように、全面に、プラズマＴＥＯＳＣＶＤ法により、膜厚１００〜３００ｎｍのシリコン酸化膜１１０を形成する。シリコン酸化膜１１０は、シリコン酸化膜１０６の表層部に存在する空隙１０８を覆うためのものである。表面が平坦化されたシリコン酸化膜１０６上にシリコン酸化膜１１０を形成するため、シリコン酸化膜１１０は平坦となる。
次に、Ｎ２Ｏガスを用いて発生させたプラズマ雰囲気にて、熱処理を行う。この熱処理は、シリコン酸化膜１１０中の水分を除去するとともに、シリコン酸化膜１１０の膜質を向上するためのものである。熱処理を行う際の基板温度は、例えば３５０℃とする。Ｎ２Ｏガスの流量は、例えば１０００ｓｃｃｍとする。Ｎ２ガスの流量は、例えば２８５ｓｃｃｍとする。対向電極のギャップは、例えば３００milsとする。印加する高周波電力は、例えば５２５Ｗとする。チャンバ内の気圧は、例えば３Ｔｏｒｒとする。
次に、フォトリソグラフィ技術を用い、層間絶縁膜１１０、１０６に、配線１０２に達するコンタクトホール１１２を形成する。
次に、アルゴンガスを用いたプラズマ洗浄を行う。これにより、配線１０２の表面に存在する自然酸化膜等が除去される。プラズマ洗浄の条件は、例えば熱酸化膜が２０ｎｍ除去されるような条件とする。
次に、図３１に示すように、例えばスパッタ法により、膜厚５０ｎｍのＴｉＮ膜１１４を形成する。
次に、図３２に示すように、例えばＣＶＤ法により、膜厚６００〜８００ｎｍのタングステン膜１１６を形成する。
次に、図３３に示すように、全面をエッチバックすることにより、コンタクトホール１１２内を除く部分のタングステン膜１１６を除去する。こうして、コンタクトホール１１２内にタングステンより成る導体プラグ１１６が埋め込まれる。
次に、図３４に示すように、全面に、例えばスパッタ法により、膜厚５００ｎｍのＡｌＣｕ合金膜、膜厚１０ｎｍのＴｉ膜及び膜厚１５０ｎｍのＴｉＮ膜を形成する。ＴｉＮ膜１１４、ＡｌＣｕ合金膜、Ｔｉ膜及びＴｉＮ膜により積層膜１１８が構成される。
次に、図３５に示すように、フォトリソグラフィ技術を用い、積層膜１１８をパターニングする。これにより、積層膜より成る配線１１８が形成される。
次に、Ｎ２雰囲気にて熱処理を行う。熱処理温度は例えば３５０℃とし、熱処理時間は例えば３０分とする。
次に、図３６に示すように、全面に、例えばスパッタ法又はＣＶＤ法により、水素拡散防止膜１２０を形成する。水素拡散防止膜１２０としては、例えば膜厚２０〜１００ｎｍの酸化アルミニウム膜を形成する。
次に、図３７に示すように、プラズマＴＥＯＳＣＶＤ法により、例えば膜厚２．０〜２．５μｍのシリコン酸化膜１２２を形成する。
次に、例えばＣＭＰ法により、シリコン酸化膜１２２の表面を平坦化する。配線１１８の間隔が狭くなっている領域の上方においては、シリコン酸化膜１２２の表層部に空隙１２４が生じる。
次に、Ｎ２Ｏガスを用いて発生させたプラズマ雰囲気にて、熱処理を行う。この熱処理は、シリコン酸化膜１２２中の水分を除去するとともに、シリコン酸化膜１２２の膜質を向上するためのものである。熱処理を行う際の基板温度は、例えば３５０℃とする。Ｎ２Ｏガスの流量は、例えば１０００ｓｃｃｍとする。Ｎ２ガスの流量は、例えば２８５ｓｃｃｍとする。対向電極のギャップは、例えば３００milsとする。印加する高周波電力は、例えば５２５Ｗとする。チャンバ内の気圧は、例えば３Ｔｏｒｒとする。
次に、全面に、プラズマＴＥＯＳＣＶＤ法により、膜厚１００〜３００ｎｍのシリコン酸化膜１２６を形成する。シリコン酸化膜１２６は、シリコン酸化膜１２２の表層部に存在する空隙１２４を覆うためのものである。表面が平坦化されたシリコン酸化膜１２２上にシリコン酸化膜１２６を形成するため、シリコン酸化膜１２６は平坦に形成される。
次に、Ｎ２Ｏガスを用いて発生させたプラズマ雰囲気にて、熱処理を行う。この熱処理は、シリコン酸化膜１２６中の水分を除去するとともに、シリコン酸化膜１２６の膜質を向上するためのものである。熱処理を行う際の基板温度は、例えば３５０℃とする。Ｎ２Ｏガスの流量は、例えば１０００ｓｃｃｍとする。Ｎ２ガスの流量は、例えば２８５ｓｃｃｍとする。対向電極のギャップは、例えば３００milsとする。印加する高周波電力は、例えば５２５Ｗとする。チャンバ内の気圧は、例えば３Ｔｏｒｒとする。
シリコン酸化膜１２２、１２６を形成する工程は、水素によるキャパシタ３８へのダメージが生じやすいプロセスであるが、キャパシタ３８の上方に平坦な水素拡散防止膜１２０が存在しているため、キャパシタ３８の誘電体膜３４に水素が達するのを確実に防止することができる。
次に、図３８に示すように、フォトリソグラフィ技術を用い、層間絶縁膜１２６、１２２に、配線１１８に達するコンタクトホール１２８を形成する。
次に、アルゴンガスを用いたプラズマ洗浄を行う。これにより、配線１１８の表面に存在する自然酸化膜等が除去される。プラズマ洗浄の条件は、例えば熱酸化膜が２０ｎｍ除去されるような条件とする。
次に、例えばスパッタ法により、膜厚５０ｎｍのＴｉＮ膜１３０を形成する。
次に、例えばＣＶＤ法により、膜厚６００〜８００ｎｍのタングステン膜１３２を形成する。
次に、全面をエッチバックすることにより、コンタクトホール１２８内を除く部分のタングステン膜１３２を除去する。こうして、コンタクトホール１２８内にタングステンより成る導体プラグ１３２が埋め込まれる（図３９参照）。
次に、全面に、例えばスパッタ法により、膜厚５００ｎｍのＡｌＣｕ合金膜、膜厚１０ｎｍのＴｉ膜及び膜厚１００ｎｍのＴｉＮ膜を形成する。ＴｉＮ膜、ＡｌＣｕ合金膜、Ｔｉ膜及びＴｉＮ膜により積層膜１３４が構成される。
次に、フォトリソグラフィ技術を用い、積層膜１３４をパターニングする。これにより、積層膜より成る配線１３４が形成される（図４０参照）。
次に、Ｎ２雰囲気にて熱処理を行う。熱処理温度は例えば３５０℃とし、熱処理時間は例えば３０分とする。
次に、全面に、例えばスパッタ法又はＣＶＤ法により、水素拡散防止膜１３６を形成する。水素拡散防止膜１３６としては、例えば膜厚２０〜１００ｎｍの酸化アルミニウム膜を形成する。
次に、図４１に示すように、プラズマＴＥＯＳＣＶＤ法により、膜厚２００〜３００ｎｍのシリコン酸化膜７４を形成する。
次に、Ｎ２Ｏガスを用いて発生させたプラズマ雰囲気にて、熱処理を行う。この熱処理は、シリコン酸化膜７４中の水分を除去するとともに、シリコン酸化膜７４の膜質を向上するためのものである。熱処理を行う際の基板温度は、例えば３５０℃とする。Ｎ２Ｏガスの流量は、例えば１０００ｓｃｃｍとする。Ｎ２ガスの流量は、例えば２８５ｓｃｃｍとする。対向電極のギャップは、例えば３００milsとする。印加する高周波電力は、例えば５２５Ｗとする。チャンバ内の気圧は、例えば３Ｔｏｒｒとする。
次に、例えばＣＶＤ法により、膜厚３５０ｎｍのシリコン窒化膜７６を形成する。シリコン窒化膜７６は、上述したように、水分を遮断し、配線等の腐食を防止するためのものである。シリコン窒化膜７６を形成する工程は、上述したように、水素によるキャパシタ３８へのダメージが生じやすいプロセスであるが、キャパシタ３８の上方に平坦な水素拡散防止膜１２０、１３６が存在しているため、キャパシタ３８の誘電体膜３４に水素が達するのを確実に防止することができる。
次に、フォトリソグラフィ技術を用い、シリコン窒化膜７６、シリコン酸化膜７４及び水素拡散防止膜１３６に、電極パッド（図示せず）に達する開口部（図示せず）を形成する。
次に、例えばスピンコート法により、例えば膜厚２〜１０μｍのポリイミド膜７８を形成する。
次に、フォトリソグラフィ技術を用い、ポリイミド膜７８に、電極パッド（図示せず）に達する開口部（図示せず）を形成する。
こうして、本実施形態による半導体装置が製造される。
（変形実施形態）
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、誘電体膜３４を構成する強誘電体膜としてＰＺＴ膜を用いる場合を例に説明したが、誘電体膜３４を構成する強誘電体膜はＰＺＴ膜に限定されるものではなく、他のあらゆる強誘電体膜を適宜用いることができる。例えば、誘電体膜を構成する強誘電体膜として、Ｐｂ１−ＸＬａＸＺｒ１−ＹＴｉＹＯ３膜（ＰＬＺＴ膜）、ＳｒＢｉ２（ＴａＸＮｂ１−Ｘ）２Ｏ９膜、Ｂｉ４Ｔｉ２Ｏ１２膜等を用いてもよい。
また、上記実施形態では、誘電体膜３４として強誘電体膜を用いる場合を例に説明したが、誘電体膜３４は強誘電体膜に限定されるものではない。例えば、ＤＲＡＭ等を構成する場合には、誘電体膜３４として高誘電体膜を用いればよい。誘電体膜３４を構成する高誘電体膜としては、例えば、（ＢａＳｒ）ＴｉＯ３膜（ＢＳＴ膜）、ＳｒＴｉＯ３膜（ＳＴＯ膜）、Ｔａ２Ｏ５膜等を用いることができる。なお、高誘電体膜とは、比誘電率が二酸化シリコンより高い誘電体膜のことである。
また、上記実施形態では、ＩｒＯＸ膜とＰｔ膜との積層膜により上部電極３６を構成したが、上部電極３６の材料はかかる材料に限定されるものではない。例えば、ＳｒＲｕＯ膜（ＳＲＯ膜）により上部電極３６を構成してもよい。
また、上記実施形態では、水素拡散防止膜として酸化アルミニウム膜を用いる場合を例に説明したが、水素拡散防止膜は酸化アルミニウム膜に限定されるものではない。水素の拡散を防止する機能を有する膜を、水素拡散防止膜として適宜用いることができる。水素拡散防止膜としては、例えば金属酸化物より成る膜を適宜用いることができる。金属酸化物より成る水素拡散防止膜としては、例えば、タンタル酸化物やチタン酸化物等を用いることができる。また、水素拡散防止膜は、金属酸化物より成る膜に限定されるものではない。例えば、シリコン窒化膜（Ｓｉ３Ｎ４膜）やシリコン窒化酸化膜（ＳｉＯＮ膜）等を水素拡散防止膜として用いることもできる。但し、金属酸化物より成る膜は緻密であるため、比較的薄く形成した場合であっても、水素の拡散を確実に防止することが可能である。従って、微細化の観点からは水素拡散防止膜として金属酸化物より成る膜を用いることが有利である。
本発明による半導体装置及びその製造方法は、キャパシタを有する半導体装置の製造歩留りを向上するのに有用である。

Claims (6)

  1. 半導体基板上に形成され、下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とを有するキャパシタと、
    前記半導体基板上及び前記キャパシタ上に形成された第１の絶縁膜と、
    前記第１の絶縁膜上に形成され、前記キャパシタに電気的に接続された第１の配線と、
    前記第１の絶縁膜上に、前記第１の配線を覆うように形成され、水素の拡散を防止する第１の水素拡散防止膜と、
    前記第１の水素拡散防止膜上に形成され、表面が平坦化された第２の絶縁膜と、
    前記第２の絶縁膜上に形成された第３の絶縁膜と、
    前記第３の絶縁膜上に形成された第２の配線と、
    前記第３の絶縁膜上に、前記第２の配線を覆うように形成され、水素の拡散を防止する第２の水素拡散防止膜とを有し、
    前記キャパシタの上方の前記第３の絶縁膜上に少なくとも形成されたベタ状の導電膜を更に有し、
    前記第２の水素拡散防止膜は、前記ベタ状の導電膜を覆うように形成されており、
    前記第１の水素拡散防止膜及び前記第２の水素拡散防止膜は、金属酸化物より成り、
    前記第２の水素拡散防止膜上に形成されたシリコン窒化膜と、
    前記シリコン窒化膜上に形成されたポリイミド膜とを更に有する
    ことを特徴とする半導体装置。
  2. 請求の範囲第１項記載の半導体装置において、
    前記金属酸化物は、酸化アルミニウム、酸化チタン、又は酸化タンタルである
    ことを特徴とする半導体装置。
  3. 請求の範囲第１項又は第２項記載の半導体装置において、
    前記キャパシタを覆うように形成され、水素の拡散を防止する第３の水素拡散防止膜を更に有する
    ことを特徴とする半導体装置。
  4. 請求の範囲第１項乃至第３項のいずれか１項に記載の半導体装置において、
    前記誘電体膜は、強誘電体膜又は高誘電体膜である
    ことを特徴とする半導体装置。
  5. 請求の範囲第４項記載の半導体装置において、
    前記強誘電体膜は、ＰｂＺｒ１−ＸＴｉＸＯ３膜、Ｐｂ１−ＸＬａＸＺｒ１−ＹＴｉＹＯ３膜、ＳｒＢｉ２（ＴａＸＮｂ１−Ｘ）２Ｏ９膜、又はＢｉ４Ｔｉ２Ｏ１２膜である
    ことを特徴とする半導体装置。
  6. 半導体基板上に、下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とを有するキャパシタを形成する工程と、
    前記半導体基板上及び前記キャパシタ上に、第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜に、前記キャパシタに達するコンタクトホールを形成する工程と、
    前記第１の絶縁膜上に、前記コンタクトホールを介して前記キャパシタに接続された第１の配線を形成する工程と、
    前記第１の絶縁膜上に、水素の拡散を防止する第１の水素拡散防止膜を、前記第１の配線を覆うように形成する工程と、
    前記第１の水素拡散防止膜上に、第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜の表面を研磨することにより、前記第２の絶縁膜の表面を平坦化する工程と、
    前記第２の絶縁膜上に、第３の絶縁膜を形成する工程と、
    前記第３の絶縁膜上に、第２の配線を形成する工程と、
    前記第３の絶縁膜上に、水素の拡散を防止する第２の水素拡散防止膜を、前記第２の配線を覆うように形成する工程とを有し、
    前記第２の配線を形成する工程では、少なくとも前記キャパシタの上方に位置する部分に、ベタ状の導電膜を更に形成し、
    前記第２の水素拡散防止膜を形成する工程では、前記ベタ状の導電膜を覆うように前記第２の水素拡散防止膜を形成し、
    前記第１の水素拡散防止膜及び前記第２の水素拡散防止膜は、金属酸化物より成り、
    前記第２の水素拡散防止膜上に、シリコン窒化膜を形成する工程と、
    前記シリコン窒化膜上に、ポリイミド膜を形成する工程とを更に有する
    ことを特徴とする半導体装置の製造方法。
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