JP2007207970A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】強誘電体キャパシタとヒューズとを同一基板上に形成した場合でも強誘電体キャパシタの特性が劣化することを防止できる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】トランジスタ１０Ａ及び１０Ｂを含む半導体素子及び強誘電体キャパシタ２０を有する半導体基板１１と、半導体素子及び強誘電体キャパシタ２０が埋没するように半導体基板１１上に形成された第１から第３層間絶縁膜２１、３１及び４１と、第３層間絶縁膜４１上に形成されたヒューズ４３を含むメタルパターンと、ヒューズ４３上面に開口４８を有するように第３層間絶縁膜４１上からヒューズ４３側面の少なくとも一部にかけて形成され、水素原子やボロン原子などの還元性を有する所定の原子を通さないバリア膜４５と、バリア膜４５上に形成され、所定の原子を含むパッシベーション膜４６とを有する。
【選択図】図１

Description

本発明は、半導体装置及び半導体装置の製造方法に関し、特に強誘電体キャパシタとヒューズとが同一基板上に形成された半導体装置及びその製造方法に関する。

従来、容量絶縁膜に強誘電体材料を使用したＦｅＲＡＭ（Ferroelectric Random Access Memory）デバイスが存在する。このＦｅＲＡＭデバイスは、ＤＲＡＭ（Dynamic Random Access Memory）に変わる不揮発性メモリとして有望視され、様々な開発がなされている。

ＦｅＲＡＭに使用される強誘電体材料には、例えばタンタル酸ビスマスストロンチウム（Ｓｒ₂Ｂｉ₂ＴａＯ₉：以下、ＳＢＴと言う）やチタン酸ジルコン酸鉛（（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃：以下、ＰＺＴと言う）やチタン酸ビスマスランタン（（Ｂｉ，Ｌａ）₄Ｔｉ₃Ｏ₁₂：以下、ＢＬＴと言う）などの金属酸化物が存在する。このような金属酸化物は、一般的に、水素（Ｈ）やボロン（Ｂ）といった還元性の高い原子によって容易に還元され、強誘電性を失ってしまうことが知られている。

例えば、強誘電体キャパシタにおける強誘電体膜へ水素原子が進入するケースには、シリコン窒化膜（ＳｉＮ）やシリコン酸化膜（ＳｉＯ₂）などを層間絶縁膜として、ＳｉＨ₄ガス系を用いて強誘電体キャパシタ上に形成する場合が存在する。ＳｉＨ₄ガス系を用いて形成されるシリコン窒化膜やシリコン酸化膜には比較的多くの水素原子が含まれる。このため、後工程において例えば熱処理を行うと、層間絶縁膜に含まれる水素原子が容易に拡散し、これが強誘電体キャパシタにおける強誘電体膜へ進入してしまう。この結果、強誘電体キャパシタの特性が劣化してしまうと言う問題が発生する。

このような問題を解決する方法としては、例えばアルミナ（Ａｌ₂Ｏ₃）膜やタンタルオキサイド（ＴａＯｘ）膜など、水素やボロンなどの原子を通し難い膜（以下、拡散防止膜又はバリア膜と言う）で強誘電体キャパシタを覆う方法が存在する（例えば以下に示す特許文献１及び２参照）。

このようなバリア膜で強誘電体キャパシタを覆うことで水素やボロンなどの還元性の高い原子が強誘電体キャパシタにおける強誘電体膜へ進入することが防止できる。この結果、強誘電体キャパシタの特性が劣化することを防止できる。

ところで、近年開発が盛んなアナログデバイスでは、回路に供給する電圧を調整することを目的として、ヒューズが用いられるようになってきている。これをヒューズプロセスと言う。一般的にヒューズプロセスでは、ウェハプロセス終了後に供給されている電圧測定を実施し、その電圧値が所望の値となるように、必要に応じてヒューズの何本かを切断する。ヒューズの切断には、例えば電気やレーザなどが用いられる。

このようなヒューズプロセスは、ウェハプロセス中の変動に影響されず、電圧の微調整が可能なため、アナログデバイスでは一般的に用いられている。

上述したＦｅＲＡＭも、不揮発性メモリの一つとしてアナログデバイスに混載されている場合が非常に多い。
特開２００３−６８９８７号公報 特開２００２−２５２３３６号公報

以上のようなヒューズは、デバイスの層構造における上層に形成されることが一般的である。また、ヒューズが形成された層上には、例えばパッシベーション膜などの絶縁性の保護膜が形成される。このパッシベーション膜には、一般的に、プラズマ雰囲気中で形成されるシリコン窒化膜が用いられる。しかしながら、このように形成されたシリコン窒化膜の膜中には水素が多く含まれる。このため、例えばＦｅＲＡＭなどの強誘電体デバイスが混載されたデバイスでは、以上のようなパッシベーション膜が形成されていると、強誘電体キャパシタの特性が劣化してしまう場合があるという問題が存在する。

このような問題に対処するための方法としては、例えばパッシベーション膜の下層に、パッシベーション膜から水素やボロンなどの還元性の高い原子が拡散することを防止するためのバリア膜を形成することが考えられる。ただし、一般的なヒューズプロセスでは、ヒューズを切断する際、電気やレーザ光を用いてヒューズを形成するメタルを焼き切る。このため、従来のヒューズプロセスでは、ヒューズ近傍の膜をエッチングにより除去し、この部分を剥き出しの状態にしていた。しかしながら、ヒューズを剥き出しの状態にするには、ヒューズ近傍のバリア膜も除去しなければならない。このため、この除去した部分を介してパッシベーション膜に含まれる水素やボロンなどの還元性の高い原子が下層へ容易に拡散してしまう。この結果、還元性の高い原子が強誘電体キャパシタの強誘電体膜へ達し、強誘電体キャパシタの特性を劣化させてしまう場合が存在する。

なお、以上のような問題は、例えば上述したような強誘電体キャパシタを覆うバリア膜を用いて解決できる場合がある。ただし、一般的に強誘電体キャパシタでは、容量絶縁膜である強誘電体膜を挟む２つの電極のうち一方の電極（例えば上部電極）が、強誘電体キャパシタ上の層間絶縁膜に形成されたコンタクトプラグと電気的に接続される。このため、強誘電体キャパシタを覆うバリア膜に上部電極を露出させる開口を形成する必要がある。この際、例えば強誘電体キャパシタにおける上部電極や、これと電気的に接続されるコンタクトプラグなどが、水素やボロンなどの還元性の高い原子を通してしまう導電体材料で形成されていると、この部分を介して水素やボロンなどの原子が強誘電体膜へ拡散してしまい、結果、強誘電体キャパシタの特性が劣化してしまう場合がある。

このように、従来の技術では、強誘電体キャパシタとヒューズとが同一基板上に形成されている場合、ヒューズの上層からヒューズの下層へ還元性の高い原子が拡散されてしまい、結果、強誘電体キャパシタの特性が劣化してしまうと言う問題が存在する。

そこで本発明は、上記の問題に鑑みてなされたものであり、強誘電体キャパシタとヒューズとを同一基板上に形成した場合でも強誘電体キャパシタの特性が劣化することを防止できる半導体装置及び半導体装置の製造方法を提供することを目的とする。

かかる目的を達成するために、本発明による半導体装置は、半導体素子及び強誘電体キャパシタを有する半導体基板と、半導体素子及び強誘電体キャパシタが埋没するように半導体基板上に形成された第１絶縁膜と、第１絶縁膜上に形成されたヒューズを含む導電体膜と、ヒューズ上面に開口を有するように第１絶縁膜上からヒューズ側面の少なくとも一部にかけて形成され、還元性を有する所定の原子を通さない拡散防止膜と、拡散防止膜上に形成され、所定の原子を含む第２絶縁膜とを有して構成される。

水素原子やボロン原子などの還元性を有する所定の原子を通さない拡散防止膜で、例えば層間絶縁膜などの第１絶縁膜上からヒューズ側面までを覆う構成とすることで、例えば還元性を有する所定の原子を含むパッシベーション膜などの第２絶縁膜を拡散防止膜の上層に形成した場合でも、拡散防止膜の下層へ第２絶縁膜から還元性を有する所定の原子が拡散することを防止できる。この結果、還元性を有する所定の原子で容易に特性が劣化する強誘電体膜を含む強誘電体キャパシタを、ヒューズと共に同一基板上に形成した場合でも、強誘電体キャパシタの特性が劣化することを防止することが可能となる。

また、本発明による半導体装置は、半導体素子及び強誘電体キャパシタを有する半導体基板と、半導体素子及び強誘電体キャパシタが埋没するように半導体基板上に形成された第１絶縁膜と、第１絶縁膜における所定領域上に形成され、還元性を有する所定の原子を通さない第１拡散防止膜と、第１拡散防止膜上の一部に形成された第２絶縁膜と、第２絶縁膜上に形成されたヒューズを含む導電体膜と、第２絶縁膜上からヒューズ側面の少なくとも一部にかけて形成され、所定の原子を通さない第２拡散防止膜と、下端が第１拡散防止膜に接するように第２拡散防止膜側面から第２絶縁膜側面にかけて形成され、所定の原子を通さない第３拡散防止膜と、第２絶縁膜から所定間隔を隔てつつ、第１絶縁膜上から第１拡散防止膜上にかけて形成された第３絶縁膜と、第３絶縁膜上に形成され、所定の原子を通さない第４拡散防止膜と、下端が第１拡散防止膜に接するように第４拡散防止膜側面から第３絶縁膜側面にかけて形成され、所定の原子を通さない第５拡散防止膜と、第４拡散防止膜上に形成され、所定の原子を含む第４絶縁膜とを有して構成される。

それぞれが水素原子やボロン原子などの還元性を有する所定の原子を通さない第１から第５拡散防止膜で、例えば層間絶縁膜などの第３絶縁膜上から第１絶縁膜上を介して第２絶縁膜上に形成されたヒューズ側面までを覆う構成とすることで、例えば還元性を有する所定の原子を含むパッシベーション膜などの第４絶縁膜を第１から第５拡散防止膜の上層に形成した場合でも、第１から第５拡散防止膜の下層へ第４絶縁膜から還元性を有する所定の原子が拡散することを防止できる。この結果、還元性を有する所定の原子で容易に特性が劣化する強誘電体膜を含む強誘電体キャパシタを、ヒューズと共に同一基板上に形成した場合でも、強誘電体キャパシタの特性が劣化することを防止することが可能となる。

また、本発明による半導体装置の製造方法は、半導体素子及び強誘電体キャパシタを有する半導体基板を準備する工程と、半導体基板上に半導体素子及び強誘電体キャパシタを埋没させる第１絶縁膜を形成する工程と、第１絶縁膜上にヒューズを含む導電体膜を形成する工程と、第１絶縁膜上及び導電体膜上に還元性を有する所定の原子を通さない拡散防止膜を形成する工程と、拡散防止膜上に所定の原子を含む第２絶縁膜を形成する工程と、ヒューズ上面が露出しないようにヒューズ上の第２絶縁膜をエッチングする工程と、ヒューズ上面が露出し且つヒューズ側面の少なくとも一部上及びヒューズ周囲の第１絶縁膜上に拡散防止膜及び第２絶縁膜の一部が残存するように、ヒューズ上及び周囲の第２絶縁膜及び拡散防止膜をエッチングする工程とを有して構成される。

層間絶縁膜などの第１絶縁膜上とヒューズ上とに形成した、水素原子やボロン原子などの還元性を有する所定の原子を通さない拡散防止膜を、ヒューズ上面が露出し且つヒューズ側面及び周囲の第１絶縁膜が露出しないようにエッチングすることで、第１絶縁膜上からヒューズ側面までが拡散防止膜で覆われた半導体装置を製造することが可能となる。これにより、例えば還元性を有する所定の原子を含むパッシベーション膜などの第２絶縁膜を拡散防止膜の上層に形成した場合でも、拡散防止膜の下層へ第２絶縁膜から還元性を有する所定の原子が拡散することを防止できる。この結果、還元性を有する所定の原子で容易に特性が劣化する強誘電体膜を含む強誘電体キャパシタを、ヒューズと共に同一基板上に形成した場合でも、強誘電体キャパシタの特性が劣化することを防止することが可能となる。

また、本発明による半導体装置の製造方法は、半導体素子及び強誘電体キャパシタを有する半導体基板を準備する工程と、半導体基板上に半導体素子及び強誘電体キャパシタを埋没させる第１絶縁膜を形成する工程と、第１絶縁膜における所定領域上に還元性を有する所定の原子を通さない第１拡散防止膜を形成する工程と、第１絶縁膜及び第１拡散防止膜上に第２絶縁膜を形成する工程と、第２絶縁膜上にヒューズを含む導電体膜を形成する工程と、第２絶縁膜上及び導電体膜上に所定の原子を通さない第２拡散防止膜を形成する工程と、第２拡散防止膜上に所定の原子を含む第３絶縁膜を形成する工程と、第１拡散防止膜における少なくとも一部上の第３絶縁膜と第２拡散防止膜と第２絶縁膜とを異方性エッチングすることで、第１拡散防止膜上面におけるヒューズ下の領域から所定距離離間した領域とヒューズ上面とを露出させる開口を形成する工程と、第２絶縁膜上及び開口内に所定の原子を通さない第３拡散防止膜を形成する工程と、第３拡散防止膜を異方性エッチングすることで、下端が第１拡散防止膜に接し且つ側面が第２拡散防止膜に接する第４拡散防止膜を開口内側面に形成する工程とを有して構成される。

層間絶縁膜などの第１絶縁膜上に水素原子やボロン原子などの還元性を有する所定の原子を通さない第１拡散防止膜を形成し、同じく層間絶縁膜などの第２絶縁膜上に水素原子やボロン原子などの還元性を有する所定の原子を通さない第２拡散防止膜を形成し、第１拡散防止膜を露出させる開口の側面に水素原子やボロン原子などの還元性を有する所定の原子を通さない第４拡散防止膜を形成することで、第１絶縁膜上からヒューズ側面までが第１、第２及び第４拡散防止膜で覆われた半導体装置を製造することが可能となる。これにより、例えば還元性を有する所定の原子を含むパッシベーション膜などの第３絶縁膜を第１、第２及び第４拡散防止膜の上層に形成した場合でも、拡散防止膜の下層へ第３絶縁膜から還元性を有する所定の原子が拡散することを防止できる。この結果、還元性を有する所定の原子で容易に特性が劣化する強誘電体膜を含む強誘電体キャパシタを、ヒューズと共に同一基板上に形成した場合でも、強誘電体キャパシタの特性が劣化することを防止することが可能となる。

本発明によれば、強誘電体キャパシタとヒューズとを同一基板上に形成した場合でも強誘電体キャパシタの特性が劣化することを防止できる半導体装置及び半導体装置の製造方法を実現することができる。

以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。なお、以下の説明において、各図は本発明の内容を理解でき得る程度に形状、大きさ、および位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、および位置関係のみに限定されるものではない。また、各図では、構成の明瞭化のため、断面におけるハッチングの一部が省略されている。さらに、後述において例示する数値は、本発明の好適な例に過ぎず、従って、本発明は例示された数値に限定されるものではない。

まず、本発明による実施例１について図面を用いて詳細に説明する。なお、本実施例では、本発明による半導体装置として、強誘電体キャパシタと半導体素子であるトランジスタとヒューズとが同一の半導体基板上に形成されたアナログ装置１を例に挙げて説明する。

・構成
図１は、本実施例によるアナログ装置１の構成を示す断面図である。図１に示すように、アナログ装置１は、半導体基板１１と、半導体基板１１に形成されたトランジスタ１０Ａ及び１０Ｂと、半導体基板１１上に形成された第１層間絶縁膜２１と、第１層間絶縁膜２１上に形成された強誘電体キャパシタ２０と、第１層間絶縁膜２１上に形成された第２層間絶縁膜３１と、第２層間絶縁膜３１上に形成されたメタル配線３３と、第２層間絶縁膜３１上に形成された第３層間絶縁膜４１と、第３層間絶縁膜４１上に形成されたヒューズ４３及び測定パッド４４と、第３層間絶縁膜４１上に形成されたバリア膜４５、パッシベーション膜４６及び保護膜４７と、第１、第２及び第３層間絶縁膜２１、３１及び４１にそれぞれ形成されたコンタクトプラグ２２、２３、３２及び４２とを有する。

上記構成において、半導体基板１１は、例えばｐ型の不純物を含み、基板抵抗が８〜２２Ω（オーム）程度のシリコン基板である。ただし、これに限定されず、種々の半導体基板を適用することができる。

この半導体基板１１表面には、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法やＳＴＩ（Shallow Trench Isolation）法などを用いて素子分離絶縁膜１２が形成される。これにより、半導体基板１１表面が複数の素子形成領域に区画される。

半導体基板１１における素子形成領域には、例えばトランジスタなどの半導体素子が形成される。ここでは、２つの素子形成領域にそれぞれトランジスタ１０Ａ及び１０Ｂが形成された場合を例に挙げる。トランジスタ１０Ａ及び１０Ｂは、それぞれ半導体基板１１上に形成されたゲート絶縁膜１３及びゲート電極１４と、ゲート電極１４の側面に形成されたサイドウォール１５と、サイドウォール１５下における半導体基板１１表面に形成された低濃度拡散領域（Lightly Doped Drain：以下、単にＬＤＤという）１６と、ＬＤＤ１６を挟むように半導体基板１１表面に形成された高濃度拡散領域１７とを有する。

以上のようにトランジスタ１０Ａ及び１０Ｂを含む半導体素子が形成された半導体基板１１上には、層間絶縁膜（以下、第１層間絶縁膜と言う）２１が半導体素子を埋没させる程度に形成される。この第１層間絶縁膜２１には、例えばシリコン酸化膜など、従来、層間絶縁膜（中間絶縁膜とも言う）に用いられている各種絶縁膜を適用することができる。

第１層間絶縁膜２１上には、例えば強誘電体キャパシタ２０を含む素子が形成される。強誘電体キャパシタ２０は、第１層間絶縁膜２１に形成されたコンタクトプラグ２３と電気的に接続された下部電極２４と、下部電極２４上に形成された容量絶縁膜２５と、容量絶縁膜２５上に形成された上部電極２６とを有して構成される。この構成において、下部電極２４には、例えば、最下層のイリジウム（Ｉｒ）膜と、Ｉｒ膜上に形成された酸化イリジウム（ＩｒＯ₂）膜と、ＩｒＯ₂膜上に形成されたプラチナ（Ｐｔ）膜とを有する積層構造の導電体膜を適用することができる。Ｉｒ膜の膜厚は、例えば１００ｎｍ程度とすることができる。ＩｒＯ₂膜の膜厚は、例えば１００ｎｍ程度とすることができる。Ｐｔ膜の膜厚は、例えば１００ｎｍ程度とすることができる。なお、下部電極２４と第１層間絶縁膜２１との間には、これらを密着させるための密着層として、膜厚が例えば５０ｎｍ程度のＴｉＡｌＮ膜を形成しても良い。また、上部電極２６には、例えば膜厚が１００ｎｍ程度のＰｔ膜を適用することができる。さらに、容量絶縁膜２５には、例えばＳＢＴやＰＺＴやＢＬＴなど、各種強誘電体膜を適用することができる。また、その膜厚は、例えば１００ｎｍ程度とすることができる。さらにまた、コンタクトプラグ２３は、例えば第１層間絶縁膜２１に形成したコンタクト内にアルミニウム（Ａｌ）や銅（Ｃｕ）やタングステン（Ｗ）などの所定の導電体を充填することで形成することができる。

なお、本実施例では、強誘電体キャパシタ２０が、水素（Ｈ）やボロン（Ｂ）などの還元性の高い原子の拡散を防止できるバリア膜で、直接覆われていても良い。

以上のように強誘電体キャパシタ２０を含む素子が形成された第１層間絶縁膜２１上には、層間絶縁膜（以下、第２層間絶縁膜と言う）３１が素子を埋没させる程度に形成される。この第１層間絶縁膜３１には、第１層間絶縁膜２１と同様に、例えばシリコン酸化膜やシリコン窒化膜など、従来、層間絶縁膜に用いられている各種絶縁膜を適用することができる。

第２層間絶縁膜３１上には、例えば下層に形成された強誘電体キャパシタ２０やトランジスタ１０Ａ及び１０Ｂなどの素子と電気的に接続されたメタル配線３３が形成される。このメタル配線３３には、例えば、最下層に形成されたチタニウム窒化膜（第１膜と言う）と、第１膜上に形成されたアルミニウム合金膜（第２膜と言う）と、最上層に形成されたチタニウム窒化膜（第３膜と言う）とを有して構成される。第１膜は、メタル配線３３の主要部分である第２膜と第２層間絶縁膜３１とを密着させるための膜である。したがって、上述のチタニウム窒化膜に限らず、種々の導電体膜を適用することができる。また、その膜厚は、例えば５０ｎｍ程度とすることができる。第２膜は、上述したようにメタル配線３３の主要部分である。したがって、上述のアルミニウム合金膜に限らず、アルミニウムや銅や不純物を含むシリコン、若しくはそれらのうち１つ以上を含む合金など、種々の導電体膜を適用することができる。ただし、好ましくは、その酸化物が水素（Ｈ）やボロン（Ｂ）などの還元性の高い原子の拡散を防止できる材料で形成される。また、その膜厚は、例えば５００〜１０００ｎｍ程度とすることができる。第３膜は、メタル配線３３の主要部分である第２膜と後述する第３層間絶縁膜４１とを密着させるための膜である。したがって、上述のチタニウム窒化膜に限らず、種々の導電体膜を適用することができる。また、その膜厚は、例えば１００ｎｍ程度とすることができる。また、メタル配線３３のうち何れかは、例えば第２層間絶縁膜３１に形成されたコンタクトプラグ３２を介して、強誘電体キャパシタ２０における上部電極２６と電気的に接続される。なお、コンタクトプラグ３２は、例えば第２層間絶縁膜３１に形成したコンタクト内にアルミニウム（Ａｌ）や銅（Ｃｕ）やタングステン（Ｗ）などの所定の導電体を充填することで形成することができる。

以上のようにメタル配線３３などが形成された第２層間絶縁膜３１上には、層間絶縁膜（以下、第３層間絶縁膜と言う）４１がメタル配線３３などを埋没させる程度に形成される。この第３層間絶縁膜４１には、第１及び第２層間絶縁膜２１及び３１と同様に、例えばシリコン酸化膜やシリコン窒化膜など、従来、層間絶縁膜に用いられている各種絶縁膜を適用することができる。

第３層間絶縁膜４１上には、例えばヒューズ４３や測定パッド４４などを含むメタルパターンが形成される。ヒューズ４３は、配線の一部であり、例えば第１から第３層間絶縁膜２１、３１及び４１に形成されたコンタクトプラグ２２を介して、トランジスタ１０Ａにおける高濃度拡散領域１７と電気的に接続される。測定パッド４４は、外部から電圧を測定するための端子であり、例えば第３層間絶縁膜４１に形成されたコンタクトプラグ４２を介して、メタル配線３３と電気的に接続される。なお、コンタクトプラグ２２は、第１から第３層間絶縁膜２１、３１及び４１に形成されたコンタクト内にタングステン（Ｗ）などの所定の導電体を樹点することで形成することができる。また、コンタクトプラグ４２は、第３層間絶縁膜４１に形成されたコンタクト内にアルミニウム（Ａｌ）や銅（Ｃｕ）やタングステン（Ｗ）などの所定の導電体を充填することで形成することができる。

ヒューズ４３及び測定パッド４４を含むメタルパターンは、メタル配線３３と同様に、例えば、最下層に形成されたチタニウム窒化膜（第１膜）と、第１膜上に形成されたアルミニウム合金膜（第２膜）と、最上層に形成されたチタニウム窒化膜（第３膜）とを有して構成される。第１膜は、メタルパターンの主要部分である第２膜と第３層間絶縁膜４１とを密着させるための膜である。したがって、上述のチタニウム窒化膜に限らず、種々の導電体膜を適用することができる。また、その膜厚は、例えば５０ｎｍ程度とすることができる。第２膜は、上述したようにメタルパターンの主要部分である。したがって、上述のアルミニウム合金膜に限らず、アルミニウムや銅や不純物を含むシリコン、若しくはそれらのうち１つ以上を含む合金など、種々の導電体膜を適用することができる。ただし、好ましくは、その酸化物が水素（Ｈ）やボロン（Ｂ）などの還元性の高い原子の拡散を防止できる材料で形成される。また、その膜厚は、例えば５００〜１０００ｎｍ程度とすることができる。第３膜は、メタルパターンの主要部分である第２膜と後述するバリア膜４５とを密着させるための膜である。したがって、上述のチタニウム窒化膜に限らず、種々の導電体膜を適用することができる。また、その膜厚は、例えば１００ｎｍ程度とすることができる。

以上のようにヒューズ４３及び測定パッド４４を含むメタルパターンが形成された第３層間絶縁膜４１上には、後述するパッシベーション膜４６から還元性の高い原子が下層へ拡散することを防止するためのバリア膜４５が形成される。このバリア膜４５は、例えばタンタルオキサイド（ＴａＯｘ）膜やアルミナ（Ａｌ₂Ｏ₃）膜など、水素（Ｈ）やボロン（Ｂ）などの還元性の高い原子を通さない膜を用いて形成される。バリア膜４５の膜厚は、例えば反応性スパッタリングにて形成したタンタルオキサイド膜を用いた場合、例えば１５０ｎｍ程度とすることができる。また、例えばＣＶＤ（Chemical Vapor Deposition）法にて形成したアルミナ膜を用いた場合、例えば５０ｎｍ程度とすることができる。ただし、これに限定されず、パッシベーション膜４６から拡散される還元性の高い原子を通さない程度の膜厚であれば如何様にも変形することができる。

なお、バリア膜４５は、ヒューズ４３上部を露出させる開口（図１における開口４８の一部）と、測定パッド４４を露出させる開口（図１における開口４９の一部）とを有する。すなわち、バリア膜４５は、ヒューズ４３上部及び測定パッド４４上面の一部以外を覆うように形成されている。

以上のようにヒューズ４３及び測定パッド４４を含むメタルパターンとバリア膜４５とが形成された第３層間絶縁膜４１上には、パッシベーション膜４６が形成される。このパッシベーション膜４６は、例えばプラズマＣＶＤ法にて形成したシリコン窒化膜を適用することができる。また、その膜厚は、例えば７５０ｎｍ程度とすることができる。

なお、パッシベーション膜４６は、ヒューズ４３上部を露出させる開口（図１における開口４８の一部）と、測定パッド４４を露出させるための開口（図１における開口４９の一部）とを有する。すなわち、パッシベーション膜４６は、バリア膜４５上のみに形成されている。言い換えれば、パッシベーション膜４６の下には、バリア膜４５が形成されている。この構成により、バリア膜４５より下層へ還元性の高い原子がパッシベーション膜４６から拡散されることが防止される。

以上のようにヒューズ４３及び測定パッド４４を含むメタルパターンとバリア膜４５とパッシベーション膜４６とが形成された第３層間絶縁膜４１上には、半導体基板１１上全体を覆うように保護膜４７が形成される。保護膜４７は、ヒューズ４３をカットした際に、これを形成するメタル（導電体物）が飛散することを防止するための膜である。この保護膜４７には、例えばシリコン窒化膜を適用することができる。その膜厚は、例えば１００ｎｍ程度とすることができる。なお、保護膜４７は、測定パッド４４を露出させるための開口（図１における開口４９の一部）を有する。

以上のように、ヒューズ４３の側面から測定パッド４４の上面の一部にかけてバリア膜４５を形成することで、上層のパッシベーション膜４６から下層へ還元性の高い原子が拡散することを防止できる。

・製造方法
次に、本実施例によるアナログ装置１の製造方法について図面を用いて詳細に説明する。

本製造方法では、まず、例えば従来と同様の方法を用いることでトランジスタ１０Ａ及び１０Ｂを含む半導体素子が形成された半導体基板１１を準備する。次に、例えば既存のＣＶＤ法を用いることで、膜厚が例えば８００ｎｍ程度のシリコン酸化膜よりなる第１層間絶縁膜２１を形成する。なお、第１層間絶縁膜２１の表面は、例えばＣＭＰ（Chemical and Mechanical Polishing）法にて平坦化される。

次に、例えば既存のフォトリソグラフィ工程及びエッチング工程を経ることで、半導体基板１１に形成された半導体素子の一部を露出するコンタクトを第１層間絶縁膜２１に形成し、これにアルミニウムや銅やタングステンなどの所定の導電体物を充填することで、第１層間絶縁膜２１にコンタクトプラグ２３を形成する。

次に、例えば既存のスパッタリング法にて、膜厚が例えば５０ｎｍ程度のＴｉＡｌＮ膜を形成する。このＴｉＡｌＮ膜は、後工程において形成する下部電極２４と第１層間絶縁膜２１とを密着させるための密着層である。ＴｉＡｌＮ膜を形成する際のスパッタリングでは、例えばターゲットにＴｉＮ（組成比１：１）を用い、チャンバ内雰囲気にアルゴン（Ａｒ）ガス及び窒素（Ｎ₂）ガスを用い、ＤＣパワーを１０００Ｗ（ワット）程度とし、基板温度を２００℃程度とすることができる。

次に、例えば既存のスパッタリング法にて、例えばＩｒ膜とＩｒＯ₂膜とＰｔ膜とからなる下部導電体膜を第１層間絶縁膜２１上に形成する。Ｉｒ膜の形成では、例えば、ターゲットにＩｒを用い、チャンバ内雰囲気にＡｒガスを用い、ＤＣパワーを１０００Ｗ程度とし、基板温度を４００℃程度とし、膜厚を１００ｎｍ程度とすることができる。ＩｒＯ₂膜の形成では、例えば、ターゲットにＩｒを用い、チャンバ内雰囲気にＡｒガス及び酸素（Ｏ₂）ガスを用い、ＤＣパワーを５００Ｗ程度とし、基板温度を３５０℃程度とし、膜厚を１００ｎｍ程度とすることができる。Ｐｔ膜の形成では、例えば、ターゲットにＰｔを用い、チャンバ内雰囲気にＡｒガスを用い、ＤＣパワーを１０００Ｗ程度とし、基板温度を２００℃程度とし、膜厚を１００ｎｍ程度とすることができる。

次に、例えば既存のゾルゲル法を用いることで、膜厚が例えば１００ｎｍ程度の強誘電体膜を下部導電体膜上に形成する。本例では、強誘電体膜として、ＳＢＴ（タンタル酸ストロンチウムビスマス：ＳｒＢｉ_２Ｔａ_２Ｏ_９）膜を例に挙げる。ＳＢＴ膜は、例えば３層塗りのゾルゲル法により形成することができる。具体的には、ＳＢＴを溶解した前駆体溶液を下部導電体膜上にスピンオン（１回目）し、これを７００℃で結晶化アニールすることで１層目のＳＢＴ膜を形成する。続いて、同じ前駆体溶液を１層目のＳＢＴ膜上にスピンオン（２回目）し、これを７００℃で結晶化アニールすることで、２層目のＳＢＴ膜を形成する。続いて、同じ前駆体溶液を２層目のＳＢＴ膜上にスピンオン（３回目）し、これを８００℃で結晶化アニールすることで、３層目のＳＢＴ膜を形成する。これにより、膜厚が例えば１００ｎｍの強誘電体膜が形成される。

次に、例えば既存のスパッタリング法にて、例えば膜厚が１００ｎｍのＰｔ膜からなる上部導電体膜を強誘電体膜上に形成する。Ｐｔ膜の形成では、下部導電膜におけるＰｔ膜の形成と同様に、ターゲットにＰｔを用い、チャンバ内雰囲気にＡｒガスを用い、ＤＣパワーを１０００Ｗ程度とし、基板温度を２００℃程度とし、膜厚を１００ｎｍ程度とすることができる。

次に、例えば既存のスパッタリング法にて、例えば膜厚が１００ｎｍ程度のＴｉＮ膜（これを第１ＴｉＮ膜とする）を上部導電体膜上に形成する。続いて、例えば既存のＣＶＤ法にて、例えば膜厚が１００ｎｍ程度のシリコン酸化膜を第１ＴｉＮ膜上に形成する。続いて、例えば既存のスパッタリング法にて、例えば膜厚が１００ｎｍ程度のＴｉＮ膜（これを第２ＴｉＮ膜とする）を形成する。なお、第１及び第２ＴｉＮ膜の形成では、それぞれ、ターゲットにＴｉを用い、チャンバ内雰囲気にＮ₂ガスを用い、ＤＣパワーを５０００Ｗ程度とし、基板温度を１００℃程度とすることができる。また、シリコン酸化膜の形成では、例えばＰ−ＴＥＯＳ（プラズマテトラエトキシシラン）ＣＶＤ法を用いることができる。

次に、例えば既存のフォトリソグラフィ工程を経ることで、第２ＴｉＮ膜上に強誘電体キャパシタ２０の上面形状が転写されたレジストパターンを形成する。続いて、このレジストパターンをマスクとして、上部導電体膜上の第２ＴｉＮ膜とシリコン酸化膜と第１ＴｉＮ膜とを順次パターニングすることで、上部導電体膜と強誘電体膜と下部導電体膜とをそれぞれパターニングする際のマスクを形成する。なお、第２ＴｉＮ膜は、上部導電体膜を上部電極２６へ加工する際のマスクへパターニングされる。シリコン酸化膜は、強誘電体膜を容量絶縁膜へ加工する際のマスクへパターニングされる。第１ＴｉＮ膜は、下部導電体膜を下部電極２４へ加工する際のマスクへパターニングされる。また、シリコン酸化膜のエッチングには、例えばＣ₄Ｆ₈とＡｒとＯ₂との混合ガスを用いたドライエッチングを適用することができる。さらに、第１及び第２ＴｉＮ膜のエッチングには、例えばＢＣｌ₃とＣｌ₂との混合ガスを用いたドライエッチングを適用することができる。

次に、第１ＴｉＮ膜とシリコン酸化膜と第２ＴｉＮ膜とからなるマスクを形成すると、これ上のレジストパターンを除去した後、このマスクを用いて、上部導電体膜と強誘電体膜と下部導電体膜とを順次パターニングする。これにより、第１層間絶縁膜２１上に上部電極２６と容量絶縁膜２５と下部電極２４とからなる強誘電体キャパシタ２０が形成される。ただし、下部電極２４は、第１層間絶縁膜２１に形成されたコンタクトプラグ２３と電気的に接続されている。

なお、上部導電体膜のパターニングでは、エッチングガスにＣｌ₂とＯ₂との混合ガス（ただし、流量比はＣｌ₂：Ｏ₂＝５：１５）又はＣｌ₂とＯ₂とＡｒとの混合ガス（ただし、流量比はＣｌ₂：Ｏ₂：Ａｒ＝５：１５：１０）を用い、ガス圧を２ｍＴｏｒｒ（ミリトール）程度とし、チャンバ内上部電極の周波数を１３．５６ＭＨｚ（メガヘルツ）とし、これのＲＦパワーを１０００Ｗ程度とし、チャンバ内下部電極の周波数を４５０ＫＨｚとし、これのＲＦパワーを１００Ｗとし、ステージ温度を３５０〜４５０℃とし、チャンバ内壁温度を８０℃とする。

また、強誘電体膜のパターニングでは、エッチングガスにＣｌ₂とＡｒとの混合ガス（ただし、流量比はＣｌ₂：Ａｒ＝１０：１０）を用い、ガス圧を１ｍＴｏｒｒとし、チャンバ内上部電極の周波数を１３．５６ＭＨｚとし、そのＲＦパワーを１０００Ｗとし、チャンバ内下部電極の周波数を４５０ＫＨｚとし、そのＲＦパワーを１２０Ｗとし、ステージ温度を２５０〜３５０℃とする。

さらに、下部導電体膜のパターニングでは、エッチングガスにＣｌ₂とＯ₂との混合ガス（ただし、流量比はＣｌ₂：Ｏ₂＝５：１５）又はＣｌ₂とＯ₂とＡｒとの混合ガス（ただし、流量比はＣｌ₂：Ｏ₂：Ａｒ＝５：１５：１０）を用い、ガス圧を１〜２ｍＴｏｒｒとし、チャンバ内上部電極の周波数を１３．５６ＭＨｚとし、そのＲＦパワーを１０００Ｗとし、チャンバ内下部電極の周波数を４５０ＫＨｚとし、そのＲＦパワーを１００Ｗとし、ステージ温度を３５０〜４５０℃とする。

次に、例えば既存のＣＶＤ法を用いることで、膜厚が例えば８００ｎｍ程度のシリコン酸化膜よりなる第２層間絶縁膜３１を形成する。なお、第２層間絶縁膜３１の表面は、例えばＣＭＰ法にて平坦化される。

次に、例えば既存のフォトリソグラフィ工程及びエッチング工程を経ることで、強誘電体キャパシタ２０における上部電極２６の一部を露出するコンタクトを第２層間絶縁膜３１に形成し、これにアルミニウムや銅やタングステンなどの所定の導電体物を充填することで、第２層間絶縁膜３１にコンタクトプラグ３２を形成する。

次に、例えば既存のスパッタリング法にて、例えばＴｉＮ膜とＡｌ合金膜とＴｉＮ膜とからなる導電体膜を第２層間絶縁膜３１上に形成する。続いて、既存のフォトリソグラフィ工程及びエッチング工程を経ることで、第２層間絶縁膜３１上に形成された導電体膜をメタル配線３３へパターニングする。なお、ＴｉＮ膜の形成では、ターゲットにＴｉを用い、チャンバ内雰囲気にＮ₂ガスを用い、ＤＣパワーを５０００Ｗ程度とし、基板温度を１００℃程度とすることができる。Ａｌ合金膜の形成では、ターゲットにＡｌ合金を用い、チャンバ内雰囲気にＡｒガスを用い、ＤＣパワーを１５ｋＷ程度とし、基板温度を２００℃程度とすることができる。また、形成した導電体膜のパターニングでは、エッチングガスにＢＣｌ₃とＣｌ₂との混合ガス（ただし、流量比はＢＣｌ₃：Ｃｌ₂＝４：６）を用い、ガス圧を１Ｐａ（パスカル）とし、ステージ温度を４０℃とし、ＲＦパワーを７０Ｗとすることができる。ただし、Ａｌ合金膜の代わりに、アルミニウム膜や銅膜や不純物を含むシリコン膜やアルミニウムと銅とを含む合金膜やアルミニウムと銅とシリコンを含む合金など、種々の導電体膜を適用することができる。

次に、例えば既存のＣＶＤ法を用いることで、膜厚が例えば８００ｎｍ程度のシリコン酸化膜よりなる第３層間絶縁膜４１を形成する。なお、第３層間絶縁膜４１の表面は、例えばＣＭＰ法にて平坦化される。

次に、例えば既存のフォトリソグラフィ工程及びエッチング工程を経ることで、メタル配線３３の一部及び／又は半導体素子の一部を露出するコンタクトを第１から第３層間絶縁膜２１、３１及び４１に適宜形成し、これにアルミニウムや銅やタングステンなどの所定の導電体物を充填することで、第１から第３層間絶縁膜２１、３１及び４１にコンタクトプラグ２２及び４２を含むコンタクトプラグを形成する。

以上の工程を経ることで、トランジスタ１０Ａ及び１０Ｂを含む半導体素子と、強誘電体キャパシタ２０を含む素子と、メタル配線３３並びにコンタクトプラグ２２、２３、３２及び４２を含む配線層と、第１、第２及び第３層間絶縁膜２１、３１及び４１とが形成された半導体基板１１を作製することができる。

次に、例えば既存のスパッタリング法にて、例えばＴｉＮ膜（第１膜）とＡｌ合金膜（第２膜）とＴｉＮ膜（第３膜）とからなる導電体膜を第３層間絶縁膜４１上に形成する。続いて、例えば既存のフォトリソグラフィ工程を経ることで、第３層間絶縁膜４１上の導電体膜上に、ヒューズ４３と測定パッド４４とを含むメタルパターンの上面形状が転写されたレジストパターンを形成する。続いて、このレジストパターンをマスクとして、導電体膜をパターニングすることで、図２（ａ）に示すように、ヒューズ４３と測定パッド４４とを含むメタルパターンを第３層間絶縁膜４１上に形成する。なお、ＴｉＮ膜（第１膜及び第３膜）の形成では、ターゲットにＴｉを用い、チャンバ内雰囲気にＮ₂ガスを用い、ＤＣパワーを５０００Ｗ程度とし、基板温度を１００℃程度とすることができる。Ａｌ合金膜（第２膜）の形成では、ターゲットにＡｌ合金を用い、チャンバ内雰囲気にＡｒガスを用い、ＤＣパワーを１５ｋＷ程度とし、基板温度を２００℃程度とすることができる。また、形成した導電体膜のパターニングでは、エッチングガスにＢＣｌ₃とＣｌ₂との混合ガス（ただし、流量比はＢＣｌ₃：Ｃｌ₂＝４：６）を用い、ガス圧を１Ｐａ（パスカル）とし、ステージ温度を４０℃とし、ＲＦパワーを７０Ｗとすることができる。ただし、Ａｌ合金膜の代わりに、アルミニウム膜や銅膜や不純物を含むシリコン膜やアルミニウムと銅とを含む合金膜やアルミニウムと銅とシリコンを含む合金など、種々の導電体膜を適用することができる。この際、好ましくは、その酸化物が水素（Ｈ）やボロン（Ｂ）などの還元性の高い原子の拡散を防止できる導電体材料が用いられる。

次に、例えば既存の反応性スパッタリング法にて、例えば膜厚が１５０ｎｍ程度のＴａＯｘ膜よりなるバリア膜４５を形成する。ただし、ＴａＯｘ膜の代わりに、例えば既存のＣＶＤ法にて例えば膜厚が５０ｎｍ程度のＡｌ₂Ｏ₃膜を形成しても良い。続いて、例えば既存のプラズマＣＶＤ法にて、例えば膜厚が７５０ｎｍ程度のシリコン窒化膜よりなるパッシベーション膜４６を形成する。これにより、図２（ｂ）に示すように、第３層間絶縁膜４１上にバリア膜４５とパッシベーション膜４６とが形成される。なお、バリア膜４５の形成では、Ｏ₂とＡｒとの混合ガスを用い、ターゲットにＴａを用い、ＤＣパワーを１．６ｋＷ程度とし、ステージ温度を２００℃程度とし、ガス圧を１Ｐａ程度とすることができる。また、パッシベーション膜４６の形成では、ＳｉＨ₄とＮ₂とＡｒとの混合ガスを用い、ステージ温度を４２０℃程度とし、ガス圧を３．５Ｔｏｒｒ程度とし、ＲＦパワーを５００Ｗ程度とすることができる。

次に、例えば既存のフォトリソグラフィ工程を経ることで、図２（ｃ）に示すように、パッシベーション膜４６におけるヒューズ４３上にこれの上面形状と同じ開口形状の開口Ａ１１を有するレジストパターンＲ１１を形成する。

次に、図３（ａ）に示すように、レジストパターンＲ１１をマスクとして用いつつパッシベーション膜４６をエッチングする。このエッチングを第１段階エッチングと言う。第１段階エッチングでは、ヒューズ４３上にパッシベーション膜４６の一部が残るように、開口Ａ１１から露出するパッシベーション膜４６をエッチングする。残すパッシベーション膜４６の膜厚、すなわちエッチング後のヒューズ４３上のパッシベーション膜４６の膜厚は、例えばヒューズ４３の膜厚の半分程度からバリア膜４５の膜厚を引いた膜厚以下とする。言い換えれば、第１段階エッチング後のヒューズ４３上のバリア膜４５及びパッシベーション膜４６の合計の膜厚は、ヒューズ４３の膜厚の半分程度以下とする。なお、パッシベーション膜４６のエッチングには、例えば、エッチングガスにＳＦ₆とＯ₂との混合ガス（ただし、流量比はＳＦ₆：Ｏ₂＝３０：５）を用い、ガス圧を２１０ｍＴｏｒｒ程度とし、ＲＦパワーを１６０Ｗ程度とした等方性ドライエッチングを用いることができる。ただし、これに限らず、例えば濃度が８６％程度で温度が１６０℃程度の熱リン酸溶液を用いたウェットエッチングを用いることもできる。

次に、レジストパターンＲ１１を除去した後、例えば既存のフォトリソグラフィ工程を経ることで、図３（ｂ）に示すように、パッシベーション膜４６におけるヒューズ４３上にこれの上面形状よりも十分（例えば２倍以上）に大きな開口形状の開口Ａ１２を有するレジストパターンＲ１２を形成する。

次に、図３（ｃ）に示すように、レジストパターンＲ１２をマスクとして用いつつパッシベーション膜４６及びバリア膜４５をエッチングする。このエッチングを第２段階エッチングと言う。第２段階エッチングでは、ヒューズ４３上面のパッシベーション膜４６及びバリア膜４５が除去され、且つ、ヒューズ４３側面及び周辺のバリア膜４５が完全に除去されない程度に、開口Ａ１２から露出するパッシベーション膜４６及びバリア膜４５をエッチングする。パッシベーション膜４６の段差は、ヒューズ４３などのメタルパターンの高さによって生じる段差である。そこで、第２段階エッチングでは、メタルパターン（すなわちヒューズ４３）の高さの半分程度のエッチングを行う。この際、ヒューズ４３上のパッシベーション膜４６及びバリア膜４５の合計の膜厚は、第１段階エッチングによりヒューズ４３の半分程度以下に薄膜化されている。このため、第２段階エッチングにおけるエッチング量をヒューズ４３の膜厚の半分程度とすることで、ヒューズ４３の上面を露出させつつ、これの側面及び周辺のパッシベーション膜４６及びバリア膜４５が完全に除去されない程度のエッチングを行うことができる。本例では、例えばヒューズ４３の側面の半分程度までバリア膜４５が残存するように、第１段階エッチング及び第２段階エッチングを行う。なお、これにより、ヒューズ４３上面を露出させ且つヒューズ４３側面及び周辺を露出させない開口（ヒューズウィンドウとも言う）４８が形成される。

なお、パッシベーション膜４６及びバリア膜４５のエッチングには、例えば、エッチングガスにＳＦ₆とＯ₂とＡｒの混合ガス（ただし、流量比はＳＦ₆：Ｏ₂：Ａｒ＝７５：２０：１０００）を用い、ガス圧を１Ｔｏｒｒ程度とし、ＲＦパワーを１０００Ｗ程度とし、ステージ温度を０℃程度としたドライエッチングを用いることができる。

次に、図４（ａ）に示すように、例えば既存のＣＶＤ法にて、例えば膜厚が１００ｎｍ程度のシリコン窒化膜よりなる保護膜４７を形成する。なお、保護膜４７の形成では、ＳｉＨ₄とＮ₂とＡｒとの混合ガスを用い、ステージ温度を４２０℃程度とし、ガス圧を３．５Ｔｏｒｒ程度とし、ＲＦパワーを５００Ｗ程度とすることができる。

次に、例えば既存のフォトリソグラフィ工程を経ることで、図４（ｂ）に示すように、測定パッド４４上の一部に開口Ａ１３を有するレジストパターンＲ１３を、保護膜４７上に形成する。

次に、レジストパターンＲ１３をマスクとして用いつつ、保護膜４７とパッシベーション膜４６とバリア膜４５とを順次エッチングすることで、測定パッド４４上面の一部を露出させる開口４９を形成する。その後、レジストパターンＲ１３を除去することで、図１に示すような層構造を有する本実施例によるアナログ装置１が製造される。なお、保護膜４７とパッシベーション膜４６とバリア膜４５とのエッチングには、例えば、エッチングガスにＳＦ₆とＯ₂とＡｒの混合ガス（ただし、流量比はＳＦ₆：Ｏ₂：Ａｒ＝７５：２０：１０００）を用い、ガス圧を１Ｔｏｒｒ程度とし、ＲＦパワーを１０００Ｗ程度とし、ステージ温度を０℃程度としたドライエッチングを用いることができる。

・作用効果
以上のように、本実施例によるアナログ装置１は、トランジスタ１０Ａ及び１０Ｂを含む半導体素子及び強誘電体キャパシタ２０を有する半導体基板１１と、半導体素子（１０Ａ及び１０Ｂ）及び強誘電体キャパシタ２０が埋没するように半導体基板１１上に形成された第１から第３層間絶縁膜２１、３１及び４１（第１絶縁膜）と、第１から第３層間絶縁膜２１、３１及び４１（第１絶縁膜）上に形成されたヒューズ４３を含むメタルパターン（導電体膜）と、ヒューズ４３上面に開口４８を有するように第１から第３層間絶縁膜２１、３１及び４１（第１絶縁膜）上からヒューズ４３側面の少なくとも一部にかけて形成され、水素原子やボロン原子などの還元性を有する所定の原子を通さないバリア膜４５（拡散防止膜）と、バリア膜４５（拡散防止膜）上に形成され、所定の原子を含むパッシベーション膜４６（第２絶縁膜）とを有して構成される。

また、本実施例によるアナログ回路１の製造方法では、トランジスタ１０Ａ及び１０Ｂを含む半導体素子及び強誘電体キャパシタ２０を有する半導体基板１１を準備し、半導体基板１１上に半導体素子（１０Ａ及び１０Ｂ）及び強誘電体キャパシタ２０を埋没させる第１から第３層間絶縁膜２１、３１及び４１（第１絶縁膜）を形成し、第１から第３層間絶縁膜２１、３１及び４１（第１絶縁膜）上にヒューズ４３を含むメタルパターン（導電体膜）を形成し、第１から第３層間絶縁膜（第１絶縁膜）上及びメタルパターン（導電体膜）上に水素原子やボロン原子などの還元性を有する所定の原子を通さないバリア膜４５（拡散防止膜）を形成し、バリア膜４５（拡散防止膜）上に所定の原子を含むパッシベーション膜４６（第２絶縁膜）を形成し、ヒューズ４３上面が露出しないようにヒューズ４３上のパッシベーション膜４５（第２絶縁膜）をエッチングし、ヒューズ４３上面が露出し且つヒューズ４３側面及びヒューズ４３周囲の第３層間絶縁膜４１（第１絶縁膜の一部）が露出しないようにヒューズ４３上及び周囲のパッシベーション膜４６（第２絶縁膜）及びバリア膜４５（拡散防止膜）をエッチングする。

水素原子やボロン原子などの還元性を有する所定の原子を通さないバリア膜４５（拡散防止膜）で、第１から第３層間絶縁膜２１、３１及び４１（第１絶縁膜）上からヒューズ４３側面までを覆う構成とすることで、例えば還元性を有する所定の原子を含むパッシベーション膜４６（第２絶縁膜）をバリア膜４５（拡散防止膜）の上層に形成した場合でも、バリア膜４５（拡散防止膜）の下層へパッシベーション膜４６（第２絶縁膜）から還元性を有する所定の原子が拡散することを防止できる。この結果、還元性を有する所定の原子で容易に特性が劣化する強誘電体膜２５を含む強誘電体キャパシタ２０を、ヒューズ４３と共に同一半導体基板１１上に形成した場合でも、強誘電体キャパシタ２０の特性が劣化することを防止することが可能となる。

次に、本発明の実施例２について図面を用いて詳細に説明する。尚、以下の説明において、実施例１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１と同様である。また、本実施例では、本発明による半導体装置として、強誘電体キャパシタと半導体素子であるトランジスタとヒューズとが同一の半導体基板上に形成されたアナログ装置２を例に挙げて説明する。

・構成
図５は、本実施例によるアナログ装置２の構成を示す断面図である。図５に示すように、アナログ装置２は、実施例１によるアナログ装置１と同様の構成において、コンタクトプラグ４２、開口（ヒューズウィンドウ）４８、バリア膜４５、パッシベーション膜４６、保護膜４７がそれぞれ、コンタクトプラグ５２、開口（ヒューズウィンドウ）５８、第２バリア膜５５及び５５ａ、パッシベーション膜５６及び５６ａ、保護膜５７に置き換えられると共に、第４層間絶縁膜５１及び５１ａと、第１バリア膜６１と、第３バリア膜６２ａ及び６２ｂとをさらに有する。

上記構成において、第１バリア膜６１は、水素（Ｈ）やボロン（Ｂ）などの還元性の高い原子の拡散を防止できる材料で形成された膜である。この第１バリア膜６１は、ヒューズ４３及び測定パッド４４を含むメタルパターンやメタル配線３３と同様に、例えば、最下層に形成されたチタニウム窒化膜（第１膜）と、第１膜上に形成されたアルミニウム合金膜（第２膜）と、最上層に形成されたチタニウム窒化膜（第３膜）とを有して構成される。第１膜は、第１バリア膜６１の主要部分である第２膜と第３層間絶縁膜４１とを密着させるための膜である。したがって、上述のチタニウム窒化膜に限らず、種々の導電体膜を適用することができる。また、その膜厚は、例えば５０ｎｍ程度とすることができる。第２膜は、上述したように第１バリア膜６１の主要部分である。したがって、上述のアルミニウム合金膜に限らず、アルミニウムや銅や不純物を含むシリコン、若しくはそれらのうち１つ以上を含む合金など、種々の導電体膜を適用することができる。ただし、好ましくは、その酸化物が水素（Ｈ）やボロン（Ｂ）などの還元性の高い原子の拡散を防止できる材料で形成される。また、その膜厚は、例えば５００〜１０００ｎｍ程度とすることができる。第３膜は、第１バリア膜６１の主要部分である第２膜と後述する第４層間絶縁膜５１ａとを密着させるための膜である。したがって、上述のチタニウム窒化膜に限らず、種々の導電体膜を適用することができる。また、その膜厚は、例えば１００ｎｍ程度とすることができる。

第４層間絶縁膜５１は、第１バリア膜６１を埋没させる程度に第３層間絶縁膜４１に形成された絶縁膜である。この第４層間絶縁膜５１には、例えばシリコン酸化膜など、従来、層間絶縁膜（中間絶縁膜とも言う）に用いられている各種絶縁膜を適用することができる。なお、第４層間絶縁膜５１ａは、第３層間絶縁膜４１上に形成された第４層間絶縁膜５１ａの一部であって、開口５８により第４層間絶縁膜５１から分離された部分である。言い換えれば、第４層間絶縁膜５１は、後述するヒューズ４３下のヒューズウィンドウである開口５８の外縁部分は、第４層間絶縁膜５１を貫通するように形成されており、また、ヒューズ４３下の第１バリア膜６１は、ヒューズウィンドウである開口５８下を完全にカバーするように形成されている。

第４層間絶縁膜５１上には、実施例１と同様の測定パッド４４が形成される。第４層間絶縁膜５１上から測定パッド４４上には、第２バリア膜５５が形成される。この第２バリア膜５５は、実施例１におけるバリア膜４５と同様に、後述するパッシベーション膜５６から還元性の高い原子が下層へ拡散することを防止するための膜である。この第２バリア膜５５は、例えばタンタルオキサイド（ＴａＯｘ）膜やアルミナ（Ａｌ₂Ｏ₃）膜など、水素（Ｈ）やボロン（Ｂ）などの還元性の高い原子を通さない膜を用いて形成される。第２バリア膜５５の膜厚は、例えば反応性スパッタリングにて形成したタンタルオキサイド膜を用いた場合、例えば１５０ｎｍ程度とすることができる。また、例えばＣＶＤ（Chemical Vapor Deposition）法にて形成したアルミナ膜を用いた場合、例えば５０ｎｍ程度とすることができる。ただし、これに限定されず、パッシベーション膜５６から拡散される還元性の高い原子を通さない程度の膜厚であれば如何様にも変形することができる。なお、第２バリア膜５５は、測定パッド４４下以外の第４層間絶縁膜５１上面を完全に覆う。また、第２バリア膜５５は、測定パッド４４を露出させる開口（図５における開口４９の一部）を有する。

第２バリア膜５５上には、パッシベーション膜５６が形成される。このパッシベーション膜５６は、実施例１におけるパッシベーション膜４６と同様に、例えばプラズマＣＶＤ法にて形成したシリコン窒化膜を適用することができる。また、その膜厚は、例えば７５０ｎｍ程度とすることができる。

また、第４層間絶縁膜５１から分離された第４層間絶縁膜５１ａ上には、実施例１と同様のヒューズ４３が形成される。第４層間絶縁膜５１ａ上からヒューズ４３側面には、第２バリア膜５５ａが形成される。この第２バリア膜５５ａは、後述するパッシベーション膜５６ａから還元性の高い原子が下層へ拡散することを防止するための膜である。なお、第２バリア膜５５ａは、開口５８により第２バリア膜５５から分離された部分である。したがって、第２バリア膜５５ａは、第２バリア膜５５と同様に、例えばタンタルオキサイド（ＴａＯｘ）膜やアルミナ（Ａｌ₂Ｏ₃）膜など、水素（Ｈ）やボロン（Ｂ）などの還元性の高い原子を通さない膜を用いて形成される。なお、第２バリア膜５５ａは、ヒューズ４３下以外の第４層間絶縁膜５１ａ上面を完全に覆う。

第２バリア膜５５ａ上には、パッシベーション膜５６ａが形成される。このパッシベーション膜５６ａは、開口５８によりパッシベーション膜５６から分離された部分である。したがって、パッシベーション膜５６ａは、パッシベーション膜５６と同様に、例えばプラズマＣＶＤ法にて形成したシリコン窒化膜を適用することができる。

また、少なくとも第４層間絶縁膜５１及び第２バリア膜５５の側面、並びに少なくとも第４層間絶縁膜５１ａ及び第２バリア膜５５ａの側面には、下端が第１バリア膜６１まで達する第３バリア膜６２ａ及び６２ｂがそれぞれ形成される。言い換えれば、開口５８の側面並びに開口５８により島状に分離された第４層間絶縁膜５１ａ及び第２バリア膜５５ａの側面には、それぞれ第３バリア膜６２ａ及び６２ｂが形成される。第３バリア膜６２ａ及び６２ｂは、第２バリア膜５５と同様に、例えばタンタルオキサイド（ＴａＯｘ）膜やアルミナ（Ａｌ₂Ｏ₃）膜など、水素（Ｈ）やボロン（Ｂ）などの還元性の高い原子を通さない膜を用いて形成された膜である。また、第３バリア膜６２ａ及び６２ｂの膜厚は、例えば反応性スパッタリングにて形成したタンタルオキサイド膜を用いた場合、例えば１５０ｎｍ程度とすることができる。また、例えばＣＶＤ（Chemical Vapor Deposition）法にて形成したアルミナ膜を用いた場合、例えば５０ｎｍ程度とすることができる。ただし、これに限定されず、パッシベーション膜５６及び５６ａから拡散される還元性の高い原子を通さない程度の膜厚であれば如何様にも変形することができる。

本実施例では、このように、少なくとも第４層間絶縁膜５１及び第２バリア膜５５の側面、並びに少なくとも第４層間絶縁膜５１ａ及び第２バリア膜５５ａの側面に、第２バリア膜５５及び５５ａ並びに第１バリア膜６１とそれぞれ連結した第３バリア膜６２ａ及び６２ｂを形成することで、パッシベーション膜５６及び５６ａと下層との間を完全にバリア膜でカバーすることが可能となる。これにより、パッシベーション膜５６及び５６ａから還元性の高い原子が下層へ拡散することを防止することが可能となる。なお、第３バリア膜６２ａ及び６２ｂは、パッシベーション膜５６及び５６ａの側面までそれぞれ延在していても良い。

また、以上のようにヒューズ４３及び測定パッド４４を含むメタルパターンと第２バリア膜５５及び５５ａとパッシベーション膜５６及び５６ａと第３バリア膜６２ａ及び６２ｂとが形成された第４層間絶縁膜５１上及び開口５８内には、半導体基板１１上全体を覆うように保護膜５７が形成される。この保護膜５７は、実施例１における保護膜４７と同様に、ヒューズ４３をカットした際に、これを形成するメタル（導電体物）が飛散することを防止するための膜である。この保護膜５７には、例えばシリコン窒化膜を適用することができる。その膜厚は、例えば１００ｎｍ程度とすることができる。なお、保護膜５７は、測定パッド４４を露出させるための開口（図１における開口４９の一部）を有する。

また、本例では、実施例１において測定パッド４４とメタル配線３３とを電気的に接続していたコンタクトプラグ４２が、コンタクトプラグ５２に置き換えられている。このコンタクトプラグ５２は、第３層間絶縁膜４１だけでなく、第４層間絶縁膜５１も貫通するように形成されている。

なお、その他の構成は、実施例１と同様であるため、ここでは詳細な説明を省略する。

・製造方法
次に、本実施例によるアナログ装置２の製造方法について図面を用いて詳細に説明する。

本製造方法では、まず、実施例１と同様の方法を用いることで、トランジスタ１０Ａ及び１０Ｂと、第１から第３層間絶縁膜２１、３１及び４１と、強誘電体キャパシタ２０と、メタル配線３３と、コンタクトプラグ２２、２３及び３２とが形成された半導体基板１１を作製する。

次に、例えば既存のスパッタリング法にて、例えばＴｉＮ膜（第１膜）とＡｌ合金膜（第２膜）とＴｉＮ膜（第３膜）とからなる導電体膜を第３層間絶縁膜４１上に形成する。続いて、例えば既存のフォトリソグラフィ工程を経ることで、第３層間絶縁膜４１上の導電体膜上に、第１バリア膜６１の上面形状が転写されたレジストパターンを形成する。続いて、このレジストパターンをマスクとして、導電体膜をパターニングすることで、図６（ａ）に示すように、第１バリア膜６１を第３層間絶縁膜４１上に形成する。なお、ＴｉＮ膜（第１膜及び第３膜）の形成では、ターゲットにＴｉを用い、チャンバ内雰囲気にＮ₂ガスを用い、ＤＣパワーを５０００Ｗ程度とし、基板温度を１００℃程度とすることができる。Ａｌ合金膜（第２膜）の形成では、ターゲットにＡｌ合金を用い、チャンバ内雰囲気にＡｒガスを用い、ＤＣパワーを１５ｋＷ程度とし、基板温度を２００℃程度とすることができる。また、形成した導電体膜のパターニングでは、エッチングガスにＢＣｌ₃とＣｌ₂との混合ガス（ただし、流量比はＢＣｌ₃：Ｃｌ₂＝４：６）を用い、ガス圧を１Ｐａ（パスカル）とし、ステージ温度を４０℃とし、ＲＦパワーを７０Ｗとすることができる。ただし、Ａｌ合金膜の代わりに、アルミニウム膜や銅膜や不純物を含むシリコン膜やアルミニウムと銅とを含む合金膜やアルミニウムと銅とシリコンを含む合金など、種々の導電体膜を適用することができる。この際、好ましくは、その酸化物が水素（Ｈ）やボロン（Ｂ）などの還元性の高い原子の拡散を防止できる導電体材料が用いられる。

次に、例えば既存のＣＶＤ法を用いることで、膜厚が例えば８００ｎｍ程度のシリコン酸化膜よりなる第４層間絶縁膜５１を形成する。なお、第４層間絶縁膜５１の表面は、例えばＣＭＰ法にて平坦化される。続いて、例えば既存のフォトリソグラフィ工程及びエッチング工程を経ることで、メタル配線３３の一部及び／又は半導体素子の一部を露出するコンタクトを第１から第４層間絶縁膜２１、３１、４１及び５１に適宜形成し、これにアルミニウムや銅やタングステンなどの所定の導電体物を充填することで、第１から第４層間絶縁膜２１、３１、４１及び５１にコンタクトプラグ５２を含むコンタクトプラグを形成する。

続いて、例えば既存のスパッタリング法にて、例えばＴｉＮ膜（第１膜）とＡｌ合金膜（第２膜）とＴｉＮ膜（第３膜）とからなる導電体膜を第４層間絶縁膜５１上に形成する。続いて、例えば既存のフォトリソグラフィ工程を経ることで、第４層間絶縁膜５１上の導電体膜上に、ヒューズ４３と測定パッド４４とを含むメタルパターンの上面形状が転写されたレジストパターンを形成する。続いて、このレジストパターンをマスクとして、導電体膜をパターニングすることで、図６（ｂ）に示すように、ヒューズ４３と測定パッド４４とを含むメタルパターンを第４層間絶縁膜５１上に形成する。なお、ＴｉＮ膜（第１膜及び第３膜）の形成では、ターゲットにＴｉを用い、チャンバ内雰囲気にＮ₂ガスを用い、ＤＣパワーを５０００Ｗ程度とし、基板温度を１００℃程度とすることができる。Ａｌ合金膜（第２膜）の形成では、ターゲットにＡｌ合金を用い、チャンバ内雰囲気にＡｒガスを用い、ＤＣパワーを１５ｋＷ程度とし、基板温度を２００℃程度とすることができる。また、形成した導電体膜のパターニングでは、エッチングガスにＢＣｌ₃とＣｌ₂との混合ガス（ただし、流量比はＢＣｌ₃：Ｃｌ₂＝４：６）を用い、ガス圧を１Ｐａ（パスカル）とし、ステージ温度を４０℃とし、ＲＦパワーを７０Ｗとすることができる。ただし、Ａｌ合金膜の代わりに、アルミニウム膜や銅膜や不純物を含むシリコン膜やアルミニウムと銅とを含む合金膜やアルミニウムと銅とシリコンを含む合金など、種々の導電体膜を適用することができる。この際、好ましくは、その酸化物が水素（Ｈ）やボロン（Ｂ）などの還元性の高い原子の拡散を防止できる導電体材料が用いられる。

次に、例えば既存の反応性スパッタリング法にて、例えば膜厚が１５０ｎｍ程度のＴａＯｘ膜よりなる第２バリア膜５５を形成する。ただし、ＴａＯｘ膜の代わりに、例えば既存のＣＶＤ法にて例えば膜厚が５０ｎｍ程度のＡｌ₂Ｏ₃膜を形成しても良い。続いて、例えば既存のプラズマＣＶＤ法にて、例えば膜厚が７５０ｎｍ程度のシリコン窒化膜よりなるパッシベーション膜５６を形成する。これにより、図６（ｃ）に示すように、第４層間絶縁膜５１上に第２バリア膜５５とパッシベーション膜５６とが形成される。なお、第２バリア膜５５の形成では、Ｏ₂とＡｒとの混合ガスを用い、ターゲットにＴａを用い、ＤＣパワーを１．６ｋＷ程度とし、ステージ温度を２００℃程度とし、ガス圧を１Ｐａ程度とすることができる。また、パッシベーション膜５６の形成では、ＳｉＨ₄とＮ₂とＡｒとの混合ガスを用い、ステージ温度を４２０℃程度とし、ガス圧を３．５Ｔｏｒｒ程度とし、ＲＦパワーを５００Ｗ程度とすることができる。

次に、例えば既存のフォトリソグラフィ工程を経ることで、図７（ａ）に示すように、パッシベーション膜５６におけるヒューズ４３上にこれの上面形状よりも十分（例えば２倍以上）に大きな開口形状の開口Ａ２１を有するレジストパターンＲ２１を形成する。

次に、図７（ｂ）に示すように、レジストパターンＲ２１をマスクとして用いつつ、例えば異方性ドライエッチングにて、パッシベーション膜５６と第２バリア膜５５とを第４層間絶縁膜５１とを順次エッチングすることで、少なくともヒューズ４３上のパッシベーション膜５６及び第２バリア膜５５を除去してヒューズ４３上面を露出させると共に、開口Ａ２１下の外縁部分の第１バリア膜６１を露出させる開口５８を形成する。この際、ヒューズ４３側面には、パッシベーション膜５６の一部（パッシベーション膜５６ａ）と第２バリア膜５５の一部（第２バリア膜５５ａ）とがサイドウォール状に残る。また、ヒューズ４３、パッシベーション膜５６ａ及び第２バリア膜５５ａ下に、第４層間絶縁膜５１から分離された第４層間絶縁膜５１ａが形成される。なお、パッシベーション膜５６と第２バリア膜５５と第４層間絶縁膜５１との異方性ドライエッチングでは、例えば、エッチングガスにＳＦ₆とＯ₂とＡｒの混合ガス（ただし、流量比はＳＦ₆：Ｏ₂：Ａｒ＝７５：２０：１０００）を用い、ガス圧を１Ｔｏｒｒ程度とし、ＲＦパワーを１０００Ｗ程度とし、ステージ温度を０℃程度としたドライエッチングを用いることができる。ただし、このエッチングでは、第１バリア膜６１との選択比が十分に取れる条件を適用することが好ましい。

次に、図７（ｃ）に示すように、例えば既存の反応性スパッタリング法にて、例えば膜厚が１５０ｎｍ程度のＴａＯｘ膜よりなる第３バリア膜６２Ａを形成する。ただし、ＴａＯｘ膜の代わりに、例えば既存のＣＶＤ法にて例えば膜厚が５０ｎｍ程度のＡｌ₂Ｏ₃膜を形成しても良い。なお、第３バリア膜６２Ａの形成では、Ｏ₂とＡｒとの混合ガスを用い、ターゲットにＴａを用い、ＤＣパワーを１．６ｋＷ程度とし、ステージ温度を２００℃程度とし、ガス圧を１Ｐａ程度とすることができる。

次に、第３バリア膜６２Ａ全面を異方性ドライエッチングすることで、図８（ａ）に示すように、少なくとも第４層間絶縁膜５１及び第２バリア膜５５の側面、並びに少なくとも第４層間絶縁膜５１ａ及び第２バリア膜５５ａの側面、言い換えれば、開口５８の側面並びに開口５８により島状に分離された第４層間絶縁膜５１ａ及び第２バリア膜５５ａの側面に、下端が第１バリア膜６１まで達するサイドウォール状の第３絶縁膜６２ａ及び６２ｂをそれぞれ形成する。これにより、パッシベーション膜５６及び５６ａと下層との間が、第１から第３バリア膜６１、５５及び５５ａ並びに６２ａ及び６２ｂを用いて完全にカバーされる。なお、第３バリア膜６２Ａの異方性ドライエッチングでは、例えば、エッチングガスにＳＦ₆とＯ₂とＡｒの混合ガス（ただし、流量比はＳＦ₆：Ｏ₂：Ａｒ＝７５：２０：１０００）を用い、ガス圧を１Ｔｏｒｒ程度とし、ＲＦパワーを１０００Ｗ程度とし、ステージ温度を０℃程度としたドライエッチングを用いることができる。ただし、このエッチングでは、第１バリア膜６１との選択比が十分に取れる条件を適用することが好ましい。

次に、図８（ｂ）に示すように、例えば既存のＣＶＤ法にて、例えば膜厚が１００ｎｍ程度のシリコン窒化膜よりなる保護膜５７を形成する。なお、保護膜５７の形成では、ＳｉＨ₄とＮ₂とＡｒとの混合ガスを用い、ステージ温度を４２０℃程度とし、ガス圧を３．５Ｔｏｒｒ程度とし、ＲＦパワーを５００Ｗ程度とすることができる。

次に、例えば既存のフォトリソグラフィ工程を経ることで、図８（ｃ）に示すように、測定パッド４４上の一部に開口Ａ２２を有するレジストパターンＲ２２を、保護膜５７上に形成する。

次に、レジストパターンＲ２２をマスクとして用いつつ、保護膜５７とパッシベーション膜５６と第２バリア膜５５とを順次エッチングすることで、測定パッド４４上面の一部を露出させる開口４９を形成する。その後、レジストパターンＲ２２を除去することで、図５に示すような層構造を有する本実施例によるアナログ装置２が製造される。なお、保護膜５７とパッシベーション膜５６と第２バリア膜５５とのエッチングには、例えば、エッチングガスにＳＦ₆とＯ₂とＡｒの混合ガス（ただし、流量比はＳＦ₆：Ｏ₂：Ａｒ＝７５：２０：１０００）を用い、ガス圧を１Ｔｏｒｒ程度とし、ＲＦパワーを１０００Ｗ程度とし、ステージ温度を０℃程度としたドライエッチングを用いることができる。

・作用効果
以上のように、本実施例によるアナログ回路２は、トランジスタ１０Ａ及び１０Ｂを含む半導体素子及び強誘電体キャパシタ２０を有する半導体基板１１と、半導体素子（１０Ａ及び１０Ｂ）及び強誘電体キャパシタ２０が埋没するように半導体基板１１上に形成された第１から第３層間絶縁膜２１、３１及び４１（第１絶縁膜）と、第１から第３層間絶縁膜２１、３１及び４１（第１絶縁膜）における所定領域上に形成され、還元性を有する所定の原子を通さない第１バリア膜６１（第１拡散防止膜）と、第１バリア膜６１（第１拡散防止膜）上の一部に形成された第４層間絶縁膜５１ａ（第２絶縁膜）と、第４層間絶縁膜５１ａ（第２絶縁膜）上に形成されたヒューズ４３を含むメタルパターン（導電体膜）と、第４層間絶縁膜５１ａ（第２絶縁膜）上からヒューズ４３側面の少なくとも一部にかけて形成され、所定の原子を通さない第２バリア膜５５ａ（第２拡散防止膜）と、下端が第１バリア膜６１（第１拡散防止膜）に接するように第２バリア膜５５ａ（第２拡散防止膜）側面から第４層間絶縁膜５１ａ（第２絶縁膜）側面にかけて形成され、所定の原子を通さない第３バリア膜６２ａ（第３拡散防止膜）と、第４層間絶縁膜５１ａ（第２絶縁膜）から所定間隔を隔てつつ、第３層間絶縁膜４１（第１絶縁膜の一部）上から第１バリア膜６１（第１拡散防止膜）上にかけて形成された第４層間絶縁膜５１（第３絶縁膜）と、第４層間絶縁膜５１（第３絶縁膜）上に形成され、所定の原子を通さない第２バリア膜５５（第４拡散防止膜）と、下端が第１バリア膜６１第１拡散防止膜）に接するように第２バリア膜５５（第４拡散防止膜）側面から第４層間絶縁膜５１（第３絶縁膜）側面にかけて形成され、所定の原子を通さない第３バリア膜６２ｂ（第５拡散防止膜）と、第２バリア膜５５（第４拡散防止膜）上に形成され、所定の原子を含むパッシベーション膜５６（第４絶縁膜）とを有して構成される。

また、本実施例によるアナログ回路２の製造方法では、トランジスタ１０Ａ及び１０Ｂを含む半導体素子及び強誘電体キャパシタ２０を有する半導体基板１１を準備し、半導体基板１１上に半導体素子（１０Ａ及び１０Ｂ）及び強誘電体キャパシタ２０を埋没させる第１から第３層間絶縁膜２１、３１及び４１（第１絶縁膜）を形成し、第１から第３層間絶縁膜２１、３１及び４１（第１絶縁膜）における所定領域上に還元性を有する所定の原子を通さない第１バリア膜６１（第１拡散防止膜）を形成し、第３層間絶縁膜３１（第１絶縁膜の一部）及び第１バリア膜６１（第１拡散防止膜）上に第４層間絶縁膜５１（第２絶縁膜）を形成し、第４層間絶縁膜５１（第２絶縁膜）上にヒューズ４３を含むメタルパターン（導電体膜）を形成し、第４層間絶縁膜５１（第２絶縁膜）上及びメタルパターン（導電体膜）上に所定の原子を通さない第２バリア膜５５（第２拡散防止膜）を形成し、第２バリア膜５５（第２拡散防止膜）上に所定の原子を含むパッシベーション膜５６（第３絶縁膜）を形成し、第１バリア膜６１（第１拡散防止膜）における少なくとも一部上のパッシベーション膜５６（第３絶縁膜）と第２バリア膜５５（第２拡散防止膜）と第４層間絶縁膜５１（第２絶縁膜）とを異方性エッチングすることで、第１バリア膜６１（第１拡散防止膜）上面におけるヒューズ４３下の領域から所定距離離間した領域とヒューズ４３上面とを露出させる開口５８を形成し、第４層間絶縁膜５１及び５１ａ（第２絶縁膜）上及び開口５８内に所定の原子を通さない第３バリア膜６２Ａ（第３拡散防止膜）を形成し、第３バリア膜６２Ａ（第３拡散防止膜）を異方性エッチングすることで、下端が第１バリア膜６１（第１拡散防止膜）に接し且つ側面が第２バリア膜５５ａ（第２拡散防止膜）に接する第３バリア膜６２ａ（第４拡散防止膜）と、下端が第１バリア膜６１（第１拡散防止膜）に接し且つ側面が第２バリア膜５５（第２拡散防止膜）に接する第３バリア膜６２ｂ（第４拡散防止膜）とを開口５８内側面に形成する。

それぞれが水素原子やボロン原子などの還元性を有する所定の原子を通さない第１から第３バリア膜６１、５５及び５５ａ並びに６２ａ及び６２ｂ（第１、第２及び第４拡散防止膜）で、例えば第１から第４層間絶縁膜５１（第３絶縁膜）上から第３層間絶縁膜４１（第１絶縁膜の一部）上を介して第４層間絶縁膜５１ａ（第２絶縁膜）上に形成されたヒューズ４３側面までを覆う構成とすることで、例えば還元性を有する所定の原子を含むパッシベーション膜（第４絶縁膜）を第１から第３バリア膜６１、５５及び５５ａ並びに６２ａ及び６２ｂ（第１、第２及び第４拡散防止膜）の上層に形成した場合でも、第１から第３バリア膜６１、５５及び５５ａ並びに６２ａ及び６２ｂ（第１、第２及び第４拡散防止膜）の下層へパッシベーション膜５６（第４絶縁膜）から還元性を有する所定の原子が拡散することを防止できる。この結果、還元性を有する所定の原子で容易に特性が劣化する強誘電体膜２５を含む強誘電体キャパシタ２０を、ヒューズ４３と共に同一半導体基板１１上に形成した場合でも、強誘電体キャパシタ２０の特性が劣化することを防止することが可能となる。

また、上記実施例１及び実施例２は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。

本発明の実施例１によるアナログ回路の概略構成を示す断面図である。 本発明の実施例１によるアナログ回路の製造方法を示すプロセス図である（１）。 本発明の実施例１によるアナログ回路の製造方法を示すプロセス図である（２）。 本発明の実施例１によるアナログ回路の製造方法を示すプロセス図である（３）。 本発明の実施例２によるアナログ回路の概略構成を示す断面図である。 本発明の実施例２によるアナログ回路の製造方法を示すプロセス図である（１）。 本発明の実施例２によるアナログ回路の製造方法を示すプロセス図である（２）。 本発明の実施例２によるアナログ回路の製造方法を示すプロセス図である（３）。

符号の説明

１、２ アナログ装置
１０Ａ、１０Ｂ トランジスタ
１１ 半導体基板
１２ 素子分離節煙膜
１３ ゲート絶縁膜
１４ ゲート電極
１５ サイドウォール
１６ ＬＤＤ
１７ 高濃度拡散領域
２０ 強誘電体キャパシタ
２１ 第１層間絶縁膜
２２、２３、３２、４２、５２ コンタクトプラグ
２４ 下部電極
２５ 容量絶縁膜
２６ 上部電極
３１ 第２層間絶縁膜
３３ メタル配線
４１ 第３層間絶縁膜
４３ ヒューズ
４４ 測定パッド
４５ バリア膜
４６、５６、５６ａ パッシベーション膜
４７、５７ 保護膜
５１、５１ａ 第４層間絶縁膜
５５、５５ａ 第２バリア膜
６１ 第１バリア膜
６２、６２Ａ 第３バリア膜
４８、４９、５８、Ａ１１、Ａ１２、Ａ１３、Ａ２１、Ａ２２ 開口
Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２ レジストパターン

Claims (10)

1. 半導体素子及び強誘電体キャパシタを有する半導体基板と、
   前記半導体素子及び前記強誘電体キャパシタが埋没するように前記半導体基板上に形成された第１絶縁膜と、
   前記第１絶縁膜上に形成されたヒューズを含む導電体膜と、
   前記ヒューズ上面に開口を有するように前記第１絶縁膜上から前記ヒューズ側面の少なくとも一部にかけて形成され、還元性を有する所定の原子を通さない拡散防止膜と、
   前記拡散防止膜上に形成され、前記所定の原子を含む第２絶縁膜と
   を有することを特徴とする半導体装置。
2. 半導体素子及び強誘電体キャパシタを有する半導体基板と、
   前記半導体素子及び前記強誘電体キャパシタが埋没するように前記半導体基板上に形成された第１絶縁膜と、
   前記第１絶縁膜における所定領域上に形成され、還元性を有する所定の原子を通さない第１拡散防止膜と、
   前記第１拡散防止膜上の一部に形成された第２絶縁膜と、
   前記第２絶縁膜上に形成されたヒューズを含む導電体膜と、
   前記第２絶縁膜上から前記ヒューズ側面の少なくとも一部にかけて形成され、前記所定の原子を通さない第２拡散防止膜と、
   下端が前記第１拡散防止膜に接するように前記第２拡散防止膜側面から前記第２絶縁膜側面にかけて形成され、前記所定の原子を通さない第３拡散防止膜と、
   前記第２絶縁膜から所定間隔を隔てつつ、前記第１絶縁膜上から前記第１拡散防止膜上にかけて形成された第３絶縁膜と、
   前記第３絶縁膜上に形成され、前記所定の原子を通さない第４拡散防止膜と、
   下端が前記第１拡散防止膜に接するように第４拡散防止膜側面から前記第３絶縁膜側面にかけて形成され、前記所定の原子を通さない第５拡散防止膜と、
   前記第４拡散防止膜上に形成され、前記所定の原子を含む第４絶縁膜と
   を有することを特徴とする半導体装置。
3. 半導体素子及び強誘電体キャパシタを有する半導体基板を準備する工程と、
   前記半導体基板上に前記半導体素子及び前記強誘電体キャパシタを埋没させる第１絶縁膜を形成する工程と、
   前記第１絶縁膜上にヒューズを含む導電体膜を形成する工程と、
   前記第１絶縁膜上及び導電体膜上に還元性を有する所定の原子を通さない拡散防止膜を形成する工程と、
   前記拡散防止膜上に前記所定の原子を含む第２絶縁膜を形成する工程と、
   前記ヒューズ上面が露出しないように当該ヒューズ上の前記第２絶縁膜をエッチングする工程と、
   前記ヒューズ上面が露出し且つ当該ヒューズ側面の少なくとも一部上及び当該ヒューズ周囲の前記第１絶縁膜上に前記拡散防止膜及び前記第２絶縁膜の一部が残存するように、当該ヒューズ上及び周囲の前記第２絶縁膜及び前記拡散防止膜をエッチングする工程と
   を有することを特徴とする半導体装置の製造方法。
4. 前記ヒューズ上面が露出しないように当該ヒューズ上の前記第２絶縁膜をエッチングする工程は、前記ヒューズ上に第１開口を有する第１レジストパターンを前記第２絶縁膜上に形成し、当該第１レジストパターンをマスクとして用いつつ、前記ヒューズ上面が露出しないように前記第２絶縁膜をエッチングし、
   前記ヒューズ上面が露出し且つ当該ヒューズ側面の少なくとも一部上及び当該ヒューズ周囲の前記第１絶縁膜上に前記拡散防止膜及び前記第２絶縁膜の一部が残存するように、当該ヒューズ上及び周囲の前記第２絶縁膜及び前記拡散防止膜をエッチングする工程は、前記ヒューズ上及び当該ヒューズ周囲上に第２開口を有する第２レジストパターンを前記第２絶縁膜上に形成し、当該第２レジストパターンをマスクとして用いつつ、前記ヒューズ上面が露出し且つ当該ヒューズ側面の少なくとも一部上及び当該ヒューズ周囲の前記第１絶縁膜上に前記拡散防止膜及び前記第２絶縁膜の一部が残存するように前記第２絶縁膜及び前記拡散防止膜をエッチングすることを特徴とする請求項３記載の半導体装置の製造方法。
5. 前記拡散防止膜は、タンタルオキサイド膜又はアルミナ膜であることを特徴とすることを特徴とする請求項３または４記載の半導体装置の製造方法。
6. 前記導電体膜は、アルミニウムを含む層を有して成る単層膜又は積層膜であることを特徴とする請求項３から５の何れか１項に記載の半導体装置の製造方法。
7. 半導体素子及び強誘電体キャパシタを有する半導体基板を準備する工程と、
   前記半導体基板上に前記半導体素子及び前記強誘電体キャパシタを埋没させる第１絶縁膜を形成する工程と、
   前記第１絶縁膜における所定領域上に還元性を有する所定の原子を通さない第１拡散防止膜を形成する工程と、
   前記第１絶縁膜及び前記第１拡散防止膜上に第２絶縁膜を形成する工程と、
   前記第２絶縁膜上にヒューズを含む導電体膜を形成する工程と、
   前記第２絶縁膜上及び前記導電体膜上に前記所定の原子を通さない第２拡散防止膜を形成する工程と、
   前記第２拡散防止膜上に前記所定の原子を含む第３絶縁膜を形成する工程と、
   前記第１拡散防止膜における少なくとも一部上の前記第３絶縁膜と前記第２拡散防止膜と前記第２絶縁膜とを異方性エッチングすることで、前記第１拡散防止膜上面における前記ヒューズ下の領域から所定距離離間した領域と前記ヒューズ上面とを露出させる開口を形成する工程と、
   前記第２絶縁膜上及び前記開口内に前記所定の原子を通さない第３拡散防止膜を形成する工程と、
   前記第３拡散防止膜を異方性エッチングすることで、下端が前記第１拡散防止膜に接し且つ側面が前記第２拡散防止膜に接する第４拡散防止膜を前記開口内側面に形成する工程と
   を有することを特徴とする半導体装置の製造方法。
8. 前記第１拡散防止膜は、アルミニウムを含む層を有して成る単層膜又は積層膜であることを特徴とする請求項７記載の半導体装置の製造方法。
9. 前記第２及び第３拡散防止膜は、タンタルオキサイド膜又はアルミナ膜であることを特徴とすることを特徴とする請求項７または８記載の半導体装置の製造方法。
10. 前記導電体膜は、アルミニウムを含む層を有して成る単層膜又は積層膜であることを特徴とする請求項７から９の何れか１項に記載の半導体装置の製造方法。

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