JP4580284B2 - 強誘電体素子の製造方法 - Google Patents

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Description

本発明は、強誘電体素子の製造方法に関し、特に強誘電体素子の上部電極の不均一な形状の発生を抑制し、デバイス特性の安定化、信頼性の向上に関するものである。
強誘電体素子として、例えば、ＰＺＴ（ＰｂＴｉＯ３−ＰｂＺｒＯ３：チタン酸ジルコン酸鉛）、ＳＢＴ（ＳｒＢi２Ｔａ２Ｏ９：タンタル酸ストロンチウムビスマス）等の強誘電体膜をＰｔ等の上下電極で挟んで構成される強誘電体キャパシタが一般的に知られている。強誘電体キャパシタは、強誘電体膜の自発分極を利用して不揮発的にデータを保持可能であり、不揮発性の半導体メモリ（ＦｅＲＡＭ）に使用されている。ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：強誘電体メモリ）は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に代わるメモリとして有望視されており、様々な開発がなされている。また、低電圧での動作も確認されており、低消費電力デバイスとしての期待も大きい。
ところで、強誘電体キャパシタの上下電極及び強誘電体膜を構成するＰｂ，Ｚｒ、Ｓｒ，Ｂｉ，Ｔａ、Ｐｔ等の材料は、Ｃｌ２を含んだ混合ガスで加工されることが多い。この場合、塩化物の蒸気圧が低く揮発性が乏しいので、一般に３５０〜４５０℃の高温電極上にウエハを配置し、ウエハ温度を上昇させることによって、揮発性を高めてエッチングを進行し易くする必要がある。したがって、強誘電体キャパシタの上下電極及び強誘電体膜の加工は耐熱性のないレジストではなく、ＴｉＮ、ＴｉＡｌＮや、ＳｉＯ２、ＳｉＮ等で形成されたハードマスクが使用される。
このようなハードマスクを使用した強誘電体素子の製造方法が従来から提案されている。例えば、特許文献１に於いては、ＴｉＮ、Ｔａ、ＴｉＡｌＮ等で形成された下層ハードマスク、及び、ＳｉＯ２膜で形成された上層ハードマスクの２層構造のハードマスクを使用した強誘電体素子の製造方法が記載されている。該製造方法では、上層ハードマスクをエッチングマスクとして、上部電極（Ｉｒ、Ｐｔ等で形成）、強誘電体膜（ＳＢＴ、ＰＺＴ等で形成）、下部電極（Ｉｒ，Ｐｔ等で形成）、導電層（Ｉｒ、ＴｉＮ、ＴｉＡｌＮ等で形成）を連続的にエッチングし、その後、第１及び第２層ハードマスクの両ハードマスクを順次除去する構成が記載されている。
また、特許文献２に於いては、ＳｉＯ２膜で形成された上層ハードマスクと、ＴｉＮ膜で形成された下層ハードマスクの２層構造のハードマスクを使用した半導体素子の製造方法が記載されている。該製造方法では、上層ハードマスクをエッチングマスクとして、上部電極（ＩｒＯｘで形成）と強誘電体膜（ＰＺＴで形成）をエッチングし、さらに、下部電極（Ｐｔ膜、ＩｒＯｘ膜、Ｉｒ膜の多層膜で形成）の途中までアンダーエッチングを実施する。その後、残存する上層ハードマスクは除去される。そして、下層ハードマスクをエッチングマスクとして、残りの下部電極をエッチングする。その後、残存する下層部ハードマスクは除去される。
また、特許文献２に於いては、Ｐ−ＳＩＮ膜で形成された上層ハードマスクと、ＴｉＮ膜で形成された下層ハードマスクの２層構造のハードマスクを使用した半導体素子の製造方法についても記載されている。該製造方法では、上層ハードマスクをエッチングマスクとして、上部電極（ＩｒＯｘで形成）、強誘電体膜（ＰＺＴで形成）、下部電極（Ｐｔ膜、ＩｒＯｘ膜、Ｉｒ膜の多層膜で形成）を連続的にエッチングし、その後、上層ハードマスク、及び、下層ハードマスクを順次除去する。
さらに、特許文献２に於いては、ＳｉＯ２膜で形成された上層ハードマスク、Ｐ−ＳＩＮ膜で形成された中層ハードマスク、ＴｉＮ膜で形成された下層ハードマスクの３層で形成されたハードマスクを使用した半導体素子の製造方法も記載されている。該製造方法では、上層ハードマスクをエッチングマスクとして、上部電極、強誘電体膜、下部電極をエッチングする。
特開２００３−２５８２０１号公報 特開２００３−２７３３２６号公報
多層構造のハードマスクを使用する場合、各エッチング工程に於けるエッチング選択比の違いによって、残存するハードマスクに段差が形成され、膜厚が不均一になる場合がある。この状態でハードマスクを除去しようとすると、該ハードマスクの不均一性を反映して、強誘電体キャパシタの上部電極の膜厚も不均一となり、薄膜化や肩落ち、局所的な欠損等の不具合が生じる。一般的に、強誘電体キャパシタに於いては、加工時のプロセスダメージが残留分極量を減少させるので、キャパシタ加工後に熱処理を実施する。しかし、上述のような上部電極の膜厚の薄膜化、肩落ち、局部的な欠損などが発生している場合、熱処理時に電極を形成する金属が凝集し、後のコンタクトホールの開口プロセスに於いて、エッチングが強誘電体膜まで進行し（電極の突き抜け）、残留分極量を減少させ、リーク特性を著しく劣化させることが想定される。
上述の通り、特許文献１に記載の発明では、ＳｉＯ２で形成された上層ハードマスクをエッチングマスクとして、上部電極、強誘電体膜、下部電極、導電膜のエッチングを実施する。例えば上部電極及び下部電極がＰｔで形成された場合には、ＳｉＯ２の上部電極及び下部電極に対する選択比が低いことから、ＳｉＯ２の表面形状がエッチング時に肩落ちの状態となる。これに伴い、エッチングの際に強誘電体キャパシタ構造がテーパー形状になるので、強誘電体素子の大型化を招くことになる。また、肩落ちの状態の上層ハードマスクを除去した場合、上層ハードマスクの下層に形成されている下層ハードマスクの形状も肩落ちの状態となる。さらに、該下層ハードマスクを除去した場合、上部電極の形状も肩落ちの状態となる。
一方、特許文献２に記載の発明では、ＳｉＯ２膜で形成された上層ハードマスクをエッチングマスクとして、上部電極、強誘電体膜、及び、下部電極の一部をエッチングする。ＳｉＯ２は、上部電極及び下部電極を形成するＩｒＯｘに対して選択比が低いので、エッチングの際にＳｉＯ２の表面形状が肩落ちの状態となる。これに伴い、エッチングの際の強誘電体キャパシタ構造がテーパー形状になるので、強誘電体素子の大型化を招くことになる。また、肩落ちの状態の上層ハードマスクを除去した場合、上層部ハードマスクの下層に形成されている下層ハードマスクの形状も肩落ちの状態となる。さらに、該下層ハードマスクをエッチングマスクとして、下部電極のエッチングを実施し、その後、下層ハードマスクを除去した場合、上部電極の形状も肩落ちの状態となる。
また、特許文献２に記載の発明では、Ｐ−ＳＩＮ膜で形成された上層ハードマスクを使用する例についても記載されている。Ｐ−ＳＩＮ膜は、強誘電体膜のエッチングに適しているが、上部電極及び下部電極を形成するＩｒＯｘに対しては選択比が低く、エッチングの際にＰ−ＳＩＮ膜の表面形状が肩落ちの状態となる。これに伴い、エッチングの際の強誘電体キャパシタ構造がテーパー形状になるので、強誘電体素子の大型化を招くことになる。また、肩落ちの状態の上層ハードマスクを除去した場合、上層ハードマスクの下層に形成されている下層ハードマスクの形状も肩落ちの状態となる。さらに、該下層ハードマスクを除去した場合、上部電極の形状も肩落ちの状態となる。
さらに、特許文献２に記載の発明では、３層構造のハードマスクの上層ハードマスク（ＳｉＯ２膜で形成）をエッチングマスクとして、上部電極、強誘電体膜、下部電極をエッチングする例についても記載されている。ＳｉＯ２は、上部電極及び下部電極を形成するＩｒＯｘに対して選択比が低いので、エッチングの際にＳｉＯ２の表面形状が肩落ちの状態となり、これにより、強誘電体キャパシタ構造がテーパー形状になる。したがって、強誘電体素子の大型化を招くことになる。また、肩落ちの状態の上層ハードマスクを除去した場合、中層ハードマスクの形状も肩落ちの状態となり、さらに、中層ハードマスクを除去した場合、下層ハードマスクも肩落ちの状態となり、下層ハードマスクを除去した場合、上部電極の形状も肩落ちの状態となる。
したがって、本発明の目的は、肩落ち等、上部電極の不均一な形状の発生を抑制可能なハードマスクを使用した強誘電体素子の製造方法を提案することにある。
本発明に係る半導体素子の製造方法は、半導体基板上に回路素子を形成するステップと、前記半導体基板上の回路素子を覆う絶縁膜を形成するステップと、前記絶縁膜上に第１電極を形成するステップと、前記第１電極上に強誘電体膜を形成するステップと、前記強誘電体膜上に第２電極を形成するステップと、前記第２電極上に、所定のパターンを有し、前記第１電極に対してエッチング時の選択比が高い下層マスク膜と、前記強誘電体膜に対してエッチング時の選択比が高い中層マスク膜と、前記第２電極に対してエッチング時の選択比が高い上層マスク膜と、で構成されるハードマスクを形成するステップと、前記上層マスク膜をマスクとして、前記第２電極をエッチングするステップと、前記第２電極のエッチング後に残存する前記上層マスク膜を除去するステップと、前記中層マスク膜をマスクとして、前記強誘電体膜及び前記第１電極をエッチングするステップと、前記強誘電体膜及び前記第１電極のエッチング後に残存する前記中層マスク膜を除去するステップと、前記下層マスク膜を除去するステップと、を含むことを特徴とする。
本発明によれば、第１電極、強誘電体膜、第２電極のエッチングに於いて、第２電極に対してエッチング時の選択比が高い上層マスク膜を第２電極のエッチングマスクとして使用し、強誘電体膜に対してエッチング時の選択比が高い中層マスク膜を強誘電体膜及び第１電極のエッチングマスクとして使用する、即ち、１層のハードマスクで第１電極、強誘電体膜、第２電極の最大２層までをエッチングするので、エッチングを容易に実施することが出来るだけでなく、ハードマスク自体が肩落ち等の不均一な状態になることを防止することが出来る。これにより、ハードマスクを除去した段階で第２電極の表面の形状が不均一な状態になることを防止することが出来る。
また、本発明によれば、第２電極のエッチング後に残存する上層マスク膜を除去するので、強誘電体膜及び第１電極のエッチング時に、中層マスク膜の表面の形状が不均一になることを防止することが出来る。さらに、強誘電体膜及び第１電極のエッチング後に残存する中層マスク膜を除去するので、下層マスク膜の表面の形状が不均一になることを防止することが出来る。そして、下層マスク膜を除去した場合、第２電極の表面の形状が不均一な状態になることを確実に防止することが出来る。
〔第１実施形態〕
まず、本発明に於ける第１実施形態に係る強誘電体キャパシタを含む半導体装置の製造方法について、図面を参照して説明する。図１乃至３は、半導体装置の製造フローを示す断面図である。
〔積層構造膜及びハードマスクの形成〕
図１（ａ）に示すように、通常のＳｉ半導体プロセスを用いて、半導体基板１にＬＯＣＯＳ等からなる素子分離領域２、拡散層３を形成し、さらに、半導体基板１上にゲート絶縁膜及びゲート電極を形成して、トランジスタ４を形成する。その後、半導体基板１上にシリコン酸化膜等の層間絶縁膜５を形成して、トランジスタ４を覆い、層間絶縁膜５を平坦化する。そして、層間絶縁膜５に開口部を形成することによって拡散層３（ソース／ドレイン領域）を露出させ、タングステン（Ｗ）又はポリシリコン（Ｐ−Ｓｉ）からなるコンタクトプラグ１１を埋め込む。
次に、図１（ｂ）に示すように、層間絶縁膜５上に、コンタクトプラグ１１の酸化防止膜として、ＴｉＡｌＮからなる密着層７を例えばスパッタ法で形成する。なお、密着層７はＴｉＡｌＮに限定するものではなく、他の物質で形成しても良い。そして、密着層７上に下部電極８としてＰｔ膜を例えばスパッタ法で形成する。下部電極８上に、強誘電体膜９として、ＳＢＴ（ＳｒＢi２Ｔａ２Ｏ９：タンタル酸ストロンチウムビスマス）膜を例えばゾル・ゲル法により形成する。その後、例えば７００〜７５０℃の高温酸化雰囲気で３０分〜１時間の熱処理により、強誘電体膜９を結晶化させる（結晶化熱処理）。なお、強誘電体膜９としてＰＺＴ（ＰｂＴｉＯ３−ＰｂＺｒＯ３：チタン酸ジルコン酸鉛）等で形成しても良い。また、ＳＢＴ膜の形成方法はゾル・ゲル法に限定するものではなく、ＣＶＤ法などでＳＢＴ膜を形成しても良い。また、結晶化熱処理を８００℃の高温酸化雰囲気で３０分〜１時間のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅｌ）処理としても良い。強誘電体膜９上に、上部電極１０としてＰｔ膜を例えばスパッタ法で形成する。下部電極８、強誘電体膜９、上部電極１０が強誘電体キャパシタの積層構造膜を構成する。
その後、エッチングマスクとして使用されるハードマスク１１を形成する。ハードマスク１１は、下層マスク膜１１ｘ、中層マスク膜１１ｙ、上層マスク膜１１ｚを順に形成した３層構造のエッチングマスクである。具体的には、下層マスク膜１１ｘとしてＴｉＮ膜が例えばスパッタ法で形成され、中層マスク膜１１ｙとしてＳｉＯ２膜が例えばプラズマＣＶＤで形成され、上層マスク膜１１ｚとしてＴｉＮ膜が例えばスパッタ法で形成される。これらハードマスク１１の膜厚は、上層マスク膜１１ｚ及び下層マスク膜１１ｘが１００ｎｍであり、中層マスク膜１１ｙが６００ｎｍである。なお、上層マスク膜１１ｚ及び下層マスク膜１１ｘは、ＴｉＡｌＮ、ＴｉＯｘで形成しても良い。また、中層マスク膜１１ｙは、ＳｉＮ、ＳｉＯＮで形成しても良い。
〔ハードマスクのエッチング〕
上層マスク膜１１ｚ上にレジスト（図示せず）を形成し、図１１（ｃ）に示すように、通常のリソグラフィ法を用いてレジストにキャパシタパターンを転写し、レジスト（図示せず）をマスクとして、上層マスク膜１１ｚ、中層マスク膜１１ｙ、下層マスク膜１１ｘを加工する。
ここでは、上層マスク膜１１ｚのエッチングには、ＢＣｌ３／Ｃｌ２混合ガスを用いる。この時、エッチング条件は、ＢＣｌ３／Ｃｌ２＝流量２０／２０ｓｃｃｍ、ガス圧力０．２６Ｐａ、ＲＦパワー７００Ｗ、電極温度８０℃、である。
また、中層マスク膜１１ｙのエッチングには、Ｃ４Ｆ８／Ａｒ／ＣＯ混合ガスを用いる。この時、エッチング条件は、Ｃ４Ｆ８／Ａｒ／ＣＯ＝流量１８／３００／４００ｓｃｃｍ、ガス圧力５．３３Ｐａ、ＲＦパワー１３００Ｗ、電極温度２０℃、である。
下層マスク膜１１ｘのエッチングには、ＢＣｌ３／Ｃｌ２混合ガスを用いる。この時、エッチング条件は、ＢＣｌ３／Ｃｌ２＝流量２０／２０ｓｃｃｍ、ガス圧力０．２６Ｐａ、ＲＦパワー７００Ｗ、電極温度８０℃、である。
そして、レジストの除去工程として、通常のＯ２プラズマアッシング及びＨ２ＳＯ４洗浄を実施する。ここでは、Ｈ２ＳＯ４洗浄を用いたが、一般に使用されている有機系剥離剤を用いることも可能である。
〔積層構造膜及び密着層のエッチング〕
次に、ハードマスク１１のパターニング後、図２（ａ）に示すように、上層マスク膜１１ｚをマスクとして、強誘電体キャパシタの積層構造膜の上部電極１０までをエッチングする。上部電極１０のエッチングには、Ｃｌ２／Ａｒ混合ガスを用いる。この時、エッチング条件は、Ｃｌ２／Ａｒ＝流量１０／１０ｓｃｃｍ、ガス圧力０．２６Ｐａ、ＲＦパワー１０００Ｗ、電極温度４５０℃である。Ｃｌ２／Ａｒ混合ガス以外に、Ｃｌ２を含むＡｒ、Ｎ２、Ｏ２等との混合ガスを使用しても良い。
そして、図２（ｂ）に示すように、残った上層マスク膜１１ｚをＢＣｌ３／Ｃｌ２混合ガスを用いて除去する。この時、上層マスク膜１１ｚは１０〜２０ｎｍ残っており、除去条件は、ＢＣｌ３／Ｃｌ２＝流量２０／２０ｓｃｃｍ、ガス圧力０．２６Ｐａ、ＲＦパワー７００Ｗ、電極温度８０℃、である。
次に、図２（ｃ）に示すように、中層マスク膜１１ｙをマスクとして、強誘電体１０及び下部電極８をエッチングする。強誘電体１０及び下部電極８のエッチングには、Ｃｌ２／Ａｒ混合ガスを用いる。この時、エッチング条件は、Ｃｌ２／Ａｒ＝流量１０／１０ｓｃｃｍ、ガス圧力０．２６Ｐａ、ＲＦパワー１０００Ｗ、電極温度４５０℃である。Ｃｌ２／Ａｒ混合ガス以外にＣｌ２を含むＡｒ、Ｎ２、Ｏ２等との混合ガスを使用しても良い。
そして、図３（ａ）に示すように、残った中層マスク膜１１ｙをＣＨ４／ＣＨＦ３／Ａｒ混合ガスを用いて除去する。この時、中層マスク膜１１ｙは略１００ｎｍ残っており、除去条件は、ＣＨ４／ＣＨＦ３／Ａｒ＝４５／３０／８００ｓｃｃｍ、ガス圧力６６．６６Ｐａ、ＲＦパワー５００Ｗ、電極温度−１０℃、である。なお、ＣＨ４／ＣＨＦ３／Ａｒ混合ガスは、イオンエネルギーが低い条件で使用することができ、下層マスク膜１１ｚを加工しない程度にイオンの衝撃を弱めることができる。
次に、図３（ｂ）に示すように、下層マスク膜１１ｘの除去と同時に、密着層７のエッチングをＣｌ２／Ａｒ混合ガスを用いて実施する。この時、除去／エッチング条件は、Ｃｌ２／Ａｒ＝流量２０／２０ｓｃｃｍ、ガス圧力０．６５Ｐａ、ＲＦパワー５００Ｗ、電極温度８０℃、である。
〔積層構造膜及び密着層のエッチング後のプロセス〕
図３（ｃ）に示すように、層間絶縁膜１２を例えばプラズマＣＶＤ法で形成し、エッチバック、ＣＭＰ法等を用いて層間絶縁膜１２の平坦化を実施する。そして、同図のように、層間絶縁膜１２の表面から各強誘電体キャパシタの上部電極１０に到達するコンタクトホールを形成し、Ｗ等を埋め込んで導電体プラグ１３を形成する。そして、層間絶縁膜１２上に配線層を形成し、パターニングすることによって、導電体プラグ１３に接続された配線１４を形成する。
〔作用効果〕
本実施形態によれば、上部電極１０のエッチングに於いて、Ｐｔで形成された上部電極１０に対してエッチング時の選択比が高いＴｉＮで形成された上層マスク膜１１ｚをエッチングマスクとして使用し、強誘電体膜９と下部電極８のエッチングに於いて、ＳＢＴで形成された強誘電体膜９に対してエッチング時の選択比が高いＳｉＯ２膜をエッチングマスクとして使用するので、一つのマスクを使用して、上部電極１０、強誘電体膜９、下部電極８をエッチングする場合に比して、エッチングを容易に実施することが出来るだけでなく、エッチング時にハードマスク１１の各層が肩落ち等の不均一な状態になることを防止することが出来る。これにより、ハードマスク１１を除去した段階で、上部電極１０の表面の形状が不均一な状態になることを防止することが出来る。
一般に、強誘電体キャパシタに於いては、加工時のプロセスダメージが残留分極量を減少させるので、キャパシタ加工後に熱処理を実施するが、上部電極の膜厚の薄膜化、肩落ち、局部的な欠損などが発生している場合、熱処理時に電極を形成する金属が凝集し、後のコンタクトホールの開口プロセスに於いて、エッチングが強誘電体膜まで進行し（電極の突き抜け）、残留分極量を減少させ、リーク特性を著しく劣化させることが想定される。上述の通り、本実施形態では、上部電極１０の表面の形状が不均一な状態になることを防止することが出来るので、こうした不具合を防止することが出来る。したがって、強誘電体素子の歩止まりを安定させ、信頼性を高めることが出来る。
また、一般に、Ｔｉを含む膜は、酸素を含む高温雰囲気下に曝された場合、ＴｉＯｘ層を形成する。ＴｉＯｘ層は結合力が高く、ＳｉＯ２と同程度安定している。したがって、ＴｉＯｘを除去するためには、ＲＦパワーを増大させ、イオンエネルギーを高める方法、又は、還元性物質（水素又はボロン）を含むエッチングガスを使用して除去する方法が考えられる。イオンエネルギーを高める場合、強誘電体膜の結晶性が崩れ、残留分極を減少させるという問題が生じる。さらに下層との選択性が減少するため、上部電極の肩落ちの要因となる段差が形成されやすい。一方、還元性物質を含むエッチングガスを使用する場合、強誘電体膜が金属酸化膜であることから、還元性物質により劣化してしまう。例えば、強誘電体膜は、８０℃以上の高温雰囲気でボロンを含む還元性ガスに曝されると、還元劣化することが知られている。したがって、強誘電体膜の加工前、即ち、強誘電体膜の側壁部が形成されていない段階で還元性物質を含むエッチングガスを使用してＴｉＯｘを除去する必要がある。本実施形態によれば、強誘電体膜９のエッチング前、即ち、強誘電体膜の側壁部の形成前に、ＢＣｌ３／Ｃｌ２混合ガスによって上層ＴｉＮ層１１ｚを除去するので、Ｃｌ２を含む混合ガスにＯ２が含まれ、ＴｉＯｘ層が生成された場合に於いても、還元性ガスを用いてＴｉＯｘ層が形成されたＴｉＮ層を容易に除去することができ、さらに除去時の強誘電体膜９への還元劣化等のダメージを極力抑制することが出来る。
〔第２実施形態〕
本発明に於ける第２実施形態に係る強誘電体キャパシタを含む半導体装置の製造方法について、図面を参照して説明する。図１、図４、図５は、半導体装置の製造フローを示す断面図である。
〔積層構造膜及びハードマスクの形成〕
図１（ａ）に示すように、通常のＳｉ半導体プロセスを用いて、半導体基板１にＬＯＣＯＳ等からなる素子分離領域２、拡散層３を形成し、さらに、半導体基板１上にゲート絶縁膜及びゲート電極を形成して、トランジスタ４を形成する。その後、半導体基板１上にシリコン酸化膜等の層間絶縁膜５を形成して、トランジスタ４を覆い、層間絶縁膜５を平坦化する。そして、層間絶縁膜５に開口部を形成することによって拡散層３（ソース／ドレイン領域）を露出させ、タングステン（Ｗ）又はポリシリコン（Ｐ−Ｓｉ）からなるコンタクトプラグ１１を埋め込む。
次に、図１（ｂ）に示すように、層間絶縁膜５上に、コンタクトプラグ１１の酸化防止膜として、ＴｉＡｌＮからなる密着層７を例えばスパッタ法で形成する。なお、密着層７はＴｉＡｌＮに限定するものではなく、他の物質で形成しても良い。そして、密着層７上に下部電極８としてＰｔ膜を例えばスパッタ法で形成する。下部電極８上に、強誘電体膜９として、ＳＢＴ（ＳｒＢi２Ｔａ２Ｏ９：タンタル酸ストロンチウムビスマス）膜を例えばゾル・ゲル法により形成する。その後、例えば７００〜７５０℃の高温酸化雰囲気で３０分〜１時間の熱処理により、強誘電体膜９を結晶化させる（結晶化熱処理）。なお、強誘電体膜９としてＰＺＴ（ＰｂＴｉＯ３−ＰｂＺｒＯ３：チタン酸ジルコン酸鉛）等で形成しても良い。また、ＳＢＴ膜の形成方法はゾル・ゲル法に限定するものではなく、ＣＶＤ法などでＳＢＴ膜を形成しても良い。また、結晶化熱処理を８００℃の高温酸化雰囲気で３０分〜１時間のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅｌ）処理としても良い。強誘電体膜９上に、上部電極１０としてＰｔ膜を例えばスパッタ法で形成する。下部電極８、強誘電体膜９、上部電極１０が強誘電体キャパシタの積層構造膜を構成する。
その後、エッチングマスクとして使用されるハードマスク１１を形成する。ハードマスク１１は、下層マスク膜１１ｘ、中層マスク膜１１ｙ、上層マスク膜１１ｚを順に形成した３層構造のエッチングマスクである。具体的には、下層マスク膜１１ｘとしてＴｉＮ膜が例えばスパッタ法で形成され、中層マスク膜１１ｙとしてＳｉＯ２膜が例えばプラズマＣＶＤで形成され、上層マスク膜１１ｚとしてＴｉＮ膜が例えばスパッタ法で形成される。これらハードマスク１１の膜厚は、上層マスク膜１１ｚ及び下層マスク膜１１ｘが１００ｎｍであり、中層マスク膜１１ｙが６００ｎｍである。なお、上層マスク膜１１ｚ及び下層マスク膜１１ｘは、ＴｉＡｌＮ、ＴｉＯｘで形成しても良い。また、中層マスク膜１１ｙは、ＳｉＮ、ＳｉＯＮで形成しても良い。
〔ハードマスクのエッチング〕
上層ＴｉＮ膜１１ｚ上にレジスト（図示せず）を形成し、図１（ｃ）に示すように、通常のリソグラフィ法を用いてレジストにキャパシタパターンを転写し、レジストをマスクとして、上層マスク膜１１ｚ、中層マスク膜１１ｙ、下層マスク膜１１ｘを加工する。
ここでは、上層マスク膜１１ｚのエッチングには、ＢＣｌ３／Ｃｌ２混合ガスを用いる。この時、エッチング条件は、ＢＣｌ３／Ｃｌ２＝流量２０／２０ｓｃｃｍ、ガス圧力０．２６Ｐａ、ＲＦパワー７００Ｗ、電極温度８０℃、である。
また、中層マスク膜１１ｙのエッチングには、Ｃ４Ｆ８／Ａｒ／ＣＯ混合ガスを用いる。この時、エッチング条件は、Ｃ４Ｆ８／Ａｒ／ＣＯ＝流量１８／３００／４００ｓｃｃｍ、ガス圧力５．３３Ｐａ、ＲＦパワー１３００Ｗ、電極温度２０℃、である。
下層マスク膜１１ｘのエッチングには、ＢＣｌ３／Ｃｌ２混合ガスを用いる。この時、エッチング条件は、ＢＣｌ３／Ｃｌ２＝流量２０／２０ｓｃｃｍ、ガス圧力０．２６Ｐａ、ＲＦパワー７００Ｗ、電極温度８０℃、である。
そして、レジストの除去工程として、通常のＯ２プラズマアッシング及びＨ２ＳＯ４洗浄を実施する。ここでは、Ｈ２ＳＯ４洗浄を用いたが、一般に使用されている有機系剥離剤を用いることも可能である。
〔積層構造膜及び密着層のエッチング〕
次に、ハードマスク１１のパターニング後、図４（ａ）に示すように、上層マスク膜１１ｚをマスクとして、強誘電体キャパシタの積層構造膜の上部電極１０までをエッチングする。上部電極１０のエッチングには、Ｃｌ２／Ａｒ混合ガスを用いる。この時、エッチング条件は、Ｃｌ２／Ａｒ＝流量１０／１０ｓｃｃｍ、ガス圧力０．２６Ｐａ、ＲＦパワー１０００Ｗ、電極温度４５０℃である。Ｃｌ２／Ａｒ混合ガス以外にＣｌ２を含むＡｒ、Ｎ２、Ｏ２の混合ガスを用いても良い。
そして、図４（ｂ）に示すように、残った上層マスク膜１１ｚをＢＣｌ３／Ｃｌ２混合ガスを用いて除去する。この時、除去される上層マスク膜１１ｚの残膜は１０〜２０ｎｍであり、除去条件は、ＢＣｌ３／Ｃｌ２＝流量２０／２０ｓｃｃｍ、ガス圧力０．２６Ｐａ、ＲＦパワー７００Ｗ、電極温度８０℃、である。
次に、図４（ｃ）に示すように、中層マスク膜１１ｙをマスクとして、強誘電体膜９をエッチングする。強誘電体膜９のエッチングには、Ｃｌ２／Ａｒ混合ガスを用いる。この時、エッチング条件は、Ｃｌ２／Ａｒ＝流量１０／１０ｓｃｃｍ、ガス圧力０．２６Ｐａ、ＲＦパワー１０００Ｗ、電極温度４５０℃である。Ｃｌ２／Ａｒ混合ガス以外に、Ｃｌ２を含むＡｒ、Ｎ２、Ｏ２等との混合ガスを使用しても良い。
そして、図４（ｄ）に示すように、残った中層マスク膜１１ｙをＣＨ４／ＣＨＦ３／Ａｒ混合ガスを用いて除去する。この時、除去条件は、ＣＨ４／ＣＨＦ３／Ａｒ＝４５／３０／８００ｓｃｃｍ、ガス圧力６６．６６Ｐａ、ＲＦパワー５００Ｗ、電極温度−１０℃、である。なお、ＣＨ４／ＣＨＦ３／Ａｒ混合ガスは、イオンエネルギーが低い条件で使用することができ、下層マスク膜１１ｚを加工しない程度にイオンの衝撃を弱めることができる。
次に、図５（ａ）に示すように、下層マスク膜１１ｘをマスクとして、下部電極８をエッチングする。下部電極８のエッチングには、Ｃｌ２／Ａｒ混合ガスを用いる。この時、エッチング条件は、Ｃｌ２／Ａｒ＝流量２０／２０ｓｃｃｍ、ガス圧力０．６５Ｐａ、ＲＦパワー５００Ｗ、電極温度８０℃である。なお、下部電極８のエッチング後、下層ＴｉＮ層１１ｘの表面、及び、密着層７の表面にＴｉＯｘの膜が生成される。Ｃｌ２／Ａｒ混合ガス以外に、Ｃｌ２を含むＡｒ、Ｎ２、Ｏ２等との混合ガスを使用しても良い。
そして、図５（ｂ）に示すように、残った下層マスク膜１１ｘの除去と同時に、密着層７のエッチングをＣｌ２／Ａｒ混合ガスを用いて実施する。この時、除去／エッチング条件は、Ｃｌ２／Ａｒ＝流量２０／２０ｓｃｃｍ、ガス圧力０．６５Ｐａ、ＲＦパワー５００Ｗ、電極温度８０℃、である。
また、下層マスク膜１１ｘの表面、及び、密着層７の表面に生成されたＴｉＯｘ膜は、この時除去される。
〔積層構造膜及び密着層のエッチング後のプロセス〕
図５（ｃ）に示すように、層間絶縁膜１２を例えばプラズマＣＶＤ法で形成し、エッチバック、ＣＭＰ法等を用いて層間絶縁膜１２の平坦化を実施する。そして、同図のように、層間絶縁膜１２の表面から各強誘電体キャパシタの上部電極１０に到達するコンタクトホールを形成し、Ｗ等を埋め込んで導電体プラグ１３を形成する。そして、層間絶縁膜１２上に配線層を形成し、パターニングすることによって、導電体プラグ１３に接続された配線１４を形成する。
〔作用効果〕
本実施形態によれば、上部電極１０のエッチングに於いて、Ｐｔで形成された上部電極１０に対してエッチング時の選択比が高いＴｉＮで形成された上層マスク膜１１ｚをエッチングマスクとして使用し、強誘電体膜９のエッチングに於いて、ＳＢＴで形成された強誘電体膜９に対してエッチング時の選択比が高いＳｉＯ２膜をエッチングマスクとして使用し、下部電極８のエッチングに於いて、Ｐｔで形成された下部電極８に対してエッチング時の選択比が高いＴｉＮで形成された下層マスク膜１１ｘをエッチングマスクとして使用するので、一つのマスクを使用して、上部電極１０、強誘電体膜９、下部電極８の内、２つ以上をエッチングする場合に比して、エッチングを容易に実施することが出来るだけでなく、エッチング時にハードマスク１１の各層が肩落ち等の不均一な状態になることを防止することが出来る。これにより、ハードマスク１１を除去した段階で、上部電極１０の表面の形状が不均一な状態になることを防止することが出来る。
一般に、強誘電体キャパシタに於いては、加工時のプロセスダメージが残留分極量を減少させるので、キャパシタ加工後に熱処理を実施するが、上部電極の膜厚の薄膜化、肩落ち、局部的な欠損などが発生している場合、熱処理時に電極を形成する金属が凝集し、後のコンタクトホールの開口プロセスに於いて、エッチングが強誘電体膜まで進行し（電極の突き抜け）、残留分極量を減少させ、リーク特性を著しく劣化させることが想定される。上述の通り、本実施形態では、上部電極１０の表面の形状が不均一な状態になることを防止することが出来るので、こうした不具合を防止することが出来る。したがって、強誘電体素子の歩止まりを安定させ、信頼性を高めることが出来る。
また、本実施形態によれば、上部電極１０、強誘電体膜９、下部電極８のエッチング時に、上層マスク膜１１ｚ、中層マスク膜１１ｙ、下層マスク膜１１ｘをそれぞれ１対１に対応させてエッチングマスクとして使用するので、各マスク膜の膜厚を適切な厚みに設定することができ、ハードマスク１１の膜厚の薄膜化が可能となるだけでなく、除去時間及び形成時間を短縮することが出来る。
また、一般に、Ｔｉを含む膜は、酸素を含む高温雰囲気下に曝された場合、ＴｉＯｘ層を形成する。ＴｉＯｘ層は結合力が高く、ＳｉＯ２と同程度安定している。したがって、ＴｉＯｘを除去するためには、ＲＦパワーを増大させ、イオンエネルギーを高める方法、又は、還元性物質（水素又はボロン）を含むエッチングガスを使用して除去する方法が考えられる。イオンエネルギーを高める場合、強誘電体膜の結晶性が崩れ、残留分極を減少させるという問題が生じる。さらに下層との選択性が減少するため、上部電極の肩落ちの要因となる段差が形成されやすい。一方、還元性物質を含むエッチングガスを使用する場合、強誘電体膜が金属酸化膜であることから、還元性物質により劣化してしまう。例えば、強誘電体膜は、８０℃以上の高温雰囲気でボロンを含む還元性ガスに曝されると、還元劣化することが知られている。したがって、強誘電体膜の加工前、即ち、強誘電体膜の側壁部が形成されていない段階で還元性物質を含むエッチングガスを使用してＴｉＯｘを除去する必要がある。本実施形態によれば、強誘電体膜９のエッチング前に、ＢＣｌ３／Ｃｌ２混合ガスによって上層ＴｉＮ層１１ｚを除去するので、Ｃｌ２を含む混合ガスにＯ２が含まれ、ＴｉＯｘ層が生成された場合に於いても、還元性ガスを用いてＴｉＯｘ層が形成されたＴｉＮ層を容易に除去することができ、さらに除去時の強誘電体膜９への還元劣化等のダメージを極力抑制することが出来る。
本発明の第１実施形態、及び、第２実施形態に係る半導体装置の製造フローの一部を説明する断面図。 本発明の第１実施形態に係る半導体装置の製造フローの一部を説明する断面図。 本発明の第１実施形態に係る半導体装置の製造フローの一部を説明する断面図。 本発明の第２実施形態に係る半導体装置の製造フローの一部を説明する断面図。 本発明の第２実施形態に係る半導体装置の製造フローの一部を説明する断面図。
符号の説明
１ 半導体基板
２ 素子分離領域
３ 拡散層
４ トランジスタ
５ 層間絶縁膜
６ コンタクトプラグ
７ 密着層
８ 下部電極
９ 強誘電体膜
１０ 上部電極
１１ ハードマスク
１１ｘ 下層マスク膜
１１ｙ 中層マスク膜
１１ｚ 上層マスク膜
１２ 層間絶縁膜
１３ 導電体プラグ
１４ 配線

Claims (27)

  1. 半導体基板上に回路素子を形成するステップと、
    前記半導体基板上の回路素子を覆う絶縁膜を形成するステップと、
    前記絶縁膜上に第１電極を形成するステップと、
    前記第１電極上に強誘電体膜を形成するステップと、
    前記強誘電体膜上に第２電極を形成するステップと、
    前記第２電極上に、所定のパターンを有するマスクであって、
    前記第１電極に対してエッチング時の選択比が高い下層マスク膜と、
    前記強誘電体膜に対してエッチング時の選択比が高い中層マスク膜と、
    前記第２電極に対してエッチング時の選択比が高い上層マスク膜と、
    で構成される前記ハードマスクを形成するステップと、
    前記上層マスク膜をマスクとして、前記第２電極をエッチングするステップと、
    前記第２電極のエッチング後に残存する前記上層マスク膜を除去するステップと、
    前記中層マスク膜をマスクとして、前記強誘電体膜及び前記第１電極をエッチングするステップと、
    前記強誘電体膜及び前記第１電極のエッチング後に残存する前記中層マスク膜を除去するステップと、
    前記下層マスク膜を除去するステップと、
    を含むことを特徴とする、半導体装置の製造方法。
  2. 前記上層マスク膜は、Ｔｉを含む化合物で形成されていることを特徴とする、請求項１に記載の半導体装置の製造方法。
  3. 前記下層マスク膜は、Ｔｉを含む化合物で形成されていることを特徴とする、請求項１乃至２の何れか一つに記載の半導体装置の製造方法。
  4. 前記中層マスク膜は、酸化物で形成されていることを特徴とする、請求項１乃至３の何れか一つに記載の半導体装置の製造方法。
  5. 前記中層マスク膜は、窒化物で形成されていることを特徴とする、請求項１乃至３の何れか一つに記載の半導体装置の製造方法。
  6. 前記上層マスク膜を形成するＴｉを含む化合物は、ＴｉＮ、ＴｉＡｌＮ、ＴｉＯｘの何れかであることを特徴とする、請求項２に記載の半導体装置の製造方法。
  7. 前記下層マスク膜を形成するＴｉを含む化合物は、ＴｉＮ、ＴｉＡｌＮ、ＴｉＯｘの何れかであることを特徴とする、請求項３に記載の半導体装置の製造方法。
  8. 前記中層マスク膜を形成する酸化物は、ＳｉＯ２又はＳｉＯＮの何れかであることを特徴とする、請求項４に記載の半導体装置の製造方法。
  9. 前記中層マスク膜を形成する窒化物は、ＳｉＮ又はＳｉＯＮの何れかであることを特徴とする、請求項５に記載の半導体装置の製造方法。
  10. 前記第１電極及び前記第２電極は、Ｐｔで形成されており、前記強誘電体膜はＳＢＴで形成されていることを特徴とする、請求項１乃至９の何れか一つに記載の半導体装置の製造方法。
  11. 前記強誘電体膜及び前記第１電極のエッチング時に、Ｃｌ２を含むガスを使用して、同一条件でエッチングすることを特徴とする、請求項１乃至１０の何れか一つに記載の半導体装置の製造方法。
  12. 前記上層マスク膜の除去時のエッチングは、還元性ガスを使用することを特徴とする、請求項１乃至１１の何れか一つに記載の半導体装置の製造方法。
  13. 前記還元性ガスは、ＢＣｌ３を含むことを特徴とする、請求項１２に記載の半導体装置の製造方法。
  14. 前記下層マスク膜の除去時のエッチングは、８０℃以下で還元性ガスを用いないことを特徴とする、請求項１乃至１３の何れか一つに記載の半導体装置の製造方法。
  15. 半導体基板上に回路素子を形成するステップと、
    前記半導体基板上の回路素子を覆う絶縁膜を形成するステップと、
    前記絶縁膜上に第１電極を形成するステップと、
    前記第１電極上に強誘電体膜を形成するステップと、
    前記強誘電体膜上に第２電極を形成するステップと、
    前記第２電極上に、所定のパターンを有するハードマスクであって、
    前記第１電極に対してエッチング時の選択比が高い下層マスク膜と、
    前記強誘電体膜に対してエッチング時の選択比が高い中層マスク膜と、
    前記第２電極に対してエッチング時の選択比が高い上層マスク膜と、
    で構成される前記ハードマスクを形成するステップと、
    前記上層マスク膜をマスクとして、前記第２電極をエッチングするステップと、
    前記第２電極のエッチング後に残存する前記上層マスク膜を除去するステップと、
    前記中層マスク膜をマスクとして、前記強誘電体膜をエッチングするステップと、
    前記強誘電体膜のエッチング後に残存する前記中層マスク膜を除去するステップと、
    前記下層マスク膜をマスクとして、前記第１電極をエッチングするステップと、
    前記第１電極のエッチング後に残存する前記下層マスク膜を除去するステップと、
    を含むことを特徴とする、半導体装置の製造方法。
  16. 前記上層マスク膜は、Ｔｉを含む化合物で形成されていることを特徴とする、請求項１５に記載の半導体装置の製造方法。
  17. 前記下層マスク膜は、Ｔｉを含む化合物で形成されていることを特徴とする、請求項１５乃至１６の何れか一つに記載の半導体装置の製造方法。
  18. 前記中層マスク膜は、酸化物で形成されていることを特徴とする、請求項１５乃至１７の何れか一つに記載の半導体装置の製造方法。
  19. 前記中層マスク膜は、窒化物で形成されていることを特徴とする、請求項１５乃至１７の何れか一つに記載の半導体装置の製造方法。
  20. 前記上層マスク膜を形成するＴｉを含む化合物は、ＴｉＮ、ＴｉＡｌＮ、ＴｉＯｘの何れかであることを特徴とする、請求項１６に記載の半導体装置の製造方法。
  21. 前記下層マスク膜を形成するＴｉを含む化合物は、ＴｉＮ、ＴｉＡｌＮ、ＴｉＯｘの何れかであることを特徴とする、請求項１７に記載の半導体装置の製造方法。
  22. 前記中層マスク膜を形成する酸化物は、ＳｉＯ２又はＳｉＯＮの何れかであることを特徴とする、請求項１８に記載の半導体装置の製造方法。
  23. 前記中層マスク膜を形成する窒化物は、ＳｉＮ又はＳｉＯＮの何れかであることを特徴とする、請求項１９に記載の半導体装置の製造方法。
  24. 前記第１電極及び前記第２電極は、Ｐｔで形成されており、前記強誘電体膜はＳＢＴで形成されていることを特徴とする、請求項１５乃至２３の何れか一つに記載の半導体装置の製造方法。
  25. 前記上層マスク膜の除去時のエッチングは、還元性ガスを使用することを特徴とする、請求項１５乃至２４の何れか一つに記載の半導体装置の製造方法。
  26. 前記還元性ガスは、ＢＣｌ３を含むことを特徴とする、請求項２５に記載の半導体装置の製造方法。
  27. 前記下層マスク膜の除去時のエッチングは、８０℃以下で還元性ガスを用いないことを特徴とする、請求項１５乃至２６の何れか一つに記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NO324539B1 (no) * 2005-06-14 2007-11-19 Thin Film Electronics Asa Fremgangsmate i fabrikasjonen av en ferroelektrisk minneinnretning
JP5028829B2 (ja) * 2006-03-09 2012-09-19 セイコーエプソン株式会社 強誘電体メモリ装置の製造方法
CN102007570B (zh) * 2007-12-21 2013-04-03 朗姆研究公司 用高蚀刻速率抗蚀剂掩膜进行蚀刻
WO2010146850A1 (ja) * 2009-06-18 2010-12-23 パナソニック株式会社 不揮発性記憶装置及びその製造方法
US20110130007A1 (en) * 2009-10-26 2011-06-02 Applied Materials, Inc. In-situ clean to reduce metal residues after etching titanium nitride
US20120094499A1 (en) * 2010-10-15 2012-04-19 Siu Tang Ng Method of performing an in situ chamber clean

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349253A (ja) * 1999-04-30 2000-12-15 Samsung Electronics Co Ltd 強誘電体キャパシタ構造体の乾式蝕刻方法
JP2003258201A (ja) * 2002-02-28 2003-09-12 Fujitsu Ltd 半導体装置の製造方法
JP2003273326A (ja) * 2002-03-15 2003-09-26 Fujitsu Ltd 半導体装置及びその製造方法
JP2005101052A (ja) * 2003-09-22 2005-04-14 Oki Electric Ind Co Ltd 強誘電体素子及びその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6534809B2 (en) * 1999-12-22 2003-03-18 Agilent Technologies, Inc. Hardmask designs for dry etching FeRAM capacitor stacks

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349253A (ja) * 1999-04-30 2000-12-15 Samsung Electronics Co Ltd 強誘電体キャパシタ構造体の乾式蝕刻方法
JP2003258201A (ja) * 2002-02-28 2003-09-12 Fujitsu Ltd 半導体装置の製造方法
JP2003273326A (ja) * 2002-03-15 2003-09-26 Fujitsu Ltd 半導体装置及びその製造方法
JP2005101052A (ja) * 2003-09-22 2005-04-14 Oki Electric Ind Co Ltd 強誘電体素子及びその製造方法

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