JP2003273326A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】キャパシタを有する半導体装置の製造方法に関
し、キャパシタ形成に使用されるハードマスクの除去の
際に下地絶縁膜に薄層化を生じにくくすること。 【解決手段】絶縁膜８上に第１導電膜１５、誘電体膜１
６及び第２導電膜１７を順に形成し、第２導電膜１７上
に第１膜１８ａを形成し、第１膜１８ａ上に絶縁材より
なる第２膜１８ｂを形成し、第２膜１８ｂ及び第１膜１
８ａをキャパシタ平面形状にパターニングしてハードマ
スク１８を形成し、ハードマスク１８に覆われない領域
の第２導電膜１７と誘電体膜１６をエッチングし、ハー
ドマスク１８に覆われない領域の前記第１導電膜１７を
絶縁膜８が露出しない深さまでエッチングし、ハードマ
スク１８を構成する第２膜１８ｂをエッチングして除去
し、ハードマスク１８に覆われない領域の残りの第１導
電膜１５を最後までエッチングし、第１膜１８ａを除去
する工程を含む。
し、キャパシタ形成に使用されるハードマスクの除去の
際に下地絶縁膜に薄層化を生じにくくすること。 【解決手段】絶縁膜８上に第１導電膜１５、誘電体膜１
６及び第２導電膜１７を順に形成し、第２導電膜１７上
に第１膜１８ａを形成し、第１膜１８ａ上に絶縁材より
なる第２膜１８ｂを形成し、第２膜１８ｂ及び第１膜１
８ａをキャパシタ平面形状にパターニングしてハードマ
スク１８を形成し、ハードマスク１８に覆われない領域
の第２導電膜１７と誘電体膜１６をエッチングし、ハー
ドマスク１８に覆われない領域の前記第１導電膜１７を
絶縁膜８が露出しない深さまでエッチングし、ハードマ
スク１８を構成する第２膜１８ｂをエッチングして除去
し、ハードマスク１８に覆われない領域の残りの第１導
電膜１５を最後までエッチングし、第１膜１８ａを除去
する工程を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳しくは、半導体基板上方にキ
ャパシタを有する半導体装置とその製造方法に関する。
の製造方法に関し、より詳しくは、半導体基板上方にキ
ャパシタを有する半導体装置とその製造方法に関する。
【０００２】
【従来の技術】近年、強誘電体キャパシタや高誘電体キ
ャパシタを用いた半導体メモリが有望視されている。例
えば、強誘電体キャパシタは次のような工程によって形
成される。
ャパシタを用いた半導体メモリが有望視されている。例
えば、強誘電体キャパシタは次のような工程によって形
成される。
【０００３】まず、図１(a) に示すように、半導体基板
１０１を覆う層間絶縁膜１０４の上に第１金属層１０
６、ＰＺＴ層１０７、第２金属層１０８を順に形成す
る。なお、半導体基板１０１には素子分離絶縁層１０２
に囲まれた不純物拡散領域１０３が形成され、不純物拡
散領域１０３上の層間絶縁膜１０４には導電性プラグ１
０５が形成されている。
１０１を覆う層間絶縁膜１０４の上に第１金属層１０
６、ＰＺＴ層１０７、第２金属層１０８を順に形成す
る。なお、半導体基板１０１には素子分離絶縁層１０２
に囲まれた不純物拡散領域１０３が形成され、不純物拡
散領域１０３上の層間絶縁膜１０４には導電性プラグ１
０５が形成されている。
【０００４】第２金属層１０８の上に窒化チタン層１１
０、酸化シリコン層１１１を順に形成した後に、酸化シ
リコン層１１１と窒化チタン層１１０をフォトリソグラ
フィー法によりパターニングして導電性プラグ１０５の
上方にキャパシタ平面形状のハードマスク１１２として
残す。
０、酸化シリコン層１１１を順に形成した後に、酸化シ
リコン層１１１と窒化チタン層１１０をフォトリソグラ
フィー法によりパターニングして導電性プラグ１０５の
上方にキャパシタ平面形状のハードマスク１１２として
残す。
【０００５】次に、図１(b) に示すように、ハードマス
ク１１２に覆われない領域の第２金属層１０８、ＰＺＴ
層１０７及び第１金属層１０６を順にエッチングするこ
とにより、層間絶縁膜１０４上にスタック型の強誘電体
キャパシタ１１３が形成される。
ク１１２に覆われない領域の第２金属層１０８、ＰＺＴ
層１０７及び第１金属層１０６を順にエッチングするこ
とにより、層間絶縁膜１０４上にスタック型の強誘電体
キャパシタ１１３が形成される。
【０００６】この後に、図１(c) に示すように、ハード
マスク１１２を構成する酸化シリコン層１１１を除去
し、ついで、エッチャントを変えて窒化チタン層１１０
を除去する。
マスク１１２を構成する酸化シリコン層１１１を除去
し、ついで、エッチャントを変えて窒化チタン層１１０
を除去する。
【０００７】以上のように、第１金属層１０６、ＰＺＴ
層１０７、第２金属層１０８のパターニングのためにレ
ジストマスクを用いずにハードマスク１１２を使用した
のは次のような理由による。
層１０７、第２金属層１０８のパターニングのためにレ
ジストマスクを用いずにハードマスク１１２を使用した
のは次のような理由による。
【０００８】スタック型の強誘電体キャパシタ１１３を
形成するために、レジストマスクを使用して第１金属層
１０６、ＰＺＴ層１０７、第２金属層１０８を連続して
エッチングすると、レジストマスクはそれらの層１０
６，１０７，１０８に対してエッチング選択性に乏しく
てエッチング中に消滅してしまうからである。
形成するために、レジストマスクを使用して第１金属層
１０６、ＰＺＴ層１０７、第２金属層１０８を連続して
エッチングすると、レジストマスクはそれらの層１０
６，１０７，１０８に対してエッチング選択性に乏しく
てエッチング中に消滅してしまうからである。
【０００９】ところで、金属膜のパターニングのために
上記した二層構造のハードマスクを使用し、かつエッチ
ングガスとして塩素、酸素及びアルゴンからなる混合ガ
スを使用することは特開平１１−３４５１０号公報に記
載されている。また、特開平１１−３４５１０号公報に
は、金属膜のエッチングの最中にハードマスクのSiO2膜
が消滅することが記載されている。
上記した二層構造のハードマスクを使用し、かつエッチ
ングガスとして塩素、酸素及びアルゴンからなる混合ガ
スを使用することは特開平１１−３４５１０号公報に記
載されている。また、特開平１１−３４５１０号公報に
は、金属膜のエッチングの最中にハードマスクのSiO2膜
が消滅することが記載されている。
【００１０】
【発明が解決しようとする課題】第１及び第２金属層に
挟まれるＰＺＴ層のパターニングにはハードマスクとし
て酸化シリコン層を用いるのが好ましい。従って、ＰＺ
Ｔ層のエッチング中にハードマスクである酸化シリコン
層が消滅することは、ＰＺＴ層のエッチングレートの著
しい低下を招くので、ＰＺＴ層のエッチングが終わるま
ではハードマスクとして酸化シリコン層１１１を残すこ
とが重要である。
挟まれるＰＺＴ層のパターニングにはハードマスクとし
て酸化シリコン層を用いるのが好ましい。従って、ＰＺ
Ｔ層のエッチング中にハードマスクである酸化シリコン
層が消滅することは、ＰＺＴ層のエッチングレートの著
しい低下を招くので、ＰＺＴ層のエッチングが終わるま
ではハードマスクとして酸化シリコン層１１１を残すこ
とが重要である。
【００１１】従って、第２金属層１０８、ＰＺＴ層１０
７及び第１金属層１０６のエッチングを終えた後の状態
では、図１(b) に示したように、第２金属層１０８の上
にはハードマスク１１２を構成する窒化チタン層１１０
だけでなく酸化シリコン層１１１が残っていることにな
る。
７及び第１金属層１０６のエッチングを終えた後の状態
では、図１(b) に示したように、第２金属層１０８の上
にはハードマスク１１２を構成する窒化チタン層１１０
だけでなく酸化シリコン層１１１が残っていることにな
る。
【００１２】酸化シリコン層１１１と窒化チタン層１１
０は、キャパシタ１１３の形成を終えた後にエッチング
により除去される。
０は、キャパシタ１１３の形成を終えた後にエッチング
により除去される。
【００１３】しかし、ハードマスク１１２を構成するSi
O2層１１１を除去する際に、キャパシタ１１３の周辺で
は、酸化シリコンからなる層間絶縁膜１０４もエッチン
グされてしまい、キャパシタ１１２とその周辺で生じる
段差が大きくなる。そのような段差が大きくなると、複
数のキャパシタ１１２の間では二層目の層間絶縁膜の埋
込が悪くなるという不都合が生じる。
O2層１１１を除去する際に、キャパシタ１１３の周辺で
は、酸化シリコンからなる層間絶縁膜１０４もエッチン
グされてしまい、キャパシタ１１２とその周辺で生じる
段差が大きくなる。そのような段差が大きくなると、複
数のキャパシタ１１２の間では二層目の層間絶縁膜の埋
込が悪くなるという不都合が生じる。
【００１４】本発明の目的は、キャパシタを形成するた
めに使用されるハードマスクの除去の際に下地となる絶
縁膜に薄層化を生じにくくすることができる半導体装置
及びその製造方法を提供することにある。
めに使用されるハードマスクの除去の際に下地となる絶
縁膜に薄層化を生じにくくすることができる半導体装置
及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】上記した課題は、半導体
基板の上方に形成された絶縁膜と、前記第１絶縁膜上に
形成され、側面に不連続な段を有するキャパシタ下部電
極と、前記キャパシタ下部電極上に形成され且つ前記キ
ャパシタの上部側面と連続した側面を有するキャパシタ
誘電体膜と、前記キャパシタ誘電体膜上に形成され且つ
前記キャパシタ誘電体膜の側面と連続した側面を有する
キャパシタ上部電極とを有することを特徴とする半導体
装置によって構成される。
基板の上方に形成された絶縁膜と、前記第１絶縁膜上に
形成され、側面に不連続な段を有するキャパシタ下部電
極と、前記キャパシタ下部電極上に形成され且つ前記キ
ャパシタの上部側面と連続した側面を有するキャパシタ
誘電体膜と、前記キャパシタ誘電体膜上に形成され且つ
前記キャパシタ誘電体膜の側面と連続した側面を有する
キャパシタ上部電極とを有することを特徴とする半導体
装置によって構成される。
【００１６】上記した課題は、半導体基板の上方に絶縁
膜を形成する工程と、前記絶縁膜上に第１導電膜、誘電
体膜及び第２導電膜を順に形成する工程と、前記第２導
電膜上に金属又は金属化合物よりなる第１膜を形成する
工程と、前記第１膜上に絶縁材よりなる第２膜を形成す
る工程と、前記第２膜及び前記第１膜をキャパシタ平面
形状にパターニングすることによりハードマスクを形成
する工程と、前記ハードマスクに覆われない領域の前記
第２導電膜をエッチングしてキャパシタ上部電極を形成
する工程と、前記ハードマスクに覆われない領域の前記
誘電体膜をエッチングしてキャパシタ誘電体膜を形成す
る工程と、前記ハードマスクに覆われない領域の前記第
１導電膜を前記絶縁膜が露出しない深さまでエッチング
する工程と、前記ハードマスクを構成する前記第２膜を
エッチングして除去する工程と、前記ハードマスクに覆
われない領域の残りの前記第１導電膜を最後までエッチ
ングしてキャパシタ下部電極を形成する工程と、前記ハ
ードマスクを構成する前記第１膜をエッチングにより除
去する工程とを有することを特徴とする半導体装置の製
造方法によって解決される。
膜を形成する工程と、前記絶縁膜上に第１導電膜、誘電
体膜及び第２導電膜を順に形成する工程と、前記第２導
電膜上に金属又は金属化合物よりなる第１膜を形成する
工程と、前記第１膜上に絶縁材よりなる第２膜を形成す
る工程と、前記第２膜及び前記第１膜をキャパシタ平面
形状にパターニングすることによりハードマスクを形成
する工程と、前記ハードマスクに覆われない領域の前記
第２導電膜をエッチングしてキャパシタ上部電極を形成
する工程と、前記ハードマスクに覆われない領域の前記
誘電体膜をエッチングしてキャパシタ誘電体膜を形成す
る工程と、前記ハードマスクに覆われない領域の前記第
１導電膜を前記絶縁膜が露出しない深さまでエッチング
する工程と、前記ハードマスクを構成する前記第２膜を
エッチングして除去する工程と、前記ハードマスクに覆
われない領域の残りの前記第１導電膜を最後までエッチ
ングしてキャパシタ下部電極を形成する工程と、前記ハ
ードマスクを構成する前記第１膜をエッチングにより除
去する工程とを有することを特徴とする半導体装置の製
造方法によって解決される。
【００１７】上記した課題は、半導体基板の上方に絶縁
膜を形成する工程と、前記絶縁膜上に第１導電膜、誘電
体膜及び第２導電膜を順に形成する工程と、前記第２導
電膜上に金属又は金属化合物よりなる第１膜を形成する
工程と、前記絶縁膜とは異なる材料である窒化シリコン
膜よりなる第２膜を前記第１膜上に形成する工程と、前
記第２膜及び前記第１膜をキャパシタ平面形状にパター
ニングすることによりハードマスクを形成する工程と、
前記ハードマスクに覆われない領域の前記第２導電膜を
エッチングしてキャパシタ上部電極を形成する工程と、
前記ハードマスクに覆われない領域の前記誘電体膜をエ
ッチングしてキャパシタ誘電体膜を形成する工程と、前
記ハードマスクに覆われない領域の前記第１導電膜をエ
ッチングしてキャパシタ下部電極を形成する工程と、前
記ハードマスクを構成する前記第２膜をフッ素と窒素を
含むエッチングガスを用いてエッチングして除去する工
程と、前記ハードマスクを構成する前記第１膜をエッチ
ングにより除去する工程とを有することを特徴とする半
導体装置の製造方法によって解決される。
膜を形成する工程と、前記絶縁膜上に第１導電膜、誘電
体膜及び第２導電膜を順に形成する工程と、前記第２導
電膜上に金属又は金属化合物よりなる第１膜を形成する
工程と、前記絶縁膜とは異なる材料である窒化シリコン
膜よりなる第２膜を前記第１膜上に形成する工程と、前
記第２膜及び前記第１膜をキャパシタ平面形状にパター
ニングすることによりハードマスクを形成する工程と、
前記ハードマスクに覆われない領域の前記第２導電膜を
エッチングしてキャパシタ上部電極を形成する工程と、
前記ハードマスクに覆われない領域の前記誘電体膜をエ
ッチングしてキャパシタ誘電体膜を形成する工程と、前
記ハードマスクに覆われない領域の前記第１導電膜をエ
ッチングしてキャパシタ下部電極を形成する工程と、前
記ハードマスクを構成する前記第２膜をフッ素と窒素を
含むエッチングガスを用いてエッチングして除去する工
程と、前記ハードマスクを構成する前記第１膜をエッチ
ングにより除去する工程とを有することを特徴とする半
導体装置の製造方法によって解決される。
【００１８】次に、本発明の作用について説明する。
【００１９】本発明によれば、絶縁膜上に形成された第
１導電膜、誘電体膜及び第２導電膜をパターニングする
ために用いられるハードマスクの最上層として絶縁材料
を用い、その最上層の除去は第１導電膜のエッチングを
中断して行い、その後に第１導電膜のエッチングを再開
するようにしている。
１導電膜、誘電体膜及び第２導電膜をパターニングする
ために用いられるハードマスクの最上層として絶縁材料
を用い、その最上層の除去は第１導電膜のエッチングを
中断して行い、その後に第１導電膜のエッチングを再開
するようにしている。
【００２０】従って、ハードマスクを構成する絶縁性の
最上層をエッチングして除去する場合にその下の絶縁膜
が露出することはなく、キャパシタの下地である絶縁膜
のエッチングが抑制される。
最上層をエッチングして除去する場合にその下の絶縁膜
が露出することはなく、キャパシタの下地である絶縁膜
のエッチングが抑制される。
【００２１】また、誘電体膜のエッチングによりハード
マスクの側壁に付着するデポ物は、ハードマスクの最上
層を除去する前の第１導電膜のエッチングによって除去
されるので、ハードマスクの最上層の除去が容易にな
る。
マスクの側壁に付着するデポ物は、ハードマスクの最上
層を除去する前の第１導電膜のエッチングによって除去
されるので、ハードマスクの最上層の除去が容易にな
る。
【００２２】なお、第１導電膜の２段階エッチングによ
れば、第１導電膜をパターニングして形成されるキャパ
シタ下部電極の側面には段部が生じる。
れば、第１導電膜をパターニングして形成されるキャパ
シタ下部電極の側面には段部が生じる。
【００２３】さらに、本発明によれば、ハードマスクの
最上層を窒化シリコンから構成し、このハードマスクを
用いて第１導電膜、誘電体膜及び第２導電膜を連続して
エッチングしてキャパシタを形成するようにしている。
最上層を窒化シリコンから構成し、このハードマスクを
用いて第１導電膜、誘電体膜及び第２導電膜を連続して
エッチングしてキャパシタを形成するようにしている。
【００２４】キャパシタを形成した後には、ハードマス
クを構成する絶縁性の最上層を絶縁膜に対して選択的に
エッチングすることが容易であり、キャパシタの下地で
ある絶縁膜のエッチングが抑制される。
クを構成する絶縁性の最上層を絶縁膜に対して選択的に
エッチングすることが容易であり、キャパシタの下地で
ある絶縁膜のエッチングが抑制される。
【００２５】
【発明の実施の形態】以下に本発明の実施形態を図面に
基づいて説明する。 （第１の実施の形態）図２〜図５は、本発明の第１実施
形態に係る半導体装置の製造工程を示す断面図である。
基づいて説明する。 （第１の実施の形態）図２〜図５は、本発明の第１実施
形態に係る半導体装置の製造工程を示す断面図である。
【００２６】まず、図２(a) に示す断面構造を形成する
までの工程を説明する。
までの工程を説明する。
【００２７】図２(a) に示すように、ｎ型又はｐ型のシ
リコン（半導体）基板１のトランジスタ形成領域の周囲
にフォトリソグラフィー法により素子分離用溝を形成し
た後に、素子分離用溝の中に酸化シリコン(SiO2)を埋め
込んで素子分離絶縁膜２を形成する。そのような構造の
素子分離絶縁膜２は、ＳＴＩ(Shallow Trench Isolatio
n)と呼ばれる。なお、ＬＯＣＯＳ（Local Oxidation of
Silicon）法により形成した絶縁膜を素子分離絶縁膜と
して採用してもよい。
リコン（半導体）基板１のトランジスタ形成領域の周囲
にフォトリソグラフィー法により素子分離用溝を形成し
た後に、素子分離用溝の中に酸化シリコン(SiO2)を埋め
込んで素子分離絶縁膜２を形成する。そのような構造の
素子分離絶縁膜２は、ＳＴＩ(Shallow Trench Isolatio
n)と呼ばれる。なお、ＬＯＣＯＳ（Local Oxidation of
Silicon）法により形成した絶縁膜を素子分離絶縁膜と
して採用してもよい。
【００２８】続いて、シリコン基板１のトランジスタ形
成領域にｐ型不純物を導入してｐウェル１ａを形成す
る。さらに、シリコン基板１のトランジスタ形成領域表
面を熱酸化して、ゲート絶縁膜３となるシリコン酸化膜
を形成する。
成領域にｐ型不純物を導入してｐウェル１ａを形成す
る。さらに、シリコン基板１のトランジスタ形成領域表
面を熱酸化して、ゲート絶縁膜３となるシリコン酸化膜
を形成する。
【００２９】次に、シリコン基板１の上側全面に非晶質
又は多結晶のファスシリコン膜及びタングステンシリサ
イド膜を順次形成し、これらのシリコン膜及びタングス
テンシリサイド膜をフォトリソグラフィ法によりパター
ニングして、ゲート電極４ａ，４ｂを形成する。
又は多結晶のファスシリコン膜及びタングステンシリサ
イド膜を順次形成し、これらのシリコン膜及びタングス
テンシリサイド膜をフォトリソグラフィ法によりパター
ニングして、ゲート電極４ａ，４ｂを形成する。
【００３０】なお、１つのｐウェル１ａ上には２つのゲ
ート電極４ａ，４ｂが並列に形成され、それらのゲート
電極４ａ，４ｂはワード線の一部を構成する。
ート電極４ａ，４ｂが並列に形成され、それらのゲート
電極４ａ，４ｂはワード線の一部を構成する。
【００３１】次に、ｐウェル１ａのうちゲート電極４
ａ，４ｂの両側にｎ型不純物をイオン注入してソース／
ドレインとなる第１〜第３のｎ型不純物拡散領域５ａ〜
５ｃを形成する。
ａ，４ｂの両側にｎ型不純物をイオン注入してソース／
ドレインとなる第１〜第３のｎ型不純物拡散領域５ａ〜
５ｃを形成する。
【００３２】さらに、ＣＶＤ法により絶縁膜、例えば酸
化シリコン（SiO2）膜をシリコン基板１の全面に形成し
た後に、その絶縁膜をエッチバックしてゲート電極４
ａ，４ｂの両側部分に絶縁性のサイドウォールスペーサ
６として残す。
化シリコン（SiO2）膜をシリコン基板１の全面に形成し
た後に、その絶縁膜をエッチバックしてゲート電極４
ａ，４ｂの両側部分に絶縁性のサイドウォールスペーサ
６として残す。
【００３３】続いて、ゲート電極４ａ，４ｂとサイドウ
ォールスペーサ６をマスクに使用して、第１〜第３のｎ
型不純物拡散領域５ａ〜５ｃに再びｎ型不純物をイオン
注入することにより、第１〜第３のｎ型不純物拡散領域
５ａ〜５ｃをＬＤＤ構造にする。
ォールスペーサ６をマスクに使用して、第１〜第３のｎ
型不純物拡散領域５ａ〜５ｃに再びｎ型不純物をイオン
注入することにより、第１〜第３のｎ型不純物拡散領域
５ａ〜５ｃをＬＤＤ構造にする。
【００３４】なお、１つのｐウェル１ａの両端側の第
１、第２のｎ型不純物拡散領域５ａ，５ｂはキャパシタ
の下部電極に電気的に接続され、また、２つのゲート電
極４ａ，４ｂの間の第３のｎ型不純物拡散領域５ｃはビ
ット線に電気的に接続される。
１、第２のｎ型不純物拡散領域５ａ，５ｂはキャパシタ
の下部電極に電気的に接続され、また、２つのゲート電
極４ａ，４ｂの間の第３のｎ型不純物拡散領域５ｃはビ
ット線に電気的に接続される。
【００３５】以上の工程により、ｐウェル１ａにはゲー
ト電極４ａ，４ｂとＬＤＤ構造のｎ型不純物拡散領域５
ａ〜５ｃを有する２つのＭＯＳトランジスタＴ1 ，Ｔ2
が形成される。
ト電極４ａ，４ｂとＬＤＤ構造のｎ型不純物拡散領域５
ａ〜５ｃを有する２つのＭＯＳトランジスタＴ1 ，Ｔ2
が形成される。
【００３６】次に、ＭＯＳトランジスタＴ1 ，Ｔ2 を覆
うカバー絶縁膜７として約２００ｎｍの厚さの酸窒化シ
リコン（SiON）膜をプラズマＣＶＤ法によりシリコン基
板１の全面に形成する。その後、ＴＥＯＳガスを用いる
プラズマＣＶＤ法により、膜厚１．０μｍ程度の酸化シ
リコン（SiO2）を第１層間絶縁膜８としてカバー膜７の
上に形成する。
うカバー絶縁膜７として約２００ｎｍの厚さの酸窒化シ
リコン（SiON）膜をプラズマＣＶＤ法によりシリコン基
板１の全面に形成する。その後、ＴＥＯＳガスを用いる
プラズマＣＶＤ法により、膜厚１．０μｍ程度の酸化シ
リコン（SiO2）を第１層間絶縁膜８としてカバー膜７の
上に形成する。
【００３７】続いて、第１層間絶縁膜８の緻密化処理と
して、例えば常圧の窒素雰囲気中で第１層間絶縁膜８を
７００℃の温度で３０分間熱処理する。その後に、第１
層間絶縁膜８の上面を化学機械研磨（ＣＭＰ）法により
平坦化する。
して、例えば常圧の窒素雰囲気中で第１層間絶縁膜８を
７００℃の温度で３０分間熱処理する。その後に、第１
層間絶縁膜８の上面を化学機械研磨（ＣＭＰ）法により
平坦化する。
【００３８】次に、図２(b) に示すように、フォトリソ
グラフィ法により第１層間絶縁膜８とカバー絶縁膜７を
パターニングして、第１、第２の不純物拡散領域５ａ，
５ｂのそれぞれに到達する深さの第１、第２のコンタク
トホール８ａ，８ｂを形成する。
グラフィ法により第１層間絶縁膜８とカバー絶縁膜７を
パターニングして、第１、第２の不純物拡散領域５ａ，
５ｂのそれぞれに到達する深さの第１、第２のコンタク
トホール８ａ，８ｂを形成する。
【００３９】その後、第１層間絶縁膜８上面と第１、第
２コンタクトホール８ａ，８ｂ内面に、グルー膜として
膜厚３０ｎｍ程度のチタン（Ti）膜と膜厚５０ｎｍ程度
の窒化チタン（TiN ）膜をスパッタ法により順に形成す
る。さらに、WF6 を用いるＣＶＤ法によってタングステ
ン（Ｗ）膜をTiN 膜上に成長して第１，第２のコンタク
トホール８ａ，８ｂ内を完全に埋め込む。
２コンタクトホール８ａ，８ｂ内面に、グルー膜として
膜厚３０ｎｍ程度のチタン（Ti）膜と膜厚５０ｎｍ程度
の窒化チタン（TiN ）膜をスパッタ法により順に形成す
る。さらに、WF6 を用いるＣＶＤ法によってタングステ
ン（Ｗ）膜をTiN 膜上に成長して第１，第２のコンタク
トホール８ａ，８ｂ内を完全に埋め込む。
【００４０】続いて、図２(c) に示すように、Ｗ膜、Ti
N 膜及びTi膜をＣＭＰ法により研磨して第１層間絶縁膜
８の上面上から除去する。第１のコンタクトホール８ａ
内に残されたＷ膜、TiN 膜及びTi膜は第１、第２の導電
性プラグ９ａ，９ｂとして使用される。
N 膜及びTi膜をＣＭＰ法により研磨して第１層間絶縁膜
８の上面上から除去する。第１のコンタクトホール８ａ
内に残されたＷ膜、TiN 膜及びTi膜は第１、第２の導電
性プラグ９ａ，９ｂとして使用される。
【００４１】次に、図３(a) に示す構造を形成するまで
の工程を説明する。
の工程を説明する。
【００４２】まず、第１、第２の導電性プラグ９ａ，９
ｂ上と第１層間絶縁膜８上に第１導電膜１５として例え
ば厚さ２００ｎｍ程度のイリジウム（Ir）膜１５ｘ、厚
さ５０ｎｍ程度の酸化イリジウム（IrO x ) 膜１５ｙ、
厚さ１００ｎｍ程度のプラチナ（Pt）膜１５ｚをスパッ
タにより順に形成する。第１導電膜１５は、その他の白
金族金属又は白金族金属酸化物を含む導電膜から構成し
てもよい。
ｂ上と第１層間絶縁膜８上に第１導電膜１５として例え
ば厚さ２００ｎｍ程度のイリジウム（Ir）膜１５ｘ、厚
さ５０ｎｍ程度の酸化イリジウム（IrO x ) 膜１５ｙ、
厚さ１００ｎｍ程度のプラチナ（Pt）膜１５ｚをスパッ
タにより順に形成する。第１導電膜１５は、その他の白
金族金属又は白金族金属酸化物を含む導電膜から構成し
てもよい。
【００４３】なお、第１導電膜１５を形成する前又は後
に例えば膜剥がれ防止のために第１層間絶縁膜８をアニ
ールする。アニール方法として、例えば、アルゴン雰囲
気中で６００〜７５０℃のＲＴＡ(rapid thermal annea
ling) を採用する。
に例えば膜剥がれ防止のために第１層間絶縁膜８をアニ
ールする。アニール方法として、例えば、アルゴン雰囲
気中で６００〜７５０℃のＲＴＡ(rapid thermal annea
ling) を採用する。
【００４４】続いて、第１導電膜１５上に強誘電体膜１
６として例えば膜厚１００ｎｍ程度のＰＺＴ膜をスパッ
タ法により形成する。強誘電体膜１６の形成方法は、そ
の他に、ＭＯＤ(metal organic deposition)法、ＭＯＣ
ＶＤ( 有機金属ＣＶＤ）法、ゾル・ゲル法などがある。
また、強誘電体膜１６の材料としては、ＰＺＴの他に、
ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、
SrBi2Ta2O9、SrBi2(Ta,Nb)2O9 等のBi層状構造化合物材
料、その他の金属酸化物強誘電体であってもよい。
６として例えば膜厚１００ｎｍ程度のＰＺＴ膜をスパッ
タ法により形成する。強誘電体膜１６の形成方法は、そ
の他に、ＭＯＤ(metal organic deposition)法、ＭＯＣ
ＶＤ( 有機金属ＣＶＤ）法、ゾル・ゲル法などがある。
また、強誘電体膜１６の材料としては、ＰＺＴの他に、
ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、
SrBi2Ta2O9、SrBi2(Ta,Nb)2O9 等のBi層状構造化合物材
料、その他の金属酸化物強誘電体であってもよい。
【００４５】続いて、酸素雰囲気中で強誘電体膜１６を
アニールにより結晶化する。アニールとして、例えばア
ルゴンと酸素の混合ガス雰囲気中で基板温度６００℃、
時間９０秒の条件を第１ステップ、酸素雰囲気中で基板
温度７５０℃、時間６０秒の条件を第２ステップとする
２ステップのＲＴＡ処理を採用する。
アニールにより結晶化する。アニールとして、例えばア
ルゴンと酸素の混合ガス雰囲気中で基板温度６００℃、
時間９０秒の条件を第１ステップ、酸素雰囲気中で基板
温度７５０℃、時間６０秒の条件を第２ステップとする
２ステップのＲＴＡ処理を採用する。
【００４６】さらに、強誘電体膜１６の上に、第２導電
膜１７として例えば膜厚２００ｎｍ程度の酸化イリジウ
ム(IrO2)をスパッタ法により形成する。
膜１７として例えば膜厚２００ｎｍ程度の酸化イリジウ
ム(IrO2)をスパッタ法により形成する。
【００４７】この後、ハードマスクとなるTiN 膜１８ａ
とSiO2膜（絶縁膜）１８ｂを第２導電膜１７上に順に形
成する。TiN 膜１８ａは、スパッタ法によって例えば厚
さ約２００ｎｍに形成される。また、SiO2膜１８ｂはＴ
ＥＯＳ（テトラエトキシシラン）を用いるプラズマＣＶ
Ｄ法によって厚さ約８００ｎｍに形成される。
とSiO2膜（絶縁膜）１８ｂを第２導電膜１７上に順に形
成する。TiN 膜１８ａは、スパッタ法によって例えば厚
さ約２００ｎｍに形成される。また、SiO2膜１８ｂはＴ
ＥＯＳ（テトラエトキシシラン）を用いるプラズマＣＶ
Ｄ法によって厚さ約８００ｎｍに形成される。
【００４８】続いて、SiO2膜１８ｂの上にレジストＲを
塗布し、これを露光、現像して第１、第２の導電性プラ
グ９ａ，９ｂの上方にキャパシタ平面形状になるように
パターンを形成する。
塗布し、これを露光、現像して第１、第２の導電性プラ
グ９ａ，９ｂの上方にキャパシタ平面形状になるように
パターンを形成する。
【００４９】続いて、C4F8とArとCF4 をエッチングガス
に用いて、レジストＲに覆われない領域のSiO2膜１８ｂ
をドライエッチングして除去する。さらに、BCl3とCl2
をエッチングガスに用いてレジストＲに覆われない領域
のTiN 膜１８ａをドライエッチングして除去する。SiO2
膜１８ｂのエッチングとTiN 膜１８ａのエッチングは、
エッチャーを換えて行われる。
に用いて、レジストＲに覆われない領域のSiO2膜１８ｂ
をドライエッチングして除去する。さらに、BCl3とCl2
をエッチングガスに用いてレジストＲに覆われない領域
のTiN 膜１８ａをドライエッチングして除去する。SiO2
膜１８ｂのエッチングとTiN 膜１８ａのエッチングは、
エッチャーを換えて行われる。
【００５０】図３(b) に示すように、パターニングされ
たSiO2膜１８ｂとTiN 膜１８ａは、ハードマスク１８と
して用いられる。なお、ハードマスク１８の形成後に、
レジストＲをアッシングによって除去する。
たSiO2膜１８ｂとTiN 膜１８ａは、ハードマスク１８と
して用いられる。なお、ハードマスク１８の形成後に、
レジストＲをアッシングによって除去する。
【００５１】次に、ハードマスク１８に覆われない領域
の第２導電膜１７、強誘電体膜１６及び第１導電膜１５
をＩＣＰエッチング装置を用いて以下の条件で順にエッ
チングする。
の第２導電膜１７、強誘電体膜１６及び第１導電膜１５
をＩＣＰエッチング装置を用いて以下の条件で順にエッ
チングする。
【００５２】まず、第２導電膜１７であるIrO x 膜をエ
ッチングする。この場合のエッチング条件は、HBr を流
量１０sccm、O2を流量４０sccmでエッチングチャンバ内
に流し、さらにチャンバ内の圧力を０．４Pa、ウェハス
テージ温度を４００℃、ソースパワー８００watt、バイ
アスパワー７００wattに設定する。なお、ソースパワー
はＩＣＰエッチング装置のアンテナに印加される高周波
電源のパワーであり、バイアスパワーは半導体ウェハ
（シリコン基板１）に印加される高周波電源のパワーで
ある。第２導電膜１７のエッチングは終点検出器を用い
て検出され、第２導電膜１７の膜厚の１０％分程度の条
件でオーバーエッチングを行う。なお、終点検出器とし
て、例えば発光分析装置が用いられる。
ッチングする。この場合のエッチング条件は、HBr を流
量１０sccm、O2を流量４０sccmでエッチングチャンバ内
に流し、さらにチャンバ内の圧力を０．４Pa、ウェハス
テージ温度を４００℃、ソースパワー８００watt、バイ
アスパワー７００wattに設定する。なお、ソースパワー
はＩＣＰエッチング装置のアンテナに印加される高周波
電源のパワーであり、バイアスパワーは半導体ウェハ
（シリコン基板１）に印加される高周波電源のパワーで
ある。第２導電膜１７のエッチングは終点検出器を用い
て検出され、第２導電膜１７の膜厚の１０％分程度の条
件でオーバーエッチングを行う。なお、終点検出器とし
て、例えば発光分析装置が用いられる。
【００５３】続いて、強誘電体膜１６であるＰＺＴ膜を
エッチングする。この場合のエッチング条件は、Cl2 を
流量４０sccm、Arを流量１０sccmでエッチングチャンバ
内に流し、さらにチャンバ内の圧力を０．４Pa、ウェハ
ステージ温度を４００℃、ソースパワー８００watt、バ
イアスパワー７００wattに設定する。強誘電体膜１６の
エッチングも終点検出器を用いて検出され、ジャストエ
ッチングが行われる。
エッチングする。この場合のエッチング条件は、Cl2 を
流量４０sccm、Arを流量１０sccmでエッチングチャンバ
内に流し、さらにチャンバ内の圧力を０．４Pa、ウェハ
ステージ温度を４００℃、ソースパワー８００watt、バ
イアスパワー７００wattに設定する。強誘電体膜１６の
エッチングも終点検出器を用いて検出され、ジャストエ
ッチングが行われる。
【００５４】誘電体膜１６のエッチングを終えた後にハ
ードマスク１８を構成するSiO2膜１８ｂを除去すること
も考えられるが、第１導電膜１５、強誘電体膜１６のエ
ッチングに生じた生成物がSiO2膜１８ｂの側面に貴金属
デポ膜として付着しているので、このままではSiO2膜１
８ｂの除去が難しい。
ードマスク１８を構成するSiO2膜１８ｂを除去すること
も考えられるが、第１導電膜１５、強誘電体膜１６のエ
ッチングに生じた生成物がSiO2膜１８ｂの側面に貴金属
デポ膜として付着しているので、このままではSiO2膜１
８ｂの除去が難しい。
【００５５】そこで、図４(a) に示すように、ハードマ
スク１８の上層部であるSiO2膜１８ｂを残した状態で、
強誘電体膜１６をエッチングし、これに引き続き多層構
造の第１導電膜１５を途中までアンダーエッチングす
る。このアンダーエッチングは、例えば膜厚の５０％程
度のハーフエッチングとする。
スク１８の上層部であるSiO2膜１８ｂを残した状態で、
強誘電体膜１６をエッチングし、これに引き続き多層構
造の第１導電膜１５を途中までアンダーエッチングす
る。このアンダーエッチングは、例えば膜厚の５０％程
度のハーフエッチングとする。
【００５６】アンダーエッチングは、第１導電膜１５の
エッチング過程の途中まで行われ、例えば、Pt膜１５
ｚ、IrO x 膜１５ｙのエッチングが終了し、Ir膜１５ｘ
の上部に達する深さまで行われる。この場合のエッチン
グ条件として、HBr を流量１０sccm、O2を流量４０sccm
でエッチングチャンバ内に流し、さらにチャンバ内の圧
力を０．４Pa、ウェハステージ温度を４００℃、ソース
パワーを８００watt、バイアスパワーを７００wattに設
定する。
エッチング過程の途中まで行われ、例えば、Pt膜１５
ｚ、IrO x 膜１５ｙのエッチングが終了し、Ir膜１５ｘ
の上部に達する深さまで行われる。この場合のエッチン
グ条件として、HBr を流量１０sccm、O2を流量４０sccm
でエッチングチャンバ内に流し、さらにチャンバ内の圧
力を０．４Pa、ウェハステージ温度を４００℃、ソース
パワーを８００watt、バイアスパワーを７００wattに設
定する。
【００５７】このアンダーエッチング条件により、SiO2
膜１８ｂの側面から貴金属デポ膜が取り除かれる。
膜１８ｂの側面から貴金属デポ膜が取り除かれる。
【００５８】アンダーエッチングの後に、シリコン基板
１をＩＣＰエッチング装置から取り出し、プラズマエッ
チング装置に移す。そして、図４(b) に示すように、シ
リコン基板１を冷却した状態でCF4 とCHF3とArの混合ガ
スを使用してハードマスク１８のSiO2膜１８ａをエッチ
ングして除去する。
１をＩＣＰエッチング装置から取り出し、プラズマエッ
チング装置に移す。そして、図４(b) に示すように、シ
リコン基板１を冷却した状態でCF4 とCHF3とArの混合ガ
スを使用してハードマスク１８のSiO2膜１８ａをエッチ
ングして除去する。
【００５９】SiO2膜１８ａのエッチング時にはポリマー
系デポ物が生じ、このポリマー系デポ物がハードマスク
１８から第１導電膜１５までの各層の側面上に残る。そ
のポリマー系デポ物が厚い場合にはエッチングマスクと
して機能するので、ポリマー系デポ物を酸素含有ガスを
用いるアッシング装置によって除去する。
系デポ物が生じ、このポリマー系デポ物がハードマスク
１８から第１導電膜１５までの各層の側面上に残る。そ
のポリマー系デポ物が厚い場合にはエッチングマスクと
して機能するので、ポリマー系デポ物を酸素含有ガスを
用いるアッシング装置によって除去する。
【００６０】次に、シリコン基板１をＩＣＰエッチング
装置に戻す。そして、図５(a) に示すように、TiN 膜１
８ａの単層構造となったハードマスク１８を用いて第１
導電膜１５のエッチングを再開する。この場合のエッチ
ング条件は、第１導電膜１５の上部のエッチング条件と
同じに設定し、第１導電膜１５の残りを所定時間でエッ
チングする。これにより、第１層間絶縁膜８の上面が露
出する。
装置に戻す。そして、図５(a) に示すように、TiN 膜１
８ａの単層構造となったハードマスク１８を用いて第１
導電膜１５のエッチングを再開する。この場合のエッチ
ング条件は、第１導電膜１５の上部のエッチング条件と
同じに設定し、第１導電膜１５の残りを所定時間でエッ
チングする。これにより、第１層間絶縁膜８の上面が露
出する。
【００６１】このように、第１導電膜１５のエッチング
の途中にハードマスク１８のSiO2膜１８ｂを除去する工
程を入れると、第１導電膜１５の側面には不連続面、段
差などが表れ易くなる。そのような不連続面又は段差
は、キャパシタ特性に影響を与えるものではない。
の途中にハードマスク１８のSiO2膜１８ｂを除去する工
程を入れると、第１導電膜１５の側面には不連続面、段
差などが表れ易くなる。そのような不連続面又は段差
は、キャパシタ特性に影響を与えるものではない。
【００６２】これにより、１つのｐウェル１ａの上方に
おいて、第１層間絶縁膜８の上には２つのキャパシタＱ
が形成される。それらのキャパシタＱは、第１導電膜１
５からなる下部電極１５ａと、強誘電体膜１６からなる
誘電体膜１６ａと、第２導電膜１７からなる上部電極１
７ａとを有している。各キャパシタＱの下部電極１５ａ
は、それぞれ第１、第２導電性プラグ９ａ，９ｂを介し
て第１、第２のｎ型不純物拡散領域５ａ，５ｂに接続さ
れる。
おいて、第１層間絶縁膜８の上には２つのキャパシタＱ
が形成される。それらのキャパシタＱは、第１導電膜１
５からなる下部電極１５ａと、強誘電体膜１６からなる
誘電体膜１６ａと、第２導電膜１７からなる上部電極１
７ａとを有している。各キャパシタＱの下部電極１５ａ
は、それぞれ第１、第２導電性プラグ９ａ，９ｂを介し
て第１、第２のｎ型不純物拡散領域５ａ，５ｂに接続さ
れる。
【００６３】次に、図５(b) に示すように、ハードマス
ク１８として残っているTiN 膜１８ａを除去する。TiN
膜１８ａのエッチング条件としては、第１層間絶縁膜８
を構成するSiO2とのエッチング選択性を高くするために
等方性エッチングを採用することが好ましい。そのエッ
チングとしては、例えばCF4 とO2を含むエッチングガス
を用いるダウンフローエッチングによるドライ処理、又
は、NH4OH とH2O2とH2O の混合液を用いたウェット処理
が有効である。
ク１８として残っているTiN 膜１８ａを除去する。TiN
膜１８ａのエッチング条件としては、第１層間絶縁膜８
を構成するSiO2とのエッチング選択性を高くするために
等方性エッチングを採用することが好ましい。そのエッ
チングとしては、例えばCF4 とO2を含むエッチングガス
を用いるダウンフローエッチングによるドライ処理、又
は、NH4OH とH2O2とH2O の混合液を用いたウェット処理
が有効である。
【００６４】そのようなTiN 膜１８ａのエッチング条件
によれば、TiN 膜１８ａをSiO2膜に対して選択的にエッ
チングすることが可能であり、キャパシタＱの周囲の第
１層間絶縁膜８は殆どエッチングされず、キャパシタＱ
の周囲に大きな窪みが生じない。
によれば、TiN 膜１８ａをSiO2膜に対して選択的にエッ
チングすることが可能であり、キャパシタＱの周囲の第
１層間絶縁膜８は殆どエッチングされず、キャパシタＱ
の周囲に大きな窪みが生じない。
【００６５】続いて、エッチングによる強誘電体膜１６
をダメージから回復させるために、キャパシタＱの回復
アニールを行う。この場合の回復アニールは、例えば、
基板温度６５０℃、６０分間の条件で酸素雰囲気中で行
われる。
をダメージから回復させるために、キャパシタＱの回復
アニールを行う。この場合の回復アニールは、例えば、
基板温度６５０℃、６０分間の条件で酸素雰囲気中で行
われる。
【００６６】次に、図６(a) に示すように、キャパシタ
保護膜１９として膜厚５０ｎｍのアルミナをスパッタに
よりキャパシタＱ表面の上と下地絶縁膜１０ｂの上に形
成した後に、酸素雰囲気中で６５０℃で６０分間の条件
でキャパシタＱをアニールする。キャパシタ保護膜１９
は、プロセスダメージからキャパシタＱを保護するもの
である。
保護膜１９として膜厚５０ｎｍのアルミナをスパッタに
よりキャパシタＱ表面の上と下地絶縁膜１０ｂの上に形
成した後に、酸素雰囲気中で６５０℃で６０分間の条件
でキャパシタＱをアニールする。キャパシタ保護膜１９
は、プロセスダメージからキャパシタＱを保護するもの
である。
【００６７】その後、ＴＥＯＳガスを用いるプラズマＣ
ＶＤ法により、第２層間絶縁膜２０として膜厚１．０μ
ｍ程度の酸化シリコン（SiO2）をキャパシタ保護膜１９
上に形成する。さらに、第２層間絶縁膜２０の上面をＣ
ＭＰ法により平坦化する。この例では、ＣＭＰ後の第２
層間絶縁膜２０の残りの膜厚は、キャパシタＱの上部電
極１７ａ上で３００ｎｍ程度とする。
ＶＤ法により、第２層間絶縁膜２０として膜厚１．０μ
ｍ程度の酸化シリコン（SiO2）をキャパシタ保護膜１９
上に形成する。さらに、第２層間絶縁膜２０の上面をＣ
ＭＰ法により平坦化する。この例では、ＣＭＰ後の第２
層間絶縁膜２０の残りの膜厚は、キャパシタＱの上部電
極１７ａ上で３００ｎｍ程度とする。
【００６８】次に、図６(b) に示すように、レジストマ
スク（不図示）を用いて第２層間絶縁膜２０、キャパシ
タ保護膜１９、第１層間絶縁膜８及びカバー膜７をエッ
チングすることにより、第３のｎ型不純物領域５ｃの上
にホール２０ａを形成する。
スク（不図示）を用いて第２層間絶縁膜２０、キャパシ
タ保護膜１９、第１層間絶縁膜８及びカバー膜７をエッ
チングすることにより、第３のｎ型不純物領域５ｃの上
にホール２０ａを形成する。
【００６９】さらに、ホール２０ａ内と第２層間絶縁膜
２０上に、グルー膜として膜厚５０ｎｍのTiN 膜をスパ
ッタ法により順に形成する。さらに、ＣＶＤ法によりＷ
膜をグルー層上に成長するとともにホール２０ａ内を完
全に埋め込む。
２０上に、グルー膜として膜厚５０ｎｍのTiN 膜をスパ
ッタ法により順に形成する。さらに、ＣＶＤ法によりＷ
膜をグルー層上に成長するとともにホール２０ａ内を完
全に埋め込む。
【００７０】続いて、図７(a) に示すように、Ｗ膜及び
TiN 膜をＣＭＰ法により研磨して第２層間絶縁膜２０の
上面上から除去する。そして、ホール２０ａ内に残され
たタングステン膜及びグルー層を、第３の導電性プラグ
２１とする。
TiN 膜をＣＭＰ法により研磨して第２層間絶縁膜２０の
上面上から除去する。そして、ホール２０ａ内に残され
たタングステン膜及びグルー層を、第３の導電性プラグ
２１とする。
【００７１】次に、図７(b) に示す構造を形成するまで
の工程を説明する。
の工程を説明する。
【００７２】まず、第３導電性プラグ２１上と第２層間
絶縁膜２０上に、酸化防止膜（不図示）としてSiON膜を
ＣＶＤ法により形成する。さらに、酸化防止膜と第２層
間絶縁膜２０をフォトリソグラフィー法によりパターニ
ングしてキャパシタＱの上部電極１７ａ上にコンタクト
ホール２０ｂを形成する。
絶縁膜２０上に、酸化防止膜（不図示）としてSiON膜を
ＣＶＤ法により形成する。さらに、酸化防止膜と第２層
間絶縁膜２０をフォトリソグラフィー法によりパターニ
ングしてキャパシタＱの上部電極１７ａ上にコンタクト
ホール２０ｂを形成する。
【００７３】コンタクトホール２０ｂを形成することに
よりダメージを受けたキャパシタＱはアニールによって
回復される。そのアニールは、例えば酸素雰囲気中で基
板温度５５０℃として６０分間行われる。
よりダメージを受けたキャパシタＱはアニールによって
回復される。そのアニールは、例えば酸素雰囲気中で基
板温度５５０℃として６０分間行われる。
【００７４】その後に、第２層間絶縁膜２０上に形成さ
れた酸化防止膜をエッチバックによって除去するととも
に、第３導電性プラグ２１の表面を露出させる。
れた酸化防止膜をエッチバックによって除去するととも
に、第３導電性プラグ２１の表面を露出させる。
【００７５】次に、キャパシタＱの上部電極１７ａ上の
コンタクトホール２０ｂ内と第２層間絶縁膜２０の上に
多層金属膜を形成する。その後に、多層金属膜をパター
ニングすることにより、コンタクトホール２０ｂを通し
て上部電極１７ａに接続される一層目金属配線２２ａ
と、第４導電性プラグ２１に接続される導電性パッド２
２ｂを形成する。その多層金属膜として、例えば、膜厚
６０ｎｍのTi、膜厚３０ｎｍのTiN 、膜厚４００ｎｍの
Al-Cu 、膜厚５ｎｍのTi、及び膜７０ｎｍのTiNを順に
形成した構造を採用する。
コンタクトホール２０ｂ内と第２層間絶縁膜２０の上に
多層金属膜を形成する。その後に、多層金属膜をパター
ニングすることにより、コンタクトホール２０ｂを通し
て上部電極１７ａに接続される一層目金属配線２２ａ
と、第４導電性プラグ２１に接続される導電性パッド２
２ｂを形成する。その多層金属膜として、例えば、膜厚
６０ｎｍのTi、膜厚３０ｎｍのTiN 、膜厚４００ｎｍの
Al-Cu 、膜厚５ｎｍのTi、及び膜７０ｎｍのTiNを順に
形成した構造を採用する。
【００７６】なお、多層金属膜のパターニング方法とし
て、多層金属膜の上に反射防止膜（不図示）を形成し、
さらに反射防止膜上にレジスト（不図示）を塗布した後
に、レジストを露光、現像して配線形状等のレジストパ
ターンを形成し、そのレジパターンを用いて反射防止膜
と多層金属膜をエッチングする方法を採用する。
て、多層金属膜の上に反射防止膜（不図示）を形成し、
さらに反射防止膜上にレジスト（不図示）を塗布した後
に、レジストを露光、現像して配線形状等のレジストパ
ターンを形成し、そのレジパターンを用いて反射防止膜
と多層金属膜をエッチングする方法を採用する。
【００７７】さらに、第２層間絶縁膜２０、一層目金属
配線２２ａ及び導電性パッド２２ｂの上に第３層間絶縁
膜２３を形成する。続いて、第３層間絶縁膜２３をパタ
ーニングして導電性パッド２２ｂの上にホール２３ａを
形成し、そのホール２３ａ内に下から順にTiN 膜及びＷ
膜からなる第４の導電性プラグ２４を形成する。
配線２２ａ及び導電性パッド２２ｂの上に第３層間絶縁
膜２３を形成する。続いて、第３層間絶縁膜２３をパタ
ーニングして導電性パッド２２ｂの上にホール２３ａを
形成し、そのホール２３ａ内に下から順にTiN 膜及びＷ
膜からなる第４の導電性プラグ２４を形成する。
【００７８】その後に、特に図示しないが、ビット線を
含む二層目配線を第３層間絶縁膜２３上に形成する。ビ
ット線は、第４の導電性プラグ２４、導電性パッド２２
ｂ、第３導電性プラグ２１を介して第３のｎ型不純物拡
散領域５ｃに電気的に接続される。それに続いて、二層
目配線層を覆う絶縁膜等が形成されるが、その詳細は省
略する。
含む二層目配線を第３層間絶縁膜２３上に形成する。ビ
ット線は、第４の導電性プラグ２４、導電性パッド２２
ｂ、第３導電性プラグ２１を介して第３のｎ型不純物拡
散領域５ｃに電気的に接続される。それに続いて、二層
目配線層を覆う絶縁膜等が形成されるが、その詳細は省
略する。
【００７９】以上のように本実施形態では、同じハード
マスクを用いて第１導電膜１５、強誘電体膜１６及び第
２導電膜１７をエッチングする場合に、多層構造のハー
ドマスク１８を用い、その最上層としてSiO2膜１８ｂを
使用している。そして、強誘電体膜１７のエッチングに
必要なSiO2膜１８ｂの除去は、第１導電膜１５のエッチ
ングを一時中断して行われる。
マスクを用いて第１導電膜１５、強誘電体膜１６及び第
２導電膜１７をエッチングする場合に、多層構造のハー
ドマスク１８を用い、その最上層としてSiO2膜１８ｂを
使用している。そして、強誘電体膜１７のエッチングに
必要なSiO2膜１８ｂの除去は、第１導電膜１５のエッチ
ングを一時中断して行われる。
【００８０】従って、ハードマスク１８の最上のSiO2膜
１８ｂを除去する際に、第１層間絶縁膜８は第１導電膜
１５によりエッチングから防御される。
１８ｂを除去する際に、第１層間絶縁膜８は第１導電膜
１５によりエッチングから防御される。
【００８１】また、ハードマスク１８を用いて最後にエ
ッチングされる第１導電膜１５は白金族金属又は白金族
酸化物から構成されるので、第１層間絶縁膜８を構成す
るシリコン化合物絶縁材料に対して第１導電膜１５を選
択的にエッチングすることが可能である。
ッチングされる第１導電膜１５は白金族金属又は白金族
酸化物から構成されるので、第１層間絶縁膜８を構成す
るシリコン化合物絶縁材料に対して第１導電膜１５を選
択的にエッチングすることが可能である。
【００８２】ところで、第１導電膜１５のエッチングの
中断のタイミングは膜厚の５０％程度に限定されるもの
ではないが、第１層間絶縁膜８を露出させない程度に第
１導電膜１５を残していることが望ましい。
中断のタイミングは膜厚の５０％程度に限定されるもの
ではないが、第１層間絶縁膜８を露出させない程度に第
１導電膜１５を残していることが望ましい。
【００８３】ところで、第１導電膜１５のエッチングが
終わった時点でSiO2膜１８ｂが除去されるようにSiO2膜
１８ｂの膜厚を調整することも考えられるが、SiO2膜１
８ｂは図４(a) に示したように、中心よりも縁部でエッ
チングが進み易く、そのような膜厚の調整は難しい。ま
た、第１層間絶縁膜８の表面を窒化シリコンから構成す
ることも考えられるが、キャパシタＱの下部電極１５ａ
の膜質が劣ってしまい強誘電体膜１６の結晶を劣化させ
るという別の不都合が生じる。
終わった時点でSiO2膜１８ｂが除去されるようにSiO2膜
１８ｂの膜厚を調整することも考えられるが、SiO2膜１
８ｂは図４(a) に示したように、中心よりも縁部でエッ
チングが進み易く、そのような膜厚の調整は難しい。ま
た、第１層間絶縁膜８の表面を窒化シリコンから構成す
ることも考えられるが、キャパシタＱの下部電極１５ａ
の膜質が劣ってしまい強誘電体膜１６の結晶を劣化させ
るという別の不都合が生じる。
【００８４】なお、第３導電性プラグ２１が埋め込まれ
る第３のコンタクトホール２０ａは、第２層間絶縁膜２
０と第１層間絶縁膜８を一括エッチングして形成されて
いるが、第２実施形態で説明するように二段階で形成し
てもよい。（第２の実施の形態）図８〜図１３は、本発
明の第２実施形態に係る半導体装置の製造工程を示す断
面図である。
る第３のコンタクトホール２０ａは、第２層間絶縁膜２
０と第１層間絶縁膜８を一括エッチングして形成されて
いるが、第２実施形態で説明するように二段階で形成し
てもよい。（第２の実施の形態）図８〜図１３は、本発
明の第２実施形態に係る半導体装置の製造工程を示す断
面図である。
【００８５】まず、図８(a) に示すように、第１実施形
態に示した工程に従って、シリコン基板１に素子分離絶
縁膜２を形成し、ｐウェル１ａを形成し、ＭＯＳトラン
ジスタＴ1 ，Ｔ2 を形成し、カバー絶縁膜７及び第１層
間絶縁膜８を形成し、さらに、第１層間絶縁膜８の緻密
化処理の後に、第１層間絶縁膜８の上面をＣＭＰ法によ
り平坦化する。
態に示した工程に従って、シリコン基板１に素子分離絶
縁膜２を形成し、ｐウェル１ａを形成し、ＭＯＳトラン
ジスタＴ1 ，Ｔ2 を形成し、カバー絶縁膜７及び第１層
間絶縁膜８を形成し、さらに、第１層間絶縁膜８の緻密
化処理の後に、第１層間絶縁膜８の上面をＣＭＰ法によ
り平坦化する。
【００８６】次に、図８(b) に示す構造を形成するまで
の工程を説明する。
の工程を説明する。
【００８７】まず、フォトリソグラフィ法により第１層
間絶縁膜８とカバー絶縁膜７をパターニングして、第３
のｎ型不純物拡散領域５ｃに到達する深さのビット線コ
ンタクトホール８ｃを形成する。その後、第１層間絶縁
膜８上面とビット線コンタクトホール８ｃ内面に、グル
ー膜として厚さ３０ｎｍのTi膜と厚さ５０ｎｍのTiN膜
をスパッタ法により順に形成する。さらに、WF6 を用い
るＣＶＤ法によってＷ膜をTiN 膜上に成長してビット線
コンタクトホール８ｃ内を完全に埋め込む。
間絶縁膜８とカバー絶縁膜７をパターニングして、第３
のｎ型不純物拡散領域５ｃに到達する深さのビット線コ
ンタクトホール８ｃを形成する。その後、第１層間絶縁
膜８上面とビット線コンタクトホール８ｃ内面に、グル
ー膜として厚さ３０ｎｍのTi膜と厚さ５０ｎｍのTiN膜
をスパッタ法により順に形成する。さらに、WF6 を用い
るＣＶＤ法によってＷ膜をTiN 膜上に成長してビット線
コンタクトホール８ｃ内を完全に埋め込む。
【００８８】続いて、Ｗ膜、TiN 膜及びTi膜をＣＭＰ法
により研磨して第１層間絶縁膜８の上面上から除去す
る。ビット線コンタクトホール８ｃ内に残されたタング
ステン膜、TiN 膜及びTi膜は第１のビット線用導電性プ
ラグ９として使用される。
により研磨して第１層間絶縁膜８の上面上から除去す
る。ビット線コンタクトホール８ｃ内に残されたタング
ステン膜、TiN 膜及びTi膜は第１のビット線用導電性プ
ラグ９として使用される。
【００８９】その後に、図８(c) に示すように、第１層
間絶縁膜８上と第１のビット線用導電性プラグ９の上
に、膜厚１００ｎｍのSi3N4 よりなる酸化防止絶縁膜１
０ａと膜厚１００ｎｍのSiO2よりなる下地絶縁膜１０ｂ
をプラズマＣＶＤ法により順に形成する。そのSiO2膜は
ＴＥＯＳを用いてプラズマＣＶＤにより成長される。酸
化防止絶縁膜１０ａは、後のアニール等による熱処理の
際に第１のビット線用導電性プラグ９が異常酸化してコ
ンタクト不良を起こさないようにするために形成され、
その膜厚を例えば７０ｎｍ以上にすることが望ましい。
間絶縁膜８上と第１のビット線用導電性プラグ９の上
に、膜厚１００ｎｍのSi3N4 よりなる酸化防止絶縁膜１
０ａと膜厚１００ｎｍのSiO2よりなる下地絶縁膜１０ｂ
をプラズマＣＶＤ法により順に形成する。そのSiO2膜は
ＴＥＯＳを用いてプラズマＣＶＤにより成長される。酸
化防止絶縁膜１０ａは、後のアニール等による熱処理の
際に第１のビット線用導電性プラグ９が異常酸化してコ
ンタクト不良を起こさないようにするために形成され、
その膜厚を例えば７０ｎｍ以上にすることが望ましい。
【００９０】次に、図９(a) に示すように、レジストパ
ターン（不図示）を用いて酸化防止絶縁膜１０ａ、下地
絶縁膜１０ｂ、第１層間絶縁膜８及びカバー膜７をエッ
チングすることにより、第１及び第２の不純物拡散領域
５ａ，５ｂの上にキャパシタ接続用の第１及び第２のコ
ンタクトホール８ａ，８ｂを形成する。
ターン（不図示）を用いて酸化防止絶縁膜１０ａ、下地
絶縁膜１０ｂ、第１層間絶縁膜８及びカバー膜７をエッ
チングすることにより、第１及び第２の不純物拡散領域
５ａ，５ｂの上にキャパシタ接続用の第１及び第２のコ
ンタクトホール８ａ，８ｂを形成する。
【００９１】さらに、下地絶縁膜１０ｂ上面と第１、第
２のコンタクトホール８ａ，８ｂ内面に、グルー膜とし
て膜厚３０ｎｍのTi膜と膜厚５０ｎｍのTiN 膜をスパッ
タ法により順に形成する。さらに、ＣＶＤ法によりＷ膜
をTiN 膜上に成長して第１、第２のコンタクトホール８
ａ，８ｂ内を完全に埋め込む。
２のコンタクトホール８ａ，８ｂ内面に、グルー膜とし
て膜厚３０ｎｍのTi膜と膜厚５０ｎｍのTiN 膜をスパッ
タ法により順に形成する。さらに、ＣＶＤ法によりＷ膜
をTiN 膜上に成長して第１、第２のコンタクトホール８
ａ，８ｂ内を完全に埋め込む。
【００９２】続いて、図９(b) に示すように、Ｗ膜、Ti
N 膜及びTi膜をＣＭＰ法により研磨して下地絶縁膜１０
ｂの上面上から除去する。これにより第１、第２のコン
タクトホール８ａ，８ｂ内に残されたタングステン膜、
TiN 膜及びTi膜をそれぞれキャパシタ接続用の第１、第
２導電性プラグ１１ａ，１１ｂとする。
N 膜及びTi膜をＣＭＰ法により研磨して下地絶縁膜１０
ｂの上面上から除去する。これにより第１、第２のコン
タクトホール８ａ，８ｂ内に残されたタングステン膜、
TiN 膜及びTi膜をそれぞれキャパシタ接続用の第１、第
２導電性プラグ１１ａ，１１ｂとする。
【００９３】次に、図９(c) に示す構造を形成するまで
の工程を説明する。
の工程を説明する。
【００９４】まず、第１、第２の導電性プラグ１１ａ，
１１ｂ上と下地絶縁膜１０ｂ上に第１導電膜１５として
例えば厚さ２００ｎｍのIr膜１５ｘ、厚さ５０ｎｍのIr
O x膜１５ｙ、厚さ１００ｎｍのPt膜１５ｚをスパッタ
により順に形成する。第１導電膜１５は、その他の白金
族金属又は白金族金属酸化物を含む導電膜から構成して
もよい。
１１ｂ上と下地絶縁膜１０ｂ上に第１導電膜１５として
例えば厚さ２００ｎｍのIr膜１５ｘ、厚さ５０ｎｍのIr
O x膜１５ｙ、厚さ１００ｎｍのPt膜１５ｚをスパッタ
により順に形成する。第１導電膜１５は、その他の白金
族金属又は白金族金属酸化物を含む導電膜から構成して
もよい。
【００９５】なお、第１導電膜１５を形成する前又は後
に例えば膜剥がれ防止のために下地絶縁膜１０ｂをアニ
ールする。アニール方法として、例えば、アルゴン雰囲
気中で６００〜７５０℃のＲＴＡを採用する。
に例えば膜剥がれ防止のために下地絶縁膜１０ｂをアニ
ールする。アニール方法として、例えば、アルゴン雰囲
気中で６００〜７５０℃のＲＴＡを採用する。
【００９６】続いて、第１導電膜１５上に、強誘電体膜
１６として例えば膜厚１００ｎｍのＰＺＴ膜をスパッタ
法により形成する。強誘電体膜１６の形成は、第１実施
形態に示した方法による。また、強誘電体膜１６の材料
としては、ＰＺＴの他に、ＰＬＣＳＺＴ、ＰＬＺＴのよ
うな他のＰＺＴ系材料や、SrBi2Ta2O9、SrBi2(Ta,Nb) 2O
9 等のBi層状構造化合物材料、その他の金属酸化物強誘
電体であってもよい。
１６として例えば膜厚１００ｎｍのＰＺＴ膜をスパッタ
法により形成する。強誘電体膜１６の形成は、第１実施
形態に示した方法による。また、強誘電体膜１６の材料
としては、ＰＺＴの他に、ＰＬＣＳＺＴ、ＰＬＺＴのよ
うな他のＰＺＴ系材料や、SrBi2Ta2O9、SrBi2(Ta,Nb) 2O
9 等のBi層状構造化合物材料、その他の金属酸化物強誘
電体であってもよい。
【００９７】さらに、酸素雰囲気中で強誘電体膜１６を
アニールにより結晶化する。アニールとして、例えばア
ルゴンと酸素の混合ガス雰囲気中で基板温度６００℃、
時間９０秒の条件を第１ステップ、酸素雰囲気中で基板
温度７５０℃、時間６０秒の条件を第２ステップとする
２ステップのＲＴＡ処理を採用する。
アニールにより結晶化する。アニールとして、例えばア
ルゴンと酸素の混合ガス雰囲気中で基板温度６００℃、
時間９０秒の条件を第１ステップ、酸素雰囲気中で基板
温度７５０℃、時間６０秒の条件を第２ステップとする
２ステップのＲＴＡ処理を採用する。
【００９８】この後に、強誘電体膜１６の上に、第２導
電膜１７として例えば膜厚２００ｎｍのIrO2をスパッタ
法により形成する。
電膜１７として例えば膜厚２００ｎｍのIrO2をスパッタ
法により形成する。
【００９９】次に、図１０(a) に示すように、第２導電
膜１７上にTiN 膜１８ａをスパッタにより例えば２００
ｎｍの厚さに形成し、続いて、TiN 膜１８ａ上にプラズ
マＣＶＤ法により窒化シリコン(P-SIN）膜１８ｃを１０
００ｎｍの厚さに形成する。P-SIN 膜１８ｃは、ソース
ガスとしてシラン、アンモニア及び窒素（N2）を用い
て、成長雰囲気中の圧力を約４．０Torr程度、基板温度
を約４００℃に設定して成長される。
膜１７上にTiN 膜１８ａをスパッタにより例えば２００
ｎｍの厚さに形成し、続いて、TiN 膜１８ａ上にプラズ
マＣＶＤ法により窒化シリコン(P-SIN）膜１８ｃを１０
００ｎｍの厚さに形成する。P-SIN 膜１８ｃは、ソース
ガスとしてシラン、アンモニア及び窒素（N2）を用い
て、成長雰囲気中の圧力を約４．０Torr程度、基板温度
を約４００℃に設定して成長される。
【０１００】次に、P-SIN 膜１８ｂの上にレジストＲを
塗布し、これを露光、現像して、キャパシタ接続用の第
１、第２の導電性プラグ９ａ，９ｂの上方にキャパシタ
平面形状になるようにパターニングする。
塗布し、これを露光、現像して、キャパシタ接続用の第
１、第２の導電性プラグ９ａ，９ｂの上方にキャパシタ
平面形状になるようにパターニングする。
【０１０１】続いて、C4HF3 とArとCF4 をエッチングガ
スに用いて、レジストＲに覆われない領域のP-SIN 膜１
８ｃをドライエッチングする。さらに、BCl3とCl2 をエ
ッチングガスに用いてレジストＲに覆われない領域のTi
N 膜１８ａをドライエッチングして除去する。P-SIN 膜
１８ｃのエッチングとTiN 膜１８ａのエッチングは、エ
ッチャーを換えて行われる。
スに用いて、レジストＲに覆われない領域のP-SIN 膜１
８ｃをドライエッチングする。さらに、BCl3とCl2 をエ
ッチングガスに用いてレジストＲに覆われない領域のTi
N 膜１８ａをドライエッチングして除去する。P-SIN 膜
１８ｃのエッチングとTiN 膜１８ａのエッチングは、エ
ッチャーを換えて行われる。
【０１０２】パターニングされたこのようなP-SIN 膜１
８ｃとTiN 膜１８ａをハードマスク１８として用いる。
P-SIN 膜１８ｃは、強誘電体膜１６のパターニングに適
しているマスクである。なお、ハードマスク１８の形成
後に、レジストＲをアッシングによって除去される。
８ｃとTiN 膜１８ａをハードマスク１８として用いる。
P-SIN 膜１８ｃは、強誘電体膜１６のパターニングに適
しているマスクである。なお、ハードマスク１８の形成
後に、レジストＲをアッシングによって除去される。
【０１０３】次に、図１０(b) に示すように、ハードマ
スク１８に覆われない領域の第２導電膜１７、強誘電体
膜１６及び第１導電膜１５をＩＣＰエッチング装置を用
いて以下の条件で連続的に順次エッチングする。
スク１８に覆われない領域の第２導電膜１７、強誘電体
膜１６及び第１導電膜１５をＩＣＰエッチング装置を用
いて以下の条件で連続的に順次エッチングする。
【０１０４】まず、第２導電膜１７であるIrO x 膜をエ
ッチングする。この場合のエッチング条件は、HBr を流
量１０sccm、O2を流量４０sccmでエッチングチャンバ内
に流し、さらにチャンバ内の圧力を０．４Pa、ウェハス
テージ温度を４００℃、ソースパワー８００watt、バイ
アスパワー７００wattに設定する。第２導電膜１７のエ
ッチングは終点検出器を用いて検出され、上部電極の膜
厚の１０％分程度のオーバーエッチングを行う。
ッチングする。この場合のエッチング条件は、HBr を流
量１０sccm、O2を流量４０sccmでエッチングチャンバ内
に流し、さらにチャンバ内の圧力を０．４Pa、ウェハス
テージ温度を４００℃、ソースパワー８００watt、バイ
アスパワー７００wattに設定する。第２導電膜１７のエ
ッチングは終点検出器を用いて検出され、上部電極の膜
厚の１０％分程度のオーバーエッチングを行う。
【０１０５】続いて、強誘電体膜１６であるＰＺＴ膜を
エッチングする。この場合のエッチング条件は、Cl2 を
流量４０sccm、Arを流量１０sccmでエッチングチャンバ
内に流し、さらにチャンバ内の圧力を０．４Pa、ウェハ
ステージ温度を４００℃、ソースパワー８００watt、バ
イアスパワー７００wattに設定する。強誘電体膜１６の
エッチングも終点検出器を用いて検出され、ジャストエ
ッチングが行われる。
エッチングする。この場合のエッチング条件は、Cl2 を
流量４０sccm、Arを流量１０sccmでエッチングチャンバ
内に流し、さらにチャンバ内の圧力を０．４Pa、ウェハ
ステージ温度を４００℃、ソースパワー８００watt、バ
イアスパワー７００wattに設定する。強誘電体膜１６の
エッチングも終点検出器を用いて検出され、ジャストエ
ッチングが行われる。
【０１０６】さらに、第１導電膜１５を構成するPt膜１
５ｚ、IrO x 膜１５ｙ、Ir膜１５ｘをエッチングする。
この場合のエッチング条件は、HBr を流量１０sccm、O2
を流量４０sccmでエッチングチャンバ内に流し、さらに
チャンバ内の圧力を０．４Pa、ウェハステージ温度を４
００℃、ソースパワー８００watt、バイアスパワー７０
０wattに設定する。第１導電膜１５のエッチングは終点
検出器を用いて検出され、さらに、オーバーエッチング
が行われるが、下地絶縁膜１０ｂは殆どエッチングされ
ない。
５ｚ、IrO x 膜１５ｙ、Ir膜１５ｘをエッチングする。
この場合のエッチング条件は、HBr を流量１０sccm、O2
を流量４０sccmでエッチングチャンバ内に流し、さらに
チャンバ内の圧力を０．４Pa、ウェハステージ温度を４
００℃、ソースパワー８００watt、バイアスパワー７０
０wattに設定する。第１導電膜１５のエッチングは終点
検出器を用いて検出され、さらに、オーバーエッチング
が行われるが、下地絶縁膜１０ｂは殆どエッチングされ
ない。
【０１０７】これにより、図１１(a) に示すように、１
つのｐウェル１ａの上方において、第１層間絶縁膜８の
上には２つのキャパシタＱが形成される。キャパシタＱ
は、第１導電膜１５からなる下部電極１５ａと、強誘電
体膜１６からなる誘電体膜１６ａと、第２導電膜１７か
らなる上部電極１７ａとを有している。各キャパシタＱ
の下部電極１５ａは、それぞれ第１、第２導電性プラグ
１１ａ，１１ｂを介して第１、第２のｎ型不純物拡散領
域５ａ，５ｂに接続される。
つのｐウェル１ａの上方において、第１層間絶縁膜８の
上には２つのキャパシタＱが形成される。キャパシタＱ
は、第１導電膜１５からなる下部電極１５ａと、強誘電
体膜１６からなる誘電体膜１６ａと、第２導電膜１７か
らなる上部電極１７ａとを有している。各キャパシタＱ
の下部電極１５ａは、それぞれ第１、第２導電性プラグ
１１ａ，１１ｂを介して第１、第２のｎ型不純物拡散領
域５ａ，５ｂに接続される。
【０１０８】キャパシタＱの形成が終了した時点で、ハ
ードマスク１８を構成するP-SIN 膜１８ｃは中央が厚
く、縁が薄く残って、最も厚い部分で６００ｎｍ程度と
なっている。
ードマスク１８を構成するP-SIN 膜１８ｃは中央が厚
く、縁が薄く残って、最も厚い部分で６００ｎｍ程度と
なっている。
【０１０９】次に、図１１(b) に示すように、P-SIN 膜
１８ｃをダウンフロー装置内でエッチングして除去す
る。この場合のエッチングは、例えばエッチング雰囲気
中にCF 4 を流量１００sccm、N2を流量４００sccmで導入
し、ウェハステージ温度を６０℃に設定することにより
行われる。これにより、SiO2よりなる下地絶縁膜１０ｂ
は殆どエッチングされずにP-SIN 膜１８ｃが除去され
る。
１８ｃをダウンフロー装置内でエッチングして除去す
る。この場合のエッチングは、例えばエッチング雰囲気
中にCF 4 を流量１００sccm、N2を流量４００sccmで導入
し、ウェハステージ温度を６０℃に設定することにより
行われる。これにより、SiO2よりなる下地絶縁膜１０ｂ
は殆どエッチングされずにP-SIN 膜１８ｃが除去され
る。
【０１１０】次に、図１２(a) に示すように、ハードマ
スク１８として残っているTiN 膜１８ａを除去する。Ti
N 膜１８ａのエッチング条件としては、第１層間絶縁膜
８を構成するSiO2とのエッチング選択性を高くするため
には等方性エッチングを採用することが好ましい。その
エッチングとしては、例えばCF4 とO2を含むエッチング
ガスを用いるダウンフローエッチングによるドライ処
理、又は、NH4OH とH2O2とH2O の混合液を用いたウェッ
ト処理が有効である。
スク１８として残っているTiN 膜１８ａを除去する。Ti
N 膜１８ａのエッチング条件としては、第１層間絶縁膜
８を構成するSiO2とのエッチング選択性を高くするため
には等方性エッチングを採用することが好ましい。その
エッチングとしては、例えばCF4 とO2を含むエッチング
ガスを用いるダウンフローエッチングによるドライ処
理、又は、NH4OH とH2O2とH2O の混合液を用いたウェッ
ト処理が有効である。
【０１１１】なお、ハードマスク１８を構成するP-SIN
膜１８ｃのエッチングとTiN 膜１８ａのエッチングは別
々のエッチャーを用いて行われる。
膜１８ｃのエッチングとTiN 膜１８ａのエッチングは別
々のエッチャーを用いて行われる。
【０１１２】続いて、エッチングによる強誘電体膜１６
のダメージを回復するために、回復アニールを行う。こ
の場合の回復アニールは、例えば、基板温度６５０℃、
６０分間の条件で酸素雰囲気中で行われる。
のダメージを回復するために、回復アニールを行う。こ
の場合の回復アニールは、例えば、基板温度６５０℃、
６０分間の条件で酸素雰囲気中で行われる。
【０１１３】次に、図１２(b) に示すように、キャパシ
タＱを覆うキャパシタ保護膜１９として膜厚５０ｎｍの
アルミナ膜をスパッタにより下地絶縁膜１０ｂの上に形
成する。酸素雰囲気中で６５０℃で６０分間の条件でキ
ャパシタＱをアニールする。
タＱを覆うキャパシタ保護膜１９として膜厚５０ｎｍの
アルミナ膜をスパッタにより下地絶縁膜１０ｂの上に形
成する。酸素雰囲気中で６５０℃で６０分間の条件でキ
ャパシタＱをアニールする。
【０１１４】その後、ＴＥＯＳガスを用いるプラズマＣ
ＶＤ法により、第２層間絶縁膜２０として膜厚１．０μ
ｍ程度の酸化シリコン（SiO2）をキャパシタ保護膜１９
上に形成する。さらに、第２層間絶縁膜２０の上面をＣ
ＭＰ法により平坦化する。
ＶＤ法により、第２層間絶縁膜２０として膜厚１．０μ
ｍ程度の酸化シリコン（SiO2）をキャパシタ保護膜１９
上に形成する。さらに、第２層間絶縁膜２０の上面をＣ
ＭＰ法により平坦化する。
【０１１５】次に、図１３(a) に示す構造を形成するま
での工程を説明する。
での工程を説明する。
【０１１６】まず、レジストマスク（不図示）を用い
て、第２層間絶縁膜２０、保護膜１９、下地絶縁膜１０
ｂ及び酸化防止絶縁膜１０ａをエッチングすることによ
り第１のビット線用導電性プラグ９の上にホール２０ｃ
を形成する。
て、第２層間絶縁膜２０、保護膜１９、下地絶縁膜１０
ｂ及び酸化防止絶縁膜１０ａをエッチングすることによ
り第１のビット線用導電性プラグ９の上にホール２０ｃ
を形成する。
【０１１７】さらに、ホール２０ｃ内と第２層間絶縁膜
２０上に、グルー膜として膜厚５０ｎｍのTiN 膜をスパ
ッタ法により順に形成する。さらに、ＣＶＤ法によりＷ
膜をグルー層上に成長するとともにホール２０ｃ内を完
全に埋め込む。
２０上に、グルー膜として膜厚５０ｎｍのTiN 膜をスパ
ッタ法により順に形成する。さらに、ＣＶＤ法によりＷ
膜をグルー層上に成長するとともにホール２０ｃ内を完
全に埋め込む。
【０１１８】続いて、Ｗ膜及びTiN 膜をＣＭＰ法により
研磨して第２層間絶縁膜２０の上面上から除去する。そ
して、ホール２０ｃ内に残されたタングステン膜及びグ
ルー層を、第２のビット線用導電性プラグ２１ａとす
る。第２のビット線用導電性プラグ２１ａは、第１のビ
ット線用導電性プラグ９を介して第３のｎ型不純物拡散
領域５ｃに電気的に接続される。
研磨して第２層間絶縁膜２０の上面上から除去する。そ
して、ホール２０ｃ内に残されたタングステン膜及びグ
ルー層を、第２のビット線用導電性プラグ２１ａとす
る。第２のビット線用導電性プラグ２１ａは、第１のビ
ット線用導電性プラグ９を介して第３のｎ型不純物拡散
領域５ｃに電気的に接続される。
【０１１９】次に、図１３(b) に示す構造を形成するま
での工程を説明する。
での工程を説明する。
【０１２０】まず、第２のビット線用導電性プラグ２１
ａ上と第２層間絶縁膜２０上に、第２の酸化防止膜（不
図示）としてSiON膜をＣＶＤ法により形成する。さら
に、第２の酸化防止膜（不図示）と第２層間絶縁膜２０
をフォトリソグラフィー法によりパターニングしてキャ
パシタＱの上部電極１７ａ上にコンタクトホール２０ｂ
を形成する。
ａ上と第２層間絶縁膜２０上に、第２の酸化防止膜（不
図示）としてSiON膜をＣＶＤ法により形成する。さら
に、第２の酸化防止膜（不図示）と第２層間絶縁膜２０
をフォトリソグラフィー法によりパターニングしてキャ
パシタＱの上部電極１７ａ上にコンタクトホール２０ｂ
を形成する。
【０１２１】コンタクトホール２０ｂを形成することに
よりダメージを受けたキャパシタＱはアニールによって
回復される。そのアニールは、例えば酸素雰囲気中で基
板温度５５０℃として６０分間行われる。
よりダメージを受けたキャパシタＱはアニールによって
回復される。そのアニールは、例えば酸素雰囲気中で基
板温度５５０℃として６０分間行われる。
【０１２２】その後、第２層間絶縁膜２０上に形成され
た酸化防止膜をエッチバックによって除去するととも
に、第２のビット線用導電性プラグ２１表面を露出させ
る。
た酸化防止膜をエッチバックによって除去するととも
に、第２のビット線用導電性プラグ２１表面を露出させ
る。
【０１２３】次に、キャパシタＱの上部電極１７ａ上の
コンタクトホール２０ｂ内と第２層間絶縁膜２０の上に
多層金属膜を形成する。その後に、多層金属膜をパター
ニングすることにより、コンタクトホール２０ｂを通し
て上部電極１７ａに接続される一層目金属配線２２ａ
と、第２のビット線用導電性プラグ２１ａに接続される
導電性パッド２２ｂを形成する。
コンタクトホール２０ｂ内と第２層間絶縁膜２０の上に
多層金属膜を形成する。その後に、多層金属膜をパター
ニングすることにより、コンタクトホール２０ｂを通し
て上部電極１７ａに接続される一層目金属配線２２ａ
と、第２のビット線用導電性プラグ２１ａに接続される
導電性パッド２２ｂを形成する。
【０１２４】さらに、第２層間絶縁膜２０、一層目金属
配線２２ａ及び導電性パッド２２ｂの上に第３層間絶縁
膜２３を形成する。続いて、第３層間絶縁膜２３をパタ
ーニングして導電性パッド２２ｂの上にホール２３ａを
形成し、そのホール２３ａ内に下から順にTiN 膜及びＷ
膜からなる第３のビット線用導電性プラグ２４を形成す
る。
配線２２ａ及び導電性パッド２２ｂの上に第３層間絶縁
膜２３を形成する。続いて、第３層間絶縁膜２３をパタ
ーニングして導電性パッド２２ｂの上にホール２３ａを
形成し、そのホール２３ａ内に下から順にTiN 膜及びＷ
膜からなる第３のビット線用導電性プラグ２４を形成す
る。
【０１２５】その後に、特に図示しないが、ビット線を
含む二層目配線を第３層間絶縁膜上に形成する。そのビ
ット線は、ビット線用導電性プラグ２４，２１ａ，９、
導電性パッド２１ｂを介して第３の不純物拡散領域５ｃ
に電気的に接続される。それに続いて、二層目配線層を
覆う絶縁膜等が形成されるが、その詳細は省略する。
含む二層目配線を第３層間絶縁膜上に形成する。そのビ
ット線は、ビット線用導電性プラグ２４，２１ａ，９、
導電性パッド２１ｂを介して第３の不純物拡散領域５ｃ
に電気的に接続される。それに続いて、二層目配線層を
覆う絶縁膜等が形成されるが、その詳細は省略する。
【０１２６】次に、ハードマスク１８を構成するP-SIN
膜１８ｃを除去するための条件について説明する。
膜１８ｃを除去するための条件について説明する。
【０１２７】まず、ハードマスク１８を構成するP-SIN
膜１８ｃと、下地絶縁膜１０ｂ及び第１層間絶縁膜８を
構成するSiO2膜とをそれぞれ同じ条件でエッチングす
る。エッチングガスとしてCF4 とN2混合ガスを用い、ウ
ェハステージ温度を６０℃に設定し、エッチング雰囲気
の圧力を１３３Paに設定し、さらに、プラズマ発生用高
周波電源の周波数を２．６５GHz 、そのパワーを１２０
０Ｗに設定する。
膜１８ｃと、下地絶縁膜１０ｂ及び第１層間絶縁膜８を
構成するSiO2膜とをそれぞれ同じ条件でエッチングす
る。エッチングガスとしてCF4 とN2混合ガスを用い、ウ
ェハステージ温度を６０℃に設定し、エッチング雰囲気
の圧力を１３３Paに設定し、さらに、プラズマ発生用高
周波電源の周波数を２．６５GHz 、そのパワーを１２０
０Ｗに設定する。
【０１２８】そしてCF4 とN2の混合ガスにおけるCF4 の
ガス流量比を６〜３０流量％の範囲で変化させることに
より、P-SIO 膜とSiO2膜のエッチングレートを調べ、そ
れらのエッチング選択比を求めたところ、図１４に示す
ような結果が得られた。即ち、SiO2膜に対してP-SIO 膜
を選択エッチングするためには、CF4 とN2のそれぞれの
流量比が重要であり、混合ガスのうちCF4 が２０％とな
る条件に設定することによりSiO2膜に対するP-SIO 膜の
エッチング選択比が約３５となってエッチング選択比に
ピークが見られる。
ガス流量比を６〜３０流量％の範囲で変化させることに
より、P-SIO 膜とSiO2膜のエッチングレートを調べ、そ
れらのエッチング選択比を求めたところ、図１４に示す
ような結果が得られた。即ち、SiO2膜に対してP-SIO 膜
を選択エッチングするためには、CF4 とN2のそれぞれの
流量比が重要であり、混合ガスのうちCF4 が２０％とな
る条件に設定することによりSiO2膜に対するP-SIO 膜の
エッチング選択比が約３５となってエッチング選択比に
ピークが見られる。
【０１２９】また、CF4 とN2の混合ガス中のCF4 の割合
を２０％として、ウェハステージ温度を６０〜２００℃
の範囲で変化させてP-SIN 膜とSiO2膜のそれぞれのエッ
チングレートを調べ、さらにエッチング選択比を求めた
ところ、図１５に示すような結果が得られた。図１５に
よれば、ウェハステージ温度が高くなるほど、エッチン
グ選択比が低下している。エッチング選択比が約３５以
上になるのは、ウェハステージ温度が６０℃以下の場合
である。
を２０％として、ウェハステージ温度を６０〜２００℃
の範囲で変化させてP-SIN 膜とSiO2膜のそれぞれのエッ
チングレートを調べ、さらにエッチング選択比を求めた
ところ、図１５に示すような結果が得られた。図１５に
よれば、ウェハステージ温度が高くなるほど、エッチン
グ選択比が低下している。エッチング選択比が約３５以
上になるのは、ウェハステージ温度が６０℃以下の場合
である。
【０１３０】従って、ハードマスク１８を構成するP-SI
N １８ｃをエッチングして除去するためには、ウェハス
テージ温度を例えば６０℃以下と低くし、且つ、混合ガ
ス中のCF4 を２０±１０流量％程度に設定することが好
ましい。
N １８ｃをエッチングして除去するためには、ウェハス
テージ温度を例えば６０℃以下と低くし、且つ、混合ガ
ス中のCF4 を２０±１０流量％程度に設定することが好
ましい。
【０１３１】以上のように、P-SIN 膜をSiO2膜に対して
選択的にエッチングすることは可能であり、P-SIN 膜を
ハードマスクの上層部として用いることは最適である。
選択的にエッチングすることは可能であり、P-SIN 膜を
ハードマスクの上層部として用いることは最適である。
【０１３２】CF4 とN2の混合ガス中のCF4 の流量比を２
０％とし、ウェハステージ温度を６０℃に設定してP-SI
N 膜を除去する処理の前と後のキャパシタの±５Ｖの分
極電荷量Ｑswを調べたところ、図１６に示す結果が得ら
れ、P-SIN 除去処理の前と後ではキャパシタの分極電荷
量Ｑswの差が見られず、キャパシタの劣化が生じないこ
とがわかった。なお、図１６において、Ｔ１〜Ｔ４、Ｃ
１〜Ｃ４、Ｂ１〜Ｂ４はそれぞれ半導体ウェハ上の異な
る位置を示している。
０％とし、ウェハステージ温度を６０℃に設定してP-SI
N 膜を除去する処理の前と後のキャパシタの±５Ｖの分
極電荷量Ｑswを調べたところ、図１６に示す結果が得ら
れ、P-SIN 除去処理の前と後ではキャパシタの分極電荷
量Ｑswの差が見られず、キャパシタの劣化が生じないこ
とがわかった。なお、図１６において、Ｔ１〜Ｔ４、Ｃ
１〜Ｃ４、Ｂ１〜Ｂ４はそれぞれ半導体ウェハ上の異な
る位置を示している。
【０１３３】ところで、第１導電膜１５のエッチングを
終えた時点でハードマスク１８のP-SIN 膜１８ｃが図１
１(a) のように最上層として残っていれば、上記した条
件によりハードマスク１８を下地絶縁膜１０ｂに対して
選択的にエッチングすることが可能である。
終えた時点でハードマスク１８のP-SIN 膜１８ｃが図１
１(a) のように最上層として残っていれば、上記した条
件によりハードマスク１８を下地絶縁膜１０ｂに対して
選択的にエッチングすることが可能である。
【０１３４】従って、図１７に示すように、ハードマス
ク１８をTiN 膜１８ａ、P-SIN 膜１８ｃ及びSiO2膜１８
ｂの三層構造から構成し、さらに、SiO2膜１８ｂの厚さ
を調整することにより、第１導電膜１５のエッチングを
終えた状態でP-SIN 膜１８ｃとTiN 膜１８ａのみがハー
ドマスク１８として残っているようにしてもよい。
ク１８をTiN 膜１８ａ、P-SIN 膜１８ｃ及びSiO2膜１８
ｂの三層構造から構成し、さらに、SiO2膜１８ｂの厚さ
を調整することにより、第１導電膜１５のエッチングを
終えた状態でP-SIN 膜１８ｃとTiN 膜１８ａのみがハー
ドマスク１８として残っているようにしてもよい。
【０１３５】図１７に示したハードマスク１８は、例え
ば厚さ２００ｎｍのTiN 膜１８ａ、厚さ６００ｎｍのP-
SIN 膜１８ｃ、厚さ４００ｎｍのSiO2膜１８ｂを順に形
成した構造を有している。そのSiO2膜１８ｂは、ＴＥＯ
Ｓを用いてＣＶＤ法により形成されている。
ば厚さ２００ｎｍのTiN 膜１８ａ、厚さ６００ｎｍのP-
SIN 膜１８ｃ、厚さ４００ｎｍのSiO2膜１８ｂを順に形
成した構造を有している。そのSiO2膜１８ｂは、ＴＥＯ
Ｓを用いてＣＶＤ法により形成されている。
【０１３６】図１８(a) は、そのような三層構造を採用
したハードマスクを用いて、第１導電膜１５、強誘電体
膜１６及び第２導電膜１７をエッチングすることにより
形成されたキャパシタの写真に基づく斜視図である。ま
た、図１８(b) は、そのキャパシタの断面図である。
したハードマスクを用いて、第１導電膜１５、強誘電体
膜１６及び第２導電膜１７をエッチングすることにより
形成されたキャパシタの写真に基づく斜視図である。ま
た、図１８(b) は、そのキャパシタの断面図である。
【０１３７】なお、上記した２つの実施形態において、
層間絶縁膜を構成する材料として酸化シリコン膜の代わ
りに酸化シリコン膜に不純物を導入した絶縁材を用いて
もよい。また、上記したハードマスクの最下層として、
TiN 膜の他、チタン化合物膜、又はチタン膜を使用して
もよい。さらに、各導電層、絶縁層、誘電体層について
示された上記した膜厚は一例であって、上記した数値に
限定されるものではない。 （付記１）半導体基板の上方に形成された絶縁膜と、前
記第１絶縁膜上に形成され、側面に不連続な段を有する
キャパシタ下部電極と、前記キャパシタ下部電極上に形
成され且つ前記キャパシタの上部側面と連続した側面を
有するキャパシタ誘電体膜と、前記キャパシタ誘電体膜
上に形成され且つ前記キャパシタ誘電体膜の側面と連続
した側面を有するキャパシタ上部電極とを有することを
特徴とする半導体装置。 （付記２）前記半導体基板の表層に形成された不純物拡
散領域と、前記絶縁膜内に形成されて前記キャパシタ下
部電極に接続され、且つ前記不純物拡散領域に電気的に
接続される導電性プラグとをさらに有することを特徴と
する付記１に記載の半導体装置。 （付記３）半導体基板の上方に絶縁膜を形成する工程
と、前記絶縁膜上に第１導電膜、誘電体膜及び第２導電
膜を順に形成する工程と、前記第２導電膜上に金属又は
金属化合物よりなる第１膜を形成する工程と、前記第１
膜上に絶縁材よりなる第２膜を形成する工程と、前記第
２膜及び前記第１膜をキャパシタ平面形状にパターニン
グすることによりハードマスクを形成する工程と、前記
ハードマスクに覆われない領域の前記第２導電膜をエッ
チングしてキャパシタ上部電極を形成する工程と、前記
ハードマスクに覆われない領域の前記誘電体膜をエッチ
ングしてキャパシタ誘電体膜を形成する工程と、前記ハ
ードマスクに覆われない領域の前記第１導電膜を前記絶
縁膜が露出しない深さまでエッチングする工程と、前記
ハードマスクを構成する前記第２膜をエッチングして除
去する工程と、前記ハードマスクに覆われない領域の残
りの前記第１導電膜を最後までエッチングしてキャパシ
タ下部電極を形成する工程と、前記ハードマスクを構成
する前記第１膜をエッチングにより除去する工程とを有
することを特徴とする半導体装置の製造方法。 （付記４）前記キャパシタ下部電極の側面には段が形成
されることを特徴とする付記３に記載の半導体装置の製
造方法。 （付記５）前記第２膜は酸化シリコン膜であることを特
徴とする付記３又は付記４に記載の半導体装置の製造方
法。 （付記６）前記酸化シリコン膜は、ソースガスとしてＴ
ＥＯＳを用いて形成されることを特徴とする付記５に記
載の半導体装置の製造方法。 （付記７）半導体基板の上方に絶縁膜を形成する工程
と、前記絶縁膜上に第１導電膜、誘電体膜及び第２導電
膜を順に形成する工程と、前記第２導電膜上に金属又は
金属化合物よりなる第１膜を形成する工程と、前記絶縁
膜とは異なる材料である窒化シリコン膜よりなる第２膜
を前記第１膜上に形成する工程と、前記第２膜及び前記
第１膜をキャパシタ平面形状にパターニングすることに
よりハードマスクを形成する工程と、前記ハードマスク
に覆われない領域の前記第２導電膜をエッチングしてキ
ャパシタ上部電極を形成する工程と、前記ハードマスク
に覆われない領域の前記誘電体膜をエッチングしてキャ
パシタ誘電体膜を形成する工程と、前記ハードマスクに
覆われない領域の前記第１導電膜をエッチングしてキャ
パシタ下部電極を形成する工程と、前記ハードマスクを
構成する前記第２膜をフッ素と窒素を含むエッチングガ
スを用いてエッチングして除去する工程と、前記ハード
マスクを構成する前記第１膜をエッチングにより除去す
る工程とを有することを特徴とする半導体装置の製造方
法。 （付記８）前記窒化シリコン膜はプラズマＣＶＤ法によ
り形成されることを特徴とする付記７に記載の半導体装
置の製造方法。 （付記９）前記前記第２膜の除去の際には、前記半導体
基板が載置されるステージ温度を６０℃以下に設定する
ことを特徴とする付記７又は付記８に記載の半導体装置
の製造方法。 （付記１０）前記エッチングガスは、CF4 とN2混合ガス
であって該混合ガス中のCF4 のガス流量比は２０±１０
流量％であることを特徴とする特徴とする付記７乃至付
記９のいずれかに記載の半導体装置の製造方法。 （付記１１）前記第１膜、前記第２膜をパターニングす
る前に、前記第１膜の上には酸化シリコン膜からなる第
３膜を形成し、前記第３膜は前記第１膜及び前記第２膜
とともにパターニングされて前記ハードマスクの一部を
構成することを特徴とする付記７乃至付記１０のいずれ
かに記載の半導体装置の製造方法。 （付記１２）前記第３膜の膜厚は、前記第１導電膜のエ
ッチングを終えるまでに除去される厚さに形成されるこ
とを特徴とする付記１１に記載の半導体装置の製造方
法。 （付記１３）前記絶縁膜は、酸化シリコン又は酸化シリ
コン含有膜のいずれかであることを特徴とする付記３乃
至付記１２のいずれかに記載の半導体装置の製造方法。 （付記１４）前記第１膜は、チタン膜又はチタン化合物
膜のいずれかであることを特徴とする付記３乃至付記１
３のいずれかに記載の半導体装置の製造方法。 （付記１５）前記第１導電膜は、白金族金属膜と白金族
金属酸化物膜の少なくとも１つから構成されていること
を特徴とする付記３乃至付記１４のいずれかに記載の半
導体装置の製造方法。 （付記１６）前記第１導電膜と前記第２導電膜のエッチ
ングのためのエッチングガスとして、それぞれハロゲン
ガスに酸素を含む混合ガスを用いることを特徴とする付
記３乃至付記１５のいずれかに記載の半導体装置の製造
方法。 （付記１７）前記誘電体膜は強誘電体膜であり、前記誘
電体膜のエッチングガスとして、ハロゲンガスと不活性
ガスの混合ガスを用いることを特徴とする付記３乃至付
記１６のいずれかに記載の半導体装置の製造方法。 （付記１８）前記半導体基板の表層には不純物拡散領域
が形成され、前記不純物拡散領域に電気的に接続され且
つ前記キャパシタ下部電極の上面に接続される導電性プ
ラグを前記絶縁膜に形成する工程とをさらに有すること
を特徴とする付記付記３乃至付記１７のいずれかに記載
の半導体装置の製造方法。 （付記１９）前記マスクの除去は、ダウンフローエッチ
ングによることを特徴とする付記３乃至付記１８のいず
れかに記載の半導体装置の製造方法。
層間絶縁膜を構成する材料として酸化シリコン膜の代わ
りに酸化シリコン膜に不純物を導入した絶縁材を用いて
もよい。また、上記したハードマスクの最下層として、
TiN 膜の他、チタン化合物膜、又はチタン膜を使用して
もよい。さらに、各導電層、絶縁層、誘電体層について
示された上記した膜厚は一例であって、上記した数値に
限定されるものではない。 （付記１）半導体基板の上方に形成された絶縁膜と、前
記第１絶縁膜上に形成され、側面に不連続な段を有する
キャパシタ下部電極と、前記キャパシタ下部電極上に形
成され且つ前記キャパシタの上部側面と連続した側面を
有するキャパシタ誘電体膜と、前記キャパシタ誘電体膜
上に形成され且つ前記キャパシタ誘電体膜の側面と連続
した側面を有するキャパシタ上部電極とを有することを
特徴とする半導体装置。 （付記２）前記半導体基板の表層に形成された不純物拡
散領域と、前記絶縁膜内に形成されて前記キャパシタ下
部電極に接続され、且つ前記不純物拡散領域に電気的に
接続される導電性プラグとをさらに有することを特徴と
する付記１に記載の半導体装置。 （付記３）半導体基板の上方に絶縁膜を形成する工程
と、前記絶縁膜上に第１導電膜、誘電体膜及び第２導電
膜を順に形成する工程と、前記第２導電膜上に金属又は
金属化合物よりなる第１膜を形成する工程と、前記第１
膜上に絶縁材よりなる第２膜を形成する工程と、前記第
２膜及び前記第１膜をキャパシタ平面形状にパターニン
グすることによりハードマスクを形成する工程と、前記
ハードマスクに覆われない領域の前記第２導電膜をエッ
チングしてキャパシタ上部電極を形成する工程と、前記
ハードマスクに覆われない領域の前記誘電体膜をエッチ
ングしてキャパシタ誘電体膜を形成する工程と、前記ハ
ードマスクに覆われない領域の前記第１導電膜を前記絶
縁膜が露出しない深さまでエッチングする工程と、前記
ハードマスクを構成する前記第２膜をエッチングして除
去する工程と、前記ハードマスクに覆われない領域の残
りの前記第１導電膜を最後までエッチングしてキャパシ
タ下部電極を形成する工程と、前記ハードマスクを構成
する前記第１膜をエッチングにより除去する工程とを有
することを特徴とする半導体装置の製造方法。 （付記４）前記キャパシタ下部電極の側面には段が形成
されることを特徴とする付記３に記載の半導体装置の製
造方法。 （付記５）前記第２膜は酸化シリコン膜であることを特
徴とする付記３又は付記４に記載の半導体装置の製造方
法。 （付記６）前記酸化シリコン膜は、ソースガスとしてＴ
ＥＯＳを用いて形成されることを特徴とする付記５に記
載の半導体装置の製造方法。 （付記７）半導体基板の上方に絶縁膜を形成する工程
と、前記絶縁膜上に第１導電膜、誘電体膜及び第２導電
膜を順に形成する工程と、前記第２導電膜上に金属又は
金属化合物よりなる第１膜を形成する工程と、前記絶縁
膜とは異なる材料である窒化シリコン膜よりなる第２膜
を前記第１膜上に形成する工程と、前記第２膜及び前記
第１膜をキャパシタ平面形状にパターニングすることに
よりハードマスクを形成する工程と、前記ハードマスク
に覆われない領域の前記第２導電膜をエッチングしてキ
ャパシタ上部電極を形成する工程と、前記ハードマスク
に覆われない領域の前記誘電体膜をエッチングしてキャ
パシタ誘電体膜を形成する工程と、前記ハードマスクに
覆われない領域の前記第１導電膜をエッチングしてキャ
パシタ下部電極を形成する工程と、前記ハードマスクを
構成する前記第２膜をフッ素と窒素を含むエッチングガ
スを用いてエッチングして除去する工程と、前記ハード
マスクを構成する前記第１膜をエッチングにより除去す
る工程とを有することを特徴とする半導体装置の製造方
法。 （付記８）前記窒化シリコン膜はプラズマＣＶＤ法によ
り形成されることを特徴とする付記７に記載の半導体装
置の製造方法。 （付記９）前記前記第２膜の除去の際には、前記半導体
基板が載置されるステージ温度を６０℃以下に設定する
ことを特徴とする付記７又は付記８に記載の半導体装置
の製造方法。 （付記１０）前記エッチングガスは、CF4 とN2混合ガス
であって該混合ガス中のCF4 のガス流量比は２０±１０
流量％であることを特徴とする特徴とする付記７乃至付
記９のいずれかに記載の半導体装置の製造方法。 （付記１１）前記第１膜、前記第２膜をパターニングす
る前に、前記第１膜の上には酸化シリコン膜からなる第
３膜を形成し、前記第３膜は前記第１膜及び前記第２膜
とともにパターニングされて前記ハードマスクの一部を
構成することを特徴とする付記７乃至付記１０のいずれ
かに記載の半導体装置の製造方法。 （付記１２）前記第３膜の膜厚は、前記第１導電膜のエ
ッチングを終えるまでに除去される厚さに形成されるこ
とを特徴とする付記１１に記載の半導体装置の製造方
法。 （付記１３）前記絶縁膜は、酸化シリコン又は酸化シリ
コン含有膜のいずれかであることを特徴とする付記３乃
至付記１２のいずれかに記載の半導体装置の製造方法。 （付記１４）前記第１膜は、チタン膜又はチタン化合物
膜のいずれかであることを特徴とする付記３乃至付記１
３のいずれかに記載の半導体装置の製造方法。 （付記１５）前記第１導電膜は、白金族金属膜と白金族
金属酸化物膜の少なくとも１つから構成されていること
を特徴とする付記３乃至付記１４のいずれかに記載の半
導体装置の製造方法。 （付記１６）前記第１導電膜と前記第２導電膜のエッチ
ングのためのエッチングガスとして、それぞれハロゲン
ガスに酸素を含む混合ガスを用いることを特徴とする付
記３乃至付記１５のいずれかに記載の半導体装置の製造
方法。 （付記１７）前記誘電体膜は強誘電体膜であり、前記誘
電体膜のエッチングガスとして、ハロゲンガスと不活性
ガスの混合ガスを用いることを特徴とする付記３乃至付
記１６のいずれかに記載の半導体装置の製造方法。 （付記１８）前記半導体基板の表層には不純物拡散領域
が形成され、前記不純物拡散領域に電気的に接続され且
つ前記キャパシタ下部電極の上面に接続される導電性プ
ラグを前記絶縁膜に形成する工程とをさらに有すること
を特徴とする付記付記３乃至付記１７のいずれかに記載
の半導体装置の製造方法。 （付記１９）前記マスクの除去は、ダウンフローエッチ
ングによることを特徴とする付記３乃至付記１８のいず
れかに記載の半導体装置の製造方法。
【０１３８】
【発明の効果】以上述べたように本発明によれば、絶縁
膜上に形成された第１導電膜、誘電体膜及び第２導電膜
をパターニングするために用いられるハードマスクの最
上層として絶縁材料を用い、その最上層の除去は第１導
電膜のエッチングを中断して行っているので、ハードマ
スクを構成する絶縁性の最上層をエッチングして除去す
る場合にその下の絶縁膜が露出することはなく、キャパ
シタの下地である絶縁膜のエッチングが抑制される。
膜上に形成された第１導電膜、誘電体膜及び第２導電膜
をパターニングするために用いられるハードマスクの最
上層として絶縁材料を用い、その最上層の除去は第１導
電膜のエッチングを中断して行っているので、ハードマ
スクを構成する絶縁性の最上層をエッチングして除去す
る場合にその下の絶縁膜が露出することはなく、キャパ
シタの下地である絶縁膜のエッチングが抑制される。
【０１３９】さらに、本発明によれば、ハードマスクの
最上層を窒化シリコンから構成し、このハードマスクを
用いて第１導電膜、誘電体膜及び第２導電膜を連続して
エッチングしてキャパシタを形成するようにしているの
で、キャパシタを形成した後には、ハードマスクを構成
する絶縁性の最上層を絶縁膜に対して選択的にエッチン
グすることが容易であり、キャパシタの下地である絶縁
膜のエッチングを抑制することができる。
最上層を窒化シリコンから構成し、このハードマスクを
用いて第１導電膜、誘電体膜及び第２導電膜を連続して
エッチングしてキャパシタを形成するようにしているの
で、キャパシタを形成した後には、ハードマスクを構成
する絶縁性の最上層を絶縁膜に対して選択的にエッチン
グすることが容易であり、キャパシタの下地である絶縁
膜のエッチングを抑制することができる。
【図１】図１(a) 〜(c) は、従来の半導体装置の製造工
程を示す断面図である。
程を示す断面図である。
【図２】図２(a) 〜(c) は、本発明の第１実施形態に係
る半導体装置の形成工程を示す断面図である（その
１）。
る半導体装置の形成工程を示す断面図である（その
１）。
【図３】図３(a),(b) は、本発明の第１実施形態に係る
半導体装置の形成工程を示す断面図である（その２）。
半導体装置の形成工程を示す断面図である（その２）。
【図４】図４(a),(b) は、本発明の第１実施形態に係る
半導体装置の形成工程を示す断面図である（その３）。
半導体装置の形成工程を示す断面図である（その３）。
【図５】図５(a),(b) は、本発明の第１実施形態に係る
半導体装置の形成工程を示す断面図である（その４）。
半導体装置の形成工程を示す断面図である（その４）。
【図６】図６(a),(b) は、本発明の第１実施形態に係る
半導体装置の形成工程を示す断面図である（その５）。
半導体装置の形成工程を示す断面図である（その５）。
【図７】図７(a),(b) は、本発明の第１実施形態に係る
半導体装置の形成工程を示す断面図である（その６）。
半導体装置の形成工程を示す断面図である（その６）。
【図８】図８(a) 〜(c) は、本発明の第２実施形態に係
る半導体装置の形成工程を示す断面図である（その
１）。
る半導体装置の形成工程を示す断面図である（その
１）。
【図９】図９(a) 〜(c) は、本発明の第２実施形態に係
る半導体装置の形成工程を示す断面図である（その
２）。
る半導体装置の形成工程を示す断面図である（その
２）。
【図１０】図１０(a),(b) は、本発明の第２実施形態に
係る半導体装置の形成工程を示す断面図である（その
３）。
係る半導体装置の形成工程を示す断面図である（その
３）。
【図１１】図１１(a),(b) は、本発明の第２実施形態に
係る半導体装置の形成工程を示す断面図である（その
４）。
係る半導体装置の形成工程を示す断面図である（その
４）。
【図１２】図１２(a),(b) は、本発明の第２実施形態に
係る半導体装置の形成工程を示す断面図である（その
５）。
係る半導体装置の形成工程を示す断面図である（その
５）。
【図１３】図１３(a),(b) は、本発明の第２実施形態に
係る半導体装置の形成工程を示す断面図である（その
６）。
係る半導体装置の形成工程を示す断面図である（その
６）。
【図１４】図１４は、本発明の第２実施形態に係る半導
体装置の製造方法に用いられるP-SIN ハードマスクを除
去するためのエッチングガス混合比とエッチングレート
の関係を示す図である。
体装置の製造方法に用いられるP-SIN ハードマスクを除
去するためのエッチングガス混合比とエッチングレート
の関係を示す図である。
【図１５】図１５は、本発明の第２実施形態に係る半導
体装置の製造方法に用いられるP-SIN ハードマスクを除
去するためのエッチング時のウェハステージ温度とエッ
チングレートの関係を示す図である。
体装置の製造方法に用いられるP-SIN ハードマスクを除
去するためのエッチング時のウェハステージ温度とエッ
チングレートの関係を示す図である。
【図１６】図１６は、本発明の第２実施形態に係る半導
体装置の製造工程におけるハードマスクの除去前と除去
後のキャパシタのＱswの値の違いを示す図である。
体装置の製造工程におけるハードマスクの除去前と除去
後のキャパシタのＱswの値の違いを示す図である。
【図１７】図１７は、本発明の第２実施形態に係る半導
体装置の製造工程の他の例を示す断面図である。
体装置の製造工程の他の例を示す断面図である。
【図１８】図１８(a) は、図１７に示したハードマスク
を用いて形成されたキャパシタの斜視図、図１８(b)
は、図１７に示したハードマスクを用いて形成されたキ
ャパシタの断面図である。
を用いて形成されたキャパシタの斜視図、図１８(b)
は、図１７に示したハードマスクを用いて形成されたキ
ャパシタの断面図である。
１…シリコン（半導体）基板、２…素子分離絶縁膜、３
…ゲート絶縁膜、４ａ，４ｂ…ゲート電極、５ａ，５
ｂ，５ｃ…ｎ型不純物拡散領域、６…サイドウォールス
ペーサ、７…カバー絶縁膜、８…層間絶縁膜、９…導電
性プラグ、１０ａ…酸化防止絶縁膜、１０ｂ…下地絶縁
膜、１１ａ，１１ｂ…導電性プラグ、１５…第１導電
膜、１５ａ…上部電極、１６…強誘電体膜、１６ａ…誘
電体膜、１７…第２導電膜、１７ａ…上部電極、１８…
ハードマスク、１８ａ…TiN 膜、１８ｂ…SiO2膜、１８
ｃ…P-SIN 膜、１９…保護膜、２０…層間絶縁膜、２
１，２１ａ…導電性プラグ、２２ａ…配線、２２ｂ…導
電性パッド、２３…層間絶縁膜、２４…導電性プラグ。
…ゲート絶縁膜、４ａ，４ｂ…ゲート電極、５ａ，５
ｂ，５ｃ…ｎ型不純物拡散領域、６…サイドウォールス
ペーサ、７…カバー絶縁膜、８…層間絶縁膜、９…導電
性プラグ、１０ａ…酸化防止絶縁膜、１０ｂ…下地絶縁
膜、１１ａ，１１ｂ…導電性プラグ、１５…第１導電
膜、１５ａ…上部電極、１６…強誘電体膜、１６ａ…誘
電体膜、１７…第２導電膜、１７ａ…上部電極、１８…
ハードマスク、１８ａ…TiN 膜、１８ｂ…SiO2膜、１８
ｃ…P-SIN 膜、１９…保護膜、２０…層間絶縁膜、２
１，２１ａ…導電性プラグ、２２ａ…配線、２２ｂ…導
電性パッド、２３…層間絶縁膜、２４…導電性プラグ。
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Ｆターム(参考） 5F083 AD10 AD21 FR01 FR02 GA27
JA05 JA15 JA17 JA19 JA32
JA35 JA36 JA37 JA38 JA39
JA40 JA43 JA56 MA05 MA06
MA17 MA20 NA01 PR03 PR21
PR33 PR34
Claims (8)
- 【請求項１】半導体基板の上方に形成された絶縁膜と、 前記第１絶縁膜上に形成され、側面に不連続な段を有す
るキャパシタ下部電極と、 前記キャパシタ下部電極上に形成され且つ前記キャパシ
タの上部側面と連続した側面を有するキャパシタ誘電体
膜と、 前記キャパシタ誘電体膜上に形成され且つ前記キャパシ
タ誘電体膜の側面と連続した側面を有するキャパシタ上
部電極とを有することを特徴とする半導体装置。 - 【請求項２】半導体基板の上方に絶縁膜を形成する工程
と、 前記絶縁膜上に第１導電膜、誘電体膜及び第２導電膜を
順に形成する工程と、 前記第２導電膜上に金属又は金属化合物よりなる第１膜
を形成する工程と、 前記第１膜上に絶縁材よりなる第２膜を形成する工程
と、 前記第２膜及び前記第１膜をキャパシタ平面形状にパタ
ーニングすることによりハードマスクを形成する工程
と、 前記ハードマスクに覆われない領域の前記第２導電膜を
エッチングしてキャパシタ上部電極を形成する工程と、 前記ハードマスクに覆われない領域の前記誘電体膜をエ
ッチングしてキャパシタ誘電体膜を形成する工程と、 前記ハードマスクに覆われない領域の前記第１導電膜を
前記絶縁膜が露出しない深さまでエッチングする工程
と、 前記ハードマスクを構成する前記第２膜をエッチングし
て除去する工程と、 前記ハードマスクに覆われない領域の残りの前記第１導
電膜を最後までエッチングしてキャパシタ下部電極を形
成する工程と、 前記ハードマスクを構成する前記第１膜をエッチングに
より除去する工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項３】前記キャパシタ下部電極の側面には段が形
成されることを特徴とする請求項２に記載の半導体装置
の製造方法。 - 【請求項４】前記ハードマスクの前記第２膜は酸化シリ
コン膜であることを特徴とする請求項２に記載の半導体
装置の製造方法。 - 【請求項５】半導体基板の上方に絶縁膜を形成する工程
と、 前記絶縁膜上に第１導電膜、誘電体膜及び第２導電膜を
順に形成する工程と、 前記第２導電膜上に金属又は金属化合物よりなる第１膜
を形成する工程と、 前記絶縁膜とは異なる材料である窒化シリコン膜よりな
る第２膜を前記第１膜上に形成する工程と、 前記第２膜及び前記第１膜をキャパシタ平面形状にパタ
ーニングすることによりハードマスクを形成する工程
と、 前記ハードマスクに覆われない領域の前記第２導電膜を
エッチングしてキャパシタ上部電極を形成する工程と、 前記ハードマスクに覆われない領域の前記誘電体膜をエ
ッチングしてキャパシタ誘電体膜を形成する工程と、 前記ハードマスクに覆われない領域の前記第１導電膜を
エッチングしてキャパシタ下部電極を形成する工程と、 前記ハードマスクを構成する前記第２膜をフッ素と窒素
を含むエッチングガスを用いてエッチングして除去する
工程と、 前記ハードマスクを構成する前記第１膜をエッチングに
より除去する工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項６】前記第２膜を構成する前記窒化シリコン膜
はプラズマＣＶＤ法により形成されることを特徴とする
請求項５に記載の半導体装置の製造方法。 - 【請求項７】前記第１膜、前記第２膜をパターニングす
る前に、前記第１膜の上には酸化シリコン膜からなる第
３膜を形成し、 前記第３膜は前記第１膜及び前記第２膜とともにパター
ニングされて前記ハードマスクの一部を構成することを
特徴とする請求項５乃至請求項６のいずれかに記載の半
導体装置の製造方法。 - 【請求項８】前記第１導電膜は、白金族金属膜と白金族
金属酸化物膜の少なくとも１つから構成されていること
を特徴とする請求項２乃至請求項７のいずれかに記載の
半導体装置の製造方法。
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