JP4467891B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、キャパシタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
電源を切っても情報を記憶することができる不揮発性メモリとしてＦｅＲＡＭ(ferroelectric random access memory)が有望視されている。ＦｅＲＡＭに用いられる強誘電体キャパシタとして、上部電極をその上の配線を通してＭＯＳトランジスタに接続するプレーナ型と、下部電極をその直下の導電性プラグを介してＭＯＳトランジスタに接続するスタック型がある。
【０００３】
線幅が０．１８μｍ世代のＦｅＲＡＭにおいて、スタック型の強誘電体キャパシタは、集積度向上のために、側面が基板面に対して垂直に近い形状にされることが求められている。従って、強誘電体キャパシタを構成する複数の膜のパターニングの際には、基板温度を高くし且つハードマスクを用いて連続してエッチングする方法が考えられている。
【０００４】
次に、スタック型の強誘電体キャパシタの形成工程の一例を図１(a) 〜(c) に基づいて説明する。
【０００５】
図１(a) において、半導体基板１０１の表面には素子分離絶縁層１０２が形成され、半導体基板１０１の表層のうち素子分離層１０２に囲まれた領域内にはトランジスタを構成する不純物拡散領域１０３が形成され、また、不純物拡散領域１０３及び素子分離絶縁層１０２上に層間絶縁膜１０４が形成され、さらに、層間絶縁膜１０４のうち不純物拡散領域１０３の上に形成された開口部内には導電性プラグ１０５が形成されている。
【０００６】
そのような構造を形成した後に、まず、層間絶縁膜１０４及び導電性プラグ１０５の上に第１金属膜１０６、ＰＺＴ膜１０７及び第２金属膜１０８を順に形成する。さらに、第２金属膜１０８の上に窒化チタン膜１１０、酸化シリコン膜１１１を順に形成する。
【０００７】
その後に、酸化シリコン膜１１１と窒化チタン膜１１０をフォトリソグラフィー法によりパターニングすることにより、導電性プラグ１０５及びその周辺の上方に酸化シリコン膜１１１と窒化チタン膜１１０をハードマスク１１２としてキャパシタ平面形状に残す。
【０００８】
次に、図１(b) に示すように、ハードマスク１１２に覆われない領域の第２金属膜１０８、ＰＺＴ膜１０７及び第１金属膜１０６を順にエッチングすることにより、それらの膜１０６，１０７，１０８をスタック型の強誘電体キャパシタ１１３として残す。
【０００９】
この後に、図１(c) に示すように、ハードマスク１１２を構成する酸化シリコン膜１１１を反応性イオンエッチング（ＲＩＥ）法により除去し、ついで、エッチャントを変えて窒化チタン膜１１０を除去する。
【００１０】
ところで、第１金属膜１０６、ＰＺＴ膜１０７、第２金属膜１０８のパターニングに使用されるハードマスク１１２について、レジストマスクと異なり、第１金属膜１０６、ＰＺＴ膜１０７、第２金属膜１０８を連続してエッチングする際に消滅しないような材料及び厚さが選択される。
【００１１】
二層構造のハードマスクを金属膜のパターニングに使用し、かつ金属膜のエッチングガスとして塩素、酸素及びアルゴンからなる混合ガスを使用することが下記の特許文献１に記載されている。
【００１２】
【特許文献１】
特開平１１−３５４５１０号公報（段落番号００３６〜段落番号００４６）
【００１３】
【発明が解決しようとする課題】
ところで、ハードマスク１１２を構成する酸化シリコン膜１１１は、強誘電体膜１０７をエッチングした後にTiN 膜１１０上に残っていることが好ましい。これは、TiN 膜１１０のエッチングを防止して強誘電体膜１０７の側壁に導電性生成物が付着することを防止するためである。その酸化シリコン膜１１１の厚さは例えば１０００ｎｍ程度である。
【００１４】
しかし、酸化シリコン膜１１１を厚く形成すれば、ハードマスク１１２の酸化シリコン膜１１１を除去する際に、酸化シリコンからなる層間絶縁膜１０４も同時にエッチングされてキャパシタ１１３と層間絶縁膜１０４の段差が大きくなってしまい、層間絶縁膜１０４に覆われるＭＯＳトランジスタが露出してしまうおそれがある。
【００１５】
これに対して、層間絶縁膜１０４を厚くすることも考えられるが、導電性プラグ１０５が埋め込まれるコンタクトホール１０４ａのアスペクト比が大きくなって導電性プラグ１０５の埋込が難しくなる。
【００１６】
本発明の目的は、キャパシタとその周囲の絶縁膜との段差を小さくすることができる半導体装置の製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に第１絶縁膜を形成する工程と、前記第１絶縁膜内に第１導電性プラグを形成する工程と、前記第１絶縁膜内に第１導電性プラグと間隔をおいて第２導電性プラグを形成する工程と、前記第１導電性プラグの上に島状の酸素バリアメタル膜を形成する工程と、前記酸素バリアメタル膜、前記第２導電性プラグ及び前記第１絶縁膜の上に酸化防止絶縁膜を形成する工程と、前記第１導電性プラグの周囲であって前記酸化防止絶縁膜の上にエッチングストッパ膜を形成する工程と、前記エッチングストッパ膜と前記酸化防止絶縁膜を研磨して前記酸素バリアメタル膜の上面を露出させる工程と、前記第１導電性プラグよりも上から前記エッチングストッパ膜の上面に至る領域の全面に第１導電膜、誘電体膜及び第２導電膜を順に形成する工程と、前記第２導電膜上であって前記第１導電性プラグの上方にハードマスクを形成する工程と、前記ハードマスクから露出する領域の前記第２導電膜、前記誘電体膜及び前記第１導電膜をエッチングすることにより、前記第２導電膜、前記誘電体膜及び前記第１導電膜からなり前記第１導電性プラグに電気的に接続されるキャパシタを形成する工程と、前記ハードマスクと前記エッチングストッパ膜を選択的にエッチングして前記ハードマスクを除去する工程とを有することを特徴とする半導体装置の製造方法によって解決される。
【００１８】
本発明によれば、第１導電性プラグの上にキャパシタを形成する場合に、キャパシタ形成領域の周囲の第１絶縁膜の上にエッチングストッパ膜を形成し、エッチングストッパ膜より上に形成される第１導電膜、誘電体膜及び第２導電膜をハードマスクを用いてエッチングしてキャパシタを形成した後に、ハードマスクとエッチングストッパ膜の双方を選択的にエッチングしてハードマスクを除去している。
【００１９】
これにより、キャパシタ形成用のハードマスクを除去する際に生じるキャパシタ周囲のエッチング深さの制御が容易になる。また、ハードマスクの下層部とエッチングストッパ膜とを同時にエッチングされる材料によりそれぞれ構成し、ハードマスクの上層部をその下層部に対して選択的にエッチングできる材料から構成すると、ハードマスクの上層部を厚くしてもキャパシタの周囲に形成される段差が深くなることはない。例えば、ハードマスクの上層部をSiO2膜で構成し、ハードマスクの下層部をTiN 膜又はTi膜で構成し、エッチングストッパ膜をTiN 膜又はTi膜から構成すると、SiO2膜の膜厚を厚くしてもSiO2膜除去時にキャパシタの周囲で段差は殆ど生じない。
【００２０】
また、第１絶縁膜の上であってキャパシタと第１導電性プラグの間に島状の酸素バリアメタル膜を形成し、キャパシタに接続されない第２導電性プラグを第１導電性プラグから離れて第１絶縁膜内に形成し、第２導電性プラグ及び第１絶縁膜の上に酸化防止絶縁膜を形成し、この酸化防止絶縁膜の上にエッチングストッパ膜を形成する場合に、エッチングストッパ膜とハードマスクのそれぞれの材料を同時にエッチングできる材料から構成することにより、ハードマスクの除去の際にエッチングストッパ膜下の酸化防止絶縁膜のエッチングが防止される。これにより、キャパシタ形成後の酸素雰囲気中での熱処理の際に、第２導電性プラグに対する酸化防止絶縁膜の酸化防止能力が低下することはない。
【００２１】
以上のことから、ハードマスクを用いる高温一括エッチングによりキャパシタを形成する工程で、下地の膜減りを最小限に抑えられ、酸化防止絶縁膜の膜厚を成膜時のままに残すことができるので、キャパシタ形成後に十分な酸素雰囲気中でのアニールを十分にかけることが可能になり、しかも第２導電性プラグの酸化を防止しつつキャパシタ特性を良好にすることができる。また、ハードマスク除去の際に酸化防止絶縁膜の残り膜厚を高精度に制御できることになり、キャパシタを酸化する際に酸化防止絶縁膜により第２導電性プラグの酸化が防止されるので、第２導電性プラグを介して接続される半導体基板内の不純物拡散層とキャパシタ上方の配線とを良好に電気的に接続することができる。さらに、高温一括エッチングプロセスでのキャパシタの下地膜のエッチング量を制御できるために、良好なキャパシタ形状が得られ、キャパシタに対してダメージの少ないエッチング条件を検討できることになる。
【００２２】
【発明の実施の形態】
以下に、本発明の実施形態を図面に基づいて説明する。
【００２３】
図２〜図８は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【００２４】
図２(a) に示す構造を形成するまでの工程について説明する。
【００２５】
まず、ｎ型又はｐ型のシリコン（半導体）基板１のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、素子分離用溝の中に酸化シリコン（SiO2）を埋め込んでＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜２を形成する。なお、ＬＯＣＯＳ(Local Oxidation of Silicon)法により形成した絶縁膜を素子分離絶縁膜２として採用してもよい。
【００２６】
そのような素子分離絶縁膜２を形成した後に、シリコン基板１のメモリセル領域の所定の活性領域（トランジスタ形成領域）にｐ型不純物を導入して、ｐウェル３を形成する。その後に、シリコン基板１の活性領域表面を熱酸化して、ゲート絶縁膜４となるシリコン酸化膜を形成する。
【００２７】
次に、シリコン基板１の上側全面に非結晶質又は多結晶のシリコン（Si）膜とタングステンシリサイド(SiW) 膜を順に形成する。続いて、これらの膜をフォトリソグラフィー法によりパターニングすることにより、Si膜とSiW 膜よりなるゲート電極５ａ，５ｂを形成する。
【００２８】
メモリセル領域では、１つのｐウェル３上には２つのゲート電極５ａ，５ｂがほぼ平行に間隔をおいて形成され、それらのゲート電極５ａ，５ｂはワード線ＷＬの一部を構成している。
【００２９】
次に、ゲート電極５ａ，５ｂ両側のｐウェル３内にｎ型不純物をイオン注入することにより、ｎチャンネルＭＯＳトランジスタのソース／ドレインとなる第１〜第３のｎ型不純物拡散領域６ａ，６ｂ，６ｃを形成する。
【００３０】
続いて、シリコン基板１の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極５ａ，５ｂの側面に絶縁性のサイドウォール７として残す。その絶縁膜として、例えばＣＶＤ法により酸化シリコン（SiO2）を形成する。
【００３１】
さらに、ゲート電極５ａ，５ｂと側壁絶縁膜７をマスクに使用して、ｐウェル３内に再びｎ型不純物イオンを注入することにより、ｎ型不純物拡散領域６ａ，６ｂ，６ｃをＬＤＤ構造にする。
【００３２】
以上のように、メモリセル領域では、ｐウェル３とゲート電極５ａ, ５ｂとその両側のｎ型不純物拡散領域６ａ，６ｂ，６ｃなどによってｎ型ＭＯＳトランジスタＴ1 ，Ｔ2 が構成される。
【００３３】
次に、ｎ型ＭＯＳトランジスタＴ1 ，Ｔ2 を覆うカバー絶縁膜９として約２００ｎｍの厚さの酸窒化シリコン（SiON）膜をプラズマＣＶＤ法によりシリコン基板１の全面に形成する。さらに、ＴＥＯＳ（テトラエトキシシラン）ガスを用いるプラズマＣＶＤ法により、厚さ約１．０μｍの二酸化シリコン（SiO2）を第１の層間絶縁膜１０としてカバー絶縁膜９上に形成する。続いて、第１の層間絶縁膜１０上面を化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishi ｎg ）法により平坦化する。
【００３４】
次に、図２(b) に示す構造を形成するまでの工程を説明する。
【００３５】
まず、レジストとエッチングを用いるフォトリソグラフィー法により第１層間絶縁膜１０とカバー絶縁膜９をパターニングしてｎ型不純物拡散層６ａ〜６ｃの上にそれぞれ第１、第２及び第３のコンタクトホール９ａ，９ｂ，９ｃを形成する。
【００３６】
さらに、第１層間絶縁膜１０上面と第１、第２及び第３のコンタクトホール９ａ，９ｂ，９ｃ内面にグルー層１１ａとして厚さ３０ｎｍのチタン（Ti）膜と厚さ５０ｎｍの窒化チタン（TiN ）膜をスパッタ法により順に形成する。さらに、グルー膜１１ａの上にタングステン（Ｗ）膜１１ｂをＣＶＤ法により成長して第１、第２及び第３のコンタクトホール９ａ，９ｂ，９ｃ内を完全に埋め込む。
【００３７】
続いて、グルー膜１１ａ及びＷ膜１１ｂをＣＭＰ法により研磨して第１層間絶縁膜１０の上面上から除去する。これにより、第１、第２及び第３のコンタクトホール９ａ，９ｂ，９ｃ内のそれぞれに残されたＷ膜１１ｂ及びグルー膜１１ａを第１、第２及び第３の導電性プラグ１２ａ，１２ｂ，１２ｃとする。
【００３８】
次に、図３（ａ）に示すように、第１〜第３の導電性プラグ１２ａ〜１２ｃ上と第１層間絶縁膜１０上に、導電性の酸素バリアメタル膜１３としてイリジウム膜をスパッタにより形成する。
【００３９】
酸素バリアメタル膜１３は、ｐウェル３内両端寄りの第２、第３の導電性プラグ１２ｂ，１２ｃの異常酸化を防止するために十分な厚さに形成される。例えば、イリジウム膜は、後述するキャパシタを酸素含有雰囲気中、５５０℃の温度でアニールする際に導電性プラグ１２ｂ，１２ｃの異常酸化を防止できる厚さ、例えば２００ｎｍ以上の厚さに形成され、さらに温度が１００℃上がるごとに厚さを１００ｎｍずつ加えて形成される。これに加えて、酸素バリアメタル膜１３の膜厚は、第１の導電性プラグ１２ａの酸化防止のために形成される後述する酸化防止絶縁膜の膜厚をも考慮して決定されて、例えば４００ｎｍとする。
【００４０】
続いて、酸素バリアメタル膜１３の上に厚さ約２００ｎｍのTiN 膜１４をスパッタ法により形成し、さらに、TiN 膜１４上に厚さ約８００ｎｍのSiO2膜１５をＣＶＤ法により形成する。SiO2膜１５は、例えばソースガスとしてＴＥＯＳ（テトラエトキシシラン）を用いて形成される。
【００４１】
この後に、SiO2膜の上にレジスト（不図示）を塗布し、これを露光、現像することにより第２、第３の導電性プラグ１２ｂ，１２ｂｃ及びその周辺の上方に残す。さらに、図３(b) に示すように、レジストをマスクにしてSiO2膜１５とTiN 膜１４をエッチングしてレジストの下に残されたSiO2膜１５とTiN 膜１４を第１のハードマスク１６として使用する。なお、第１のハードマスク１６をTiN 膜のみで構成してもよい。
【００４２】
レジストの除去後に、図３(c) に示すように、第１のハードマスク１６に覆われない領域の酸素バリアメタル膜１３をＩＣＰエッチング装置を用いてエッチングし、これにより酸素バリアメタル膜１３を第２、第３の導電性プラグ１２ｂ，１２ｃのそれぞれの上とそれらの周辺に島状に残す。この場合、例えばエッチングガスとしてHBr 、O2及びC4F8の混合ガスを用いてＩＣＰプラズマエッチング法によりエッチングを行う。
【００４３】
さらに、図４(a) に示すように、第１のハードマスク１６、酸素バリアメタル膜１３、第１の導電性プラグ１２ａ及び第１層間絶縁膜１０の上に、酸化防止絶縁膜１７として酸窒化シリコン（SiON）膜をＣＶＤ法により２００〜３００ｎｍの厚さに形成し、さらに酸化防止絶縁膜１７上にエッチングストッパ膜１８としてTiN 膜をスパッタ法により１００〜２００ｎｍの厚さに形成する。なお、酸化防止絶縁膜１７が第１層間絶縁膜１０上で２００ｎｍの厚さに形成される場合には、島状のバリアメタル膜１３の側面上での酸化防止絶縁膜１７の横方向の厚さ（幅）は約１４０ｎｍとなる。
【００４４】
さらに、エッチングストッパ膜１８上に犠牲絶縁膜１９としてＴＥＯＳを用いてＣＶＤ法によりSiO2膜を６００ｎｍの厚さに形成する。
【００４５】
この後に、図４(b) に示すように、島状の酸素バリアメタル膜１３をストッパーとして機能させて、犠牲絶縁膜１９、エッチングストッパ膜１８、酸化防止絶縁膜１７及び第１のハードマスク１６をＣＭＰ法により研磨することにより、犠牲絶縁膜１９及び第１のハードマスク１６を除去して酸素バリアメタル膜１３の上面を露出させるとともに、エッチングストッパ膜１８と酸化防止絶縁膜１７を平坦化する。この場合、島状の酸素バリアメタル膜１３の側面と第１の導電性プラグ１２ａの上面は、それぞれ酸化防止絶縁膜１７により覆われた状態になる。また、エッチングストッパ膜１８は、島状の酸素バリアメタル膜１３周囲以外の領域で酸化防止絶縁膜１７の上に残された状態になる。なお、特に図示しないが、エッチングストッパ膜１８、酸化防止絶縁膜１７及び酸素バリアメタル膜１３のそれぞれの膜厚との関係で、犠牲絶縁膜１９がエッチングストッパ膜１８の上に残ることもある。
【００４６】
次に、図５(a) に示すように複数の膜を形成する。
【００４７】
まず、酸素バリアメタル膜１３、酸化防止絶縁膜１７及びエッチングストッパ膜１８の上に、第１導電膜２１、強誘電体膜２２及び第２導電膜２３を順に形成する。
【００４８】
第１導電膜２１として、例えば厚さ３０ｎｍのイリジウム層、厚さ３０ｎｍの酸化イリジウム層、厚さ１５ｎｍのプラチナ層、厚さ２５ｎｍの酸化プラチナ膜及び厚さ５０ｎｍのプラチナ層をスパッタにより順に形成する。第１導電膜２１は、白金族又は白金族酸化物の単層又は多層構造の導電膜から構成される。なお、第１導電膜２１を形成する前又は後に、例えば膜剥がれ防止のために絶縁性密着層１５ｂをアニールする。アニール法として、例えばアルゴン雰囲気中で７５０℃、６０秒のＲＴＡ(rapid thermal annealing)を採用する。
【００４９】
また、強誘電体膜２２として例えば厚さ１４０〜２００ｎｍのＰＺＴ（Pb(Zr1-xTix )O3 ）膜をスパッタ法により第１導電膜２１上に形成する。
【００５０】
なお、強誘電体膜２２として、ＰＬＺＴ、ＰＬＣＳＺＴのようなＰＺＴ系材料だけでなく、SrBi2Ta2O9、SrBi(Ta, Nb)2O9等のBi層状構造化合物材料、その他の金属酸化物強誘電体を採用してもよい。また、強誘電体膜２２の形成方法としては、スパッタ法の他に、スピンオン法、ゾルゲル法、ＭＯＤ(Metal Organic Deposition)法、ＭＯＣＶＤ法がある。
【００５１】
強誘電体膜２２は、形成された後に、酸素含有雰囲気中でアニールにより結晶化される。アニールとして、例えばアルゴンと酸素の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件を第２ステップとする、２ステップのＲＴＡ処理を採用する。
【００５２】
さらに、第２導電膜２３として例えば厚さ２００〜３００ｎｍの酸化イリジウム（IrO2) をスパッタ法により形成する。
【００５３】
続いて、ハードマスクとなるTiN 膜２４とSiO2膜（絶縁膜）２５を第２導電膜２３上に順に形成する。TiN 膜２４は、スパッタ法によって例えば約２００ｎｍの厚さに形成され、また、SiO2膜２５はＴＥＯＳを用いるプラズマＣＶＤ法によって約１０００ｎｍの厚さに形成される。
【００５４】
そして、SiO2膜２５の上にレジストを塗布し、これを露光、現像して第２，第３の導電性プラグ１２ｂ，１２ｃの上方にそれぞれキャパシタ平面形状のレジストパターン２６を形成する。
【００５５】
次に、C4F8とArとCF4 の混合ガスをエッチングガスに用いて、レジストパターン２６に覆われない領域のSiO2膜２５をドライエッチングして除去し、さらに、BCl3とCl2 の混合ガス又はCl2 をエッチングガスに用いてレジストパターン２１に覆われない領域のTiN 膜２４をドライエッチングして除去する。SiO2膜２５のエッチングとTiN 膜２４のエッチングは、エッチャーを換えて行われる。そして、パターニングされたSiO2膜２５とTiN 膜２４は、第２のハードマスク２７として用いられる。
【００５６】
続いて、図５(b) に示すように、第２のハードマスク２７の形成後にレジストパターン２６をアッシングによって除去する。
【００５７】
次に、図６(a) に示すように、第２のハードマスク２７に覆われない領域の第２導電膜２３、強誘電体膜２２及び第１導電膜２１をＩＣＰエッチング装置を用いて以下の条件で順にエッチングする。
【００５８】
まず、第２導電膜２３であるIrO2膜をエッチングする。この場合のエッチング条件は、HBr を１０sccm、O2を４０sccmでエッチングチャンバ内に流し、さらにチャンバ内の圧力を０．４Pa、ウェハステージ温度を４００℃、ソースパワー８００watt、バイアスパワー７００wattに設定する。なお、ソースパワーはＩＣＰエッチング装置のアンテナに印加される高周波電源のパワーであり、バイアスパワーは半導体ウェハ（シリコン基板１）に印加される高周波電源のパワーである。
【００５９】
続いて、強誘電体膜２２であるＰＺＴ膜をエッチングする。この場合のエッチング条件は、Cl2 を流量４０sccm、Arを流量１０sccmでエッチングチャンバ内に流し、さらにチャンバ内の圧力を０．４Pa、ウェハステージ温度を４００℃、ソースパワー８００watt、バイアスパワー７００wattに設定する。なお、Cl2 の代わりに、Cl2 とBCl3の混合ガスを用いてもよい。
【００６０】
さらに、第１導電膜２１をエッチングする。この場合のエッチング条件として、HBr を１０sccm、O2を４０sccm、C4F8を５sccmでエッチングチャンバ内に流し、さらにチャンバ内の圧力を０．４Pa、ウェハステージ温度を４００℃、ソースパワーを８００watt、バイアスパワーを７００wattに設定する。第１導電膜２１のエッチング工程ではオーバエッチングがなされる。
【００６１】
なお、第１導電膜２１、第２導電膜２３をエッチングする際には、エッチングガスにC4F8を加えなくてもよい。
【００６２】
パターニングされた第１導電膜２１の底面は、島状のバリアメタル膜１３の側方で、バリアメタル膜１３とエッチングストッパ膜１８の間に挟まれてエッチングストッパ膜１８から露出した酸化防止絶縁膜１７の露出面を覆う程度の形状、大きさとなるように、レジストパターン２６及びハードマスク２７の形状を設計しておくことが好ましい。
【００６３】
なお、第１導電膜２１に対してオーバーエッチングする場合に、エッチングストッパ膜１８がわずかにエッチングされるが、その下の酸化防止絶縁膜１７を露出させる深さにならないようにする。
【００６４】
これにより、ｐウェル３の上方において、第１導電膜２１、強誘電体膜２２及び第２導電膜２３からなるメモリセル用のキャパシタＱが形成される。キャパシタＱにおいて、第１導電膜２１は下部電極２１ａとなり、強誘電体膜２２は誘電体膜２２ａとなり、第２導電膜２３は上部電極２３ａとなる。また、ｐウェル３上方に形成された２つのキャパシタＱは、それぞれ島状の酸素バリアメタル膜１３を介して第２、第３の導電性プラグ１２ｂ，１２ｃに電気的に接続される。
【００６５】
以上のような第１導電膜２３をエッチングした後には、キャパシタＱの上にそれぞれ第２のハードマスク２７が残っている。この場合、第２のハードマスク２７のうちSiO2膜２５は、第１導電膜２１、強誘電体２２及び第２導電膜２３をエッチングする際に同時にエッチングされて初期状態に比べて変形している。即ち、キャパシタＱ上のSiO2膜２５は縮小されて例えば錐形状となり、その下のTiN 膜２４よりも狭い領域に存在している。
【００６６】
次にハードマスク２７の除去方法について説明する。
【００６７】
まず、図６(b) に示すように、ハードマスク２７の上層部を構成するSiO2膜２５を２周波反応性イオンエッチング（２周波ＲＩＥ）法によりエッチングする。
【００６８】
そのエッチング条件として、２周波ＲＩＥ装置の反応室内の平行平板型電極のうち上側電極に例えば２０００Ｗの２７．１３MHz の高周波電源を接続し、下側電極には２００Ｗの８００kHz の高周波電源を接続する。また、反応室内の下側電極と上側電極の間の距離は２０mmに設定される。上側電極の温度は３０℃に設定され、シリコン基板１が載置される下側電極の温度は０℃に設定される。また、反応室の内側壁の温度は５０℃に設定される。また、反応室内には、エッチングガスとしてC4F8とArとO2がそれぞれ２０sccm、５００sccm、８sccmの流量で導入され、また、反応室内のガス圧力は２５〜４０mTorr に設定される。
【００６９】
これにより、ハードマスク２７のSiO2膜２５がエッチングされる。このエッチング時には、キャパシタＱ周囲のエッチングストッパ膜１８はハードマスク２７下層部と同じTiN から構成されているので殆どエッチングされない。
【００７０】
次に、図７（ａ）に示すように、過酸化水素水とアンモニア水をそれぞれ９対１の体積比で混合した溶液を用いて、ハードマスク２７を構成するTiN膜２４を除去する。この混合液によれば、TiNよりなるエッチングストッパ膜１８もエッチングされるが、その下の酸化防止絶縁膜１７は殆どエッチングされずに１００ｎｍ以上の厚さで残っている。
【００７１】
次に、図７(b) に示すように、キャパシタＱの表面上と酸化防止絶縁膜１７の上にキャパシタ保護絶縁膜２８としてアルミナ膜をスパッタにより５０ｎｍの厚さに形成する。その後に、酸素雰囲気中で６５０℃、６０分間の条件でキャパシタＱをアニールする。
【００７２】
その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第２層間絶縁膜２９として膜厚１．０μｍ程度のSiO2膜をキャパシタ保護絶縁膜１８上に形成し、さらに、第２層間絶縁膜２９の上面をＣＭＰ法により平坦化する。
【００７３】
次に、図８(a) に示す構造を形成するまでの工程を説明する。
【００７４】
まず、レジストマスク（不図示）を用いて第２層間絶縁膜２９、キャパシタ保護絶縁膜２８、酸化防止絶縁膜１７をエッチングすることにより、第１の導電性プラグ１２ａの上にホール２９ａを形成する。さらに、ホール２９ａ内と第２層間絶縁膜２９上に、グルー膜として膜厚５０ｎｍのTiN 膜をスパッタ法により順に形成する。さらに、ＣＶＤ法によりＷ膜をグルー膜上に成長するとともにホール２９ａ内を完全に埋め込む。
【００７５】
続いて、Ｗ膜及びグルー膜をＣＭＰ法により研磨して第２層間絶縁膜２９の上面上から除去する。そして、ホール２９ａ内に残されたタングステン膜及びグルー層を第４の導電性プラグ３０とする。
【００７６】
次に、図８(b) に示す構造を形成するまでの工程を説明する。
【００７７】
まず、第４の導電性プラグ３０上と第２層間絶縁膜２９上に、SiONよりなる酸化防止膜（不図示）を形成する。さらに、酸化防止膜と第２層間絶縁膜２９をフォトリソグラフィー法によりパターニングしてキャパシタＱの上部電極２３ａの上にコンタクトホール２９ｂを形成する。
【００７８】
コンタクトホール２９ｂを形成することによりダメージを受けたキャパシタＱはアニールによって回復される。そのアニールは、例えば酸素雰囲気中で基板温度５５０℃として６０分間行われる。
【００７９】
続いて、第２層間絶縁膜２９上に形成された酸化防止膜をエッチバックによって除去するとともに、第４の導電性プラグ３０の上面を露出させる。さらに、キャパシタＱの上部電極２３ａの上のコンタクトホール２９ｂ内と第２層間絶縁膜２９の上とに金属膜を形成する。その金属膜として、例えばアルミニウムを含む多層構造膜を採用する。
【００８０】
次に、金属膜をパターニングすることにより、第４の導電性プラグ３０に接続される島状の導電性パッド３１ａと、コンタクトホール２９ｂを通して上部電極２３ａに接続される一層目金属配線３１ｂを形成する。
【００８１】
その後に、第２層間絶縁膜２９、一層目金属配線３１ｂ及び導電性パッド３１ａの上に第３層間絶縁膜（不図示）を形成し、第３層間絶縁膜内のうちの第４の導電性プラグ３０上に第５の導電性プラグ（不図示）を形成し、第５の導電性プラグの上にビット線を形成する等の工程があるが、その詳細は省略する。
【００８２】
以上のような工程によれば、キャパシタＱの周囲の下側に、SiONの酸化防止絶縁膜１７とTiN のエッチングストッパ膜１８を順に形成している。
【００８３】
これにより、キャパシタＱの形成に用いられる第２のハードマスク２７のうちの上層部を構成するSiO2膜２５をエッチング除去する際に、キャパシタＱの周囲は殆どエッチングされず、しかも、第２のハードマスク２７の下層部を構成するTiN 膜２４をエッチング除去する際には、キャパシタＱの周囲ではエッチングストッパ膜１８が選択的にエッチングされるだけであってその下の酸化防止絶縁膜１７はエッチングされずに残ることになる。
【００８４】
これにより、第２のハードマスク２７上層部であるSiO2膜２５は、キャパシタＱの周囲の下地のエッチングストッパ膜１８のエッチングを抑制しながら選択的にエッチングされ、しかも、第２のハードマスク２７の下層部であるTiN 膜２４は酸化防止絶縁膜１７のエッチングを抑制しながらエッチングストッパ膜１８とともに選択的にエッチングされることになる。
【００８５】
従って、キャパシタＱの形成に必要な第２のハードマスク２７のSiO2膜２５を厚く形成しても、キャパシタＱの周囲に形成される凹部の深さはエッチングストッパ膜１８の厚さに依存することになる。また、第１の導電性プラグ１２ａの酸化を防止するための酸化防止絶縁膜１７の膜厚のウェハ面内分布は成膜時の厚さを維持して均一になり、パターン依存性が抑制される。これにより、第１の導電性プラグ１２ａの酸化が防止されて導電性プラグ３１ａと第１のｎ型不純物拡散領域６ａとのコンタクト、ひいてはビット線と第１のｎ型不純物拡散領域６ａとのコンタクトが良好になる。
【００８６】
なお、第２のハードマスク２７は、TiN 膜とSiO2膜の二層構造だけでなく、TiN 膜の単層構造を採用してもよい。また、キャパシタＱを構成する多層膜の高温一括エッチングに対して第２のハードマスク２７と同程度の十分なエッチング選択比を持ち、且つ第２のハードマスク２７除去工程でのエッチングレートが第２のハードマスク２７と同程度の材料であれば、キャパシタＱの下のエッチングストッパ膜１７の材料としては必ずしもTiN である必要はない。例えば、ハードマスク２７とエッチングストッパ１８の双方とも、Ti又はTiN のいずれかを用いればよい。
【００８７】
即ち、第２のハードマスク２７に使用する材料として、マスク上部層としてエッチングストッパー膜１８に対して選択的にエッチングできる材料を適用し、また、マスク下部層としてエッチングストッパー膜１８に対してエッチング選択性が低く且つ酸化防止絶縁膜１７に対してはエッチング選択性が高い材料を適用すればよい。
（付記１）半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜内に第１導電性プラグを形成する工程と、
前記第１導電性プラグの周囲であって前記第１絶縁膜の上にエッチングストッパ膜を形成する工程と、
前記第１導電プラグよりも上から前記エッチングストッパ膜の上面に至る領域の全面に第１導電膜、誘電体膜及び第２導電膜を順に形成する工程と、
前記第２導電膜上であって前記第１導電性プラグの上方にハードマスクを形成する工程と、
前記ハードマスクから露出する領域の前記第２導電膜、前記誘電体膜及び前記第１導電膜をエッチングすることにより、前記第２導電膜、前記誘電体膜及び前記第１導電膜からなり前記第１導電性プラグに電気的に接続されるキャパシタを形成する工程と、
前記ハードマスクと前記エッチングストッパ膜を選択的にエッチングして前記ハードマスクを除去する工程と
を有することを特徴とする半導体装置の製造方法。
（付記２）前記第１絶縁膜内に前記第１導電性プラグと間隔をおいて形成される第２導電性プラグを形成する工程と、
前記第１導電性プラグの上に島状の酸素バリアメタル膜を形成する工程と、
前記バリアメタル膜、前記第２導電性プラグ及び前記第１絶縁膜の上であって前記エッチングストッパ膜の下に酸化防止絶縁膜を形成する工程と、
前記エッチングストッパ膜と前記酸化防止絶縁膜を研磨して前記酸素記酸素バリアメタル膜の上面を露出させる工程と
をさらに有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）前記ハードマスクを除去した後に、酸素雰囲気中で前記キャパシタをアニールする工程をさらに有することを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記４）前記ハードマスクを複数の層から形成し、前記エッチングストッパ膜は前記ハードマスクの下層部のエッチング除去と同時にエッチングされることを特徴とする付記１乃至付記３のいずれかに記載の半導体装置の製造方法。
（付記５）前記エッチングストッパ膜に対して前記ハードマスクの上部層を選択的にエッチングする工程を有することを特徴とする付記４に記載の半導体装置の製造方法。
（付記６）研磨によって前記酸素バリアメタル膜の前記上面を露出させることにより、前記酸化防止絶縁膜は前記酸素バリアメタル膜と前記エッチングストップ膜との間の領域で露出されることを特徴とする付記２乃至付記４のいずれかに記載の半導体装置の製造方法。
（付記７）前記キャパシタは、前記バリアメタル膜の周囲の前記酸化防止絶縁膜の上を覆う範囲に形成されていることを特徴とする付記６に記載の半導体装置の製造方法。
（付記８）前記ハードマスクの少なくとも下層部と前記エッチングストッパ膜は共に同じ材料から構成されるか同じ元素を有する材料から構成されるかいずれかであることを特徴とする付記１乃至付記７のいずれかに記載の半導体装置の製造方法。
（付記９）前記ハードマスクの上層部はドライエッチングにより除去され、下層部はウェットエッチングにより除去されることを特徴とする付記１乃至付記８のいずれかに記載の半導体装置の製造方法。
（付記１０）前記キャパシタと前記酸化防止絶縁膜の上方に第２絶縁膜を形成する工程と、
前記第２絶縁膜と前記酸化防止絶縁膜をパターニングして前記第２導電性プラグの上にホールを形成する工程と、
前記ホール内に第３導電性プラグを形成する工程と
をさらに有することを特徴とする付記１乃至付記９のいずれかに記載の半導体装置の製造方法。
【００８８】
【発明の効果】
以上述べたように本発明によれば、第１導電性プラグの上にキャパシタを形成する場合に、キャパシタ形成領域の周囲の第１絶縁膜の上にエッチングストップ膜を形成し、ハードマスクを用いて第１絶縁膜上方の第１導電膜、誘電体膜及び第２導電膜をパターニングしてキャパシタを形成した後に、ハードマスクとエッチングストップ膜を選択的にエッチングしてハードマスクを除去するようにしたので、キャパシタ形成用のハードマスクを除去する際に生じるキャパシタ周囲のエッチングを抑制することができる。
【００８９】
また、第１絶縁膜の上であってキャパシタと第１導電性プラグの間に島状の酸素バリアメタル膜を形成し、キャパシタに接続されない第２導電性プラグを第１導電性プラグとは別に第１絶縁膜に形成し、第２導電性プラグ及び第１絶縁膜の上に酸化防止絶縁膜を形成し、この酸化防止絶縁膜の上にエッチングストッパ膜を形成する場合に、エッチングストッパ膜とハードマスクの材料の双方を同時にエッチングできる材料から構成することにより、ハードマスクの除去の際に酸化防止絶縁膜のエッチングがされないようにしたので、キャパシタ形成後の酸素雰囲気中での熱処理の際に第２導電性プラグの酸化を良好に防止できる。
【図面の簡単な説明】
【図１】図１(a) 〜(c) は、従来の半導体装置の製造工程を示す断面図である。
【図２】図２(a),(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図３】図３(a) 〜(c) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図４】図４(a),(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図５】図５(a),(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図６】図６(a),(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図７】図７(a),(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図８】図８(a),(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その７）である。
【符号の説明】
１…シリコン基板、２…素子分離絶縁膜、３…ウェル、４…ゲート絶縁膜、５ａ，５ｂ…ゲート電極、６ａ〜６ｃ…不純物拡散領域、７…サイドウォール、９…カバー絶縁膜、１０…層間絶縁膜、１２ａ〜１２ｃ…導電性プラグ、１３…酸素バリアメタル膜、１４…TiN 膜（ハードマスク下部層）、１５…SiO2膜（ハードマスク上部層）、１６…第１のハードマスク、１７…酸化防止絶縁膜、１８…エッチングストップ膜、１９…犠牲酸化膜、２１…導電膜、２２…強誘電体膜、２３…導電膜、２４…TiN 膜（ハードマスク下部層）、２５…SiO2膜（ハードマスク上部層）、２６…レジストパターン、２７…第２のハードマスク、２８…キャパシタ保護絶縁膜、２９…層間絶縁膜。
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、キャパシタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
電源を切っても情報を記憶することができる不揮発性メモリとしてＦｅＲＡＭ(ferroelectric random access memory)が有望視されている。ＦｅＲＡＭに用いられる強誘電体キャパシタとして、上部電極をその上の配線を通してＭＯＳトランジスタに接続するプレーナ型と、下部電極をその直下の導電性プラグを介してＭＯＳトランジスタに接続するスタック型がある。
【０００３】
線幅が０．１８μｍ世代のＦｅＲＡＭにおいて、スタック型の強誘電体キャパシタは、集積度向上のために、側面が基板面に対して垂直に近い形状にされることが求められている。従って、強誘電体キャパシタを構成する複数の膜のパターニングの際には、基板温度を高くし且つハードマスクを用いて連続してエッチングする方法が考えられている。
【０００４】
次に、スタック型の強誘電体キャパシタの形成工程の一例を図１(a) 〜(c) に基づいて説明する。
【０００５】
図１(a) において、半導体基板１０１の表面には素子分離絶縁層１０２が形成され、半導体基板１０１の表層のうち素子分離層１０２に囲まれた領域内にはトランジスタを構成する不純物拡散領域１０３が形成され、また、不純物拡散領域１０３及び素子分離絶縁層１０２上に層間絶縁膜１０４が形成され、さらに、層間絶縁膜１０４のうち不純物拡散領域１０３の上に形成された開口部内には導電性プラグ１０５が形成されている。
【０００６】
そのような構造を形成した後に、まず、層間絶縁膜１０４及び導電性プラグ１０５の上に第１金属膜１０６、ＰＺＴ膜１０７及び第２金属膜１０８を順に形成する。さらに、第２金属膜１０８の上に窒化チタン膜１１０、酸化シリコン膜１１１を順に形成する。
【０００７】
その後に、酸化シリコン膜１１１と窒化チタン膜１１０をフォトリソグラフィー法によりパターニングすることにより、導電性プラグ１０５及びその周辺の上方に酸化シリコン膜１１１と窒化チタン膜１１０をハードマスク１１２としてキャパシタ平面形状に残す。
【０００８】
次に、図１(b) に示すように、ハードマスク１１２に覆われない領域の第２金属膜１０８、ＰＺＴ膜１０７及び第１金属膜１０６を順にエッチングすることにより、それらの膜１０６，１０７，１０８をスタック型の強誘電体キャパシタ１１３として残す。
【０００９】
この後に、図１(c) に示すように、ハードマスク１１２を構成する酸化シリコン膜１１１を反応性イオンエッチング（ＲＩＥ）法により除去し、ついで、エッチャントを変えて窒化チタン膜１１０を除去する。
【００１０】
ところで、第１金属膜１０６、ＰＺＴ膜１０７、第２金属膜１０８のパターニングに使用されるハードマスク１１２について、レジストマスクと異なり、第１金属膜１０６、ＰＺＴ膜１０７、第２金属膜１０８を連続してエッチングする際に消滅しないような材料及び厚さが選択される。
【００１１】
二層構造のハードマスクを金属膜のパターニングに使用し、かつ金属膜のエッチングガスとして塩素、酸素及びアルゴンからなる混合ガスを使用することが下記の特許文献１に記載されている。
【００１２】
【特許文献１】
特開平１１−３５４５１０号公報（段落番号００３６〜段落番号００４６）
【００１３】
【発明が解決しようとする課題】
ところで、ハードマスク１１２を構成する酸化シリコン膜１１１は、強誘電体膜１０７をエッチングした後にTiN 膜１１０上に残っていることが好ましい。これは、TiN 膜１１０のエッチングを防止して強誘電体膜１０７の側壁に導電性生成物が付着することを防止するためである。その酸化シリコン膜１１１の厚さは例えば１０００ｎｍ程度である。
【００１４】
しかし、酸化シリコン膜１１１を厚く形成すれば、ハードマスク１１２の酸化シリコン膜１１１を除去する際に、酸化シリコンからなる層間絶縁膜１０４も同時にエッチングされてキャパシタ１１３と層間絶縁膜１０４の段差が大きくなってしまい、層間絶縁膜１０４に覆われるＭＯＳトランジスタが露出してしまうおそれがある。
【００１５】
これに対して、層間絶縁膜１０４を厚くすることも考えられるが、導電性プラグ１０５が埋め込まれるコンタクトホール１０４ａのアスペクト比が大きくなって導電性プラグ１０５の埋込が難しくなる。
【００１６】
本発明の目的は、キャパシタとその周囲の絶縁膜との段差を小さくすることができる半導体装置の製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に第１絶縁膜を形成する工程と、前記第１絶縁膜内に第１導電性プラグを形成する工程と、前記第１絶縁膜内に第１導電性プラグと間隔をおいて第２導電性プラグを形成する工程と、前記第１導電性プラグの上に島状の酸素バリアメタル膜を形成する工程と、前記酸素バリアメタル膜、前記第２導電性プラグ及び前記第１絶縁膜の上に酸化防止絶縁膜を形成する工程と、前記第１導電性プラグの周囲であって前記酸化防止絶縁膜の上にエッチングストッパ膜を形成する工程と、前記エッチングストッパ膜と前記酸化防止絶縁膜を研磨して前記酸素バリアメタル膜の上面を露出させる工程と、前記第１導電性プラグよりも上から前記エッチングストッパ膜の上面に至る領域の全面に第１導電膜、誘電体膜及び第２導電膜を順に形成する工程と、前記第２導電膜上であって前記第１導電性プラグの上方にハードマスクを形成する工程と、前記ハードマスクから露出する領域の前記第２導電膜、前記誘電体膜及び前記第１導電膜をエッチングすることにより、前記第２導電膜、前記誘電体膜及び前記第１導電膜からなり前記第１導電性プラグに電気的に接続されるキャパシタを形成する工程と、前記ハードマスクと前記エッチングストッパ膜を選択的にエッチングして前記ハードマスクを除去する工程とを有することを特徴とする半導体装置の製造方法によって解決される。
【００１８】
本発明によれば、第１導電性プラグの上にキャパシタを形成する場合に、キャパシタ形成領域の周囲の第１絶縁膜の上にエッチングストッパ膜を形成し、エッチングストッパ膜より上に形成される第１導電膜、誘電体膜及び第２導電膜をハードマスクを用いてエッチングしてキャパシタを形成した後に、ハードマスクとエッチングストッパ膜の双方を選択的にエッチングしてハードマスクを除去している。
【００１９】
これにより、キャパシタ形成用のハードマスクを除去する際に生じるキャパシタ周囲のエッチング深さの制御が容易になる。また、ハードマスクの下層部とエッチングストッパ膜とを同時にエッチングされる材料によりそれぞれ構成し、ハードマスクの上層部をその下層部に対して選択的にエッチングできる材料から構成すると、ハードマスクの上層部を厚くしてもキャパシタの周囲に形成される段差が深くなることはない。例えば、ハードマスクの上層部をSiO2膜で構成し、ハードマスクの下層部をTiN 膜又はTi膜で構成し、エッチングストッパ膜をTiN 膜又はTi膜から構成すると、SiO2膜の膜厚を厚くしてもSiO2膜除去時にキャパシタの周囲で段差は殆ど生じない。
【００２０】
また、第１絶縁膜の上であってキャパシタと第１導電性プラグの間に島状の酸素バリアメタル膜を形成し、キャパシタに接続されない第２導電性プラグを第１導電性プラグから離れて第１絶縁膜内に形成し、第２導電性プラグ及び第１絶縁膜の上に酸化防止絶縁膜を形成し、この酸化防止絶縁膜の上にエッチングストッパ膜を形成する場合に、エッチングストッパ膜とハードマスクのそれぞれの材料を同時にエッチングできる材料から構成することにより、ハードマスクの除去の際にエッチングストッパ膜下の酸化防止絶縁膜のエッチングが防止される。これにより、キャパシタ形成後の酸素雰囲気中での熱処理の際に、第２導電性プラグに対する酸化防止絶縁膜の酸化防止能力が低下することはない。
【００２１】
以上のことから、ハードマスクを用いる高温一括エッチングによりキャパシタを形成する工程で、下地の膜減りを最小限に抑えられ、酸化防止絶縁膜の膜厚を成膜時のままに残すことができるので、キャパシタ形成後に十分な酸素雰囲気中でのアニールを十分にかけることが可能になり、しかも第２導電性プラグの酸化を防止しつつキャパシタ特性を良好にすることができる。また、ハードマスク除去の際に酸化防止絶縁膜の残り膜厚を高精度に制御できることになり、キャパシタを酸化する際に酸化防止絶縁膜により第２導電性プラグの酸化が防止されるので、第２導電性プラグを介して接続される半導体基板内の不純物拡散層とキャパシタ上方の配線とを良好に電気的に接続することができる。さらに、高温一括エッチングプロセスでのキャパシタの下地膜のエッチング量を制御できるために、良好なキャパシタ形状が得られ、キャパシタに対してダメージの少ないエッチング条件を検討できることになる。
【００２２】
【発明の実施の形態】
以下に、本発明の実施形態を図面に基づいて説明する。
【００２３】
図２〜図８は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【００２４】
図２(a) に示す構造を形成するまでの工程について説明する。
【００２５】
まず、ｎ型又はｐ型のシリコン（半導体）基板１のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、素子分離用溝の中に酸化シリコン（SiO2）を埋め込んでＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜２を形成する。なお、ＬＯＣＯＳ(Local Oxidation of Silicon)法により形成した絶縁膜を素子分離絶縁膜２として採用してもよい。
【００２６】
そのような素子分離絶縁膜２を形成した後に、シリコン基板１のメモリセル領域の所定の活性領域（トランジスタ形成領域）にｐ型不純物を導入して、ｐウェル３を形成する。その後に、シリコン基板１の活性領域表面を熱酸化して、ゲート絶縁膜４となるシリコン酸化膜を形成する。
【００２７】
次に、シリコン基板１の上側全面に非結晶質又は多結晶のシリコン（Si）膜とタングステンシリサイド(SiW) 膜を順に形成する。続いて、これらの膜をフォトリソグラフィー法によりパターニングすることにより、Si膜とSiW 膜よりなるゲート電極５ａ，５ｂを形成する。
【００２８】
メモリセル領域では、１つのｐウェル３上には２つのゲート電極５ａ，５ｂがほぼ平行に間隔をおいて形成され、それらのゲート電極５ａ，５ｂはワード線ＷＬの一部を構成している。
【００２９】
次に、ゲート電極５ａ，５ｂ両側のｐウェル３内にｎ型不純物をイオン注入することにより、ｎチャンネルＭＯＳトランジスタのソース／ドレインとなる第１〜第３のｎ型不純物拡散領域６ａ，６ｂ，６ｃを形成する。
【００３０】
続いて、シリコン基板１の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極５ａ，５ｂの側面に絶縁性のサイドウォール７として残す。その絶縁膜として、例えばＣＶＤ法により酸化シリコン（SiO2）を形成する。
【００３１】
さらに、ゲート電極５ａ，５ｂと側壁絶縁膜７をマスクに使用して、ｐウェル３内に再びｎ型不純物イオンを注入することにより、ｎ型不純物拡散領域６ａ，６ｂ，６ｃをＬＤＤ構造にする。
【００３２】
以上のように、メモリセル領域では、ｐウェル３とゲート電極５ａ, ５ｂとその両側のｎ型不純物拡散領域６ａ，６ｂ，６ｃなどによってｎ型ＭＯＳトランジスタＴ1 ，Ｔ2 が構成される。
【００３３】
次に、ｎ型ＭＯＳトランジスタＴ1 ，Ｔ2 を覆うカバー絶縁膜９として約２００ｎｍの厚さの酸窒化シリコン（SiON）膜をプラズマＣＶＤ法によりシリコン基板１の全面に形成する。さらに、ＴＥＯＳ（テトラエトキシシラン）ガスを用いるプラズマＣＶＤ法により、厚さ約１．０μｍの二酸化シリコン（SiO2）を第１の層間絶縁膜１０としてカバー絶縁膜９上に形成する。続いて、第１の層間絶縁膜１０上面を化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishi ｎg ）法により平坦化する。
【００３４】
次に、図２(b) に示す構造を形成するまでの工程を説明する。
【００３５】
まず、レジストとエッチングを用いるフォトリソグラフィー法により第１層間絶縁膜１０とカバー絶縁膜９をパターニングしてｎ型不純物拡散層６ａ〜６ｃの上にそれぞれ第１、第２及び第３のコンタクトホール９ａ，９ｂ，９ｃを形成する。
【００３６】
さらに、第１層間絶縁膜１０上面と第１、第２及び第３のコンタクトホール９ａ，９ｂ，９ｃ内面にグルー層１１ａとして厚さ３０ｎｍのチタン（Ti）膜と厚さ５０ｎｍの窒化チタン（TiN ）膜をスパッタ法により順に形成する。さらに、グルー膜１１ａの上にタングステン（Ｗ）膜１１ｂをＣＶＤ法により成長して第１、第２及び第３のコンタクトホール９ａ，９ｂ，９ｃ内を完全に埋め込む。
【００３７】
続いて、グルー膜１１ａ及びＷ膜１１ｂをＣＭＰ法により研磨して第１層間絶縁膜１０の上面上から除去する。これにより、第１、第２及び第３のコンタクトホール９ａ，９ｂ，９ｃ内のそれぞれに残されたＷ膜１１ｂ及びグルー膜１１ａを第１、第２及び第３の導電性プラグ１２ａ，１２ｂ，１２ｃとする。
【００３８】
次に、図３（ａ）に示すように、第１〜第３の導電性プラグ１２ａ〜１２ｃ上と第１層間絶縁膜１０上に、導電性の酸素バリアメタル膜１３としてイリジウム膜をスパッタにより形成する。
【００３９】
酸素バリアメタル膜１３は、ｐウェル３内両端寄りの第２、第３の導電性プラグ１２ｂ，１２ｃの異常酸化を防止するために十分な厚さに形成される。例えば、イリジウム膜は、後述するキャパシタを酸素含有雰囲気中、５５０℃の温度でアニールする際に導電性プラグ１２ｂ，１２ｃの異常酸化を防止できる厚さ、例えば２００ｎｍ以上の厚さに形成され、さらに温度が１００℃上がるごとに厚さを１００ｎｍずつ加えて形成される。これに加えて、酸素バリアメタル膜１３の膜厚は、第１の導電性プラグ１２ａの酸化防止のために形成される後述する酸化防止絶縁膜の膜厚をも考慮して決定されて、例えば４００ｎｍとする。
【００４０】
続いて、酸素バリアメタル膜１３の上に厚さ約２００ｎｍのTiN 膜１４をスパッタ法により形成し、さらに、TiN 膜１４上に厚さ約８００ｎｍのSiO2膜１５をＣＶＤ法により形成する。SiO2膜１５は、例えばソースガスとしてＴＥＯＳ（テトラエトキシシラン）を用いて形成される。
【００４１】
この後に、SiO2膜の上にレジスト（不図示）を塗布し、これを露光、現像することにより第２、第３の導電性プラグ１２ｂ，１２ｂｃ及びその周辺の上方に残す。さらに、図３(b) に示すように、レジストをマスクにしてSiO2膜１５とTiN 膜１４をエッチングしてレジストの下に残されたSiO2膜１５とTiN 膜１４を第１のハードマスク１６として使用する。なお、第１のハードマスク１６をTiN 膜のみで構成してもよい。
【００４２】
レジストの除去後に、図３(c) に示すように、第１のハードマスク１６に覆われない領域の酸素バリアメタル膜１３をＩＣＰエッチング装置を用いてエッチングし、これにより酸素バリアメタル膜１３を第２、第３の導電性プラグ１２ｂ，１２ｃのそれぞれの上とそれらの周辺に島状に残す。この場合、例えばエッチングガスとしてHBr 、O2及びC4F8の混合ガスを用いてＩＣＰプラズマエッチング法によりエッチングを行う。
【００４３】
さらに、図４(a) に示すように、第１のハードマスク１６、酸素バリアメタル膜１３、第１の導電性プラグ１２ａ及び第１層間絶縁膜１０の上に、酸化防止絶縁膜１７として酸窒化シリコン（SiON）膜をＣＶＤ法により２００〜３００ｎｍの厚さに形成し、さらに酸化防止絶縁膜１７上にエッチングストッパ膜１８としてTiN 膜をスパッタ法により１００〜２００ｎｍの厚さに形成する。なお、酸化防止絶縁膜１７が第１層間絶縁膜１０上で２００ｎｍの厚さに形成される場合には、島状のバリアメタル膜１３の側面上での酸化防止絶縁膜１７の横方向の厚さ（幅）は約１４０ｎｍとなる。
【００４４】
さらに、エッチングストッパ膜１８上に犠牲絶縁膜１９としてＴＥＯＳを用いてＣＶＤ法によりSiO2膜を６００ｎｍの厚さに形成する。
【００４５】
この後に、図４(b) に示すように、島状の酸素バリアメタル膜１３をストッパーとして機能させて、犠牲絶縁膜１９、エッチングストッパ膜１８、酸化防止絶縁膜１７及び第１のハードマスク１６をＣＭＰ法により研磨することにより、犠牲絶縁膜１９及び第１のハードマスク１６を除去して酸素バリアメタル膜１３の上面を露出させるとともに、エッチングストッパ膜１８と酸化防止絶縁膜１７を平坦化する。この場合、島状の酸素バリアメタル膜１３の側面と第１の導電性プラグ１２ａの上面は、それぞれ酸化防止絶縁膜１７により覆われた状態になる。また、エッチングストッパ膜１８は、島状の酸素バリアメタル膜１３周囲以外の領域で酸化防止絶縁膜１７の上に残された状態になる。なお、特に図示しないが、エッチングストッパ膜１８、酸化防止絶縁膜１７及び酸素バリアメタル膜１３のそれぞれの膜厚との関係で、犠牲絶縁膜１９がエッチングストッパ膜１８の上に残ることもある。
【００４６】
次に、図５(a) に示すように複数の膜を形成する。
【００４７】
まず、酸素バリアメタル膜１３、酸化防止絶縁膜１７及びエッチングストッパ膜１８の上に、第１導電膜２１、強誘電体膜２２及び第２導電膜２３を順に形成する。
【００４８】
第１導電膜２１として、例えば厚さ３０ｎｍのイリジウム層、厚さ３０ｎｍの酸化イリジウム層、厚さ１５ｎｍのプラチナ層、厚さ２５ｎｍの酸化プラチナ膜及び厚さ５０ｎｍのプラチナ層をスパッタにより順に形成する。第１導電膜２１は、白金族又は白金族酸化物の単層又は多層構造の導電膜から構成される。なお、第１導電膜２１を形成する前又は後に、例えば膜剥がれ防止のために絶縁性密着層１５ｂをアニールする。アニール法として、例えばアルゴン雰囲気中で７５０℃、６０秒のＲＴＡ(rapid thermal annealing)を採用する。
【００４９】
また、強誘電体膜２２として例えば厚さ１４０〜２００ｎｍのＰＺＴ（Pb(Zr1-xTix )O3 ）膜をスパッタ法により第１導電膜２１上に形成する。
【００５０】
なお、強誘電体膜２２として、ＰＬＺＴ、ＰＬＣＳＺＴのようなＰＺＴ系材料だけでなく、SrBi2Ta2O9、SrBi(Ta, Nb)2O9等のBi層状構造化合物材料、その他の金属酸化物強誘電体を採用してもよい。また、強誘電体膜２２の形成方法としては、スパッタ法の他に、スピンオン法、ゾルゲル法、ＭＯＤ(Metal Organic Deposition)法、ＭＯＣＶＤ法がある。
【００５１】
強誘電体膜２２は、形成された後に、酸素含有雰囲気中でアニールにより結晶化される。アニールとして、例えばアルゴンと酸素の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件を第２ステップとする、２ステップのＲＴＡ処理を採用する。
【００５２】
さらに、第２導電膜２３として例えば厚さ２００〜３００ｎｍの酸化イリジウム（IrO2) をスパッタ法により形成する。
【００５３】
続いて、ハードマスクとなるTiN 膜２４とSiO2膜（絶縁膜）２５を第２導電膜２３上に順に形成する。TiN 膜２４は、スパッタ法によって例えば約２００ｎｍの厚さに形成され、また、SiO2膜２５はＴＥＯＳを用いるプラズマＣＶＤ法によって約１０００ｎｍの厚さに形成される。
【００５４】
そして、SiO2膜２５の上にレジストを塗布し、これを露光、現像して第２，第３の導電性プラグ１２ｂ，１２ｃの上方にそれぞれキャパシタ平面形状のレジストパターン２６を形成する。
【００５５】
次に、C4F8とArとCF4 の混合ガスをエッチングガスに用いて、レジストパターン２６に覆われない領域のSiO2膜２５をドライエッチングして除去し、さらに、BCl3とCl2 の混合ガス又はCl2 をエッチングガスに用いてレジストパターン２１に覆われない領域のTiN 膜２４をドライエッチングして除去する。SiO2膜２５のエッチングとTiN 膜２４のエッチングは、エッチャーを換えて行われる。そして、パターニングされたSiO2膜２５とTiN 膜２４は、第２のハードマスク２７として用いられる。
【００５６】
続いて、図５(b) に示すように、第２のハードマスク２７の形成後にレジストパターン２６をアッシングによって除去する。
【００５７】
次に、図６(a) に示すように、第２のハードマスク２７に覆われない領域の第２導電膜２３、強誘電体膜２２及び第１導電膜２１をＩＣＰエッチング装置を用いて以下の条件で順にエッチングする。
【００５８】
まず、第２導電膜２３であるIrO2膜をエッチングする。この場合のエッチング条件は、HBr を１０sccm、O2を４０sccmでエッチングチャンバ内に流し、さらにチャンバ内の圧力を０．４Pa、ウェハステージ温度を４００℃、ソースパワー８００watt、バイアスパワー７００wattに設定する。なお、ソースパワーはＩＣＰエッチング装置のアンテナに印加される高周波電源のパワーであり、バイアスパワーは半導体ウェハ（シリコン基板１）に印加される高周波電源のパワーである。
【００５９】
続いて、強誘電体膜２２であるＰＺＴ膜をエッチングする。この場合のエッチング条件は、Cl2 を流量４０sccm、Arを流量１０sccmでエッチングチャンバ内に流し、さらにチャンバ内の圧力を０．４Pa、ウェハステージ温度を４００℃、ソースパワー８００watt、バイアスパワー７００wattに設定する。なお、Cl2 の代わりに、Cl2 とBCl3の混合ガスを用いてもよい。
【００６０】
さらに、第１導電膜２１をエッチングする。この場合のエッチング条件として、HBr を１０sccm、O2を４０sccm、C4F8を５sccmでエッチングチャンバ内に流し、さらにチャンバ内の圧力を０．４Pa、ウェハステージ温度を４００℃、ソースパワーを８００watt、バイアスパワーを７００wattに設定する。第１導電膜２１のエッチング工程ではオーバエッチングがなされる。
【００６１】
なお、第１導電膜２１、第２導電膜２３をエッチングする際には、エッチングガスにC4F8を加えなくてもよい。
【００６２】
パターニングされた第１導電膜２１の底面は、島状のバリアメタル膜１３の側方で、バリアメタル膜１３とエッチングストッパ膜１８の間に挟まれてエッチングストッパ膜１８から露出した酸化防止絶縁膜１７の露出面を覆う程度の形状、大きさとなるように、レジストパターン２６及びハードマスク２７の形状を設計しておくことが好ましい。
【００６３】
なお、第１導電膜２１に対してオーバーエッチングする場合に、エッチングストッパ膜１８がわずかにエッチングされるが、その下の酸化防止絶縁膜１７を露出させる深さにならないようにする。
【００６４】
これにより、ｐウェル３の上方において、第１導電膜２１、強誘電体膜２２及び第２導電膜２３からなるメモリセル用のキャパシタＱが形成される。キャパシタＱにおいて、第１導電膜２１は下部電極２１ａとなり、強誘電体膜２２は誘電体膜２２ａとなり、第２導電膜２３は上部電極２３ａとなる。また、ｐウェル３上方に形成された２つのキャパシタＱは、それぞれ島状の酸素バリアメタル膜１３を介して第２、第３の導電性プラグ１２ｂ，１２ｃに電気的に接続される。
【００６５】
以上のような第１導電膜２３をエッチングした後には、キャパシタＱの上にそれぞれ第２のハードマスク２７が残っている。この場合、第２のハードマスク２７のうちSiO2膜２５は、第１導電膜２１、強誘電体２２及び第２導電膜２３をエッチングする際に同時にエッチングされて初期状態に比べて変形している。即ち、キャパシタＱ上のSiO2膜２５は縮小されて例えば錐形状となり、その下のTiN 膜２４よりも狭い領域に存在している。
【００６６】
次にハードマスク２７の除去方法について説明する。
【００６７】
まず、図６(b) に示すように、ハードマスク２７の上層部を構成するSiO2膜２５を２周波反応性イオンエッチング（２周波ＲＩＥ）法によりエッチングする。
【００６８】
そのエッチング条件として、２周波ＲＩＥ装置の反応室内の平行平板型電極のうち上側電極に例えば２０００Ｗの２７．１３MHz の高周波電源を接続し、下側電極には２００Ｗの８００kHz の高周波電源を接続する。また、反応室内の下側電極と上側電極の間の距離は２０mmに設定される。上側電極の温度は３０℃に設定され、シリコン基板１が載置される下側電極の温度は０℃に設定される。また、反応室の内側壁の温度は５０℃に設定される。また、反応室内には、エッチングガスとしてC4F8とArとO2がそれぞれ２０sccm、５００sccm、８sccmの流量で導入され、また、反応室内のガス圧力は２５〜４０mTorr に設定される。
【００６９】
これにより、ハードマスク２７のSiO2膜２５がエッチングされる。このエッチング時には、キャパシタＱ周囲のエッチングストッパ膜１８はハードマスク２７下層部と同じTiN から構成されているので殆どエッチングされない。
【００７０】
次に、図７（ａ）に示すように、過酸化水素水とアンモニア水をそれぞれ９対１の体積比で混合した溶液を用いて、ハードマスク２７を構成するTiN膜２４を除去する。この混合液によれば、TiNよりなるエッチングストッパ膜１８もエッチングされるが、その下の酸化防止絶縁膜１７は殆どエッチングされずに１００ｎｍ以上の厚さで残っている。
【００７１】
次に、図７(b) に示すように、キャパシタＱの表面上と酸化防止絶縁膜１７の上にキャパシタ保護絶縁膜２８としてアルミナ膜をスパッタにより５０ｎｍの厚さに形成する。その後に、酸素雰囲気中で６５０℃、６０分間の条件でキャパシタＱをアニールする。
【００７２】
その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第２層間絶縁膜２９として膜厚１．０μｍ程度のSiO2膜をキャパシタ保護絶縁膜１８上に形成し、さらに、第２層間絶縁膜２９の上面をＣＭＰ法により平坦化する。
【００７３】
次に、図８(a) に示す構造を形成するまでの工程を説明する。
【００７４】
まず、レジストマスク（不図示）を用いて第２層間絶縁膜２９、キャパシタ保護絶縁膜２８、酸化防止絶縁膜１７をエッチングすることにより、第１の導電性プラグ１２ａの上にホール２９ａを形成する。さらに、ホール２９ａ内と第２層間絶縁膜２９上に、グルー膜として膜厚５０ｎｍのTiN 膜をスパッタ法により順に形成する。さらに、ＣＶＤ法によりＷ膜をグルー膜上に成長するとともにホール２９ａ内を完全に埋め込む。
【００７５】
続いて、Ｗ膜及びグルー膜をＣＭＰ法により研磨して第２層間絶縁膜２９の上面上から除去する。そして、ホール２９ａ内に残されたタングステン膜及びグルー層を第４の導電性プラグ３０とする。
【００７６】
次に、図８(b) に示す構造を形成するまでの工程を説明する。
【００７７】
まず、第４の導電性プラグ３０上と第２層間絶縁膜２９上に、SiONよりなる酸化防止膜（不図示）を形成する。さらに、酸化防止膜と第２層間絶縁膜２９をフォトリソグラフィー法によりパターニングしてキャパシタＱの上部電極２３ａの上にコンタクトホール２９ｂを形成する。
【００７８】
コンタクトホール２９ｂを形成することによりダメージを受けたキャパシタＱはアニールによって回復される。そのアニールは、例えば酸素雰囲気中で基板温度５５０℃として６０分間行われる。
【００７９】
続いて、第２層間絶縁膜２９上に形成された酸化防止膜をエッチバックによって除去するとともに、第４の導電性プラグ３０の上面を露出させる。さらに、キャパシタＱの上部電極２３ａの上のコンタクトホール２９ｂ内と第２層間絶縁膜２９の上とに金属膜を形成する。その金属膜として、例えばアルミニウムを含む多層構造膜を採用する。
【００８０】
次に、金属膜をパターニングすることにより、第４の導電性プラグ３０に接続される島状の導電性パッド３１ａと、コンタクトホール２９ｂを通して上部電極２３ａに接続される一層目金属配線３１ｂを形成する。
【００８１】
その後に、第２層間絶縁膜２９、一層目金属配線３１ｂ及び導電性パッド３１ａの上に第３層間絶縁膜（不図示）を形成し、第３層間絶縁膜内のうちの第４の導電性プラグ３０上に第５の導電性プラグ（不図示）を形成し、第５の導電性プラグの上にビット線を形成する等の工程があるが、その詳細は省略する。
【００８２】
以上のような工程によれば、キャパシタＱの周囲の下側に、SiONの酸化防止絶縁膜１７とTiN のエッチングストッパ膜１８を順に形成している。
【００８３】
これにより、キャパシタＱの形成に用いられる第２のハードマスク２７のうちの上層部を構成するSiO2膜２５をエッチング除去する際に、キャパシタＱの周囲は殆どエッチングされず、しかも、第２のハードマスク２７の下層部を構成するTiN 膜２４をエッチング除去する際には、キャパシタＱの周囲ではエッチングストッパ膜１８が選択的にエッチングされるだけであってその下の酸化防止絶縁膜１７はエッチングされずに残ることになる。
【００８４】
これにより、第２のハードマスク２７上層部であるSiO2膜２５は、キャパシタＱの周囲の下地のエッチングストッパ膜１８のエッチングを抑制しながら選択的にエッチングされ、しかも、第２のハードマスク２７の下層部であるTiN 膜２４は酸化防止絶縁膜１７のエッチングを抑制しながらエッチングストッパ膜１８とともに選択的にエッチングされることになる。
【００８５】
従って、キャパシタＱの形成に必要な第２のハードマスク２７のSiO2膜２５を厚く形成しても、キャパシタＱの周囲に形成される凹部の深さはエッチングストッパ膜１８の厚さに依存することになる。また、第１の導電性プラグ１２ａの酸化を防止するための酸化防止絶縁膜１７の膜厚のウェハ面内分布は成膜時の厚さを維持して均一になり、パターン依存性が抑制される。これにより、第１の導電性プラグ１２ａの酸化が防止されて導電性プラグ３１ａと第１のｎ型不純物拡散領域６ａとのコンタクト、ひいてはビット線と第１のｎ型不純物拡散領域６ａとのコンタクトが良好になる。
【００８６】
なお、第２のハードマスク２７は、TiN 膜とSiO2膜の二層構造だけでなく、TiN 膜の単層構造を採用してもよい。また、キャパシタＱを構成する多層膜の高温一括エッチングに対して第２のハードマスク２７と同程度の十分なエッチング選択比を持ち、且つ第２のハードマスク２７除去工程でのエッチングレートが第２のハードマスク２７と同程度の材料であれば、キャパシタＱの下のエッチングストッパ膜１７の材料としては必ずしもTiN である必要はない。例えば、ハードマスク２７とエッチングストッパ１８の双方とも、Ti又はTiN のいずれかを用いればよい。
【００８７】
即ち、第２のハードマスク２７に使用する材料として、マスク上部層としてエッチングストッパー膜１８に対して選択的にエッチングできる材料を適用し、また、マスク下部層としてエッチングストッパー膜１８に対してエッチング選択性が低く且つ酸化防止絶縁膜１７に対してはエッチング選択性が高い材料を適用すればよい。
（付記１）半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜内に第１導電性プラグを形成する工程と、
前記第１導電性プラグの周囲であって前記第１絶縁膜の上にエッチングストッパ膜を形成する工程と、
前記第１導電プラグよりも上から前記エッチングストッパ膜の上面に至る領域の全面に第１導電膜、誘電体膜及び第２導電膜を順に形成する工程と、
前記第２導電膜上であって前記第１導電性プラグの上方にハードマスクを形成する工程と、
前記ハードマスクから露出する領域の前記第２導電膜、前記誘電体膜及び前記第１導電膜をエッチングすることにより、前記第２導電膜、前記誘電体膜及び前記第１導電膜からなり前記第１導電性プラグに電気的に接続されるキャパシタを形成する工程と、
前記ハードマスクと前記エッチングストッパ膜を選択的にエッチングして前記ハードマスクを除去する工程と
を有することを特徴とする半導体装置の製造方法。
（付記２）前記第１絶縁膜内に前記第１導電性プラグと間隔をおいて形成される第２導電性プラグを形成する工程と、
前記第１導電性プラグの上に島状の酸素バリアメタル膜を形成する工程と、
前記バリアメタル膜、前記第２導電性プラグ及び前記第１絶縁膜の上であって前記エッチングストッパ膜の下に酸化防止絶縁膜を形成する工程と、
前記エッチングストッパ膜と前記酸化防止絶縁膜を研磨して前記酸素記酸素バリアメタル膜の上面を露出させる工程と
をさらに有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）前記ハードマスクを除去した後に、酸素雰囲気中で前記キャパシタをアニールする工程をさらに有することを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記４）前記ハードマスクを複数の層から形成し、前記エッチングストッパ膜は前記ハードマスクの下層部のエッチング除去と同時にエッチングされることを特徴とする付記１乃至付記３のいずれかに記載の半導体装置の製造方法。
（付記５）前記エッチングストッパ膜に対して前記ハードマスクの上部層を選択的にエッチングする工程を有することを特徴とする付記４に記載の半導体装置の製造方法。
（付記６）研磨によって前記酸素バリアメタル膜の前記上面を露出させることにより、前記酸化防止絶縁膜は前記酸素バリアメタル膜と前記エッチングストップ膜との間の領域で露出されることを特徴とする付記２乃至付記４のいずれかに記載の半導体装置の製造方法。
（付記７）前記キャパシタは、前記バリアメタル膜の周囲の前記酸化防止絶縁膜の上を覆う範囲に形成されていることを特徴とする付記６に記載の半導体装置の製造方法。
（付記８）前記ハードマスクの少なくとも下層部と前記エッチングストッパ膜は共に同じ材料から構成されるか同じ元素を有する材料から構成されるかいずれかであることを特徴とする付記１乃至付記７のいずれかに記載の半導体装置の製造方法。
（付記９）前記ハードマスクの上層部はドライエッチングにより除去され、下層部はウェットエッチングにより除去されることを特徴とする付記１乃至付記８のいずれかに記載の半導体装置の製造方法。
（付記１０）前記キャパシタと前記酸化防止絶縁膜の上方に第２絶縁膜を形成する工程と、
前記第２絶縁膜と前記酸化防止絶縁膜をパターニングして前記第２導電性プラグの上にホールを形成する工程と、
前記ホール内に第３導電性プラグを形成する工程と
をさらに有することを特徴とする付記１乃至付記９のいずれかに記載の半導体装置の製造方法。
【００８８】
【発明の効果】
以上述べたように本発明によれば、第１導電性プラグの上にキャパシタを形成する場合に、キャパシタ形成領域の周囲の第１絶縁膜の上にエッチングストップ膜を形成し、ハードマスクを用いて第１絶縁膜上方の第１導電膜、誘電体膜及び第２導電膜をパターニングしてキャパシタを形成した後に、ハードマスクとエッチングストップ膜を選択的にエッチングしてハードマスクを除去するようにしたので、キャパシタ形成用のハードマスクを除去する際に生じるキャパシタ周囲のエッチングを抑制することができる。
【００８９】
また、第１絶縁膜の上であってキャパシタと第１導電性プラグの間に島状の酸素バリアメタル膜を形成し、キャパシタに接続されない第２導電性プラグを第１導電性プラグとは別に第１絶縁膜に形成し、第２導電性プラグ及び第１絶縁膜の上に酸化防止絶縁膜を形成し、この酸化防止絶縁膜の上にエッチングストッパ膜を形成する場合に、エッチングストッパ膜とハードマスクの材料の双方を同時にエッチングできる材料から構成することにより、ハードマスクの除去の際に酸化防止絶縁膜のエッチングがされないようにしたので、キャパシタ形成後の酸素雰囲気中での熱処理の際に第２導電性プラグの酸化を良好に防止できる。
【図面の簡単な説明】
【図１】図１(a) 〜(c) は、従来の半導体装置の製造工程を示す断面図である。
【図２】図２(a),(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図３】図３(a) 〜(c) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図４】図４(a),(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図５】図５(a),(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図６】図６(a),(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図７】図７(a),(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図８】図８(a),(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その７）である。
【符号の説明】
１…シリコン基板、２…素子分離絶縁膜、３…ウェル、４…ゲート絶縁膜、５ａ，５ｂ…ゲート電極、６ａ〜６ｃ…不純物拡散領域、７…サイドウォール、９…カバー絶縁膜、１０…層間絶縁膜、１２ａ〜１２ｃ…導電性プラグ、１３…酸素バリアメタル膜、１４…TiN 膜（ハードマスク下部層）、１５…SiO2膜（ハードマスク上部層）、１６…第１のハードマスク、１７…酸化防止絶縁膜、１８…エッチングストップ膜、１９…犠牲酸化膜、２１…導電膜、２２…強誘電体膜、２３…導電膜、２４…TiN 膜（ハードマスク下部層）、２５…SiO2膜（ハードマスク上部層）、２６…レジストパターン、２７…第２のハードマスク、２８…キャパシタ保護絶縁膜、２９…層間絶縁膜。
Claims (6)
- 半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜内に第１導電性プラグを形成する工程と、
前記第１絶縁膜内に第１導電性プラグと間隔をおいて第２導電性プラグを形成する工程と、
前記第１導電性プラグの上に島状の酸素バリアメタル膜を形成する工程と、
前記酸素バリアメタル膜、前記第２導電性プラグ及び前記第１絶縁膜の上に酸化防止絶縁膜を形成する工程と、
前記第１導電性プラグの周囲であって前記酸化防止絶縁膜の上にエッチングストッパ膜を形成する工程と、
前記エッチングストッパ膜と前記酸化防止絶縁膜を研磨して前記酸素バリアメタル膜の上面を露出させる工程と、
前記第１導電性プラグよりも上から前記エッチングストッパ膜の上面に至る領域の全面に第１導電膜、誘電体膜及び第２導電膜を順に形成する工程と、
前記第２導電膜上であって前記第１導電性プラグの上方にハードマスクを形成する工程と、
前記ハードマスクから露出する領域の前記第２導電膜、前記誘電体膜及び前記第１導電膜をエッチングすることにより、前記第２導電膜、前記誘電体膜及び前記第１導電膜からなり前記第１導電性プラグに電気的に接続されるキャパシタを形成する工程と、
前記ハードマスクと前記エッチングストッパ膜を選択的にエッチングして前記ハードマスクを除去する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記ハードマスクを除去した後に、酸素雰囲気中で前記キャパシタをアニールする工程をさらに有することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記ハードマスクを複数の層から形成し、前記エッチングストッパ膜は前記ハードマスクの下層部のエッチング除去と同時にエッチングされることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
- 前記エッチングストッパ膜に対して前記ハードマスクの上部層を選択的にエッチングする工程を有することを特徴とする請求項３に記載の半導体装置の製造方法。
- 半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜内に第１導電性プラグを形成する工程と、
前記第１導電性プラグの周囲であって前記第１絶縁膜の上にエッチングストッパ膜を形成する工程と、
前記第１導電性プラグよりも上から前記エッチングストッパ膜の上面に至る領域の全面に第１導電膜、誘電体膜及び第２導電膜を順に形成する工程と、
前記第２導電膜上であって前記第１導電性プラグの上方にハードマスクを形成する工程と、
前記ハードマスクから露出する領域の前記第２導電膜、前記誘電体膜及び前記第１導電膜をエッチングすることにより、前記第２導電膜、前記誘電体膜及び前記第１導電膜からなり前記第１導電性プラグに電気的に接続されるキャパシタを形成する工程と、
前記ハードマスクと前記エッチングストッパ膜を選択的にエッチングして前記ハードマスクを除去する工程とを有し、
前記ハードマスクを複数の層から形成し、前記エッチングストッパ膜に対して前記ハードマスクの上層部を選択的にエッチングし、前記エッチングストッパ膜を前記ハードマスクの下層部のエッチング除去と同時にエッチングすることを特徴とする半導体装置の製造方法。 - 前記ハードマスクを除去した後に、酸素雰囲気中で前記キャパシタをアニールする工程を有することを特徴とする請求項５に記載の半導体装置の製造方法。
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