KR20050059480A - 강유전체 메모리 소자의 제조방법 - Google Patents

강유전체 메모리 소자의 제조방법 Download PDF

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Abstract

본 발명은 하부전극 사이를 절연하는 분리절연막의 평탄도를 개선하여 강유전체막의 우수한 전기적 특성을 확보할 수 있는 강유전체 메모리 소자의 제조방법을 제공한다.
본 발명은 셀영역 및 주변영역이 정의된 반도체 기판 상에 하부전극을 형성하는 단계; 하부전극 사이를 절연하도록 기판 전면 상에 분리절연막을 증착하는 단계; 분리절연막 상에 셀영역을 오픈시키는 마스크 패턴을 형성하는 단계; 오픈된 영역의 분리절연막을 일부 제거하는 단계; 마스크 패턴을 제거하는 단계; 및 하부전극 상의 분리절연막을 완전히 제거하여 하부전극을 노출시킴과 동시에 표면을 평탄화하는 단계를 포함하는 강유전체 메모리 소자의 제조방법에 의해 달성될 수 있다. 여기서, 마스크 패턴은 패턴 밀도가 상대적으로 높은 일부 주변영역도 마스킹할 수 있다.

Description

강유전체 메모리 소자의 제조방법{METHOD OF MANUFACTURING FERROELECTRIC MEMORY DEVICE}
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 캐패시터 유전막으로서 강유전체막을 적용하는 강유전체 메모리 소자의 캐패시터 제조방법에 관한 것이다.
강유전체 메모리(Ferroelectric Random Access Memory; FeRAM) 소자는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작속도고 기존의 디램(DRAM; Dynamic Random Access Memory) 소자에 필적하여 차세대 기억소자로 각광받고 있다.
이러한 강유전체 메모리 소자에서는 캐패시터 유전막 물질로 페롭스카이트 (perobskite) 구조를 가지는 BLT((Bi,La)4Ti3O12)) BTO(Bi4 Ti3O12), SBT (SrBi2Ta2O9), SBTN(SrBi2(Ta1-X, Nbx)2O9), BIT(Bi4Ti3 O12), PZT(Pb, Zr)TiO3 등의 강유전체막이 주로 사용되고, 상부 및 하부전극 물질로는 Pt, Ir, Ru, IrOx, RuOx 등의 귀금속(noble metal)막이 주로 사용되어, 캐패시터가 금속-강유전체-금속(Metal-Ferroelectrics-Metal; MFM) 구조를 이루게 된다.
종래의 강유전체 메모리 소자의 제조방법을 살펴보면, 도시되지는 않았지만, 반도체 기판 상에 층간절연막에 의해 분리되어 기판과 콘택을 이루는 하부전극 콘택층을 형성하고, 약 100Å 이하 두께의 접착층(glue layer)의 개재 하에 하부전극 금속막을 증착하고 패터닝하여 하부전극 콘택층과 연결된 하부전극을 형성한다. 접착층은 하부전극과 층간절연막 사이의 접착력을 향상시키기 위한 것으로, 절연막과 하부전극 사이에만 개재되도록 형성한다. 그 다음, 기판 전면 상에 하부전극 사이를 절연하도록 분리절연막을 증착하고 화학기계연마(Chemcial Mechanical Polsihing; CMP) 또는 에치백(etchback) 공정에 의해 하부전극 상부의 분리절연막을 제거하고 표면을 평탄화한다. 그 후, 강유전체막을 증착하고 O2 분위기에서 열처리를 수행하여 강유전체막을 결정화시킨 다음, 강유전체막 상부에 상부전극 금속막을 증착하고 패터닝하여 상부전극을 형성하여 MFM 캐패시터를 형성한 후, 추가 O2 열처리를 수행한다. 그 다음, 기판 전면에 층간절연막을 증착하고 패터닝하여 상부전극을 출시키는 배선 콘택홀을 형성한 후, 콘택홀을 매립하도록 배선 금속막을 증착 및 패터닝하여 상부전극과 콘택하는 금속배선을 형성한다.
상술한 바와 같이, MFM 캐패시터 형성 시 하부전극을 먼저 패터닝하는 경우에는, 후속 강유전체막이 균일하게 증착될 수 있도록 하부전극 사이를 절연하는 분리절연막의 우수한 평탄도를 확보하는 것이 중요하다.
그러나, CMP 또는 에치백 공정에 의한 분리절연막의 제거 시, 하부전극이 형성된 셀영역과 패턴밀도가 높은 일부 주변영역에 비해 패턴밀도가 낮은 나머지 주변영역에서는 분리절연막이 상대적으로 빠르게 제거되므로, 이들 영역 사이에 분리절연막 제거량 차이가 발생하고 하부전극 주변에서 모트(moat) 발생이 증가하여 보이드 등이 발생됨으로써 평탄도 특성이 저하된다. 이에 따라, 이후 강유전체막이 불균일하게 증착되어 누설 특성 등의 강유전체막의 전기적 특성이 현저하게 저하되어, 소자의 신뢰성이 저하된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 하부전극 사이를 절연하는 분리절연막의 평탄도를 개선하여 강유전체막의 우수한 전기적 특성을 확보할 수 있는 강유전체 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 셀영역 및 주변영역이 정의된 반도체 기판 상에 하부전극을 형성하는 단계; 하부전극 사이를 절연하도록 기판 전면 상에 분리절연막을 증착하는 단계; 분리절연막 상에 셀영역을 오픈시키는 마스크 패턴을 형성하는 단계; 오픈된 영역의 분리절연막을 일부 제거하는 단계; 마스크 패턴을 제거하는 단계; 및 하부전극 상의 분리절연막을 완전히 제거하여 하부전극을 노출시킴과 동시에 표면을 평탄화하는 단계를 포함하는 강유전체 메모리 소자의 제조방법에 의해 달성될 수 있다.
여기서, 마스크 패턴은 패턴 밀도가 상대적으로 높은 일부 주변영역도 마스킹할 수 있으며, 분리절연막의 일부 제거는 건식식각으로 수행하고, 분리절연막의 완전 제거는 화학기계연마 또는 에치백 공정으로 수행한다.
또한, 분리절연막은 화학기상증착, 플라즈마강화 화학기상증착 또는 스핀코팅에 의해, TEOS막, PSG막, USG막, SOG막 또는 HDP 산화막으로 증착한다.
또한, 하부전극 및 상부전극은 Ru막, Ir막, Pt막, Re막, Rh막, IrOx막, RuOx막 또는 이들의 조합막으로 각각 이루어지고, 강유전체막은 도핑되지 않은 BLT, BTO, SBT, SBTN, BIT 또는 PZT로 이루어지거나, 불순물이 첨가되거나 조성이 변조된 도핑된 BLT, BTO, SBT, SBTN, BIT 또는 PZT로 이루어진다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 1a에 도시된 바와 같이, 트랜지스터 및 비트라인 등의 소정의 공정이 완료된 반도체 기판(10) 상에 층간절연막(11)을 증착하고, 포토리소그라피 및 식각공정에 의해 층간절연막(11)을 패터닝하여 기판(10)을 일부 노출시키는 하부전극 콘택홀을 형성한다. 그 다음, 콘택홀을 매립하도록 폴리실리콘막 등의 도전막을 증착하고 CMP 또는 에치백 공정에 의해 콘택홀 상부에 리세스가 형성되도록 도전막을 패터닝하여 도전 플러그(12a)를 형성하고, 리세스를 매립하도록 티타늄나이트라이드(TiN)막으로 이루어진 배리어금속막(12b)을 증착하고 콘택홀 내부에만 남도록 패터닝하여, 도전 플러그(12a)와 배리어금속막(12b)으로 이루어지면서 기판(10)과 콘택을 이루는 하부전극 콘택층(12)을 형성한다.
그 후, 하부전극 콘택층(12) 및 층간절연막(11) 상에 하부전극 금속막을 증착하고 패터닝하여 셀영역에 하부전극 콘택층과 연결된 하부전극(13)을 형성한다. 바람직하게, 하부전극 금속막은 Ru막, Ir막, Pt막, Re막, Rh막, IrOx막, RuOx막 또는 이들의 조합막으로 이루어진다.
이때, 도시되지는 않았지만, 하부전극(13) 형성 전에 하부전극(13)과 층간절연막(11) 사이에 약 100Å 이하의 두께로 접착층을 형성하여 이들 사이의 접착력을 향상시킨다. 그 다음, 기판 전면 상에 하부전극(13) 사이를 절연하도록 분리절연막(14)을 증착한다. 바람직하게, 분리절연막(14)은 화학기상증착 (Chemical Vapor Deposition; CVD), 플라즈마강화(Plasma Enhanced; PE)-CVD, 또는 스핀코팅 (Spin Coating)에 의해, TEOS막, PSG막, USG막, SOG막 또는 HDP 산화막으로 증착한다.
도 1b에 도시된 바와 같이, 포토리소그라피 공정에 의해 분리절연막(14) 상부에 셀영역 및 패턴 밀도가 높은 일부 주변영역을 오픈시키고, 패턴밀도가 낮은 나머지 주변영역은 마스킹하는 마스크 패턴(15)을 형성한다. 그 다음, 도 1c에 도시된 바와 같이, 오픈된 영역의 하부전극(13) 상의 분리절연막(14)을 건식식각에 의해 일부 제거한 후, 도 1d에 도시된 바와 같이, 공지된 방법에 의해 마스크 패턴(15)을 제거한다.
도 1e 및 도 1f에 도시된 바와 같이, CMP 또는 에치백 공정에 의해 하부전극 (13) 상의 분리절연막(14)을 완전히 제거하여 하부전극(13) 상부를 노출시킴과 동시에 표면을 평탄화한다. 이때, 셀영역 및 일부 주변영역에서는 하부전극(13) 상의 분리절연막(14)이 일부 제거되어 나머지 주변영역에 비해 분리절연막 두께가 얇아짐으로써, CMP 또는 에치백 공정 시, 상기 영역들 사이의 분리절연막(14) 제거량 차이가 최소화될 수 있으므로 분리절연막의 평탄도가 개선된다.
그 후, 도시되지는 않았지만, 캐패시터 유전막으로서 강유전체막을 증착하고 O2 분위기에서 열처리를 수행하여 강유전체막을 결정화시킨다. 여기서, 강유전체막은 도핑되지 않은 BLT, BTO, SBT, SBTN, BIT 또는 PZT로 이루어지거나, 불순물이 첨가되거나 조성이 변조된 도핑된 BLT, BTO, SBT, SBTN, BIT 또는 PZT로 이루어진다. 그 다음, 강유전체막 상부에 상부전극 금속막을 증착하고 패터닝하여 상부전극을 형성하여 MFM 캐패시터를 형성한 후, 추가 O2 열처리를 수행한다. 바람직하게, 상부전극 금속막도 하부전극 금속막과 마찬가지로 Ru막, Ir막, Pt막, Re막, Rh막, IrOx막, RuOx막 또는 이들의 조합막으로 이루어진다.
그 후, 기판 전면 상에 층간절연막을 증착하고 패터닝하여 상부전극을 노출시키는 배선 콘택홀을 형성한 다음, 콘택홀을 매립하도록 배선 금속막을 증착 및 패터닝하여 상부전극과 콘택하는 금속배선을 형성한다.
상기 실시예에 의하면, 셀영역과 패턴밀도가 높은 일부 주변영역의 분리절연막만을 선택적으로 일부 제거하여 패턴밀도가 낮은 다른 주변영역보다 분리절연막 두께를 얇게 한 후 CMP 또는 에치백 공정을 수행함으로써, 영역들 사이의 분리절연막 제거량 차이를 최소화할 수 있으므로 평탄도를 개선할 수 있게 된다. 이에 따라, 하부전극 주변에서의 모트 발생이 최소화되고, 후속 강유전체막이 균일하게 증착될 수 있게 된다. 그 결과, 누설 특성 등의 강유전체막의 전기적 특성이 향상되어 소자의 신뢰성이 향상된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 하부전극 사이를 절연하는 분리절연막의 평탄도를 개선하여 강유전체막의 우수한 전기적 특성을 확보함으로써 강유전체 메모리 소자의 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 층간절연막
12a : 도전 플러그 12b : 배리어금속막
12 : 하부전극 콘택층 13 : 하부전극
14 : 분리절연막 15 : 마스크 패턴

Claims (8)

  1. 셀영역 및 주변영역이 정의된 반도체 기판 상에 하부전극을 형성하는 단계;
    상기 하부전극 사이를 절연하도록 상기 기판 전면 상에 분리절연막을 증착하는 단계;
    상기 분리절연막 상에 상기 셀영역을 오픈시키는 마스크 패턴을 형성하는 단계;
    상기 오픈된 영역의 분리절연막을 일부 제거하는 단계;
    상기 마스크 패턴을 제거하는 단계; 및
    상기 하부전극 상의 분리절연막을 완전히 제거하여 상기 하부전극을 노출시킴과 동시에 표면을 평탄화하는 단계를 포함하는 강유전체 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 마스크 패턴은 패턴 밀도가 높은 일부 주변영역도 마스킹하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 분리절연막의 일부 제거는 건식식각으로 수행하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 분리절연막의 완전 제거는 화학기계연마 또는 에치백 공정으로 수행하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 분리절연막은 화학기상증착, 플라즈마강화 화학기상증착 또는 스핀코팅에 의해, TEOS막, PSG막, USG막, SOG막 또는 HDP 산화막으로 증착하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 하부전극 및 분리절연막 상에 캐패시터 유전막으로서 강유전체막을 형성하는 단계;
    상기 강유전체막을 결정화하는 단계; 및
    상기 강유전체막 상부에 상부전극을 형성하는 단계를 더 포함하는 강유전체 메모리 소자의 제조방법.
  7. 제 1 항 또는 제 6 항에 있어서,
    상기 하부전극 및 상부전극은 Ru막, Ir막, Pt막, Re막, Rh막, IrOx막, RuOx막 또는 이들의 조합막으로 각각 이루어지는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 강유전체막은 도핑되지 않은 BLT, BTO, SBT, SBTN, BIT 또는 PZT로 이루어지거나, 불순물이 첨가되거나 조성이 변조된 도핑된 BLT, BTO, SBT, SBTN, BIT 또는 PZT로 이루어지는 것을 특징으로 하는 강유전체 메모리 소자이 제조방법.
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