KR100796915B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은, 캐패시터를 피복하는 절연막을 형성할 때, 캐패시터 내의 강유전체막의 열화를 방지할 수 있는 반도체 장치와 그 제조 방법을 제공하는 것을 목적으로 한다. 실리콘 기판(반도체 기판 : 1)의 상측에 제1 절연막(9)을 형성하는 공정과, 그 제1 절연막(9) 위에, 캐패시터 Q의 하부 전극(11a)과, 유전체막(12a)과, 상부 전극(13a)을 형성하는 공정과, 적어도 상기 유전체막(12a)과 상부 전극(13a)을 피복하는 제1 캐패시터 보호 절연막(14)을 형성하는 공정과, 그 제1 캐패시터 보호 절연막(14)을 피복하는 제2 캐패시터 보호 절연막(16)을, 상기 실리콘 기판(1)에 바이어스 전압을 인가하지 않은 상태에서 화학적 기상 성장법에 의해 형성하는 공정과, 상기 제2 캐패시터 보호 절연막(16) 위에, 상기 실리콘 기판(1)에 바이어스 전압을 인가한 상태에서, 화학적 기상 성장법에 의해 제2 절연막(17)을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법에 의한다.
실리콘 기판, 캐패시터 보호 절연막, 유전체막, 화학적 기상 성장법

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 제1 실시예에 따른 반도체 장치인 FeRAM의 제조 공정을 도시한 단면도(그 1).
도 2는 본 발명의 제1 실시예에 따른 반도체 장치인 FeRAM의 제조 공정을 도시한 단면도(그 2).
도 3은 본 발명의 제1 실시예에 따른 반도체 장치인 FeRAM의 제조 공정을 도시한 단면도(그 3).
도 4는 본 발명의 제1 실시예에 따른 반도체 장치인 FeRAM의 제조 공정을 도시한 단면도(그 4).
도 5는 본 발명의 제1 실시예에 따른 반도체 장치인 FeRAM의 제조 공정을 도시한 단면도(그 5).
도 6은 본 발명의 제1 실시예에 따른 반도체 장치인 FeRAM의 제조 공정을 도시한 단면도(그 6).
도 7은 본 발명의 제1 실시예에 따른 반도체 장치인 FeRAM의 제조 공정을 도시한 단면도(그 7).
도 8은 본 발명의 제1 실시예에 따른 반도체 장치인 FeRAM의 제조 공정을 도 시한 단면도(그 8).
도 9는 본 발명의 제1 실시예에 따른 반도체 장치인 FeRAM의 제조 공정을 도시한 단면도(그 9).
도 10은 본 발명의 제1 실시예에 따른 반도체 장치인 FeRAM의 제조 공정을 도시한 단면도(그 10).
도 11은 도 2의 (b)에 도시한 본 발명의 제1 실시예에 따른 반도체 장치의 평면도.
도 12는 도 3의 (a)에 도시한 본 발명의 제1 실시예에 따른 반도체 장치의 평면도.
도 13은 도 4의 (a)에 도시한 본 발명의 제1 실시예에 따른 반도체 장치의 평면도.
도 14는 도 7의 (a)에 도시한 본 발명의 제1 실시예에 따른 반도체 장치의 평면도.
도 15는 도 9의 (a)에 도시한 본 발명의 제1 실시예에 따른 반도체 장치의 평면도.
도 16은 도 10에 도시한 본 발명의 제1 실시예에 따른 반도체 장치의 평면도.
도 17은 본 발명의 각 실시예에 따른 반도체 장치의 제조 공정에 사용되는 플라즈마 CVD 장치의 구성도.
도 18은 본 발명의 각 실시예에 따른 반도체 장치의 제조 공정에 사용되는 HDPCVD 장치의 구성도.
도 19는 본 발명의 각 실시예에 따른 반도체 장치의 제조 공정에서, 제2 캐패시터 보호 절연막의 막 두께가 만족할 조건에 대하여 설명하기 위한 단면도.
도 20은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정에서, 바이어스 전압을 인가하여 제2 층간 절연막을 형성한 경우와, 바이어스 전압을 인가하지 않고 형성한 경우에 캐패시터 Q가 받는 손상의 차에 대하여 도시한 그래프.
도 21은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정에서, 제2 캐패시터 보호 절연막을 형성한 경우와 하지 않는 경우에, 캐패시터 Q가 받는 손상의 차에 대하여 도시한 그래프.
도 22는 본 발명의 제2 실시예에 따른 반도체 장치인 FeRAM의 제조 공정을 도시한 단면도(그 1).
도 23은 본 발명의 제2 실시예에 따른 반도체 장치인 FeRAM의 제조 공정을 도시한 단면도(그 2).
도 24는 본 발명의 제2 실시예에 따른 반도체 장치인 FeRAM의 제조 공정을 도시한 단면도(그 3).
도 25는 본 발명의 제2 실시예에 따른 반도체 장치인 FeRAM의 제조 공정을 도시한 단면도(그 4).
도 26은 본 발명의 제2 실시예에 따른 반도체 장치인 FeRAM의 제조 공정을 도시한 단면도(그 5).
도 27은 본 발명의 제2 실시예에 따른 반도체 장치인 FeRAM의 제조 공정을 도시한 단면도(그 6).
도 28은 도 27의 (b)에 도시한 본 발명의 제2 실시예에 따른 반도체 장치의 평면도.
도 29는 도 28의 II-II 선 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 71 : 실리콘 기판(반도체 기판)
2, 72 : 소자 분리 절연막
3a, 3b, 71a : 웰
4a, 4b, 75a∼75c : 불순물 확산 영역
5, 73 : 게이트 절연막
6a, 6b, 74a, 74b : 게이트 전극
7, 77 : 커버 절연막
8a, 8b : 고융점 금속 실리사이드층
9 : 제1 층간 절연막(제1 절연막)
10, 76 : 측벽 절연막
11, 85 : 제1 도전막
11a, 85a : 하부 전극
12, 86 : 강유전체막
12a, 86a : 캐패시터 유전체막
13, 87 : 제2 도전막
13a, 87a : 상부 전극
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 캐패시터의 유전체막에 강유전체 재료를 이용한 불휘발성 메모리(FeRAM : Ferroelectric Random Access Memory)를 갖는 반도체 장치와 그 제조 방법에 관한 것이다.
FeRAM에서는, 고집적화의 요청으로 인해, 앞으로 셀 면적이 점점더 축소된다고 생각되어진다. 그와 같이 축소되면, 인접하는 캐패시터 사이의 간격도 축소됨과 아울러 배선 간격도 좁아진다. 캐패시터 사이나 배선 사이는 절연막으로 매립되는 것이 일반적이다. 그러나, 상기한 바와 같이 고집적화가 진행되면, 그 절연막으로는 캐패시터 사이에 공동(보이드라고도 함)이 형성되지 않는 매립성이 좋은 것을 사용해야한다.
그와 같은 매립성이 좋은 절연막으로는, 종래 고밀도 플라즈마 CVD(HDPCVD : High Density Plasma Chemical Vapor Deposition)법으로 성막된 막이 알려져 있다.
HDPCVD법으로 성막된 절연막에 대해서는, 예를 들면 일본 특개2001-210798호 공보의 도 1에서 볼 수 있다. 그 공보에서는, 도 1의 캐패시터를 피복하는 절연막(134)으로서, HDP 산화물이 사용될 수 있는 것이 그 단락 번호 0042에 개시되어 있다.
마찬가지로, 일본 특개2001-230382호 공보에서도, 그 도 4a의 캐패시터를 피 복하는 절연막(408)으로서, HDP 산화물이 사용될 수 있는 것이 그 단락 번호 0084에 개시되어 있다.
그런데, HDPCVD법의 성막 가스로서는 통상 SiH4가 사용되고, 성막 내에 그 SiH4가 분해되어 수소가 발생하며, 캐패시터의 강유전체막이 그 수소에 노출될 기회가 생긴다.
그러나, 강유전체막이 수소 등의 환원성 물질에 노출되면 그 강유전체 특성이 열화하므로, 그것을 방지하기 위한 대책이 필요하다.
HDPCVD 법이 아닌 통상의 플라즈마 CVD법으로는, 강유전체막을 수소로부터 격리하는 방법으로서, 캐패시터를 금속 산화물으로 이루어지는 절연막, 예를 들면 알루미나(Al2O3)막으로 피복되는 구조가 알려져 있다. 그와 같은 구조에 대해서는, 일본 특원평11-215600, 일본 특개2001-44375, 일본 특개평6-290984, 및 일본 특허3056973에 개시되어 있다.
그러나, HDPCVD 법에 있어서는, 이 알루미나막은 수소를 블로킹하는데 충분하지 않아, 강유전체막이 수소에 의해 열화할 수 있는 것이 본 발명자에 의해 분명해졌다.
본 발명의 목적은, 캐패시터를 피복하는 절연막을 형성할 때, 캐패시터 내의 강유전체막의 열화를 방지할 수 있는 반도체 장치와 그 제조 방법을 제공하는 것을 목적으로 한다.
상기한 과제는, 반도체 기판의 상방에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 위에, 순서대로 제1 도전막, 강유전체막, 및 제2 도전막을 형성하는 공정과, 상기 제2 도전막을 패터닝하여 캐패시터의 상부 전극을 형성하는 공정과, 상기 강유전체막을 패터닝하여 캐패시터의 유전체막을 형성하는 공정과, 상기 제1 도전막을 패터닝하여 캐패시터의 하부 전극을 형성하는 공정과, 상기 유전체막과 상기 상부 전극을 피복하는 제1 캐패시터 보호 절연막을 형성하는 공정과, 상기 제1 캐패시터 보호 절연막을 피복하는 제2 캐패시터 보호 절연막을, 상기 반도체 기판에 바이어스 전압을 인가하지 않은 상태에서 화학적 기상 성장법에 의해 형성하는 공정과, 상기 제2 캐패시터 보호 절연막 위에, 상기 반도체 기판에 바이어스 전압을 인가한 상태에서, 화학적 기상 성장법에 의해 제2 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 해결한다.
이어서, 본 발명의 작용에 대하여 설명한다.
본 발명에 따르면, 캐패시터 유전체막과 상부 전극을 피복하는 제1 캐패시터 보호 절연막을 형성한다. 그리고, 그 제1 캐패시터 보호 절연막 위에, 바이어스 전압이 반도체 기판에 인가되지 않은 상태에서 제2 캐패시터 보호 절연막을 형성한 후에, 바이어스 전압이 인가된 상태에서 제2 절연막을 형성한다.
바이어스 전압을 인가한 상태에서 제2 절연막을 형성함으로써, 예를 들면 캐패시터의 견부에 전계가 집중하고, 그 전계에 의해 스퍼터성 이온이 견부에 인입된다. 이에 따라, 견부에서는 막의 퇴적과 스퍼터가 동시에 행해져, 그 견부에 막이 두껍게 형성되는 것이 방지된다. 이에 따라, 캐패시터 측면의 막 두께가 균일해져, 고어스펙트비의 캐패시터 사이에 매립성이 좋은 제2 절연막이 형성된다. 매립성이 좋으므로, 고집적화가 진행되어 캐패시터 사이의 간격이 좁아져도, 그 사이의 제2 절연막에 공동이 형성되지는 않는다.
또한, 만약 바이어스 전압이 인가된 상태에서 제2 절연막을 형성해도, 스퍼터성 이온이나 그 밖의 이온은 제2 캐패시터 보호 절연막에 의해 그 충돌 에너지가 흡수되어, 그 운동 속도가 늦어진다. 이에 따라, 하층의 제1 캐패시터 보호 절연막으로 이온을 블로킹할 수 있게 되어, 캐패시터 유전체막이 그 이온에 의해 열화하는 것이 방지된다.
또한, 그 제2 캐패시터 보호 절연막은 반도체 기판에 바이어스 전압이 인가되지 않은 상태에서 성막되므로, 그 성막 시에 캐패시터 유전체막이 열화하는 것이 방지된다.
마찬가지로, 상기 제1 캐패시터 보호 절연막을, 반도체 기판에 바이어스 전압이 인가되지 않은 상태에서 형성됨으로써, 성막 시에 캐패시터 유전체막이 열화하는 것이 방지된다.
또한, TEOS를 포함하는 반응 가스를 사용하는 화학적 기상 성장법에 의해 상기 제2 캐패시터 보호 절연막을 형성함으로써, 그 제2 캐패시터 보호 절연막의 커버리지가 좋아지므로, 충돌하는 이온이 캐패시터의 상부와 측부에서 균등하게 흡수된다. 또한, TEOS는 SiH4와 비교하여 환원성의 수소를 발생시키기 어려워지므로, 수소에 의해 캐패시터를 열화시킬 우려가 없다.
이 경우, SiH4, Si2H6, Si3H8 및 SiCl4 중 어느 하나를 포함하는 반응 가스를 사용하는 화학적 기상 성장법에 의해 상기 제2 절연막을 형성하면, 제2 캐패시터 보호 절연막의 탄소 함유량은 상기 제2 절연막의 그것보다도 많아진다.
또한, 상기한 제1 캐패시터 보호 절연막은, 캐패시터 유전체막과 상부 전극을 피복하는 하층 보호 절연막과, 이 하층 보호 절연막 위 및 제1 절연막 위에 형성되는 상층 보호 절연막의 2층 구조로 하는 것이 적합하다. 이것에 따르면, 캐패시터와 제1 절연막이 상층 보호 절연막에 의해 연속적으로 피복되므로, 수소 등의 환원성 물질이 제1 절연막을 경유하여 캐패시터 유전체막에 침입하는 것이 방지된다.
또한, 캐패시터가 복수개 형성되는 경우에는, 제1 캐패시터 보호 절연막과 제2 캐패시터 보호 절연막과의 합계 막 두께를, 복수의 상부 전극의 최소 간격의 반 이하로 설정함으로써, 캐패시터 사이에 공동이 형성되지 않고, 그 캐패시터 사이가 제2 절연막으로 매립된다.
또한, 제2 절연막의 막 두께를, 하부 전극과 캐패시터 유전체막과 캐패시터 상부 전극과의 합계 막 두께보다도 두껍고, 또한 그 합계 막 두께에 1㎛을 가산한 막 두께보다도 얇게 설정하는 것이 적합하다. 그에 따르면, 제2 절연막의 성막 시에 발생하는 이온에 의해 캐패시터 유전체막이 열화하는 것을 최대한 억제하면서, 캐패시터 사이가 제2 절연막으로 매립된다.
또, 제2 절연막의 표면을 연마하여 평탄화하는 경우에는, 연마하기 전에 그 위에 제3 절연막을 형성하고, 그 제2, 제3 절연막을 연마함으로써 연마 막 두께가 증대하여, 연마 후의 막 두께 분포가 균일해진다.
이어서, 본 발명의 실시예에 대하여, 첨부 도면을 참조하면서 상세히 설명한다.
(제1 실시예)
도 1∼도 10은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시한 단면도이다.
우선, 도 1에 도시한 단면 구조를 얻기까지의 공정을 설명한다.
도 1에 도시한 바와 같이, n형 또는 p형의 실리콘(반도체) 기판(1) 표면에, 소자 분리 절연막(2)을 LOCOS(Local Oxidation of Silicon)법에 의해 형성한다. 소자 분리 절연막(2)으로는 LOCOS 법 외에 STI(Shallow Trench Isolation)법을 채용해도 된다.
그와 같은 소자 분리 절연막(2)을 형성한 후에, 실리콘 기판(1)의 소정의 활성 영역(트랜지스터 형성 영역)에 p형 불순물 및 n형 불순물을 선택적으로 도입하여, p 웰(3a) 및 n 웰(3b)을 형성한다.
그 후, 실리콘 기판(1)의 활성 영역 표면을 열 산화하고, 게이트 절연막(5)으로서 실리콘 산화막을 형성한다.
이어서, 실리콘 기판(1)의 상측 전면에 비정질 또는 다결정의 실리콘막을 형성하고, p 웰(3a) 위에서는 n형 불순물, n 웰(3b) 위에서는 p형 불순물을 실리콘막 내에 이온 주입하여 실리콘막을 저저항화한다. 그 후에, 실리콘막을 포토리소그래피법에 의해 소정의 형상으로 패터닝하고, 게이트 전극(6a, 6b)을 형성한다. 그 게이트 전극(6a, 6b)은 상호 거의 평행하게 배치되어, 워드선 WL의 일부를 구성하고 있다.
이어서, 게이트 전극(6a, 6b) 양측의 p 웰(3a) 내에 n형 불순물을 이온 주입하고, n 채널 MOS 트랜지스터의 소스/드레인이 되는 n형 불순물 확산 영역(4a)을 형성한다. 계속해서, n 웰(3b)에 p형 불순물을 이온 주입하여, 도시하지 않은 p 채널 MOS 트랜지스터의 소스/드레인이 되는 p형 불순물 확산 영역(4b)을 형성한다.
계속해서, 실리콘 기판(1)의 전면에 절연막을 형성한 후, 그 절연막을 에치백하여 게이트 전극(6a, 6b)의 양측 부분에만 측벽 절연막(10)으로서 남긴다. 그 절연막으로서, 예를 들면 CVD법(화학적 기상 성장법)에 의해 산화 실리콘(SiO2)을 형성한다.
또한, 게이트 전극(6a, 6b)과 측벽 절연막(10)을 마스크로 사용하여, p 웰(3a) 내에 다시 n형 불순물 이온을 주입함으로써 n형 불순물 확산 영역(4a)을 LDD(Lightly Doped Drain) 구조로 하고, 또한 n 웰(3b) 내에 다시 p형 불순물 이온을 주입함으로써 p형 불순물 확산 영역(4b)도 LDD 구조로 한다.
또, n형 불순물과 p형 불순물의 분리는 도시하지 않는 레지스트 패턴을 사용하여 행해진다.
이상과 같이, p 웰(3a)과 게이트 전극(6a, 6b)과 그 양측의 n형 불순물 영역(4a) 등에 의해 n형 MOSFET가 구성된다. 그리고, n 웰(3b)과 p형 불순물 확산 영역(4b)과 게이트 전극(도시하지 않음) 등에 의해, 도시하지 않는 p형 MOSFET가 구성된다.
이어서, 전면에 고융점 금속막, 예를 들면 Ti(티탄), Co(코발트)의 막을 형성한 후에, 이 고융점 금속막을 가열하여 n형 불순물 확산 영역(4a), p형 불순물 확산 영역(4b) 표면에 각각 고융점 금속 실리사이드층(8a, 8b)을 형성한다. 그 후, 웨트 에칭에 의해 미반응의 고융점 금속막을 제거한다.
이어서, 플라즈마 CVD법에 의해, 실리콘 기판(1)의 전면에 커버 절연막(7)으로서 산질화 실리콘(SiON)막을 약 200㎚의 두께로 형성한다. 또한, TEOS(tetraethoxy silane) 가스를 이용하는 플라즈마 CVD법에 의해, 제1 층간 절연막(제1 절연막 : 9)으로서 산화 실리콘(SiO2)을 커버 절연막(7) 위에 약 1.0㎛의 두께로 성장한다.
이어서, 제1 층간 절연막(9)을 화학적 기계 연마(CMP : Chemical Mechanical Polishing)법에 의해 연마하여 그 표면을 평탄화한다.
이어서, 도 2의 (a)에 도시한 구조를 형성하기까지의 공정을 설명한다.
우선, DC 스퍼터링법에 의해 티탄(Ti)막과 플라튬(Pt)막을 제1 층간 절연막(9) 위에 순서대로 형성하고, 이들 막을 제1 도전막(11)으로 한다. 이 경우, Ti막의 두께를 10∼30㎚ 정도, 예를 들면 20㎚로 하고, Pt막의 두께를 100∼300㎚ 정도, 예를 들면 175㎚로 한다. 그 Ti막은, Pt막과 제1 층간 절연막(9)과의 밀착성을 개선하는 역할과, Pt막의 결정성을 향상시키는 역할을 완수한다.
또, 제1 도전막(11)으로서, 이리듐, 루테늄, 산화 루테늄, 산화 루테늄 스트론튬(SrRuO3) 등의 막을 형성해도 된다.
이어서, 스퍼터링법에 의해, PZT(Pb(Zr1-xTix)O3)막을 제1 도전막(11) 위에 100∼300㎚의 두께, 예를 들면 240㎚로 형성하고, 이것을 강유전체막(12)으로서 사용한다.
계속해서, 산소 분위기 내에 실리콘 기판(1)을 두고, 예를 들면 725℃, 20초 동안, 승온 속도 125℃/sec의 조건으로, 강유전체막(12)을 구성하는 PZT막을 급속 열 처리(RTA : Rapid Thermal Annealing)함으로써, PZT막의 결정화 처리를 행한다.
강유전체막(12)의 형성 방법으로는 상기한 스퍼터링법 외에, 스핀 온 법, 졸-겔법, MOD(Metal Organic Deposition)법, MOCVD 법이 있다. 또한, 강유전체막(12)을 구성하는 재료로는, PZT 외에 PZT에 란탄(La)을 첨가한 PLZT(Lead Lanthanum Zirconate Titanate : (Pb1-3x/2Lax)(Zr1-yTiy )O3), 및 PZT에 란탄(La)과 칼슘(Ca)과 스트론튬(Sr)을 첨가한 PLCSZT와 같은 PZT계 재료나, 비스무스(Bi)계 재료의 SrBi2(TaxNb1-x)2O9(단, 0<x≤1), Bi4Ti2O12 등이 있다.
상기한 바와 같은 강유전체막(12)을 형성한 후, 그 위에 제2 도전막(13)으로서 산화이리듐(IrOx)막을 스퍼터링법에 의해 100∼300㎚의 두께, 예를 들면 200㎚의 두께로 형성한다. 또, 제2 도전막(13)으로서, 플라튬(Pt)막 또는 산화 루테늄스트론튬(SRO)막을 스퍼터링에 의해 형성해도 된다.
이어서, 도 2의 (b)에 도시한 구조를 얻기까지의 공정을 설명한다.
우선, 캐패시터 상부 전극 형상의 레지스트 패턴(도시하지 않음)을 제2 도전막(13) 위에 형성한 후에, 그 레지스트 패턴을 에칭 마스크로 사용하여 제2 도전막(13)을 패터닝하고, 이에 따라 남은 제2 도전막(13)을 캐패시터 상부 전극(13a)으로서 사용한다.
그리고, 그 레지스트 패턴을 제거한 후에, 온도 650℃, 60분간의 조건으로, 강유전체막(12)을 산소 분위기 중에서 어닐링한다. 이 어닐링은, 스퍼터링 및 에칭시에 강유전체막(12)에 생긴 손상을 회복시키기 위해 행해진다.
또, 이 경우의 평면도는 도 11과 같으며, 도 2의 (b)는 도 11의 I-I 단면도에 상당한다.
계속해서, 도 3의 (a)에 도시한 바와 같이, 캐패시터 상부 전극(13a) 위에 레지스트 패턴(도시하지 않음)을 형성하고, 그 레지스트 패턴을 에칭 마스크로 사용하여 강유전체막(12)을 패터닝하고, 이에 따라 남은 강유전체막(12)을 캐패시터 유전체막(12a)으로서 사용한다. 그리고, 그 레지스트 패턴을 제거한 후에, 온도 650℃, 60분간 캐패시터 유전체막(12a)을 산소 분위기 중에서 어닐링한다.
또, 이 경우의 평면도는 도 12와 같으며, 도 3의 (a)는 도 12의 I-I 단면도에 상당한다.
이어서, 도 3의 (b)에 도시한 바와 같이, 캐패시터 유전체막(12a)과 캐패시 터 상부 전극(13a)을 피복하는 하층 보호 절연막(14a)으로서, 알루미나(Al2O3)를 스퍼터링법에 의해 50㎚의 두께로 상온에서 형성한다. 이 하층 보호 절연막(14a)은 환원되기 쉬운 캐패시터 유전체막(12a)을 수소 등의 환원성 물질로부터 보호하고, 수소가 그 내부로 들어가는 것을 블로킹하기 위해 형성된다.
그런데, 이 하층 보호 절연막(14a)을 성막할 때, 실리콘 기판(1)에 바이어스 전압을 인가하면, 그 바이어스에 의해 타깃 원자가 실리콘 기판(1)에 고속으로 인입되고, 그에 따라 캐패시터 유전체막(12a)이 열화할 우려가 있다. 따라서, 하층 보호 절연막(14a)을 형성할 때에는, 실리콘 기판(1)에 바이어스 전압을 인가하지 않는 것이 바람직하다. 본 발명에서는 바이어스 전압을 인가하지 않으므로, 상기한 바와 같은 문제점은 생기지 않는다.
또, 하층 보호 절연막(14a)으로서, PLZT막, PZT막, 산화 티탄막, 질화 알루미늄막, 질화 실리콘막, 또는 질화 산화 실리콘막을 형성해도 된다.
이어서, 도 4의 (a)에 도시한 구조를 얻기까지의 공정을 설명한다.
우선, 산소 분위기 중에서 700℃, 60초동안, 승온 속도 125℃/sec의 조건에서, 하층 보호 절연막(14a) 아래의 캐패시터 유전체막(12a)을 급속 열 처리(RTA)하여 그 막질을 개선한다.
이어서, 하층 보호 절연막(14a) 위에 레지스트(도시하지 않음)를 도포하고, 그것을 노광, 현상하여, 캐패시터 상부 전극(13a)과 캐패시터 유전체막(12a)을 피복하도록 남긴다. 그리고, 그 레지스트를 에칭 마스크로 사용하여, 하층 보호 절 연막(14a)과 제1 도전막(11)을 패터닝한다. 이에 따라, 하층 보호 절연막(14a)은 캐패시터 상부 전극(13a) 위와 캐패시터 유전체막(12a) 위에 남는다. 그리고, 이 패터닝에 의해 남은 제1 도전막(11)을 캐패시터 하부 전극(11a)으로서 사용한다. 또, 하층 보호 절연막(14a)과 제1 도전막(11)과의 에칭은 염소를 에칭 가스로 사용하는 드라이 에칭에 의해 행해진다.
이에 따라, 제1 층간 절연막(9) 위에는, 하부 전극(11a), 캐패시터 유전체막(12a), 및 상부 전극(13a)을 순서대로 적층하여 이루어지는 캐패시터 Q가 형성된다.
또한, 이 경우의 평면도는 도 13과 같으며, 도 4의 (a)는 도 13의 I-I 단면도에 상당한다. 단, 도 13에서는 하층 보호 절연막(14a)을 생략하고 있다.
이어서, 도 4의 (b)에 도시한 바와 같이, 제1 층간 절연막(9) 위와 하층 보호 절연막(14a) 위에, 상층 보호 절연막(14b)으로서 알루미나(Al2O3)를 스퍼터링법에 의해 20㎚의 두께로 상온에서 형성한다.
이 상층 보호 절연막(14b)은, 하층 보호 절연막(14a)과 함께 제1 캐패시터 보호 절연막(14)을 구성한다. 제1 캐패시터 보호 절연막(14)을 이러한 2층 구조로 함으로써 그 막 두께를 두껍게 하여, 유전체막(12a)에 수소가 한층 더 침입하기 어려워진다. 또한, 상층 보호 절연막(14b)이 캐패시터 Q와 제1 층간 절연막(9)을 연속적으로 피복함으로써, 수소 등의 환원성 물질이 외부로부터 제1 층간 절연막(9)을 경유하여 캐패시터 Q에 침입하는 것이 방지된다.
하층 보호 절연막(14a)의 경우와 마찬가지로, 이 상층 보호 절연막(14b)을 형성할 때에 실리콘 기판(1)에 바이어스 전압을 인가하지 않는 것으로, 캐패시터 유전체막(12a)이 타깃 원자에 의해 열화되는 것을 방지할 수 있다.
이어서, 도 5의 (a)에 도시하는 구조를 얻기까지의 공정을 설명한다.
우선, 도 17에 도시한 플라즈마 CVD 장치의 챔버(50) 내에 실리콘 기판(1)을 재치한다. 이 실리콘 기판(1)이 재치되는 기판 재치대(51)는 접지되어 있고, 한편 가스 분산판(53)은 고주파 전원(54)에 접속되어 고주파 전력이 인가된다.
계속해서, 다음 조건으로 성막을 행한다.
·TEOS 가스 유량 …460sccm
·He(TEOS의 캐리어 가스) 유량 …480sccm
·O2 유량 …700sccm
·압력 …9.0Torr
·고주파 전원(54)의 주파수 …13.56㎒
·고주파 전원(54)의 파워 …400W
·성막 온도 …390℃
이에 따라, 도 5의 (a)에 도시한 바와 같이, 제2 캐패시터 보호 절연막(16)으로서 두께가 100㎚인 산화 실리콘(SiO2)이 제1 캐패시터 보호 절연막(14) 위에 형성된다.
이 제2 캐패시터 보호 절연막(16)을 형성할 때, 기판 재치대(51)(도 17 참 조)가 접지되어 있기 때문에, 실리콘 기판(1)에는 바이어스 전압이 인가되어 있지 않다. 따라서, 플라즈마화한 반응 가스가 바이어스 전압에 의해 실리콘 기판(1)에 인입되는 일이 없으므로, 그 반응 가스에 의해 캐패시터 유전체막(12a)이 열화될 우려가 없다.
그 후, 진공 챔버(도시하지 않음) 내에서 온도 350℃에서 제2 캐패시터 보호 절연막(16)을 가열함으로써, 그 표면 및 내부의 물을 외부로 방출시킨다. 이러한 탈수 처리 후에, 제2 캐패시터 보호 절연막(16)을 N2O 플라즈마에 노출시켜 탈수와 함께 막질을 개선한다. 이에 따라, 후속 공정에서의 가열과 물에 의한 캐패시터의 열화가 방지된다.
그와 같은 탈수 처리와 플라즈마 처리는 동일한 챔버(도시하지 않음) 내에서 행해도 된다. 그 챔버 내에는, 실리콘 기판(1)을 얹은 지지 전극과 이것에 대향하는 대향 전극이 배치되고, 대향 전극에는 고주파 전원이 접속 가능한 상태로 되어 있다. 그리고, 챔버 내에 N2O 가스를 도입한 상태에서, 우선 대향 전극에는 고주파 전원을 인가하지 않은 상태에서 절연막의 탈수 처리를 행하고, 이어서 대향 전극에 고주파 전원을 인가한 상태에서 전극 사이에 N2O 플라즈마를 발생시켜 절연막의 N2O 플라즈마 처리를 행한다. 이 경우, 고주파 전원의 주파수는 13.56㎒이고, 그 파워는 300W이다. 또한, N2O의 유량은 700sccm이다.
또, 탈수 처리로 이어지는 플라즈마 처리시에는 N2O 플라즈마를 사용하는 것 이 바람직하지만, NO 플라즈마, N2 플라즈마 등을 사용해도 되며, 이것에 대해서는 후술하는 공정에서도 마찬가지다.
그런데, 이 제2 캐패시터 보호 절연막(16)의 막 두께는, 임의적인 것이 아니며 도 19의 (a)에 도시한 바와 같이 설정하는 것이 바람직하다.
도 19의 (a), 도 19의 (b)에서는 캐패시터 Q가 복수개 형성되는 경우에, 상부 전극(13a)끼리의 간격 중에서 최소 간격을 B로 하고, 제1 캐패시터 보호 절연막(14)과 제2 캐패시터 보호 절연막(16)과의 합계 막 두께를 A로 하고 있다.
이 때, 만약 A, B가 관계 A<(B/2)를 만족하지 않으면(도 19의 (b)), 캐패시터 Q 사이에 공동이 형성되고, 그 공동을 후속 공정에서 절연막에 의해 매립할 수 없으므로 바람직하지 않다.
한편, 본 발명에서는, 도 19의 (a)와 같이 상기한 관계 A<(B/2)를 만족하도록 하고 있으므로, 캐패시터 Q 사이에 공동이 형성되지 않아, 후속 공정에서 캐패시터 Q 사이를 절연막으로 매립할 수 있다. 이 이점은, 후술한 제2 실시예에서도 얻을 수 있다.
이어서, 도 5의 (b)에 도시하는 구조를 얻기까지의 공정을 설명한다.
우선, 도 18에 도시한 HDPCVD(High Density Plasma CVD) 장치의 챔버(60) 내에 실리콘 기판(1)을 재치한다. 일반적으로, HDPCVD 법이란, 플라즈마 밀도가 약 1 ×1011 ∼ 1 ×1013㎝-3 정도인 플라즈마 분위기 중에서 행해지는 CVD법을 말한다. 이 플라즈마 밀도는, 제2 캐패시터 보호 절연막(16)을 성막하는 통상의 플라즈마 CVD법으로의 플라즈마 밀도(약 1 ×109 ∼ 1 ×1010㎝-3 정도)보다도 높다. 또한, 그 HDPCVD 법으로는, 이온의 평균 자유 공정을 길게 하기 때문에, 약 1mTorr∼7mTorr 정도의 저압력에서 성막이 행해진다. 이 압력은, 상기한 통상의 플라즈마 CVD법의 압력(약 2∼10Torr 정도)보다도 낮다.
그리고, 그 HDPCVD 법으로는, 챔버(60)의 상방에 설치된 코일(63)에 제1 고주파 전원(64)이 접속되고, 또한 기판 재치대(61)에 제2 고주파 전원(62)이 접속된다.
또, 코일(63)은 실리콘 기판(1)의 주면과 평행한 면내에서 감겨 있으며, 도면에서는 그 단면이 도시되어 있다.
상기한 바와 같이 기판 재치대(61)에 고주파 전원을 인가함으로써, 실리콘 기판(1)에 바이어스 전압이 인가되므로, 플라즈마화한 반응 가스가 실리콘 기판(1)에 인입된다. 그와 같은 반응 가스 내에는, 막의 퇴적에 기여하는 것 외에, 퇴적한 막을 스퍼터하는 경우도 있다. 이 스퍼터 작용에 의해, 캐패시터의 견부에서는 막의 퇴적과 스퍼터가 동시에 행해져, 그 견부에 막이 두껍게 형성되는 것이 방지된다. 이에 따라, 캐패시터의 측면의 막 두께가 균일해져, 고어스펙트비의 캐패시터 사이에 매립성이 좋은 제2 절연막을 형성할 수 있다.
그와 같은 HDPCVD 법을 이용하여, 이하의 조건으로 성막을 행한다.
·SiH4 유량 … 69sccm
·O2 유량 … 300sccm
·Ar 유량 … 300sccm
·압력 … 6.2mTorr
· 제1 고주파 전원(64)의 주파수 … 13.56㎒
· 제1 고주파 전원(64)의 파워 … 3000W
· 제2 고주파 전원(62)의 주파수 … 2㎒
· 제2 고주파 전원(62)의 파워 … 1200W
· 성막 온도 … 250℃
이에 따라, 도 5의 (b)에 도시한 바와 같이, 제2 층간 절연막(17)으로서, 두께가 800㎚ 정도의 산화 실리콘(SiO2)이 제2 캐패시터 보호 절연막(16) 위에 매립성좋게 형성된다. 매립성이 좋으므로, 고집적화가 진행되어 캐패시터 Q 사이의 간격이 좁아져도, 그 사이의 제2 층간 절연막(17)에 공동이 형성되지는 않는다.
또, 상기한 SiH4를 대신하여, Si2H6 또는 Si3H8 등의 실란계 가스, 또는 SiCl4 등의 염소 함유 가스 사용해도 된다.
또한, 필요에 따라, 제2 층간 절연막(17)에 F(불소), P(인), 또는 B(붕소) 등을 함유시켜도 된다. 그 경우는, 상기한 실란계 가스 외에 C2F6, B2H 6, B(OCH3)3, B(OC2H5)3, 또는 PH3 등을 반응 가스에 더 첨가하면 된다.
이러한 것은, 후술한 제2 실시예에서도 마찬가지이다.
상기한 바와 같이, HDPCVD 법에서는 기판에 바이어스 전압이 인가되어 있으 므로, SiH4로부터 해리한 수소 이온 H+이 실리콘 기판(1)에 인입된다고 생각되어진다. 그 때문에, 기판에 바이어스 전압을 인가하지 않은 플라즈마 CVD법과 비교하여, 수소 이온 H+에 의해 캐패시터 유전체막(12a)이 열화하기 쉽다고 생각되어진다.
그리고, 그 캐패시터 유전체막(12a)의 열화에 의해, 캐패시터의 임프린트(IMPRINT) 특성이 열화한다고 생각된다. 임프린트 특성의 열화란, 캐패시터에 있는 신호(예를 들면 「1」)를 기입한 후, 그 상태에서 일정 시간 방치한 후에, 역신호(예를 들면 「0」)를 그 캐패시터에 기입한 경우에 그 역신호를 판독할 수 없게 된다는 문제이다. 즉, 역방향의 신호가 캐패시터에 임프린트되어, 역신호가 기입되기 어려워지는 상태이다.
그와 같은 바이어스 전압의 영향을 확인하기 위해, 본원 발명자는 다음과 같은 실험을 행하였다. 이 실험에서는, 제2 층간 절연막(17)을 HDPCVD 법으로 형성하는 경우와, 그것을 바이어스 전압을 인가하지 않은 플라즈마 CVD법으로 형성하는 경우에 있어서, 각각의 임프린트 특성의 열화가 비교되었다. 또, 플라즈마 CVD법으로는, TEOS를 포함하는 반응 가스가 이용되었다. 또한, 제2 캐패시터 보호 절연막(16)은 형성하지 않고, 제2 층간 절연막(17)을 제1 캐패시터 보호 절연막(14) 위에 직접 형성하였다.
그 결과를 도 20에 도시한다. 도 20에서, 좌측의 종축의 Q3(88)(μC/㎠)은, 2 트랜지스터/2 캐패시터 타입의 2쌍의 캐패시터에 역신호를 기입하고, 그것을 150 ℃, 88시간 베이킹한 후의 분극 전하량의 차를 나타낸다. 또한, 우측의 Q3 레이트는, e 시간(e=자연대수) 후의 캐패시터의 열화율을 나타낸다. 즉, Q3(88)의 값이 크고, 또한 Q3 레이트의 절대값이 작을 수록, 임프린트 특성이 우수해진다.
도 20에 도시한 바와 같이, 바이어스 전압을 인가하지 않는 경우(플라즈마 TEOS)에 임프린트 특성이 가장 좋다. 그리고, HDPCVD를 이용하면 임프린트 특성이 나빠지며, 특히 바이어스 전압(기판 재치대(61)(도 18 참조)에 인가하는 고주파 전압)이 커짐에 따라, 그 임프린트 특성이 나빠진다.
이에 따라, 바이어스 전압을 인가하여 제2 층간 절연막(17)을 형성하면, 바이어스 전압을 인가하지 않는 경우와 비교하여 캐패시터 Q가 열화되는 것을 분명히 알 수 있다. 또한, 도 20에 도시한 바와 같이, 캐패시터 Q의 열화는 바이어스 전압이 클수록 격심한 것이 분명해졌다.
그런데, 알루미나로 이루어지는 제1 캐패시터 보호 절연막(14)(도 5의 (b) 참조)만으로는, 그 수소 이온 H+을 충분히 블로킹할 수 없어, 캐패시터 유전체막(12a)을 열화시킨다고 생각되어진다.
이에 대하여, 본 발명에서는 제1 캐패시터 보호 절연막(14) 위에 또한 제2 캐패시터 보호 절연막(16)을 형성했으므로, 그 제2 캐패시터 보호 절연막(16)에 의해 수소 이온 H+의 충돌 에너지가 흡수되어, 그 운동 속도가 늦어진다. 이에 따라, 하층의 제1 캐패시터 보호 절연막(14)으로 수소 이온 H+을 블로킹할 수 있게 되어, 캐패시터 유전체막(12a)이 수소 이온 H+에 의해 열화하는 것을 방지할 수 있다.
또한, TEOS를 사용하여 성막된 제2 캐패시터 보호 절연막(16)은 커버리지가 좋기 때문에, 충돌하는 수소 이온 H+을 캐패시터 Q의 상부와 측부에서 균등하게 흡수할 수 있다.
또한, TEOS는 SiH4와 비교하여 환원성의 수소를 발생하기 어려우므로, 수소에 의해 캐패시터 Q를 열화시킬 우려가 없다.
또, 필요하면 제2 층간 절연막(17)에 대하여 플라즈마 처리를 행해도 된다. 그 조건은, 제2 캐패시터 보호 절연막(16)의 조건과 마찬가지이므로 생략한다.
그런데, 제2 층간 절연막(17)은, 캐패시터 Q 사이를 매립할 목적으로 형성되므로, 그것을 불필요하게 두껍게 형성할 필요는 없다. 만약, 그것을 너무 두껍게 형성하면, 그 성막 시간이 길어지므로, 비록 제2 캐패시터 보호 절연막(16)을 형성해도, 캐패시터 유전체막(12a)이 수소 이온 H+나 스퍼터성 이온에 장시간 노출되어 손상을 받을 우려가 있다. 그래서, 제2 층간 절연막(17)의 막 두께는, 캐패시터 Q의 높이 약 600㎚(≒ 하부 전극(11a), 캐패시터 유전체막(12a), 및 상부 전극(13a)의 합계 막 두께)보다도 두껍고, 또한 그 높이에 1㎛을 가산한 막 두께(=1600㎚)보다도 얇게 설정되는 것이 바람직하다. 그와 같은 막 두께에 따르면, 캐패시터 유전체막(12a)이 손상을 받는 것을 최대한 억제하면서, 캐패시터 Q 사이를 제2 층간 절연막(17)으로 매립할 수 있다.
이어서, 도 6의 (a)에 도시한 바와 같이, 제3 절연막(18)으로서 두께 700㎚ 정도의 산화 실리콘(SiO2)을 제2 층간 절연막(17) 위에 형성한다. 이 제3 절연막(18)은, 도 17에 도시한 플라즈마 CVD 장치로 형성되고, 그 성막 조건은 다음과 같다.
·TEOS 가스 유량 … 460sccm
·He(TEOS의 캐리어 가스) 유량 … 480sccm
·O2 유량 … 700sccm
·압력 … 9.0Torr
·고주파 전원(54)의 주파수 … 13.56㎒
·고주파 전원(54)의 파워 … 400W
·성막 온도 … 390℃
계속해서, 도 6의 (b)에 도시한 바와 같이, 제2 층간 절연막(17)과 제3 절연막(18)을 CMP법에 의해 연마하고, 그 표면을 평탄화한다. 그 평탄화는, 상부 전극(13a) 위에서의 제2 층간 절연막(17)의 두께가 200㎚이 될 때까지 행해진다.
이 때, 제3 절연막(18)을 형성한 것으로, 연마 막 두께를 증대시킬 수 있으며, 그에 따라 연마 후의 막 두께 분포를 균일하게 할 수 있다.
이 CMP 법에 의해 평탄화할 때에 사용되는 슬러리 내의 수분이나, 그 후의 세정 시에 사용되는 세정액 내의 수분은, 제2 층간 절연막(17) 표면에 부착하거나 그 내부에 흡수된다. 그래서, 제2 층간 절연막(17)을 N2O 플라즈마에 노출되어 탈 수와 함께 막질을 개선한다. 이에 따라, 후속 공정에서의 가열과 물에 의한 캐패시터의 열화가 방지된다.
이어서, 도 7의 (a)에 도시한 바와 같이, 제2 층간 절연막(17) 위에 레지스트(19)를 도포하고, 이것을 노광, 현상하여, 불순물 확산 영역(4a, 4b) 위에 각각 홀 형성용 창(19a∼19d)을 형성한다.
계속해서, 제2 층간 절연막(17), 제2 캐패시터 보호 절연막(16), 상층 보호 절연막(14b), 제1 층간 절연막(9), 및 커버 절연막(7)을 드라이 에칭하여, 불순물 확산 영역(4a, 4b) 위에 컨택트홀(17a∼17d)을 형성한다. 이 때, 제2 층간 절연막(17), 제2 캐패시터 보호 절연막(16), 상층 보호 절연막(14b), 및 제1 층간 절연막(9)을 에칭하는 경우에는, 예를 들면 Ar, C4F8, O2의 혼합 가스가 에칭 가스로서 사용된다. 그리고, 산 질화 실리콘으로 이루어지는 커버 절연막(7)을 에칭하는 경우에는, 상기한 혼합 가스에 CF4를 첨가한 것을 에칭 가스로서 사용한다.
또, 컨택트홀(17a∼17d)은, 위가 넓고 아래가 좁은 테이퍼형상으로 되고, 깊이 방향 중앙에서의 직경은 약 0.5㎛가 된다.
이 경우의 평면도는 도 14와 같고, 도 7의 (a)는 도 14의 I-I 단면도에 상당한다.
이어서, 레지스트(19)를 제거한 후에, 도 7의 (b)에 도시한 바와 같이, 제2 층간 절연막(17)의 위와 컨택트홀(17a∼17d)의 내면에 스퍼터링법에 의해 티탄(Ti)막을 20㎚, 질화 티탄(TiN)막을 50㎚의 두께로 형성하고, 이들 막을 글루막(20)으 로 한다. 또한, 6불화 텅스텐 가스(WF6), 아르곤, 수소의 혼합 가스를 사용하는 CVD 법에 의해, 글루막(20) 위에 텅스텐막(21)을 형성한다. 또, 텅스텐막(21)의 성장 초기에는 실란(SiH4) 가스도 사용한다. 텅스텐막(21)은, 각 컨택트홀(17a∼17d)을 완전하게 매립하는 두께, 예를 들면 제2 층간 절연막(17) 위에서 500㎚ 정도로 한다.
또, 컨택트홀(17a∼17d)은 각각 테이퍼 형상으로 되어 있으므로, 이들 중에 매립된 텅스텐막(21)에는 공동이 형성되기 어렵다.
이어서, 도 8의 (a)에 도시한 바와 같이, 제2 층간 절연막(17) 위의 텅스텐막(21)과 글루막(20)을 CMP 법에 의해 제거하고, 각 컨택트홀(17a∼17d) 내에만 남긴다. 이에 따라, 컨택트홀(17a∼17d) 내의 텅스텐막(21)과 글루막(20)을 플러그(21a∼21d)로서 사용한다. 여기서, CMP 법 대신에 에칭백을 이용하면, 텅스텐막(21)의 에칭과 글루막(20)의 에칭으로 각각 다른 에칭 가스가 필요해지므로, 에칭 관리에 시간이 걸린다.
그 후에, 컨택트홀(17a∼17d) 형성 후의 세정 처리, CMP 후의 세정 처리 등의 공정에서 제2 층간 절연막(17) 표면에 부착하거나 내부에 침투한 수분을 제거하기 위해, 진공 챔버(도시하지 않음) 내에서 390℃의 온도로 제2 층간 절연막(17)을 가열하여 물을 외부로 방출시킨다. 이러한 탈수 처리 후에, 제2 층간 절연막(17)을 N2 플라즈마에 노출시켜 막질을 개선하는 어닐링을 예로 들면 2분간 행한다. 여기서, N2O 플라즈마가 아니고, N2 플라즈마를 사용한 것은, 컨택트홀(17a∼17d) 내 의 텅스텐막(21)의 에칭을 방지하고, 탈수하여 캐패시터의 열화를 방지할 뿐만 아니라, 캐패시터 Q를 구성하는 막이 열스트레스에 의해 박리되는 것을 방지하기 위해서이다. 막의 박리는, 그 주변의 막과의 열스트레스의 차이 등에 의해 발생한다.
계속해서, 도 8의 (b)에 도시한 바와 같이, 제2 층간 절연막(17)과 플러그(21a∼21d) 위에, 플라즈마 CVD법에 의해 SiON막을 예로 들면 100㎚의 두께로 형성한다. 이 SiON막은 실란(SiH4)과 N2O의 혼합 가스를 이용하여 형성되고, 플러그(21a∼21d)의 산화를 방지하기 위한 산화 방지 절연막(22)으로서 사용된다.
이어서, 도 9의 (a)에 도시한 바와 같이, 포토리소그래피법에 의해 산화 방지 절연막(22), 제2 층간 절연막(17), 제2 캐패시터 보호 절연막(16), 제1 캐패시터 보호 절연막(14)을 패터닝하여, 캐패시터 Q의 상부 전극(13a)에 이르는 컨택트홀(17e∼17g)을 형성한다.
이 후에, 550℃, 60분간의 조건으로, 캐패시터 유전체막(12a)을 산소 분위기 중에서 어닐링하고, 유전체막(12a)의 막질을 개선한다. 이 경우, 플러그(21a∼21d)는 산화 방지 절연막(22)에 의해 산화가 방지된다.
이 경우의 평면도는 도 15와 같고, 도 9의 (a)는 도 15의 I-I 단면도에 상당한다. 도 15에 도시한 바와 같이, 하부 전극(11a) 위에는 컨택트홀(17e∼17g)과 동시에 하부 전극용 컨택트홀(17h∼17j)이 형성된다.
그 후에, 도 9의 (b)에 도시한 바와 같이, CF 계의 가스를 이용하여 SiON 산 화 방지 절연막(22)을 드라이 에칭한다.
이어서, RF 에칭법에 의해 플러그(21a∼21d), 상부 전극(13a)의 각 표면을 약 10㎚ 에칭하여 청정면을 노출시킨다. 그 후에, 도 10에 도시한 바와 같이, 제2 층간 절연막(17), 플러그(21a∼21d), 캐패시터 Q의 컨택트홀(17e∼17g) 위에, 알루미늄을 포함하는 4층 구조의 도전막을 스퍼터법에 의해 형성한다. 그 도전막은, 아래로부터 순서대로, 막 두께 50㎚의 질화 티탄막, 막 두께 500㎚의 구리가 함유(0.5%)된 알루미늄막, 막 두께 5㎚의 티탄막, 막 두께 100㎚의 질화 티탄막이다.
그리고, 그 도전막을 포토리소그래피법에 의해 패터닝하고, 도 10에 도시한 바와 같이, 도전성 컨택트 패드(23b)와 1층째 금속 배선(23a, 23c∼23d)을 형성한다. 이 중, 1층째 금속 배선(23a, 23c∼23d)은 컨택트홀(17e∼17g)을 통해 상부 전극(13a)과 전기적으로 접속된다.
이 경우의 평면도는 도 16과 같으며, 도 10은 도 16의 I-I 단면도에 상당한다. 도 16에 도시한 바와 같이, 상기한 도전막은 하부 전극용 컨택트홀(17h∼17j) 내에도 형성되며, 여기서 하부 전극(11a)과 전기적으로 접속된 1층째 금속 배선(23e∼23g)으로 되어 있다.
이 후에는, 도전성 컨택트 패드(23b)와 1층째 금속 배선(23a, 23c∼20d) 및 제2 층간 절연막(17)을 피복하는 절연막(도시하지 않음)을 형성한다. 그리고, 포토리소그래피법에 의해 그 절연막을 패터닝하고, 도전성 컨택트 패드(23b) 위에 컨택트홀을 형성하고, 그 속에 TiN막과 텅스텐막과의 2층 구조의 플러그를 형성한다. 그 후, 그 플러그와 전기적으로 접속되는 2층째 금속 배선을 절연막 위에 형성한다.
상기한 실시예에서는, 도 5의 (b)에 도시한 바와 같이, 캐패시터 Q를 피복하는 제1 캐패시터 보호 절연막(14)을 형성한 후, 다시 그 위에 제2 캐패시터 보호 절연막(16)을 형성한 후에, 그 위에 HDPCVD 법으로 제2 층간 절연막(17)을 형성하도록 하였다.
이와 같이 하면, HDPCVD 법으로 생성되는 수소 이온 H+나 스퍼터성의 이온은, 제2 캐패시터 보호 절연막(16)에 의해 그 충돌 에너지가 흡수되어 운동 속도가 늦어지므로, 그 아래의 제1 캐패시터 보호 절연막(14)이 상기한 이온을 블로킹할 수 있어, 캐패시터 유전체막(12a)이 상기한 이온에 의해 열화하는 것을 방지할 수 있다.
도 21은, 제2 캐패시터 보호 절연막(16)의 효과를 확인하기 위해 행한 실험의 결과에 대하여 도시한 그래프이다.
이 실험은, 상기한 다양한 공정을 행하여 웨이퍼에 칩을 집적 형성하고, 그 공정 내에 불량이 발생하지 않은 n개의 칩에 대하여 행해졌다. 그리고, 그 칩 내의 캐패시터에 데이터(「0」,「1」등)를 기입하고, 그 후 웨이퍼에 150℃의 베이킹을 행하였다. 계속해서, FeRAM 동작 보증의 최악의 조건(예를 들면 최저 전원 전압 4.5V, 온도 85℃)에서 캐패시터로부터 데이터를 판독하고, 그것이 최초로 기입한 데이터와 동일한 것인지의 여부를 체크하였다. 또한 그 후, 지금 판독한 데이 터와 반대 데이터(즉「0」,「1」을 반대로 함)를 기입하고, 그것을 정확하게 읽을 수 있는지 체크하였다. 그리고, 이 흐름에서, 상기 2회의 판독 중 하나에서 에러가 생긴 경우에 그 칩은 「불량」으로 간주하고, 「불량」의 칩 수를 m으로 하였다.
도 21의 종축은 (m/n) ×100으로 정의되는 웨이퍼 리텐션 수율을 나타낸다. 리텐션이란, 데이터가 깨지지 않고 장시간에 걸쳐 유지되는 능력을 말한다. 그리고, 도 21의 횡축은 베이킹의 누적 시간을 나타낸다.
또, 이 실험에서는, 제2 캐패시터 보호 절연막(16)의 두께를 100㎚로 하였다. 또한, 비교를 위해, 제2 캐패시터 보호 절연막(16)을 형성하지 않고, 알루미나로 이루어지는 제1 캐패시터 보호 절연막(14) 위에 직접 HDPCVD 법으로 제2 층간 절연막(17)을 형성한 경우도 조사하였다.
도 21에 도시한 바와 같이, 제2 캐패시터 절연막(16)이 없는 경우에는, 베이킹을 한 직후부터 수율이 악화하고 있다.
이것에 대하여, 제2 캐패시터 절연막(16)을 형성한 경우에는, 베이킹을 1000 시간이 걸려도 수율이 악화하지 않고, 대략 100%에 가까운 값을 유지하고 있다.
그 결과로부터, HDPCVD 법으로 제2 층간 절연막(17)을 형성하는 경우에는, 단층의 제1 캐패시터 보호 절연막(14)만으로는 캐패시터 Q에의 프로세스 손상을 완전히 방지할 수 없으며, 그 위에 제2 캐패시터 절연막(16)을 더 형성함으로써, 캐패시터 Q에의 손상이 효과적으로 저감되는 것을 알 수 있다.
(제2 실시예)
이하에 본 발명의 제2 실시예를 도면에 기초하여 설명한다.
도 22∼도 27은, 본 발명의 제2 실시예에 따른 반도체 장치의 제조 공정을 도시한 단면도이다.
제2 실시예는, 제1 실시예를 스택형 FeRAM에 적용한 것이다.
우선, 도 22의 (a)에 도시한 단면 구조를 형성하기까지의 공정을 설명한다.
도 22의 (a)에 도시한 바와 같이, n형 또는 p형의 실리콘(반도체) 기판(71)의 트랜지스터 형성 영역의 주위에 포토리소그래피법에 의해 소자 분리용 홈을 형성한 후에, 소자 분리용 홈 내에 산화 실리콘(SiO2)을 매립하고, STI 구조의 소자 분리 절연막(72)을 형성한다. 또, LOCOS 법에 의해 형성한 절연막을 소자 분리 절연막으로서 채용해도 된다.
이어서, 실리콘 기판(71)의 트랜지스터 형성 영역에 p형 불순물을 도입하여 p 웰(71a)을 형성한다. 또한, 실리콘 기판(71)의 트랜지스터 형성 영역 표면을 열 산화하고, 게이트 절연막(73)이 되는 실리콘 산화막을 형성한다.
이어서, 실리콘 기판(71)의 상측 전면에 비정질 또는 다결정의 실리콘막 및 텅스텐 실리사이드막을 순차적으로 형성하고, 이들 실리콘막 및 텅스텐 실리사이드막을 포토리소그래피법에 의해 패터닝하여, 게이트 전극(74a, 74b)을 형성한다.
또한, 하나의 p 웰(71a) 위에는 2개의 게이트 전극(74a, 74b)이 병렬로 형성되고, 이들 게이트 전극(74a, 74b)은 워드선 WL의 일부를 구성한다.
이어서, p 웰(71a) 중 게이트 전극(74a, 74b) 양측에 n형 불순물을 이온 주 입하여 소스/드레인이 되는 제1∼제3 n형 불순물 확산 영역(75a∼75c)을 형성한다.
또한, CVD법에 의해 절연막, 예를 들면 산화 실리콘(SiO2)막을 실리콘 기판(71)의 전면에 형성한 후에, 그 절연막을 에치백하여 게이트 전극(74a, 74b)의 양측 부분에 측벽 절연막(76)으로서 남긴다.
이어서, 게이트 전극(74a, 74b)과 측벽 절연막(76)을 마스크로 사용하여, 제1∼제3 n형 불순물 확산 영역(75a∼75c)에 다시 n형 불순물을 이온 주입함으로써, 제1∼제3 n형 불순물 확산 영역(75a∼75c)을 LDD 구조로 한다.
또, 하나의 트랜지스터 형성 영역에서의 2개의 게이트 전극(74a, 74b) 사이의 제1 n형 불순물 확산 영역(75a)은 비트선에 전기적으로 접속되고, 트랜지스터 형성 영역의 양단측의 제2, 제3 n형 불순물 확산 영역(75b, 75c)은 캐패시터의 하부 전극에 전기적으로 접속된다.
이상의 공정에 의해, p 웰(71a)에는 게이트 전극(74a, 74b)과 LDD 구조의 n형 불순물 확산 영역(75a∼75c)을 갖는 2개의 MOS 트랜지스터 T1, T2가 형성된다.
이어서, MOS 트랜지스터 T1, T2를 피복하는 커버 절연막(77)으로서 약 200㎚ 두께의 산 질화 실리콘(SiON)막을 플라즈마 CVD법에 의해 실리콘 기판(71)의 전면에 형성한다. 그 후, TEOS 가스를 이용하는 플라즈마 CVD법에 의해, 막 두께 1.0㎛ 정도의 산화 실리콘(SiO2)을 제1 층간 절연막(78)으로서 커버 절연막(77) 위에 형성한다.
이어서, 제1 층간 절연막(78)의 치밀화 처리로서, 예를 들면 상압의 질소 분 위기 중에서 제1 층간 절연막(78)을 700℃의 온도로 30분간 열 처리한다. 그 후에, 제1 층간 절연막(78)의 상면을 화학 기계 연마(CMP)법에 의해 평탄화한다.
이어서, 도 22의 (b)에 도시한 구조를 형성하기까지의 공정을 설명한다.
우선, 포토리소그래피법에 의해 커버 절연막(77)과 제1 층간 절연막(78)을 패터닝하고, 제1 불순물 확산 영역(75a)에 도달하는 깊이의 제1 컨택트홀(78a)을 형성한다. 그 후, 제1 층간 절연막(78) 상면과 컨택트홀(78a) 내면에, 글루막으로서 막 두께 30㎚의 티탄(Ti)막과 막 두께 50㎚의 질화 티탄(TiN)막을 스퍼터법에 의해 순서대로 형성한다. 또한, WF6을 이용하는 CVD법에 의해 텅스텐(W)막을 TiN막 위에 성장하여 제1 컨택트홀(78a) 내를 완전하게 매립한다.
계속해서, W막, TiN막 및 Ti막을 CMP 법에 의해 연마하여 제1 층간 절연막(78)의 상면 위로부터 제거한다. 제1 컨택트홀(78a) 내에 남겨진 텅스텐막, TiN막 및 Ti막은 제1 플러그(79)로서 사용된다.
그 후에, 도 22의 (c)에 도시한 바와 같이, 제1 층간 절연막(78) 위와 제1 플러그(79) 위에, 막 두께 100㎚의 질화 실리콘(Si3N4)으로 이루어지는 산화 방지 절연막(80a)과 막 두께 100㎚의 SiO2로 이루어지는 기초 절연막(80b)을 플라즈마 CVD법에 의해 순서대로 형성한다. 그 SiO2막은 TEOS를 이용하여 플라즈마 CVD에 의해 성장된다. 산화 방지 절연막(80a)은, 후속되는 어닐링 등에 의한 열 처리시에 플러그(79)가 이상 산화하여 컨택트 불량을 일으키지 않도록 하기 위해 형성되며, 그 막 두께를 예를 들면 70㎚ 이상으로 하는 것이 바람직하다.
상기 제1 층간 절연막(78), 산화 방지 절연막(80a), 및 기초 절연막(80b)에 의해 제1 절연막(94)이 구성된다.
이어서, 레지스트 패턴(도시하지 않음)을 이용하여, 도 23의 (a)에 도시한 바와 같이 제1 절연막(94)을 에칭함으로써, 제2 및 제3 불순물 확산 영역(75b, 75c) 위에 제2 및 제3 컨택트홀(78b, 78c)을 형성한다.
또한, 기초 절연막(80b) 상면과 제2, 제3 컨택트홀(78b, 78c) 내면에, 글루막으로서 막 두께 30㎚의 Ti막과 막 두께 50㎚의 TiN막을 스퍼터법에 의해 순서대로 형성한다. 또한, CVD법에 의해 W막을 TiN막 위에 성장하여 제2, 제3 컨택트홀(78b, 78c) 내를 완전하게 매립한다.
이어서, 도 23의 (b)에 도시한 바와 같이, W막, TiN막 및 Ti막을 CMP 법에 의해 연마하여 기초 절연막(80b)의 상면 위로부터 제거한다. 이에 따라 제2, 제3 컨택트홀(78b, 78c) 내에 남겨진 텅스텐막, TiN막 및 Ti막을 각각 제2, 제3 플러그(81a, 81b)로 한다.
이어서, 도 23의 (c)에 도시한 구조를 형성하기까지의 공정을 설명한다.
우선, 제2, 제3 플러그(81a, 81b) 위와 기초 절연막(80b) 위에, 예를 들면 막 두께 200㎚의 이리듐(Ir)막(82)을 스퍼터법에 의해 형성한다. 또한, 이리듐막(82) 위에, 예를 들면 막 두께 23㎚의 산화플라튬(PtO)막(83)을 스퍼터법에 의해 형성한다. 계속해서, 산화플라튬막(83) 위에, 예를 들면 막 두께 50㎚의 플라튬(Pt)막(84)을 스퍼터법에 의해 형성한다.
이들 Ir막(82), PtO막(83) 및 Pt막(84)을 다층 구조의 제1 도전막(85)으로 한다. 또, 제1 도전막(85)을 형성하기 전 또는 후에 예를 들면 막 박리 방지를 위해 기초 절연막(80b)을 어닐링한다. 어닐링 방법으로서, 예를 들면 아르곤 분위기 중에서 600∼750℃로 가열하는 RTA를 채용한다.
이어서, 제1 도전막(85) 위에, 강유전체막(86)으로서 예를 들면 막 두께 100㎚의 PZT막을 스퍼터법에 의해 형성한다. 강유전체막(86)의 형성 방법은, 그 외에 MOD법, MOCVD(유기 금속 CVD)법, 졸-겔법 등이 있다. 또한, 강유전체막(86)의 재료로는 PZT 외에 PLCSZT, PLZT와 같은 다른 PZT계 재료나, 비스무스(Bi)계 재료의 SrBi2(TaxNb1-x)2O9(단, 0<x≤1), Bi4Ti2 O12 등을 사용해도 된다.
계속해서, 산소 분위기 중에서 강유전체막(86)을 어닐링에 의해 결정화한다. 어닐링으로서, 예를 들면 아르곤과 산소의 혼합 가스 분위기 중에서 기판 온도 600℃, 시간 90초의 조건을 제1 단계, 산소 분위기 중에서 기판 온도 750℃, 시간 60초의 조건을 제2 단계로 하는 2 단계의 RTA 처리를 채용한다.
또한, 강유전체막(86) 위에, 제2 도전막(87)으로서 예를 들면 막 두께 200㎚의 산화이리듐(IrO2)을 스퍼터법에 의해 형성한다. 산화 이리듐막의 성장 조건은, 스퍼터 파워를 1㎾로 하고, 성장 분위기 중에 아르곤과 산소를 각각 흘린다.
이 후에, 제2 도전막(87) 위에, 하드 마스크(88)로서 TiN막(88a)과 SiO2막(88b)을 순서대로 형성한다. SiO2막(88b)은 실리콘 소스로서 TEOS 가스를 이용하는 플라즈마 CVD에 의해 형성된다. 그 하드 마스크(88)는, 포토리소그래피법에 의해 제2 및 제3 플러그(81a, 81b) 상방에 캐패시터 평면 형상으로 되도록 패터 닝된다.
이어서, 도 24의 (a)에 도시한 바와 같이, 하드 마스크(88)에 피복되지 않은 영역의 제2 도전막(87), 강유전체막(86), 제1 도전막(85)을 순차적으로 에칭하여 패터닝한다. 이 경우, 강유전체막(86)은 염소와 아르곤을 포함하는 분위기 중에서 스퍼터 반응에 의해 에칭된다. 또한, 제2 도전막(87)과 제1 도전막(85)은, 브롬(Br2) 도입 분위기 중에서 스퍼터 반응에 의해 에칭된다.
이상에 의해, 산화 방지 절연막(80a) 위에는, 제1 도전막(85)으로 이루어지는 캐패시터 Q의 하부 전극(85a)과, 강유전체막(86)으로 이루어지는 캐패시터 Q의 유전체막(86a)과, 제2 도전막(87)으로 이루어지는 캐패시터 Q의 상부 전극(87a)이 형성된다. 그리고, 하나의 트랜지스터 형성 영역에서, 하나의 하부 전극(85a)은 제2 플러그(81a)를 통해 제2 불순물 확산 영역(75b)에 전기적으로 접속되고, 또한 다른 하부 전극(85a)은 제3 플러그(81b)를 통해 제3 불순물 확산 영역(75c)에 전기적으로 접속된다. 그 후에, 하드 마스크(88)를 제거한다.
이어서, 에칭에 의한 강유전체막(86)의 손상을 회복하기 위해, 회복 어닐링을 행한다. 이 경우의 회복 어닐링은, 예를 들면 기판 온도 650℃, 60분간의 조건으로 산소 분위기 중에서 행해진다.
이어서, 도 24의 (b)에 도시한 바와 같이, 캐패시터 Q를 피복하는 제1 캐패시터 보호 절연막(89)으로서 막 두께 50㎚의 알루미나(Al2O3)를 스퍼터에 의해 기초 절연막(80b) 위에 형성한 후에, 산소 분위기 중에서 650℃, 60분간의 조건으로 캐 패시터 Q를 어닐링한다. 이 제1 캐패시터 보호 절연막(89)은, 프로세스 손상으로부터 캐패시터 Q를 보호하는 것이다.
이어서, 실리콘 기판(1)을 이미 상술한 플라즈마 CVD 장치 내(도 17 참조)에 넣고, 다음 조건으로 성막을 행한다.
·TEOS 가스 유량 … 460sccm
·He(TEOS의 캐리어 가스) 유량 … 480sccm
·O2 유량 … 700sccm
·압력 … 9.0Torr
·고주파 전원(54)의 주파수 … 13.56㎒
·고주파 전원(54)의 파워 … 400W
·성막 온도 … 390℃
이에 따라, 도 25의 (a)에 도시한 바와 같이, 제2 캐패시터 보호 절연막(95)으로서, 두께가 100㎚인 산화 실리콘(SiO2)이 제1 캐패시터 보호 절연막(89) 위에 형성된다.
또, 필요에 따라, 제2 캐패시터 보호 절연막(95)에 대하여 탈수 처리와 플라즈마 처리를 행해도 된다. 그 조건은 제1 실시예와 마찬가지이므로 생략한다.
계속해서, 도 25의 (b)에 도시한 바와 같이, 이미 상술한 HDPCVD 법에 의해, 제2 층간 절연막(제2 절연막 : 90)으로서 두께 800㎚ 정도의 산화 실리콘(SiO2)을 제2 캐패시터 보호 절연막(95) 위에 형성한다. 그 제2 층간 절연막(90)은, 제1 실 시예에서 설명한 도 18의 HDPCVD 장치 내에서 형성되고, 그 성막 조건은 다음과 같다.
·SiH4 유량 … 69sccm
·O2 유량 … 300sccm
·Ar 유량 … 300sccm
·압력 … 6.2Torr
·제1 고주파 전원(64)의 주파수 … 13.56㎒
·제1 고주파 전원(64)의 파워 … 3000W
·제2 고주파 전원(62)의 주파수 … 2㎒
·제2 고주파 전원(62)의 파워 … 1200W
·성막 온도 … 250℃
이 제2 층간 절연막(90)을 HDPCVD 법으로 성막할 때, 그 아래에 제2 캐패시터 보호 절연막(95)을 형성한 것으로, 성막 시에 생성되는 수소 이온 H+나 스퍼터성의 이온의 충돌 에너지가 그 곳에서 흡수된다. 따라서, 하층의 제1 캐패시터 보호 절연막(89)으로 상기한 이온을 블로킹할 수 있도록 되며, 캐패시터 유전체막(86a)이 상기한 이온에 의해 열화하는 것을 방지할 수 있다.
또한, TEOS를 사용하여 성막된 제2 캐패시터 보호 절연막(95)은 커버리지가 좋기 때문에, 충돌하는 수소 이온 H+을 캐패시터의 상부와 측부에서 균등하게 흡수 할 수 있다.
또한, TEOS는 SiH4와 비교하여 환원성의 수소를 발생하기 어려우므로, 수소에 의해 캐패시터 Q를 열화시킬 우려가 없다.
또, 필요에 따라, 제2 층간 절연막(90)에 대하여 플라즈마 처리를 행해도 된다. 그 조건은 제1 실시예와 마찬가지이므로 생략한다.
그 후, 제3 절연막(96)으로서 두께 700㎚ 정도의 산화 실리콘(SiO2)을 제2 층간 절연막(90) 위에 형성한다. 그 성막 조건은 제1 실시예와 동일하므로 생략한다.
계속해서, 도 26의 (a)에 도시한 바와 같이, 제2 층간 절연막(90)과 제3 절연막(96)을 CMP 법에 의해 연마하여, 그 표면을 평탄화한다. 그 평탄화는, 상부 전극(87a) 위에서의 제2 층간 절연막(90)의 두께가 300㎚이 될 때까지 행해진다.
이 때, 제3 절연막(96)을 형성한 것으로, 연마막 두께를 증대시킬 수 있고, 이에 의해 연마 후의 막 두께 분포를 균일하게 할 수 있다.
이어서, 레지스트 마스크(도시하지 않음)를 이용하여, 도 26의 (b)에 도시한 바와 같이, 제2 층간 절연막(90), 제2 캐패시터 보호 절연막(95), 제1 캐패시터 보호 절연막(89), 산화 방지 절연막(80a) 및 기초 절연막(80b)을 에칭함으로써 제1 플러그(79) 위에 홀(90a)을 형성한다.
계속해서, 홀(90a) 내와 제2 층간 절연막(90) 위에, 글루막으로서 막 두께 30㎚의 Ti막과 막 두께 50㎚의 TiN막을 스퍼터법에 의해 순서대로 형성한다. 또 한, CVD법에 의해 W막을 글루막 위에 성장함과 함께 홀(90a) 내를 완전하게 매립한다.
계속해서, W막, TiN막 및 Ti막을 CMP 법에 의해 연마하여 제2 층간 절연막(90)의 상면 위로부터 제거한다. 그리고, 도 27의 (a)에 도시한 바와 같이, 홀(90a) 내에 남겨진 텅스텐막 및 글루막을 제4 플러그(91)로 한다. 이 제4 플러그(91)는 제1 플러그(79)를 통해 제1 불순물 확산 영역(75a)에 전기적으로 접속된다.
이어서, 도 27의 (b)에 도시한 구조를 형성하기까지의 공정을 설명한다.
우선, 제4 플러그(91) 위와 제2 층간 절연막(90) 위에, 제2 산화 방지 절연막(도시하지 않음)으로서 SiON막을 CVD법에 의해 형성한다. 또한, 제2 산화 방지 절연막, 제2 층간 절연막(90), 제2 캐패시터 보호 절연막(95), 및 제1 캐패시터 보호 절연막(89)을 포토리소그래피법에 의해 패터닝하여 캐패시터 Q의 상부 전극(87a)에 이르는 컨택트홀(90b)을 형성한다.
컨택트홀(90b)을 형성함으로써 손상을 받은 캐패시터 Q는 어닐링에 의해 회복된다. 그 어닐링은, 예를 들면 산소 분위기에서 기판 온도를 550℃로 하여 60분간 행해진다.
그 후에, 제2 층간 절연막(90) 위에 형성된 산화 방지 절연막을 에치백에 의해 제거함과 함께, 제4 플러그(91)의 표면을 노출시킨다.
이어서, 캐패시터 Q의 상부 전극(87a) 위의 컨택트홀(90b) 내와 제2 층간 절연막(90) 위에 다층 금속막을 형성한다. 그 후에, 다층 금속막을 패터닝함으로써, 컨택트홀(90b)을 통해 상부 전극(87a)과 전기적으로 접속되는 1층째 금속 배선(91a)과 제4 플러그(91)에 접속되는 도전성 컨택트 패드(91b)를 형성한다.
또한, 제2 층간 절연막(90), 1층째 금속 배선(91a) 및 도전성 컨택트 패드(91b) 위에 제3 층간 절연막(92)을 형성한다. 계속해서, 제3 층간 절연막(92)을 패터닝하여 도전성 컨택트 패드(91b) 위에 홀(92a)을 형성하고, 그 홀(92a) 내에 아래부터 순서대로 TiN막 및 W막으로 이루어지는 제5 플러그(93)를 형성한다.
그 후에, 특별히 도시하지 않았지만, 비트선을 포함하는 2층째 배선을 제3 층간 절연막(92) 위에 형성한다. 그 비트선은, 제5 플러그(93), 도전성 컨택트 패드(91b), 제4 플러그(91) 및 제1 플러그(79)를 통해 제1 불순물 확산 영역(75a)에 전기적으로 접속된다. 이에 후속하여, 2층째 배선층을 피복하는 절연막 등이 형성되지만, 그 상세한 내용은 생략한다.
또, 이 경우의 평면도는 도 28과 같고, 도 27의 (b)는 도 28의 I-I 선 단면도에 상당한다. 또한, 도 29는 도 28의 II-II 선 단면도이다.
이상 설명한 바와 같이, 본 실시예에서도, 제2 캐패시터 보호 절연막(95)을 형성한 것으로, HDPCVD 법으로 제2 층간 절연막(90)을 형성할 때에, 캐패시터의 유전체막(86a)이 손상받는 것을 방지할 수 있다.
이하에, 본 발명의 특징을 부기한다.
(부기 1) 반도체 기판의 상방에 형성된 제1 절연막과,
하부 전극, 유전체막, 및 상부 전극을 상기 제1 절연막 위에 순서대로 형성하여 이루어지는 캐패시터와,
상기 유전체막과 상기 상부 전극을 피복하는 제1 캐패시터 보호 절연막과,
상기 제1 캐패시터 보호 절연막 위에 형성된 제2 캐패시터 보호 절연막과,
상기 제2 캐패시터 보호 절연막 위에 형성된 제2 절연막을 포함하고,
상기 제2 캐패시터 보호 절연막의 탄소 함유량이, 상기 제2 절연막의 탄소 함유량보다도 많은 것을 특징으로 하는 반도체 장치.
(부기 2) 상기 제2 캐패시터 보호 절연막은, 실리콘 산화막인 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3) 상기 제2 절연막은, 실리콘 산화막인 것을 특징으로 하는 부기 1 또는 부기 2에 기재된 반도체 장치.
(부기 4) 상기 제1 캐패시터 보호 절연막은, 알루미나, PLZT, PZT, 산화 티탄, 질화 알루미늄, 질화 실리콘, 질화 산화 실리콘 중 어느 하나로 이루어지는 것을 특징으로 하는 부기 1 내지 부기 3 중 어느 하나에 기재된 반도체 장치.
(부기 5) 상기 유전체막은, PZT계 재료, 비스무스계 재료 중 어느 하나로 이루어지는 것을 특징으로 하는 부기 1 내지 부기 4 중 어느 하나에 기재된 반도체 장치.
(부기 6) 상기 상부 전극에 이르는 홀이 상기 제1 캐패시터 보호 절연막, 상기 제2 캐패시터 보호 절연막, 및 상기 제2 절연막에 형성되고, 상기 홀을 통해 상기 상부 전극과 전기적으로 접속된 배선이 상기 제2 절연막 위에 형성된 것을 특징으로 하는 부기 1 내지 부기 5 중 어느 하나에 기재된 반도체 장치.
(부기 7) 반도체 기판의 상방에 제1 절연막을 형성하는 공정과,
상기 제1 절연막 위에, 순서대로 제1 도전막, 강유전체막, 및 제2 도전막을 형성하는 공정과,
상기 제2 도전막을 패터닝하여 캐패시터의 상부 전극을 형성하는 공정과,
상기 강유전체막을 패터닝하여 캐패시터의 유전체막을 형성하는 공정과,
상기 제1 도전막을 패터닝하여 캐패시터의 하부 전극을 형성하는 공정과,
상기 유전체막과 상기 상부 전극을 피복하는 제1 캐패시터 보호 절연막을 형성하는 공정과,
상기 제1 캐패시터 보호 절연막을 피복하는 제2 캐패시터 보호 절연막을, 상기 반도체 기판에 바이어스 전압을 인가하지 않은 상태에서 화학적 기상 성장법에 의해 형성하는 공정과,
상기 제2 캐패시터 보호 절연막 위에, 상기 반도체 기판에 바이어스 전압을 인가한 상태에서, 화학적 기상 성장법에 의해 제2 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 8) 상기 제1 캐패시터 보호 절연막을 형성하는 공정은, 상기 반도체 기판에 바이어스 전압이 인가되지 않은 상태에서 행해지는 것을 특징으로 하는 부기 7에 기재된 반도체 장치의 제조 방법.
(부기 9) 상기 제2 캐패시터 보호 절연막을 형성하는 공정은, 상기 제2 절연막을 형성하는 공정보다도 높은 압력 속에서 행해지는 것을 특징으로 하는 부기 7 또는 부기 8에 기재된 반도체 장치의 제조 방법.
(부기 10) 상기 제2 캐패시터 보호 절연막을 형성하는 공정에서의 플라즈마 밀도는, 상기 제2 절연막을 형성하는 공정에서의 플라즈마 밀도보다도 낮은 것을 특징으로 하는 부기 7 내지 부기 9 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 11) 상기 제2 캐패시터 보호 절연막을 형성하는 공정은, TEOS를 포함하는 반응 가스를 사용하는 화학적 기상 성장법에 의해 행해지는 것을 특징으로 하는 부기 7 내지 부기 10 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 12) 상기 제2 절연막을 형성하는 공정은, SiH4, Si2H6, Si3 H8 및 SiCl4 중 어느 하나를 포함하는 반응 가스를 사용하는 화학적 기상 성장법에 의해 행해지는 것을 특징으로 하는 부기 7 내지 부기 11 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 13) 상기 제2 절연막을 형성하는 공정은, 불소, 인, 및 붕소 중 어느 하나를 포함하는 가스를 상기 반응 가스에 첨가하는 것을 특징으로 하는 부기 12에 기재된 반도체 장치의 제조 방법.
(부기 14) 상기 제2 캐패시터 보호 절연막을 형성하는 공정은, 상기 제2 캐패시터 보호 절연막을 가열하여 탈수 처리하는 공정을 포함하는 것을 특징으로 하는 부기 7 내지 부기 13 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 15) 상기 제2 캐패시터 보호 절연막을 형성하는 공정은, 상기 제2 캐패시터 보호 절연막을 N(질소) 함유의 플라즈마 분위기에 노출하여 막질을 개선하는 공정을 포함하는 것을 특징으로 하는 부기 7 내지 부기 14 중 어느 하나에 기재 된 반도체 장치의 제조 방법.
(부기 16) 상기 제2 절연막을 형성하는 공정은, 상기 제2 절연막을 N(질소) 함유의 플라즈마 분위기에 노출하여 막질을 개선하는 공정을 포함하는 것을 특징으로 하는 부기 7 내지 부기 15 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 17) 상기 제1 캐패시터 보호 절연막을 형성하는 공정은,
상기 유전체막과 상기 상부 전극을 피복하는 하층 보호 절연막을 상기 제1 도전막 위에 형성하는 공정과,
상기 하층 보호 절연막을 패터닝하여 적어도 상기 유전체막 위와 상기 상부 전극 위에 남기는 공정과,
상기 제1 절연막 위와 상기 하층 보호 절연막 위에 상층 보호 절연막을 형성하여, 상기 상층 보호 절연막과 상기 하층 보호 절연막을 상기 제1 캐패시터 보호 절연막으로서 적용하는 공정을 포함하는 것을 특징으로 하는 특징으로 하는 부기 7 내지 부기 16 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 18) 상기 캐패시터가 복수 형성되고, 상기 제1 캐패시터 보호 절연막과 제2 캐패시터 보호 절연막과의 합계 막 두께는, 복수의 상기 상부 전극의 최소 간격의 반 이하인 것을 특징으로 하는 부기 7 내지 부기 17 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 19) 상기 제2 절연막의 막 두께는, 상기 하부 전극과 상기 유전체막과 상기 캐패시터 상부 전극과의 합계 막 두께보다도 두껍게, 또한 상기 합계 막 두께에 1㎛을 가산한 막 두께보다도 얇은 것을 특징으로 하는 부기 7 내지 부기 18 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 20) 상기 제2 절연막을 형성하는 공정은, 상기 제2 절연막 위에 제3 절연막을 형성하는 공정과, 상기 제2 절연막과 상기 제3 절연막을 연마하여 표면을 평탄화하는 공정을 포함하는 것을 특징으로 하는 부기 7 내지 부기 19 중 어느 하나에 기재된 반도체 장치의 제조 방법.
이상 설명한 바와 같이, 본 발명에 따르면, 캐패시터 유전체막과 상부 전극을 피복하는 제1 캐패시터 보호 절연막을 형성한다. 그리고, 그 제1 캐패시터 보호 절연막 위에, 바이어스 전압이 반도체 기판에 인가되지 않은 상태에서 제2 캐패시터 보호 절연막을 형성한 후에, 바이어스 전압이 인가된 상태에서 제2 절연막을 형성한다.
이것에 따르면, 매립성이 좋은 제2 절연막을 형성할 수 있음과 함께, 그 제2 절연막의 성막 시에 생성되는 이온에 의해 캐패시터 유전체막이 받는 손상을 제2 캐패시터 보호 절연막에 의해 저감시킬 수 있다.
또한, 반도체 기판에 바이어스 전압이 인가되지 않은 상태에서 제1 캐패시터 보호 절연막을 형성함으로써, 그 성막 시에 캐패시터 유전체막이 열화하는 것을 방지할 수 있다.
또한, TEOS를 포함하는 반응 가스를 사용하는 화학적 기상 성장법에 의해 제2 캐패시터 보호 절연막을 형성함으로써, 제2 캐패시터 보호 절연막의 커버리지를 좋게 할 수 있으며, 충돌하는 이온을 캐패시터의 상부와 측부에서 균등하게 흡 수시킬 수 있다.
또한, TEOS는 SiH4와 비교하여 환원성 수소를 발생시키기 어려우므로, 수소에 의해 캐패시터를 열화시킬 우려가 없다.
또한, 제1 캐패시터 보호 절연막을 하층 보호 절연막과 상층 보호 절연막과의 2층 구조로 함으로써, 수소 등의 환원성 물질이 캐패시터 유전체막에 침입하기 어려워진다.
또한, 캐패시터가 복수개 형성되는 경우에는, 제1 캐패시터 보호 절연막과 제2 캐패시터 보호 절연막과의 합계 막 두께를, 복수의 상부 전극의 최소 간격의 반 이하로 설정함으로써, 캐패시터 사이에 공동이 형성되지 않고, 그 캐패시터 사이를 제2 절연막으로 매립할 수 있다.
또한, 제2 절연막의 막 두께를, 하부 전극과 캐패시터 유전체막과 캐패시터 상부 전극과의 합계 막 두께보다도 두껍고, 또한 그 합계 막 두께에 1㎛를 가산한 막 두께보다도 얇게 설정함으로써, 캐패시터 유전체막이 받는 손상을 최대한 억제하면서, 캐패시터 사이를 제2 절연막으로 매립할 수 있다.
또한, 제2 절연막의 표면을 연마하여 평탄화하는 경우에는, 연마하기 전에 그 위에 제3 절연막을 형성하고, 그 제2, 제3 절연막을 연마함으로써 연마 막 두께를 증대시킬 수 있어, 연마 후의 막 두께 분포를 균일하게 할 수 있다.

Claims (10)

  1. 반도체 기판의 상방에 형성된 제1 절연막과,
    하부 전극, 유전체막, 및 상부 전극을 상기 제1 절연막 위에 순서대로 형성하여 이루어지는 캐패시터와,
    상기 유전체막과 상기 상부 전극을 피복하는 제1 캐패시터 보호 절연막과,
    상기 제1 캐패시터 보호 절연막 위에 형성된 제2 캐패시터 보호 절연막과,
    상기 제2 캐패시터 보호 절연막 위에 형성된 제2 절연막
    을 포함하고,
    상기 제2 캐패시터 보호 절연막의 탄소 함유량이, 상기 제2 절연막의 탄소 함유량보다도 많은 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판의 상방에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 위에, 순서대로 제1 도전막, 강유전체막, 및 제2 도전막을 형성하는 공정과,
    상기 제2 도전막을 패터닝하여 캐패시터의 상부 전극을 형성하는 공정과,
    상기 강유전체막을 패터닝하여 캐패시터의 유전체막을 형성하는 공정과,
    상기 제1 도전막을 패터닝하여 캐패시터의 하부 전극을 형성하는 공정과,
    상기 유전체막과 상기 상부 전극을 피복하는 제1 캐패시터 보호 절연막을 형성하는 공정과,
    상기 제1 캐패시터 보호 절연막을 피복하는 제2 캐패시터 보호 절연막을, 상기 반도체 기판에 바이어스 전압을 인가하지 않은 상태에서 화학적 기상 성장법에 의해 형성하는 공정과,
    상기 제2 캐패시터 보호 절연막 위에, 상기 반도체 기판에 바이어스 전압을 인가한 상태에서 화학적 기상 성장법에 의해 제2 절연막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 캐패시터 보호 절연막을 형성하는 공정은, 상기 반도체 기판에 바이어스 전압이 인가되지 않은 상태에서 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제2항 또는 제3항에 있어서,
    상기 제2 캐패시터 보호 절연막을 형성하는 공정은, 상기 제2 절연막을 형성하는 공정보다도 높은 압력 속에서 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제2항 또는 제3항에 있어서,
    상기 제2 캐패시터 보호 절연막을 형성하는 공정에서의 플라즈마 밀도는, 상기 제2 절연막을 형성하는 공정에서의 플라즈마 밀도보다도 낮은 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제2항 또는 제3항에 있어서,
    상기 제2 캐패시터 보호 절연막을 형성하는 공정은, TEOS를 포함하는 반응 가스를 사용하는 화학적 기상 성장법에 의해 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제2항 또는 제3항에 있어서,
    상기 제2 절연막을 형성하는 공정은, SiH4, Si2H6, Si3H8 및 SiCl4 중 어느 하나를 포함하는 반응 가스를 사용하는 화학적 기상 성장법에 의해 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제2항 또는 제3항에 있어서,
    상기 제1 캐패시터 보호 절연막을 형성하는 공정은,
    상기 유전체막과 상기 상부 전극을 피복하는 하층 보호 절연막을 상기 제1 도전막 위에 형성하는 공정과,
    상기 하층 보호 절연막을 패터닝하여 적어도 상기 유전체막 위와 상기 상부 전극 위에 남기는 공정과,
    상기 제1 절연막 위와 상기 하층 보호 절연막 위에 상층 보호 절연막을 형성하여, 상기 상층 보호막과 상기 하층 보호막을 상기 제1 캐패시터 보호 절연막으로서 적용하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제2항 또는 제3항에 있어서,
    상기 캐패시터가 복수 형성되고,
    상기 제1 캐패시터 보호 절연막과 제2 캐패시터 보호 절연막과의 합계 막 두께는, 복수의 상기 상부 전극의 최소 간격의 반 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제2항 또는 제3항에 있어서,
    상기 제2 절연막을 형성하는 공정은,
    상기 제2 절연막 위에 제3 절연막을 형성하는 공정과,
    상기 제2 절연막과 상기 제3 절연막을 연마하여 표면을 평탄화하는 공정
    을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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