KR19990029162A - 불휘발성 반도체 기억장치 - Google Patents

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KR19990029162A
KR19990029162A KR1019980013595A KR19980013595A KR19990029162A KR 19990029162 A KR19990029162 A KR 19990029162A KR 1019980013595 A KR1019980013595 A KR 1019980013595A KR 19980013595 A KR19980013595 A KR 19980013595A KR 19990029162 A KR19990029162 A KR 19990029162A
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

저전원 전압 동작에 있어서도 고속 동작이 가능한 불휘발성 반도체 기억장치를 제공한다.
메모리셀 트랜지스터 MT는, 각각 대응하는 부 비트선 SBL과 드레인을 접속하고 있다. 프로그램 동작에 있어서는, 프로그램 주 비트선 PMBL1과 선택된 부 비트선 SBL이 접속된다. 판독 동작에 있어서는, 선택된 부 비트선 SBL과 바이폴라 트랜지스터 BT1의 베이스가 접속되어 선택된 메모리셀 트랜지스터의 채널 전류가 베이스 전류로서 흐른다. 바이폴라 트랜지스터 BT1은 이 베이스 전류를 증폭시켜 판독주 비트선 RMBL1을 흐르는 전류를 제어한다.

Description

불휘발성 반도체 기억장치
본 발명은 불휘발성 반도체 기억장치에 관한 것으로, 특히 저전원 전압으로 메모리셀에 데이타의 기록 및 소거를 행하며 또한 메모리셀로부터의 데이타의 판독을 행하는 불휘발성 반도체 기억장치에 관한 것이다.
최근, 불휘발성 반도체 기억장치의 1종인 플래쉬 메모리는 다이내믹 랜덤 액세스 메모리(DRAM)보다 염가로 제조할 수 있기 때문에, 차세대를 담당할 메모리 디바이스로서 기대되고 있다.
도 59는 종래의 NOR형 플래쉬 메모리의 메모리셀 어레이(5000)의 구성을 도시한 회로도이다. 메모리셀 어레이(5000)에는 복수의 워드선 WL 및 복수의 비트선 BL이 배열된다. 도 59에서는 워드선 WL1, WL2, WL3, … 및 비트선 BLl, BL2, BL3를 대표적으로 나타낸다. 워드선 WL과 비트선 BL과의 각 교점에는 메모리셀 QC가 설치된다. 메모리셀 QC는 부유 게이트형 MOS 트랜지스터로 구성된다.
여기서, 메모리셀을 구성하는 메모리셀 트랜지스터의 구조에 대해 설명한다.
도 60은 불휘발성 반도체 기억장치의 메모리셀 트랜지스터의 구조를 설명하기 위한 단면 모식도이다. 도 60에 도시한 바와 같이 메모리셀 트랜지스터는 p형 반도체 기판(1)의 주표면 상에 형성된 n형 소스 영역(2) 및 n형 드레인 영역(3)과 이 소스 영역(2)과 드레인 영역(3) 사이에 형성된 채널 영역의 위쪽에 터널 산화막(4)을 개재하여 형성된 부유 게이트 전극(5)과 이 부유 게이트 전극(5)의 위쪽에 절연막(6)을 개재하여 형성된 컨트롤 게이트 전극(7)을 갖고 있다. 각 메모리셀 트랜지스터의 소스 영역(2) 및 드레인 영역(3)은 부유 게이트 전극(5) 및 컨트롤 게이트 전극(7)의 측벽에 형성된 측벽 절연막(9)을 마스크로하여 이온 주입에 의해 형성된다.
도 59 및 도 60을 참조하면, 각 메모리셀에서 소스 영역(2)에는 소스선 SL이 접속되어 있다. 드레인 영역(3)에는 비트선 BL이 접속되어 있다. 컨트롤 게이트 전극(7)에는 워드선 WL이 접속되어 있다.
소스 드레인 간의 도전도(채널 컨덕턴스)는 컨트롤 게이트 전극(7)에 인가되는 전위에 따라서 변화한다. 컨트롤 게이트 전극(7)의 전위를 증가시킴으로써 소스 드레인 간에 전류가 흐르기 시작하는 컨트롤 게이트 전극(7)의 전위를 임계치라고 한다. 임계치는 부유 게이트 전극(5)에 전자가 축적됨에 따라 증가한다.
메모리셀 트랜지스터는 부유 게이트 전극(5)의 대전 상태를 변화시킴으로써 정보를 기억한다. 또, 부유 게이트 전극(5)은 외부로부터 절연막에 의해 전기적으로 차단되어 있으므로 정보가 불휘발적으로 기억되는 구성으로 되어 있다.
다음에, NOR형 플래쉬 메모리의 판독 동작, 기록 동작 및 소거 동작에 대해서 간단하게 설명한다.
기록 동작에서는 채널 열 전자 주입에 의해 부유 게이트 전극에 전자를 주입한다. 이에 따라, 메모리셀 트랜지스터의 임계치 Vth가 낮은 임계치측으로부터 높은 임계치측으로 변화한다.
소거 동작에서는 소스 또는 드레인의 게이트 엣지에서의 FN(파울러 노드하임;Fowler-Nordheims) 터널 현상에 의해, 부유 게이트 전극으로부터 전자를 추출한다. 이에 따라, 임계치 Vth가 높은 임계치측으로부터 임계치측으로 변화한다.
판독 동작에서는 선택한 비트선 BL에 1V 정도의 전압을 인가하고, 선택한 워드선 WL에 외부 전원 전압 VCC를 제공하고 선택한 워드선 WL과 선택한 비트선 BL과의 교점에 위치하는 메모리셀 트랜지스터의 소스 드레인 간에 전류가 흐르는지의 여부에 의해서 정보를 판독한다.
도 61 내지 도 62는 NOR형 플래쉬 메모리 임계치 전압 분포를 도시한 도면이다. 도 61에 도시한 바와 같이, NOR형 플래쉬 메모리에서는 외부 전원 전압 VCC(5V)보다도 임계치 Vth가 높은 상태를 기록 상태라고 하고, 외부 전원 전압 VCC(5V)보다도 임계치 Vth가 낮은 상태를 소거 상태라고 한다.
NOR형 플래쉬 메모리에서는 1비트마다 기록을 행하며 전 비트 일괄 또는 소정의 블럭마다 포함되는 비트 일괄로 동시에 소거를 행한다. 따라서, 소거 상태의 임계치 분포는 기록 상태의 임계치 전압 분포보다도 넓어지고 있다.
그런데, 도 62에 도시한 바와 같이 현행의 3.3볼트의 외부 전원 전압 VCC를 사용하면 임계치 전압 Vth가 1.5볼트 이하가 되는 소위 과소거 셀이 발생한다.
도 63은 플래쉬 메모리에서의 과소거 셀의 문제를 설명하기 위한 회로도이다. 도 63에 도시한 바와 같이, 비트선 BL에 접속되는 메모리셀 QC1의 데이타를 판독하는 경우로서 동일한 비트선 BL에 접속되는 메모리셀 QC2, QC3, QC4, …가 과소거 셀이었다고 한다. 메모리셀 QC1의 데이타를 판독하기 위해 비트선 BL에 1V 정도의 전압을 인가한다. 또한, 메모리셀 QC1에 접속되는 워드선 WLl에 외부 전원 전압 VCC를 인가한다.
이 경우, 메모리셀 QC2, QC3, QC4, … 각각에 접속되어 있는 워드선 WL2, WL3, WL4, …의 전위는 0V인 것에도 상관없이, 각 과소거 셀을 통해 비트선 BL에 누설 전류 i0가 흐른다. 이 결과, 선택 상태의 메모리셀 QC1이 기록 상태이기 때문에 원래 메모리셀 QC1을 통해 전류가 흐르지 않음에도 상관없이, 외부로부터는 소거 상태로 판단되어 버린다. 따라서, 이와 같은 과소거 셀의 존재는 플래쉬 메모리의 동작에 대해 치명적인 결함이 된다.
다음에, 비트선을 섹터마다 분할한 DINOR(Divided Bit line NOR)형 플래쉬 메모리에 대해 설명한다.
DINOR형 플래쉬 메모리의 내용에 대해서는 「불휘발성 반도체 기억장치(특원평 8-116297)」에 개시되고 있다. 이하 그 내용에 대해 간단하게 설명한다.
도 64는 종래의 DINOR형 플래쉬 메모리의 메모리 어레이(6000)의 구성을 도시한 회로도이다.
도 64에 도시한 바와 같이, 메모리셀 어레이(6000)는 2개의 메모리셀 어레이 블럭 BLK0 및 BLK1을 포함한다. 도 64에서는 1개의 메모리셀 어레이 블럭 BLK0 또는 BLK1에 대해 각각 4개의 메모리셀 트랜지스터 MC를 대표적으로 나타낸다. 메모리셀 어레이 블럭 BLK0는 부 비트선 SBL에 각각 드레인이 접속하는 메모리셀 트랜지스터 MC1a 및 MC1b와 부 비트선 SBL2에 각각 드레인이 접속하는 메모리셀 트랜지스터 MC2a 및 MC2b와 주 비트선 BL1과 부 비트선 SBL1과의 접속을 개폐하는 선택 게이트 SG1과, 주 비트선 BL2와 부 비트선 SBL2와의 접속을 개폐하는 선택 게이트 SG2를 포함한다.
메모리셀 트랜지스터 MC1a 및 MC2a의 컨트롤 게이트 전극은 모두 워드선 WL1에 접속하고 메모리셀 트랜지스터 MC1b 및 MC2b의 컨트롤 게이트 전극은 워드선 WL2에 접속하고 있다.
메모리셀 어레이 블럭 BLK1도 마찬가지로 부 비트선 SBL3와 각각 드레인이 접속하는 메모리셀 트랜지스터 MC3a 및 MC3b와 부 비트선 SBL4와 각각 드레인이 접속하는 메모리셀 트랜지스터 MC4a 및 MC4b를 포함한다.
메모리셀 어레이 블럭 BLK1은 또한 주 비트선 BL1과 부 비트선 SBL3와의 접속을 개폐하는 선택 게이트 SG3와, 주 비트선 BL2와 부 비트선 SBL4와의 접속을 개폐하는 선택 게이트 SG4를 포함한다.
메모리셀 트랜지스터 MC3a와 MC4a의 컨트롤 게이트 전극은 워드선 WL3에 접속하고, 메모리셀 트랜지스터 MC3b와 MC4b의 컨트롤 게이트 전극은 워드선 WL4에 접속하고 있다.
DINOR형 플래쉬 메모리에서는 메모리셀로의 기록, 소거 및 판독 동작은 대응하는 선택 게이트 SG를 개폐함으로써 대응하는 메모리셀 어레이 블럭을 선택한 후에 행해진다. 또, 메모리셀 MC는 부유 게이트형 MOS 트랜지스터로 구성된다.
다음에, DINOR형 플래쉬 메모리의 소거 동작, 기록 동작에 대해 설명한다.
도 65는 외부 전원 전압 VCC가 3.3V인 경우의 DINOR형 플래쉬 메모리의 메모리셀 임계치 전압 분포를 도시한 도면이다.
소거 동작에서는 채널 전면에서의 FN 터널 현상에 의해 부유 게이트 전극의 전자를 일괄해서 주입한다. 이에 따라, 임계치 전압 Vth가 낮은 임계치 전압측으로부터 높은 임계치 전압측으로 변화한다.
기록 동작에서는 드레인 엣지에서의 FN 터널 현상에 의해 전자를 추출한다. 즉, DINOR형 플래쉬 메모리에서는 저임계치 분포측을 기록 상태, 고임계치 분포측을 소거 상태로 한다.
또한, DINOR형 플래쉬 메모리에서는 1비트마다 펄스적인 전압을 인가하여 전자를 추출하고, 추가로 임계치의 검증을 행하는 동작(검증 동작)을 반복하여 행함으로써 저임계치측의 분포를 협대역화하고 있다.
이 결과, 저임계치측 분포의 최하한이 1.5V 이상이 되며 3.3V의 외부 전원 전압 VCC를 이용한 동작을 실현하고 있다.
그런데, 불휘발성 반도체 기억장치에서는 더욱 저전압 동작, 저소비 전력 동작 및 고속 판독 동작이 요구되는 경향에 있다.
도 66은 외부 전원 전압 VCC가 1.8V인 경우의 DINOR형 플래쉬 메모리의 메모리셀 임계치 분포를 도시한 도면이다.
도 66에 도시한 바와 같이 외부 전원 전압 VCC가 현행의 3.3V 이하(예를 들면, 1.8볼트)가 되면 저임계치측의 최하한이 1.5V 이하가 되며 소위 과기록 셀이 발생된다. 이 결과, DINOR형 플래쉬 메모리의 상기 기술을 갖는다고 해도 외부 전원 전압 VCC를 그대로 이용한 판독 동작을 실현하는 것은 곤란해질 것으로 생각된다.
이 문제를 해결하기 위해 저전압화한 외부 전원 전압 VCC를 판독 동작 시에 현행의 전압 레벨(3.3V) 정도에까지 승압하고, 이 승압한 전압을 워드선에 인가하는 수단이 생각된다.
그러나, 이 수단을 적용하면 승압에 요하는 시간으로 인해 판독 동작이 느려진다. 또한, 승압 동작으로 소비 전력이 증대하게 된다. 또한, 3.3V에서 동작하는 회로가 증가하고 1.8V로의 저전압화에 의한 소비 전력 저감의 효과가 감소한다고 하는 문제가 있다.
또한, DINOR형의 메모리셀 구성으로 한 경우라도 하나의 부 비트선에 접속하는 비선택의 메모리셀(예를 들면, 63개)은 전체적으로 판독 시의 누설 전류를 발생시킨다.
전원 전압이 3.3V인 경우, 도 65와 같이 기록 임계치(Vth) 분포의 최하한은 1.5V이다. 임계치 Vth가 1.5V 이하로 기록된 경우는 컨트롤 게이트 전압 Vcg=0V가 인가되어 있는 63개의 동일 비트선 상의 비선택 셀의 누설 전류의 합계가 판독 전류 Iread와 동일한 정도의 크기가 되며, 정상적인 판독 동작이 행해지지 않기 때문에 과기록 불량이 된다.
여기서, 메모리셀 임계치 Vth가 1.5V라는 것은 컨트롤 게이트 전압 Vcg=1.5V를 메모리셀에 인가하면 판독 전류 Iread만큼 전류가 흐른다는 것이고 그 때의 전류-전압 특성은 도 67과 같아진다.
이 때의 도 67의 전류-전압 특성 곡선의 컨트롤 게이트 전압 Vcg=0V에서의 전류치 Ileak가 상기 비선택 셀의 누설 전류이다.
여기서, 전류-전압 특성의 기울기를 나타내는 이하의 수학식 1에서 나타내는 특성치 G에 대해 생각하기로 한다.
G =∂(log I)/∂Vcg
이 특성치 G가 커지도록 메모리셀이 얻어지면 이와 같은 메모리셀은 도 67 중의 점선으로 도시한 전류-전압 특성을 갖게 된다(다만, Vcg=0V에서의 Ileak는 동일한 것으로 한다).
혹시, 이와 같은 특성이 얻어졌으면 기록 Vth 분포의 하한을 0.5V로 해도 과기록 불량이 발생하지 않게 된다. 이것은 비선택 셀의 누설 전류는 실선의 특성을 갖는 메모리셀에서도 점선의 특성을 갖는 메모리셀에서도 동일하기 때문이다.
기록 Vth 분포의 하한을 내리면 판독 전압의 저감이 가능해지며 승압없이 고속 판독 동작을 유지한 상태 그대로 전원 전압 Vcc의 저전압화가 가능해진다.
이 특성치 G의 증대를 위해서는 메모리셀 트랜지스터의 물리 파라메터를 바꾸는 것이 생각되지만 극적인 개선은 기대할 수 없다.
도 68은 컨트롤 게이트 전압 Vcg와 메모리셀 트랜지스터를 흐르는 소스·드레인 간 전류 I와의 관계를 나타낸 도면이다.
도 68에 도시한 바와 같이, 판독 전류 Iread의 값을 작게할 수 있으면 판독 전류치 Iread에서의 특성치 G의 값을 극적으로 증대시키는 것이 가능하다.
그러나, 판독 전류치의 저감은 일반적으로는 판독 속도의 저하로 이어진다고 하는 문제점이 있었다.
그래서, 본 발명은 상기한 바와 같은 문제점을 해결하기 위해서 이루어진 것으로 저전압 전원을 이용한 경우라도 고속 판독 동작이 가능한 불휘발성 반도체 기억장치를 제공하는 것이다.
본 발명의 다른 목적은 저전압 동작에서도 과소거 또는 과기록에 의한 오동작을 회피하는 것이 가능한 불휘발성 반도체 기억장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은 저전압 동작이 가능하고 또한 저비용으로 제조 가능한 불휘발성 반도체 기억장치를 제공하는 것이다.
제1 발명에 따른 불휘발성 반도체 기억장치는 반도체 기판 상에 형성된 불휘발성 반도체 기억장치에 있어서, 행렬 형상으로 배치되는 복수의 메모리셀을 포함하는 메모리셀 어레이를 구비하고, 메모리셀은 각각이 제1 복수의 행 및 제2 복수의 열에 배치된 복수의 메모리셀을 포함하는 복수의 블럭으로 분할되며, 복수의 블럭에 걸쳐서 메모리셀의 열에 대응하여 설치되는 복수의 제1 주 비트선과, 복수의 블럭에 걸쳐서 메모리셀의 열에 대응하여 설치되는 복수의 제2 주 비트선과, 복수의 블럭 각각에서 제2 복수의 열에 각각 대응하여 설치되는 부 비트선군과, 복수의 블럭에 걸쳐서 메모리셀의 행에 각각 대응하여 설치되는 복수의 워드선과, 부 비트선과 워드선의 교점에 각각 대응하여 설치되는 복수의 메모리셀을 구비하고, 각 메모리셀은 메모리셀 트랜지스터를 포함하고, 메모리셀 트랜지스터는 반도체 기판의 제1 도전형의 주표면에 형성된 제2 도전형의 소스 영역 및 제2 도전형의 드레인 영역과, 소스 영역과 드레인 영역 사이에 형성된 채널 영역과, 채널 영역 상에 산화막을 개재하여 형성된 전하 축적 전극과, 전하 축적 전극의 위쪽에 절연막을 개재하여 형성된 제어 전극을 갖고, 메모리셀 트랜지스터의 드레인 영역은 대응하는 부 비트선과 결합하고, 제어 전극은 대응하는 워드선에 의해 전위가 제어되며, 대응하는 블럭마다 설치되며, 불휘발성 반도체 기억장치의 판독 동작시에는 선택된 메모리셀 트랜지스터의 소스 영역과 드레인 영역 사이를 흐르는 전류를 선택된 부 비트선을 통해 베이스 전류로서 수신하여 증폭하고, 대응하는 제1 주 비트선에 흐르는 전류를 제어하도록 배치된 복수의 바이폴라 트랜지스터와, 불휘발성 반도체 기억장치의 기록 동작시에는 부 비트선과 대응하는 제2 주 비트선을 선택적으로 결합하고, 판독 동작시에는 부 비트선과 대응하는 바이폴라 트랜지스터의 베이스를 선택적으로 결합하는 접속 수단과, 판독 동작에 있어서 외부에서의 어드레스 신호에 따라, 대응하는 부 비트선 및 주 비트선 과 워드선을 선택하는 메모리셀 선택 수단과, 선택된 제1 주 비트선을 흐르는 전류치에 따라, 선택된 메모리셀의 데이타를 판독하는 데이타 판독 수단과, 기록 동작에서 메모리셀 트랜지스터의 전하 축적 전극에 전자를 주입하거나 전자를 추출하는 기록 수단을 더 구비한다.
제2 발명에 따른 불휘발성 반도체 기억장치는 반도체 기판 상에 형성되는 불휘발성 반도체 기억장치에 있어서, 행렬 형상으로 배치되는 복수의 메모리셀을 포함하는 메모리셀 어레이를 구비하고, 메모리셀 어레이는 각각이 제1 및 제2 열과및 제1 복수의 행으로 배치된 복수의 메모리셀을 포함하는 복수의 블럭으로 분할되며, 블럭마다 설치되는 복수의 주 비트선과, 블럭마다 포함되는 열에 대응하여 설치되는 제1 및 제2 부 비트선과, 복수의 블럭에 걸쳐서 메모리셀의 행에 각각 대응하여 설치되는 복수의 워드선과, 제1 및 제2 부 비트선과 워드선의 교점에 각각 대응하여 설치되는 복수의 메모리셀을 구비하고, 각 메모리셀은 메모리셀 트랜지스터를 포함하고, 메모리셀 트랜지스터는 반도체 기판의 제1 도전형의 주표면에 형성된 제2 도전형의 소스 영역 및 제2 도전형의 드레인 영역과, 소스 영역과 드레인 영역 사이에 형성된 채널 영역과, 채널 영역 상에 산화막을 개재하여 형성된 전하 축적 전극과, 전하 축적 전극의 위쪽에 절연막을 개재하여 형성된 제어 전극을 갖고, 메모리셀 트랜지스터의 드레인 영역은 대응하는 부 비트선과 결합하고, 제어 전극은 대응하는 워드선에 의해 전위가 제어되며, 대응하는 제1 및 제2 부 비트선마다 설치되고, 판독 동작에서 선택된 메모리셀 트랜지스터의 소스 영역과 드레인 영역과의 사이를 흐르는 전류를, 선택된 제1 또는 제2 부 비트선을 통해 베이스 전류로서 수신하여 증폭하는 제1 및 제2 바이폴라 트랜지스터와, 불휘발성 반도체 기억장치의 판독 동작시에는 바이폴라 트랜지스터에 의해 증폭된 전류가 대응하는 주 비트선에 흐르도록 선택적으로 결합시키며, 불휘발성 반도체 기억장치의 기록 동작시에는 선택된 제1 또는 제2 부 비트선에 대응하는 바이폴라 트랜지스터의 에미터 베이스 사이를 단락시키고, 또한, 선택된 주 비트선과 선택된 제1 또는 제2 부 비트선을 결합시키는 접속 수단과, 불휘발성 반도체 기억장치의 판독 동작에서 외부로부터의 어드레스 신호에 따라서 대응하는 제1 또는 제2 부 비트선 및 주 비트선 및 워드선을 선택하는 메모리셀 선택 수단과, 선택된 주 비트선을 흐르는 전류치에 따라 선택된 메모리셀의 데이타를 판독하는 데이타 판독 수단과, 기록 동작에서 메모리셀 트랜지스터의 전하 축적 전극에 전자를 주입하거나 또는 전자를 추출하는 기록 수단을 더 구비한다.
제3 발명에 따른 불휘발성 반도체 기억장치는 반도체 기판 상에 형성되는 불휘발성 반도체 기억장치에 있어서, 행렬 형상으로 배치되는 복수의 메모리셀을 포함하는 메모리셀 어레이를 구비하고, 메모리셀 어레이는 각각이 제1 및 제2 열 및 제1 복수의 행에 배치된 복수의 메모리셀을 포함하는 복수의 블럭으로 분할되고,, 적어도 2개의 블럭에 걸쳐서 설치되는 복수의 주 비트선과, 블럭마다 포함되는 열에 대응하여 설치되는 2개의 부 비트선과, 복수의 블럭에 걸쳐서 메모리셀의 행에 각각 대응하여 설치되는 복수의 워드선과, 부 비트선과 워드선의 교점에 각각 대응하여 설치되는 복수의 메모리셀을 구비하고, 각 메모리셀은 메모리셀 트랜지스터를 포함하고, 메모리셀 트랜지스터는 반도체 기판의 제1 도전형의 주표면에 형성된 제2 도전형의 소스 영역 및 제2 도전형의 드레인 영역과, 소스 영역과 드레인 영역 사이에 형성된 채널 영역과, 채널 영역 상에 산화막을 개재하여 형성된 전하 축적 전극과, 전하 축적 전극의 위쪽에 절연막을 개재하여 형성된 제어 전극을 갖고, 메모리셀 트랜지스터의 드레인 영역은 대응하는 부 비트선과 결합하고 제어 전극은 대응하는 워드선에 의해 전위가 제어되며, 대응하는 제1 블럭의 2개의 부 비트선 중 한 쪽 및 대응하는 제2 블럭의 2개의 부 비트선 중의 한 쪽 쌍방에 대응하여 설치되며, 판독 동작에서 선택된 메모리셀 트랜지스터의 소스 영역과 드레인 영역 간을 흐르는 전류를, 선택된 부 비트선을 통해 베이스 전류로서 수신하여 증폭하도록 배치된 바이폴라 트랜지스터와, 불휘발성 반도체 기억장치의 판독 동작시에는 바이폴라 트랜지스터의 베이스와 선택된 부 비트선을 선택적으로 결합하고, 바이폴라 트랜지스터에 의해 증폭된 전류를 대응하는 주 비트선에 흐르게 하며, 불휘발성 반도체 기억장치의 기록 동작시에는 선택된 부 비트선에 대응하는 바이폴라 트랜지스터의 에미터 베이스 사이를 단락시키며, 또한 선택된 주 비트선과 선택된 부 비트선을 결합시키는 접속 수단과, 불휘발성 반도체 기억장치의 판독 동작시에는 외부로부터의 어드레스 신호에 따라, 대응하는 부 비트선 및 주 비트선과 워드선을 선택하는 메모리셀 선택 수단과, 선택된 주 비트선을 흐르는 전류치에 따라 선택된 메모리셀의 데이타를 판독하는 데이타 판독 수단과, 기록 동작에 있어서 메모리셀 트랜지스터의 전하 축적 전극에 전자를 주입하거나 또는 전자를 추출하는 기록 수단을 더 구비한다.
제4 발명에 따른 불휘발성 반도체 기억장치는 반도체 기판 상에 형성되는 불휘발성 반도체 기억장치에 있어서, 행렬 형상으로 배치되는 복수의 메모리셀을 포함하는 메모리셀 어레이를 구비하고, 메모리셀은 각각이 제1 및 제2 열과 제1 복수의 행에 배치된 복수의 메모리셀을 포함하는 복수의 블럭으로 분할되며, 2개의 블럭마다 설치되는 복수의 주 비트선과, 블럭마다 포함되는 열에 대응하여 설치되는 제1 및 제2 부 비트선과, 복수의 블럭에 걸쳐서 메모리셀의 행에 각각 대응하여 설치되는 복수의 워드선과, 제1 및 제2 부 비트선과 워드선의 교점에 각각 대응하여 설치되는 복수의 메모리셀을 구비하고, 각 메모리셀은 메모리셀 트랜지스터를 포함하고, 메모리셀 트랜지스터는 반도체 기판의 제1 도전형의 주표면에 형성된 제2 도전형의 소스 영역 및 제2 도전형의 드레인 영역과, 소스 영역과 드레인 영역 사이에 형성된 채널 영역과, 채널 영역 상에 산화막을 개재하여 형성된 전하 축적 전극과, 전하 축적 전극의 위쪽에 절연막을 개재하여 형성된 제어 전극을 갖고, 메모리셀 트랜지스터의 드레인 영역은 대응하는 부 비트선과 결합하고, 제어 전극은 대응하는 워드선에 의해 전위가 제어되고, 대응하는 2개의 블럭마다 설치되며, 판독 동작시 선택된 메모리셀 트랜지스터의 소스 영역과 드레인 영역과의 사이를 흐르는 전류를, 선택된 2개의 블럭 중의 제1 또는 제2 부 비트선을 통해 베이스 전류로서 수신하여 증폭하는 바이폴라 트랜지스터와, 불휘발성 반도체 기억장치의 판독 동작시에는 바이폴라 트랜지스터에 의해 증폭된 전류가 대응하는 주 비트선에 흐르도록 선택적으로 결합시키며, 불휘발성 반도체 기억장치의 기록 동작시에는 선택된 바이폴라 트랜지스터의 에미터 베이스 간을 단락시키며, 또한 선택된 주 비트선과 선택된 블럭에 포함되는 제1 또는 제2 부 비트선을 결합시키는 접속 수단과, 불휘발성 반도체 기억장치의 판독 동작시, 외부로부터의 어드레스 신호에 따라서, 대응하는 블럭 중의 제1 또는 제2 부 비트선 및 주 비트선과 워드선을 선택하는 메모리셀 선택 수단과, 선택된 주 비트선을 흐르는 전류치에 따라, 선택된 메모리셀의 데이타를 판독하는 데이타 판독 수단과, 기록 동작시 메모리셀 트랜지스터의 전하 축적 전극에 전자를 주입하거나 또는 전자를 추출하는 기록 수단을 더 구비한다.
도 1은 본 발명의 실시 형태 1의 불휘발성 반도체 기억장치(1000)의 구성을 나타낸 개략 블럭도.
도 2는 메모리셀 블럭(104)의 구성을 나타낸 회로도.
도 3은 P 채널형 메모리셀 트랜지스터의 기록 동작을 설명하기 위한 개념도.
도 4는 P 채널형 메모리셀 트랜지스터의 기록 동작에 있어서의 전자 정공쌍 발생과정을 나타낸 개념도.
도 5는 P 채널형 메모리셀 트랜지스터의 소거 동작을 설명하기 위한 개념도.
도 6은 P 채널형 메모리셀 트랜지스터의 기록, 소거 및 판독 동작의 전위 배치를 나타낸 도면.
도 7은 메모리셀 블럭(104)의 구성을 보다 상세히 설명하기 위한 회로도.
도 8은 P 채널형 메모리셀 트랜지스터의 임계치 분포를 나타낸 도면.
도 9는 P 채널형 메모리셀 트랜지스터의 스탠바이시 및 판독시에 있어서의 전위 배치를 나타낸 도면.
도 10은 본 발명의 실시 형태 1의 변형예를 나타낸 회로도.
도 11은 실시 형태2의 불휘발성 반도체 기억장치의 제조 공정의 제1 공정을 나타낸 단면도.
도 12는 실시 형태 2의 불휘발성 반도체 기억장치의 제조 공정의 제2 공정을 나타낸 단면도.
도 13은 실시 형태 2의 불휘발성 반도체 기억장치의 제조 공정의 제3 공정을 나타낸 단면도.
도 14는 실시 형태 2의 불휘발성 반도체 기억장치의 제조 공정의 제4 공정을 나타낸 단면도.
도 15는 실시 형태 2의 불휘발성 반도체 기억장치의 제조 공정의 제5 공정을 나타낸 단면도.
도 16은 실시 형태 2의 불휘발성 반도체 기억장치의 제조 공정의 제6 공정을 나타낸 단면도.
도 17은 실시 형태2의 불휘발성 반도체 기억장치의 제조 공정의 제7 공정을 나타낸 단면도.
도 18은 실시 형태 2의 불휘발성 반도체 기억장치의 제조 공정의 제8 공정을 나타낸 단면도.
도 19는 실시 형태 2의 불휘발성 반도체 기억장치의 제조 공정의 제9 공정을 나타낸 단면도.
도 20은 실시 형태 2의 불휘발성 반도체 기억장치의 제조 공정의 제10 공정을 나타낸 단면도.
도 21은 실시 형태 2의 불휘발성 반도체 기억장치의 제조 공정의 제11 공정을 나타낸 단면도.
도 22는 실시 형태 2의 불휘발성 반도체 기억장치의 제조 공정의 제12 공정을 나타낸 단면도.
도 23은 불휘발성 반도체 기억장치의 단면 구조를 나타낸 단면도.
도 24는 불휘발성 반도체 기억장치의 웰 구조를 나타낸 제1 도면.
도 25는 불휘발성 반도체 기억장치의 웰 구조를 나타낸 제2 도면.
도 26은 실시 형태 3의 메모리셀 블럭(304)의 구성을 나타낸 회로도.
도 27은 실시 형태 3의 제1 변형예를 나타낸 회로도.
도 28은 실시 형태 3의 제2 변형예를 나타낸 회로도.
도 29는 실시 형태 4의 판독 동작을 설명하기 위한 개념도.
도 30은 실시 형태 4의 프로그램 동작을 설명하기 위한 개념도.
도 31은 실시 형태 4의 메모리셀 블럭(404)의 구성을 나타낸 회로도.
도 32는 실시 형태 4의 불휘발성 반도체 기억장치의 판독 동작을 설명하기 위한 타이밍도.
도 33은 실시 형태 4의 불휘발성 반도체 기억장치의 기록 동작을 설명하기 위한 타이밍도.
도 34는 실시 형태 4의 불휘발성 반도체 기억장치의 소거 동작을 설명하기 위한 타이밍도.
도 35는 불휘발성 반도체 기억장치에 있어서의 웰 전위 공급 배선의 배치를 나타낸 회로도.
도 36은 실시 형태 4의 변형예를 나타낸 회로도.
도 37은 실시 형태 5의 불휘발성 반도체 기억장치의 메모리셀 블럭(504)을 나타낸 회로도.
도 38은 도 38에 도시한 메모리셀 블럭(504)의 패턴을 나타낸 평면도.
도 39는 실시 형태 5의 변형예를 나타낸 회로도.
도 40은 실시 형태 6의 메모리셀 블럭(604)의 구성을 나타낸 회로도.
도 41은 실시 형태 6의 메모리셀 블럭(604)의 제1 평면 패턴을 나타낸 패턴도.
도 42는 실시 형태 6의 메모리셀 블럭(604)의 제2 평면 패턴을 나타낸 평면도.
도 43은 실시 형태 6의 변형예를 나타낸 회로도.
도 44는 본 발명의 실시 형태 7의 메모리셀 블럭(704)의 구성을 나타낸 회로도.
도 45는 실시 형태 7의 불휘발성 반도체 기억장치의 판독 동작을 설명하기 위한 타이밍도.
도 46은 실시 형태 7의 불휘발성 반도체 기억장치의 기록 동작을 설명하기 위한 타이밍도.
도 47은 실시 형태 7의 불휘발성 반도체 기억장치의 소거 동작을 설명하기 위한 타이밍도.
도 48은 실시 형태 7의 변형예를 나타낸 회로도.
도 49는 실시 형태 8의 메모리셀 블럭(804)의 구성을 나타낸 회로도.
도 50은 실시 형태 8의 변형예를 나타낸 회로도.
도 51은 실시 형태 9의 메모리셀 블럭(904)의 구성을 나타낸 회로도.
도 52는 실시 형태 9의 변형예를 나타낸 회로도이다.
도 53은 실시 형태 10의 메모리셀 블럭(1004)의 구성을 나타낸 회로도.
도 54는 실시 형태 10의 변형예를 나타낸 회로도.
도 55는 실시 형태 11의 메모리셀 블럭(1104)의 구성을 나타낸 회로도.
도 56은 실시 형태 11의 변형예를 나타낸 회로도.
도 57은 실시 형태 12의 메모리셀 블럭(1204)의 구성을 나타낸 회로도.
도 58은 실시 형태 12의 변형예를 나타낸 회로도.
도 59는 종래의 NOR형 플래쉬 메모리의 메모리셀 어레이의 구성을 나타낸 회로도.
도 60은 종래의 불휘발성 반도체 기억장치의 메모리셀 트랜지스터의 구조를 설명하기 위한 단면 모식도.
도 61은 종래의 NOR형 플래쉬 메모리에 있어서의 메모리셀 트랜지스터의 임계치 분포를 나타낸 도면.
도 62는 종래의 NOR형 플래쉬 메모리에 있어서의 메모리셀 트랜지스터의 임계치 분포를 나타낸 도면.
도 63은 종래의 NOR형 플래쉬 메모리에 있어서의 과소거 셀의 문제를 설명하기 위한 도면.
도 64는 종래의 DINOR형 플래쉬 메모리의 메모리 구성을 나타낸 회로도.
도 65는 종래의 DINOR형 플래쉬 메모리에 있어서의 메모리셀 트랜지스터의 임계치 분포를 나타낸 도면.
도 66은 종래의 DINOR형 플래쉬 메모리에 있어서의 메모리셀 트랜지스터의 임계치분포를 나타낸 도면.
도 67은 메모리셀 트랜지스터의 컨트롤 게이트 전압과 판독 전류와의 관계를 나타낸 도면.
도 68은 메모리셀 트랜지스터의 컨트롤 게이트 전압과 특성치 G와의 관계를 나타낸 도면.
도면의 주요 부분에 대한 부호의 설명
102 : 어드레스 버퍼
104, 204, 304 : 메모리셀 어레이
106 : WL 디코더
108 : Y 디코더
114 : 메모리셀 SG 디코더
114, 116 : 소스 디코더
110 : 고전압 발생 회로
112 : 부전압 발생 회로
120 : 웰 전위 발생 회로
132 : 판독 전압 발생 회로
122 : 기록/소거 제어 회로
124 : 데이타 입출력 버퍼
126 : 데이타 드라이버
128 : 센스 증폭기
130 : 기록 회로
205 : SG 디코더
205, 207, 208 : 소스 디코더
100 내지 200 : 불휘발성 반도체 기억장치
L : 신호선
WL : 워드선
BL : 비트선
SL : 소스선
MC : 메모리셀 트랜지스터
MS : 셀 선택 트랜지스터
SG : 선택 게이트
1 : 반도체 기판
12 : 소스 영역
13, 23 : 드레인 영역
14 : 산화막
15 : 부유 게이트 전극
16 : 절연막
17 : 컨트롤 게이트 전극
(제1 실시 형태)
도 1은 본 발명의 제1 실시 형태의 불휘발성 반도체 기억장치(1000)의 구성을 도시한 개략 블럭도이다.
도 1에 도시한 바와 같이, 불휘발성 반도체 기억장치(1000)는 어드레스 버퍼(102)와, 메모리셀 어레이(104)와, WL 디코더(106)와, Y 디코더(108)와, SG 디코더(114)와, 소스 디코더(116)를 포함한다.
어드레스 버퍼(102)는 외부로부터의 어드레스 신호 A0 ∼ Ai를 수신하여 대응하는 내부 행 어드레스 신호 Ax와 대응하는 내부 열 어드레스 신호 Ay를 출력한다. WL 디코더(106)는 어드레스 버퍼(102)로부터의 내부 행 어드레스 신호 Ax를 수신하여 대응하는 메모리셀 어레이(104)의 워드선을 선택한다. Y 디코더(108)는 어드레스 버퍼(102)로부터의 내부 열 어드레스 신호 Ai를 수신하여 메모리셀 어레이(104)의 대응하는 주 비트선을 선택한다.
메모리셀 어레이(104)는 NOR형 메모리 어레이로서 복수의 메모리셀 트랜지스터 MT를 포함한다. 메모리셀 트랜지스터 MT는 부유 게이트형 트랜지스터로 구성된다.
이하에서는 메모리셀 트랜지스터 및 셀 선택 트랜지스터는 P채널형 MOS 트랜지스터인 것으로 하여 설명한다.
도 1에서는 설명을 간단히 하기 위해 2행 4열의 메모리셀 트랜지스터를 포함하는 블럭, 즉 메모리셀 트랜지스터 MT11, MT12, MT13, MT14, MT21, MT22, MT23 및 MT24를 대표적으로 도시한다.
여기서, 상기 메모리셀의 블럭은 일반적으로는 보다 많은 메모리셀을 포함하고, 이 블럭이 예를 들면 동일 웰 내에 형성된 소거 동작 시의 소거 단위에 상당하는 구성으로 하는 것도 가능하다.
메모리셀 트랜지스터 MT11 ∼ MT14의 각 컨트롤 게이트 전극은 모두 워드선 WL1에 접속된다. 메모리셀 트랜지스터 MT21 ∼ MT24의 각 컨트롤 게이트 전극은 모두 워드선 WL2에 접속된다.
메모리셀 트랜지스터 MT11 ∼ MT14 및 MT21 ∼ MT24의 각 소스 영역은 소스선 SL에 접속된다.
메모리셀 트랜지스터 MT11 및 MT21의 드레인 영역은 부 비트선 SBL1에 접속된다. 메모리셀 트랜지스터 MT12 및 MT22의 드레인 영역은 부 비트선 SBL2에 접속된다. 메모리셀 트랜지스터 MT13 및 MT23의 드레인 영역은 부 비트선 SBL3에 접속된다. 메모리셀 트랜지스터 MT14 및 MT24의 드레인 영역은 부 비트선 SBL4에 접속된다.
부 비트선 SBL1의 일단은 선택 게이트 트랜지스터 PSG1을 통해 프로그램 주 비트선 PMBL1과 접속한다. 부 비트선 SBL2의 일단은 선택 게이트 트랜지스터 PSG2를 통해 프로그램 주 비트선 PMBL1과 접속한다. 부 비트선 SBL3의 일단은 선택 게이트 트랜지스터 PSG3를 통해 프로그램 주 비트선 PMBL1과 접속한다. 부 비트선 SBL4의 일단은 선택 게이트 트랜지스터 PSG4를 통해 프로그램 주 비트선 PMBL1과 접속한다.
MOS 트랜지스터인 선택 게이트 트랜지스터 PSGl ∼ PSG4의 각 게이트 전극은 각각 선택선 PSL1 ∼ PSL4에 접속된다.
또한, 상기 메모리셀의 블럭에 대응하여 바이폴라 트랜지스터 BT1이 설치된다.
바이폴라 트랜지스터 BT1의 콜렉터는 접지 전위를 받는다.
부 비트선 SBL1의 타단은 선택 게이트 트랜지스터 RSG1을 통해 바이폴라 트랜지스터 BT1의 베이스와 접속한다. 부 비트선 SBL2의 타단은 선택 게이트 트랜지스터 RSG2를 통해 바이폴라 트랜지스터 BT1의 베이스와 접속한다. 부 비트선 SBL3의 타단은 선택 게이트 트랜지스터 RSG3를 통해 바이폴라 트랜지스터 BT1의 베이스와 접속한다. 부 비트선 SBL4의 타단은 선택 게이트 트랜지스터 RSG4를 통해 바이폴라 트랜지스터 BT1의 베이스와 접속한다.
MOS 트랜지스터인 선택 게이트 트랜지스터 RSG1 ∼ RSG4의 각 게이트 전극은 각각 선택선 RSL1 ∼ RSL4에 접속된다.
바이폴라 트랜지스터 BT1의 에미터는 판독 주 비트선 RSLG1과 접속한다.
실제로는 메모리셀 어레이(104)에는 메모리셀 블럭이 복수 포함되며 각 블럭마다 상기한 바와 같은 구성을 갖고 있다.
WL 디코더(106)는 어드레스 버퍼(102)로부터 제공되는 내부 행 어드레스 신호 Ax에 따라서 대응하는 워드선 WL1 ∼ WL4 중 어느 하나를 선택한다.
SG 디코더(114)는 기록 및 소거 동작시, 어드레스 버퍼(102)로부터 제공되는 내부 열 어드레스 신호 Ay에 따라서 선택된 열에 대응하는 부 비트선이 프로그램 주 비트선 PMBL1과 접속하도록 선택선 PSL1 ∼ PSL4 중 어느 하나를 활성화시킨다. SG 디코더(114)는 판독 동작시, 선택된 열에 대응하는 부 비트선이 판독 주 비트선 RMBL1과 접속하도록 선택선 RSL1 ∼ RSL4 중 어느 하나를 활성화시킨다.
소스 디코더(116)는 기록, 소거, 판독 동작에 따라서 소스선 SL의 전위를 조정한다.
불휘발성 반도체 기억장치(1000)는 추가로 고전압 발생 회로(110)와, 부전압 발생 회로(112)와, 웰 전위 발생 회로(120)와, 판독 전압 발생 회로(132)를 포함한다.
고전압 발생 회로(110)는 외부 전원 전압 VCC를 수신하여 메모리셀로의 데이타 기록 혹은 소거 동작에 필요한 고전압을 발생한다. 부전압 발생 회로(112)는 외부 전원 전압 Vcc를 수신하여 메모리셀 어레이로의 기록 혹은 소거 동작에서 필요한 부전압을 발생한다. 웰 전위 발생 회로(120)는 고전압 발생 회로(110)의 출력을 수신하여 메모리셀 트랜지스터가 형성되는 반도체 기판 표면의 웰 전위를 제어한다. 판독 전압 발생 회로(132)는 임의의 판독 전압을 생성한다.
WL 디코더(106)는 고전압 발생 회로(110) 및 부전압 발생 회로(112)의 출력을 수신하여, 기록 동작시 선택된 워드선에 소정의 정전압(正電壓)을 공급하고, 소거 동작시 선택된 워드선에 부전압을 공급한다.
불휘발성 반도체 기억장치(1000)는 추가로, 기록/소거 제어 회로(122)와, 데이타 입출력 버퍼(124)와, 데이타 드라이버(126)와, 센스 증폭기(128)와, 기록 회로(130)를 포함한다.
기록/소거 제어 회로(122)는 메모리셀로의 기록 동작 및 소거 동작을 제어한다. 데이타 입출력 버퍼(124)는 외부로부터의 데이타를 수신하여 내부 회로에, 혹은 메모리셀로부터 판독된 데이타를 수신하여 외부에 출력한다. 데이타 드라이버(126)는 데이타 입출력 버퍼(124)에 입력된 기록 데이타를 수신하여, 대응하는 비트선 전위를 구동한다. 센스 증폭기(128)는 데이타 판독시에, 판독 주 비트선 RMBL1을 통해, 선택된 메모리셀의 기억 정보에 따라, 대응하는 판독 데이타를 출력한다. 기록 회로(130)는 데이타 드라이버(126)로부터의 기록 데이타를 수신하여 유지하고, 부전압 발생 회로(112)로부터의 부전압을 대응하는 비트선에 공급한다.
데이타 드라이버(126)는 프로그램 주 비트선 PMBL1에 대해 열 선택 게이트 PSLG1을 통해 접속하고, 센스 증폭기(128)는 판독 주 비트선 RMBL2에 대해서는 열 선택 게이트 RSLG1을 통해 접속한다. 열 선택 게이트 PSLG1 및 RSLG1의 게이트 전위는 Y 디코더(108)에 의해 제어된다. 따라서, 어드레스 버퍼(102)로부터의 내부 열 어드레스 신호 Ay에 따라서 선택된 주 비트선(이하, 프로그램 주 비트선과 판독 주 비트선을 총칭하여 주 비트선이라함)과 센스 증폭기(128) 또는 데이타 드라이버(126)가 접속된다.
도 2는 도 1에 도시한 메모리셀 어레이(104)의 구성을 보다 상세하게 도시한 회로도이다.
4개의 부 비트선 SBL1 ∼ SBL4의 각각에는 메모리셀 트랜지스터인 복수의 부유 게이트형 트랜지스터의 드레인이 접속되어 있다.
4개의 부 비트선에 접속하는 메모리셀 트랜지스터 중, 동일한 행에 속하는 메모리셀 트랜지스터의 게이트는 공통적으로 대응하는 워드선에 접속한다.
4개의 부 비트선의 일단은 각각 제1 전환 회로(200)에 의해 선택적으로 프로그램 주 비트선과 접속된다. 제1 전환 회로는 선택선 PSL1 ∼ PSL4를 통해 SG 디코더(114)에 의해 제어된다.
제1 전환 회로(200)는 대응하는 부 비트선 SBL1 ∼ SBL4와 프로그램 주 비트선 PMBL1 간에 각각 접속되는 선택 게이트 PSG1 ∼ PSG4를 포함한다.
선택 게이트 PSG1 ∼ PSG4의 게이트는 각각 대응하는 선택선 PSL1 ∼ PSL4와 접속한다.
4개의 부 비트선의 타단은 각각 제2 전환 회로(210)에 의해 선택적으로 바이폴라 트랜지스터의 베이스와 접속된다. 제2 전환 회로는 선택선 RSL1 ∼ PSL4를 통해 SG 디코더(114)에 의해 제어된다.
제2 전환 회로(210)는 대응하는 부 비트선 SBL1 ∼ SBL4와 판독 주 비트선 RMBL1과의 사이에 각각 접속되는 선택 게이트 RSG1 ∼ RSG4를 포함한다.
선택 게이트 RSG1 ∼ RSG4의 게이트는 각각 대응하는 선택선 RSL1 ∼ RSL4와 접속한다.
[P 채널 부유 게이트형 메모리셀의 동작]
상술한 바와 같이, 도 2에 도시한 예에서는 메모리셀 트랜지스터는 P채널형 부유 게이트형 트랜지스터이다.
그래서, 이하에서는 우선 P채널형의 부유 게이트형 트랜지스터의 메모리셀 트랜지스터로의 기록 및 소거 동작과 그 특징을 간단히 설명해 두기로 한다.
도 3은 P채널 부유 게이트형 메모리셀의 구조를 도시한 단면도이다. P채널 부유 게이트형 메모리셀은 n형 웰(1)의 표면에 p형의 소스 영역(2) 및 p형의 드레인 영역(3)이 형성되어 있다. 또, 도 3에서 소스 영역(2) 및 드레인 영역(3)과 n웰(1)과의 경계에 각각 pn 접합(2a, 3a)이 형성되어 있다.
소스 영역(2)과 드레인 영역(3)과의 사이 사이에 형성된 채널 영역(8)의 위쪽에는 터널 산화막(4)을 개재하여 부유 게이트 전극(5)이 형성되어 있다. 이 부유 게이트 전극(5)의 위쪽에는 절연막(6)을 개재하여 컨트롤 게이트 전극(7)이 형성되어 있다. 또, 절연막(6)은 일반적으로는 산화막, 질화막 및 산화막으로 이루어지는 3층의 적층막이 이용되고 있다.
상기 구조로 이루어지는 불휘발성 반도체 기억장치의 기록, 소거 및 판독 동작에 대해 설명한다.
우선, 기록 시에서는 도 3 및 도 6을 참조하여 컨트롤 게이트 전극(7)에 4 ∼ 11V 정도의 플러스 전위를 인가하고, 드레인 영역(3)에 -3 ∼ -10V 정도의 마이너스 전위를 인가하고, 소스 영역(2)을 개방 상태로 하고 n웰(1)을 접지 전위로 한다.
즉, 종래의 n채널형 MOS 트랜지스터를 이용한 DINOR형 플래쉬 메모리셀의 기록시와 반대 극성의 전위 배치로 전위를 인가한다.
이 때의 도 3의 A에서 도시한 영역에서의 기록 동작의 모식도를 도 4에 도시한다.
드레인 영역(3)에서 밴드-밴드 간 터널 전류(band-to-band tunnel current)가 발생하고 전자-정공쌍(9)이 생성된다. 그 중에 전자(9a)는 횡방향 전계에 의해 채널(8) 방향으로 가속되며 고에너지를 갖는 열 전자가 된다. 이 때, 컨트롤 게이트(7)에는 플러스 전위가 인가되어 있기 때문에, 이 열 전자(9a)는 용이하게 터널 산화막(4)에 주입되며 부유 게이트 전극(5)에 도달할 수 있다. 이 밴드 - 밴드 간 터널 전류 유기 열전자 주입에 의해 부유 게이트 전극(5)으로의 전자의 주입을 행하고 메모리셀의 기록 동작을 행하고 있다.
이 기록 동작에 의해, 메모리셀은 Low Vt(Vth가 낮은 상태. 다만 p 채널형 트랜지스터를 위해 마이너스의 부호로 절대치가 작아짐)가 된다.
다음에, 소거 동작에 대해 도 5 및 도 6을 참조하여 설명한다. 소거 동작에서는 컨트롤 게이트 전극(7)에 -5 ∼ -12V 정도의 마이너스 전위를 인가하고, 소스 영역(2) 및 n웰(1)에 5 ∼ 12V 정도의 플러스 전위를 인가하고, 드레인 영역을 개방 상태로 한다. 즉, n채널형 MOS 트랜지스터를 이용한 DINOR형 플래쉬 메모리셀의 소거 시와 역의 극성의 전위 배치에 의해 채널부(8)에 정공의 채널층을 형성한다. 상술한 전위 배치에 의해 채널층과 부유 게이트 전극(5) 간의 터널 산화막(4)에 강전계가 인가되며, FN 터널 현상에 의해 부유 게이트 전극(5)으로부터 정공의 채널층으로 전자가 인출된다. 이 소거 동작에 의해, 메모리셀은 High Vt(Vth가 높은 상태 : 다만, P 채널형 트랜지스터이기 때문에 절대값은 마이너스의 부호가 됨)가 된다.
또한, 판독 동작에서는 도 4에 도시한 바와 같이 컨트롤 게이트 전극(7)에 High Vt와 Low Vt의 거의 중간이 되는 -1.5 ∼ -5V 정도의 마이너스 전위를 인가하고, 소스 영역(2) 및 n웰(1)을 접지 전위로 하고 드레인 영역(3)에 -0.1 ∼ -2V 정도의 마이너스 전위를 인가한다.
이 전위 배치에 의해, 불휘발성 반도체 기억장치에 전류가 흐르는지의 여부로, 이 불휘발성 반도체 기억장치가 Low Vt인지를 판정한다.
이와 같이 P채널 부유 게이트형 메모리셀에서는 도 6에 도시한 바와 같은 전위 조건에 의해 행하기 때문에, 기록 시에서는 드레인 영역(3) 근방에서 밴드-밴드 간 터널 전류에 의해 발생하는 전자 - 정공쌍(9) 중, 정공(9b)은 드레인 영역(3)으로 당겨지고, 또한, 드레인 영역(3)에서는 정공의 농도가 높기 때문에 정공은 산란을 일으켜 에너지를 빼앗겨 고에너지를 갖는 핫홀(hot holes)이 되는 일이 없다. 또한, 가령 핫홀이 존재한 경우에서도 부유 게이트(5)는 플러스 전위가 되어 있기 때문에, 핫홀이 주입되는 경우는 있을 수 없다.
따라서, 터널 산화막(4)으로의 핫홀 주입을 일으키지 않고, 종래의 n채널의 MOS형 메모리셀에서 큰 문제가 되고 있는 터널 산화막으로의 핫홀 주입에 의한 터널 산화막의 현저한 열화를 막는 것이 가능해진다.
또한, 핫홀의 터널 산화막으로의 주입이 일어나지 않기 때문에 종래의 n채널의 MOS형 메모리셀에서 실효 게이트 길이의 확보에 대해서도 종래와 같은 전계 완화층의 형성이 불필요하기 때문에, 종래의 n채널의 MOS형 메모리셀의 구조에 비해, 보다 미세화가 가능해지므로 고집적화가 가능해진다.
[불휘발성 반도체 기억장치(1000)의 동작]
다음에, 제1 실시 형태에서의 불휘발성 반도체 기억장치(1000)의 동작에 대해 간단하게 설명한다.
[프로그램 동작]
메모리셀에 대해 데이타를 기록하는 경우에는 어드레스 버퍼(102)에 선택되어야 할 메모리셀의 어드레스를 지정하는 어드레스 신호 A0 ∼ Ai가 제공된다. 한편, 데이타 입출력 버퍼(124)에는 기록되어야 할 데이타가 제공되며 이에 따라 데이타 드라이버(126)가 대응하는 비트선의 전위 레벨을 구동한다. 기록 회로(130)는 프로그램 비트선 BL1을 통해 데이타 드라이버(126)로부터 기록 데이타를 수신한다.
메모리셀 트랜지스터 MT11에 데이타의 기록을 행하는 경우에 대해 설명한다. 우선, 메모리셀 트랜지스터 MT11을 포함하는 섹터에 대한 소거 동작이 행해진다. 여기서 섹터란 예를 들면 동일한 웰 내에 형성되는 메모리셀군을 말하며 도 2에 도시한 메모리셀 블럭에 상당하는 것으로 한다.
이하에서는 메모리셀 트랜지스터 MT11에 주목하여 설명한다.
기록/소거 제어 회로(122)에 제어되어 프로그램 주 비트선 PMBL1은 부유 상태가 되며, 고전압 발생 회로(110) 및 부전압 발생 회로(112)는 각각 소정의 고전압 및 부전압을 발생한다. 이에 따라, 소스 디코더(116)는 소스선 SL을 통해 메모리셀 트랜지스터 MT11의 소스 전위를 소정의 플러스 전위(예를 들면 8V)로 한다. 한편, 웰 전위 발생 회로(120)도 메모리셀 트랜지스터의 웰 전위를 메모리셀 트랜지스터 MT11의 소스 전위와 동일한 플러스 전위(예를 들면, 8V)로 한다.
SG 디코더(114)는 동일 섹터 내의 선택선 PSL1 ∼ PSL4에 대해 소정의 전위를 공급하고, 부 비트선 SBL1 ∼ SBL4를 프로그램 주 비트선 PMBL1으로부터 개방한다.
WL 디코더(106)는 기록/소거 제어 회로(122)에 제어되어 부전압 발생 회로(112)로부터 출력되는 부전압(예를 들면, -10V)을 섹터 내의 워드선에 공급한다. 이에 따라, 메모리셀 트랜지스터 QC11의 부유 게이트 전극으로부터 기판측으로 전자가 주입되며 이들 메모리셀 트랜지스터 MT111 임계치의 절대치가 상승한다. 섹터 내의 다른 메모리셀 트랜지스터에 대해서도 마찬가지이다.
다음에, 기록 동작에 대해 설명한다. 기록 회로(130)는 기록/소거 제어 회로(122)로 제어되어 비트선 BL1의 전위 레벨을 구동한다. 소스 디코더(116)는 소스선 SL1을 부유 상태로 한다. 웰 전위 구동 회로(120)는 기록/소거 제어 회로(122)로 제어되어 웰 전위를 예를 들면, 0V로 한다.
SG 디코더(114)는 내부 어드레스 신호 Ay에 응답하여 선택된 열에 대응하는 셀 선택선 PSL1에 대해 소정의 전위를 공급한다.
WL 디코더(106)는 기록/소거 제어 회로(122)로 제어되어 고전압 발생 회로(110)로부터 제공되는 전위(예를 들면, 8V)를 워드선 WL1에 공급한다. 기록 회로(130)도 기록/소거 제어 회로(122)로 제어되어 프로그램 주 비트선 PMBL1의 레벨을 부전압 발생 회로(112)로부터 출력되는 부전압에 기초하여 소정의 고전위(예를 들면, -5V)로 한다.
이 결과, 메모리셀 트랜지스터 MT11의 부유 게이트 전극으로의 전자의 주입이 행해지며, 메모리셀 트랜지스터 MT11의 임계치가 변화함으로써 데이타의 기록이 행해진다.
그런데, 종래의 NOR형 플래쉬 메모리에서는 1개의 비트선 BL의 메모리셀 트랜지스터에 대해서만 데이타의 기록을 행하는 경우에도 동일 비트선에 접속되는 비선택 상태의 메모리셀 트랜지스터의 드레인에 고전압이 인가되게 된다. 이 때문에, 동일 비트선 상의 비선택 상태의 메모리셀 트랜지스터의 부유 게이트 중의 전하량이 변화하고, 최악의 경우, 기록되어 있는 데이타가 변화하여 버린다고 하는 문제가 있다.
그러나, 제1 실시 형태에서의 메모리셀 어레이(104)에서는 선택 게이트 트랜지스터를 이용함으로써, 재기록 시에 선택된 부 비트선만을 프로그램 주 비트선 PMBL1과 접속할 수 있다. 따라서, 메모리셀 트랜지스터에 대한 재기록 동작이 다른 메모리셀 트랜지스터 임계치에 주는 영향을 경감할 수 있다.
[판독 동작]
메모리셀로부터 데이타를 판독하는 경우에는 어드레스 버퍼(102)에 선택되어야 할 메모리셀의 어드레스를 지정하는 어드레스 신호 A0 ∼ Ai가 제공된다. 어드레스 버퍼(102)로부터 내부 어드레스 신호 Ax가 출력된다.
메모리셀 트랜지스터 MT11이 선택되는 것으로 한다. SG 디코더(114)는 내부 어드레스 신호 Ay에 응답하여 판독 선택된 열에 대응하는 선택선 RSL1에 대해 소정의 전위를 공급함으로써 부 비트선 SBL1과 바이폴라 트랜지스터 BT1의 베이스를 접속한다.
WL 디코더(106)는 내부 어드레스 신호 Ax에 응답하여 판독 선택된 워드선 WL1에 소정의 전위(예를 들면 -1.8V)를 공급한다.
또한, 판독 주 비트선 RMBL1에는 예를 들면 -1.8V의 전위가 공급되며 소스선 SL에는 소정의 전압(예를 들면 0V)이 공급된다.
메모리셀 트랜지스터 MT11이 상기 워드선의 전위, 즉 컨트롤 게이트의 전위로 도통 상태가 되어 있는 경우, 바이폴라 트랜지스터 BT1의 베이스는 판독 주 비트선 RMBL1의 전위(-1.8V)보다도 플러스측 전위, 예를 들면, 1.0V로 바이어스된다.
따라서, 바이폴라 트랜지스터의 에미터·베이스 간이 순 방향 바이어스되며, 메모리셀 트랜지스터 MT11의 채널 전류가 베이스 전류로서 바이폴라 트랜지스터 BT1에 흐른다.
이에 따라, 판독 주 비트선 RMBL1에는 이 바이폴라 트랜지스터의 에미터 접지 전류 증폭율에 대응하여 베이스 전류가 증폭된 전류가 흐르게 된다.
센스 증폭기(128)는 열 선택 게이트 RSLG1을 통해 판독 주 비트선 RMBL1의 전위의 변화를 검지한다.
따라서, 제1 실시 형태의 불휘발성 반도체 기억장치(1000)에서는 메모리셀 트랜지스터를 흐르는 전류는 부 비트선만을 충전하면되고, 용량이 큰 판독 비트선의 충전 전류는 바이폴라 트랜지스터가 공급한다.
이 때문에, 주 비트선의 충전 전류는 전원 전압을 저하시킨 경우에도 고속인 판독 동작을 실현하는 것이 가능하다.
[제1 실시 형태의 메모리셀 구성의 제1 변형예]
도 7은 도 2에 도시한 메모리셀 블럭의 제1 변형예의 구성을 도시한 회로도이다. 도 2에 도시한 구성과 다른 점은 메모리셀 트랜지스터 MT의 드레인과 대응하는 부 비트선과의 사이에 셀 선택 트랜지스터 MS가 접속되는 구성이 되고 있는 점이다. 셀 선택 트랜지스터 MS의 게이트 전위는 셀 선택선 MSL에 의해 SG 디코더(114)에 의해 제어되게 한다.
즉, SG 디코더(114)는 외부로부터의 어드레스 신호에 따라서 선택된 메모리셀 중의 셀 선택 트랜지스터를 셀 선택선을 활성화함으로써 도통 상태로 한다.
이하, 1개의 메모리셀 트랜지스터로 메모리셀을 구성하는 메모리셀을 1트랜지스터형 메모리셀, 상술한 바와 같은 메모리셀을 2트랜지스터형 메모리셀로 각각 칭하도록 한다.
또한, 메모리셀 트랜지스터 MT의 드레인 영역과 부 비트선 SBL 사이에 셀 선택 트랜지스터 MS를 배치하는 접속을 드레인 셀렉트형 접속이라한다.
그 밖의 점은, 도 2에 도시한 메모리셀 블럭의 구성과 마찬가지이므로, 동일 부분에는 동일 부호를 붙여 설명은 생략한다.
이상과 같은 구성으로 함에 따른 효과는 이하와 같다.
먼저, 2트랜지스터형 메모리셀에서는 셀 선택 트랜지스터를 이용함으로써, 기록시에 선택된 메모리셀 트랜지스터만을 비트선과 접속할 수 있다. 따라서, 1개의 메모리셀 트랜지스터의 기록 동작은, 다른 메모리셀 트랜지스터의 임계치에 영향을 주지 않는다. 즉, 드레인 간섭의 문제가 발생되지 않는다.
다음으로는, 이하에 설명하는 것 같은 이점이 있다.
즉, 판독 동작시에, 메모리셀 트랜지스터 MT의 컨트롤 게이트 전극에 인가하는 전압을 임의의 전위로 하고, 또한 스탠바이시에는 판독 동작시와 동일한 전압을 모든 메모리셀 트랜지스터로 인가하는 것이 가능해지는 것이다.
도 8은 2트랜지스터형 메모리셀의 메모리셀부에 있어서의 임계치 분포예를 나타낸 도면이다. 도 8에 도시한 바와 같이, 메모리셀 트랜지스터의 임계치측의 분포는, 예를 들면 0볼트 이상이어도 좋다. 이에 따라서, 메모리셀 트랜지스터의 컨트롤 게이트 전극에 인가하는 전압(판독 전압)도 임의로 선택할 수 있다.
이것은, 2트랜지스터형 메모리셀에 있어서는 각 메모리셀 트랜지스터마다 셀 선택 트랜지스터가 접속되어 있기 때문에, 선택 상태의 메모리셀 트랜지스터와 동일한 비트선에 접속된 비선택 상태의 메모리셀 트랜지스터에 대응하는 셀 선택 트랜지스터를 전부 오프 상태로 함으로써, 비선택 상태의 메모리셀 트랜지스터로부터의 누설 전류를 저지할 수 있는 것에 의한다.
2트랜지스터형 메모리셀의 메모리셀 트랜지스터부에 있어서의 판독 전압과 스탠바이시의 전압과의 관계에 대해 설명한다.
도 9는 드레인 셀렉트형 접속의 2트랜지스터형 메모리셀에 인가하는 각종 전압의 전압 조건을 나타낸 도면이다. Vcg는 메모리셀 트랜지스터의 컨트롤 게이트 전극에 인가하는 전압(판독 전압)을, Vs는 소스선과 접속되는 소스 영역에 인가하는 전압을, vd는 부 비트선과 접속되는 드레인 영역에 인가하는 전압을, vsg는 셀 선택 트랜지스터의 게이트 전극에 인가하는 전압을 나타낸다.
도 9에 도시한 바와 같이, 스탠바이시에 있어서는 판독 동작과 동일한 전압을 메모리셀 트랜지스터의 컨트롤 게이트 전극에 인가하는 것이 가능해진다. 이것은, 모든 메모리셀 트랜지스터에 대응하는 셀 선택 트랜지스터를 오프 상태로 해 놓음으로써 메모리셀 트랜지스터와 비트선을 비접속 상태로 할 수 있기 때문에, 스탠바이시와 판독시와의 전압 조정을 행할 필요가 없기 때문이다.
또, 외부 전원 전압 Vcc 이외의 임의의 전압을 판독 전압 Vcg로서 사용하는 경우에는, 도 1에 도시한 판독 전압 발생 회로(132)로 판독 전압 Vcg를 생성하고여 WL 디코더(106)에 공급한다.
즉, 판독 전압 Vcg를 임의의 전압으로 설정함으로써, 기록 속도 또는 소거 속도의 조정이 가능해진다.
또한, 기록 후의 셀 트랜지스터의 임계치의 마진이 확대되는 것은, 저전원 전압 동작에는 유리하다.
또한, 판독 전압 Vcg와 동일한 전압에서 스탠바이함으로써 판독 동작시에는, 셀 선택 트랜지스터의 게이트 전압만을 소정의 전압으로 충전하면 된다. 따라서, 판독 전압 Vcg(워드선에 인가하는 전압)를 변화하지 않고 판독 동작이 가능해지기 때문에, 워드선에 알루미늄 배선으로 파일링(Piling)을 실시하지 않더라도 고속 판독 동작이 가능해진다.
[실시 형태 1의 메모리셀 구성의 제2 변형예]
도 10은 도 2에 도시한 메모리셀 블럭의 제2 변형예의 구성을 나타낸 회로도이다. 도 2에 도시한 구성과 다른 점은, 메모리셀 트랜지스터 MT의 소스와 대응하는 소스선과의 사이에 셀 선택 트랜지스터 MS가 접속되는 구성으로 되어 있는 점이다. 셀 선택 트랜지스터 MS의 게이트 전위는 셀 선택선 MSL에 의해 SG 디코더(114)에 의해 제어되도록 한다.
즉, SG 디코더(114)는 외부로부터의 어드레스 신호에 따라서, 선택된 메모리셀 중의 셀 선택 트랜지스터를 셀 선택선을 활성화함으로써 도통 상태로 한다.
또한, 메모리셀 트랜지스터 MT의 소스 영역과 소스선 SL과의 사이에 셀 선택 트랜지스터 MS를 배치하는 접속을 소스 셀렉트형 접속이라한다.
그 밖의 점은, 도 2에 도시한 메모리셀 블럭의 구성과 마찬가지이므로, 동일 부분에는 동일 부호를 붙여 설명은 생략한다.
이상과 같은 구성으로 함으로써, 드레인 셀렉트형과 마찬가지로, 판독 전압 Vcg를 임의의 전압으로 설정함으로써, 기록 속도 또는 소거 속도의 조정이 가능해진다.
또한, 기록 후의 셀 트랜지스터의 임계치의 마진이 확대하는 것은, 저전원 전압 동작에는 유리하다.
또한, 판독 전압 Vcg와 동일한 전압에서 스탠바이함으로써 판독 동작시에는, 셀 선택 트랜지스터의 게이트 전압만을 소정의 전압으로 충전하면 좋다. 따라서, 판독 전압 Vcg(워드선에 인가하는 전압)를 변화하지 않고 판독 동작이 가능해지기 때문에, 워드선에 알루미늄 배선으로 파일링을 실시하지 않더라도 고속 판독 동작이 가능해진다.
[실시 형태 2]
이하에서는, 도 1 및 도 2에 도시한 불휘발성 반도체 기억장치(1000)의 제조 방법에 대해 도 11 내지 도 22를 이용하여 설명한다.
도 11 내지 도 22는, 상기한 구조를 갖는 불휘발성 반도체 기억장치(1000)의 제조방법에 있어서의 제1 공정 내지 제12 공정을 나타낸 단면도이다.
우선, 도 11을 참조하여 p형 실리콘 기판(201) 주표면에, 300Å 정도의 막 두께를 갖는 하부층 산화막(202)을 형성한다. 그리고, 이 하부층 산화막(202) 상에, CVD(Chemical Vapor Deposition)법을 이용하여 500Å 정도의 막 두께의 다결정 실리콘막(203)을 형성한다. 이 다결정 실리콘막(203) 상에, CVD법 등을 이용하여 1000Å정도의 실리콘 질화막(204)을 형성한다. 그리고, 이 실리콘 질화막(204) 상에, 소자 분리 영역을 노출하도록 레지스트(205)를 형성한다. 이 레지스트(205)를 마스크로 하여 이방성 에칭을 행함에 따라, 소자 분리 영역 상의 실리콘 질화막(204) 및 다결정 실리콘막(203)을 에칭한다.
그 후, 레지스트(205)를 제거하고, 실리콘 질화막(204)을 마스크로 이용하여 선택 산화를 행함으로써, 도 12에 도시된 바와 같이, 필드 산화막(206)을 형성한다. 그리고, 상기한 다결정 실리콘막(203) 및 실리콘 질화막(204)을 제거한다.
다음에, 도 12에 도시된 바와 같이, 메모리셀 트랜지스터 영역에 인(P)을 이온 주입하여 1000℃ 정도의 온도에서 불순물 드라이브를 행함으로써 n웰(207)이 형성된다.
그리고, 도 13을 참조하여 각 메모리 트랜지스터 등의 임계치 제어를 위한 불순물 주입을 행한 후, 하부층 산화막(202)을 제거한 후, 열산화 처리를 함으로써 p형 실리콘 기판(201) 상 전면(全面)에 150Å 정도의 막 두께의 게이트 산화막(211)을 형성한다. 계속해서, 선택 게이트 트랜지스터 형성 영역을 덮도록 레지스트(212)를 형성한다. 이 레지스트(212)를 마스크로 이용하여 에칭을 행함으로써 선택 게이트 트랜지스터 형성 영역 이외의 게이트 산화막(211)을 제거한다.
도 14를 참조하여 상기 레지스트(212)를 제거하고, 다시 열산화 처리를 실시함으로써 p형 실리콘 기판(201) 상 전면에 100Å 정도의 막 두께의 게이트 산화막(213)을 형성한다. 이에 따라, 선택 게이트 트랜지스터의 형성 영역에는 250Å 정도의 막 두께를 갖는 게이트 산화막이 형성된다. 그리고, 이 게이트 산화막(213) 상에, CVD법 등을 이용하여 제1 다결정 실리콘막(214)을 1200Å 정도의 막 두께로 형성한다.
상기한 제1 다결정 실리콘막(214) 상에, CVD법 등을 이용하여 100Å 정도의 막 두께의 고온 산화막을 형성하고, 이 고온 산화막 상에 CVD법 등을 이용하여 실리콘 질화막을 100Å 정도의 두께로 형성하고, 또한 이 실리콘 질화막 상에 CVD법을 이용하여 150Å 정도의 두께의 고온 산화막을 형성한다. 그에 따라 ONO막(215)이 형성된다.
다음에, 상기한 ONO막(215) 상에, CVD법을 이용하여 불순물이 도입된 다결정 실리콘층을 1200Å 정도의 두께로 형성한다. 그리고, 이 다결정 실리콘층 상에 스퍼터링법을 이용하여 텅스텐 실리사이드(WSi) 층을 1200Å 정도의 두께로 형성한다. 이에 따라 컨트롤 게이트 전극이 되는 도전층(216)이 형성된다.
이 도전층(216) 상에 CVD법을 이용하여 2000Å 정도의 막 두께를 갖는 TEOS막(217)을 형성한다.
다음에, 도 15를 참조하면, 상기한 TEOS막(217) 상에, 도 15에 있어서 가로 방향에 단속적으로 레지스트(218a)를 형성한다. 그리고, 이 레지스트(218a)를 마스크로서 이용하여 TEOS막(217), 도전막(216), ONO막(215), 제1 다결정 실리콘막(214)을 에칭한다. 이에 따라, 부유 게이트 전극(219) 및 컨트롤 게이트 전극(220)이 형성된다.
다음에, 도 16을 참조하면, 선택 게이트 트랜지스터 영역 및 메모리셀 트랜지스터 영역에 CVD법을 이용하여 2000Å 정도의 막 두께를 갖는 고온 산화막을 형성한다. 그리고, 이 고온 산화막을 이방성 에칭함으로써, 트랜지스터의 게이트의 측벽에 측벽(225)을 형성한다.
다음에, 도 17을 참조하면, 이 측벽(225) 및 레지스트 패턴(218b)을 마스크로 이용하여 BF2또는 B 주입을 행하고, 선택 게이트 트랜지스터부에 농도 1E17∼ 1E20㎝-3이고, 깊이 0. 1∼ 0. 3㎛인 p형 불순물층을 형성한다. 이에 따라, 선택 게이트 트랜지스터와 메모리셀 트랜지스터의 소스 영역(224a) 및 드레인 영역(223a) 및 소스 영역(224b) 및 드레인 영역(223b)이 형성된다. 동시에, 바이폴라 트랜지스터의 베이스 영역도 형성된다.
또, 특별히 한정하지는 않지만, 소스 영역(223a)의 불순물 농도를 소스 영역(223b)에 비교하여 낮아지도록 설정하는 것이 바람직하다.
이것은, 소스 영역(223a)은 바이폴라 트랜지스터의 베이스 영역으로서도 기능하기 때문에, 이 영역의 불순물 농도가 너무 높으면 에미터의 주입 효율이 저하되기 때문이다.
그 후, 도 18에 도시한 바와 같이, 상기 레지스트(218b)를 제거한 후, 메모리셀 트랜지스터 및 선택 게이트 트랜지스터 상에, CVD법을 이용하여 TEOS막 등으로 이루어지는 실리콘 산화막(225)을 형성한다.
다음에, 메모리셀 트랜지스터의 드레인 영역 상 및 선택 게이트 트랜지스터의 소스 영역 중의 베이스 접촉 영역, 선택 게이트 트랜지스터의 소스 영역 중의 베이스 접촉 영역 이외의 영역 및 드레인 영역 상에 있어서만 개공하는 레지스트 패턴(resist pattern opening)을 형성하고, 도 19에 도시한 바와 같은 콘택트홀을 형성한다.
다음에, 도 20에 도시한 바와 같이, 선택 게이트 트랜지스터의 소스 영역 중의 베이스 접촉 영역 이외의 영역만 개공하는 레지스트 패턴(218c)을 형성하고, 이 레지스트 마스크 및 절연막(225)을 마스크로 하여, 비소(As) 또는, 인(P)을 이온 주입하고, n형 불순물 농도 1E19∼ 1E21㎝-3의 농도로, 깊이 0. 05∼ 0. 2㎛의 에미터 영역을 형성한다.
다음에, 도 21에 도시한 바와 같이, 도 20과는 반전된 레지스트 패턴(218d)을 통해 BF2주입 또 B 주입을 행하고, 접촉을 위한 P+ 영역(280)을 형성한다.
즉, 레지스트(218d)의 제거 후에는, 선택 게이트 트랜지스터의 P형 소스 영역으로 둘러싸이도록 하여 N+형 에미터 영역(282)이 형성된다.
선택 게이트 트랜지스터의 소스 영역의 표면측에 N형 불순물의 이온 주입이 완료된 후, 어닐링을 행하여 불순물의 활성화를 행하면, 선택 게이트 트랜지스터의 소스 영역의 반도체 표면측에 바이폴라 트랜지스터의 에미터 영역(282) 및 베이스 접촉층(280)이 형성되게 된다.
다음에, 도 22를 참조하여 실리콘 산화막(225) 상에, 스퍼터링법 등을 이용하여 5000Å 정도의 막 두께를 갖는 제1층 알루미늄 합금층을 형성한다.
그리고, 이 제1층 알루미늄 합금층 상에 소정 형상의 레지스트(도시하지 않음)를 퇴적하고, 이 레지스트를 마스크로 하여 제1층 알루미늄 합금층을 패터닝함으로써 비트선(233)이 형성된다.
그 후, 상기 제1층 알루미늄 합금층을 패터닝에 이용한 레지스트를 제거하고, 이 비트선 상에 층간 절연층(도시하지 않음)을 형성한다.
또한, 제2층 알루미늄 합금층, 층간 절연막 및 제3층 알루미늄 합금층을 형성함으로써 도 23에 도시한 바와 같은 단면 구조를 갖는 불휘발성 반도체 기억장치(1000)가 형성된다. 실제로는, 패시베이션막의 형성 공정이 이 후에 계속해서 더욱 행해진다.
도 23에 있어서는, 제3층 알루미늄 합금층에 의해 주 비트선이 형성되어 있다. 이상과 같은 공정에 의해, 메모리셀 면적의 증대를 억제하면서 메모리셀 블럭마다 선택 게이트 트랜지스터와 소스 영역을 공유하는 바이폴라 트랜지스터를 형성하는 것이 가능해진다.
[웰 구조]
도 24는 실시 형태 1의 불휘발성 반도체 기억장치(1000)가 형성되는 웰의 구조를 나타낸 단면도이다. 도 24에 도시한 구성에 있어서는, 주변 회로의 N 채널 트랜지스터가 형성되는 웰은, P형 기판의 표면측에 형성된 N 웰 중에 P형 웰이 더 형성되는 구성으로 되어 있다.
따라서, 주변 회로를 구성하는 CMOS 트랜지스터는 소위 트리플웰형(triple well)의 웰로 형성되게 된다.
이와 같은 웰 구성으로 함으로써, 주변 회로의 런치 증폭기에 대한 내성 등이 향상된다.
도 25는 N형 기판에, 도 1에 도시한 불휘발성 반도체 기억장치(1000)를 형성하는 경우의 다른 웰 구성을 나타낸 단면도이다.
도 25에 있어서는, 메모리셀 어레이가 형성되는 영역은, N형 기판 표면에 형성된 P 웰 내에 추가로 형성된 N형 웰의 영역이다.
따라서, 이 경우에는 메모리셀 트랜지스터가 형성되는 N형 웰을, 소거 블럭마다 웰 분할하는 구성으로 하는 것이 가능하다.
또한, 주변 회로를 구성하는 CMOS 회로의 P 채널 트랜지스터는 N형 기판의 표면에 형성된 N 웰 영역 내에 형성된다. 주변 회로의 CMOS 회로의 N 채널 MOS 트랜지스터는 N형 기판의 표면에 형성된 P형 웰 영역 내에 형성된다.
이상 설명한 바와 같은 도 24∼ 도 25와 같은 웰 구성을 이용함으로써 P형 기판에 대해서도 N형 기판에 대해서도 도 1에 도시한 바와 같은 불휘발성 반도체 기억장치(1000)를 형성하는 것이 가능하다.
특히, P형 기판을 이용한 경우에는 P 채널 메모리셀을 형성할 때에 소거 블럭마다 P 채널 메모리셀 트랜지스터가 형성되는 웰을 분할하는 것이 용이하다고 하는 이점이 존재한다.
[실시 형태 3]
도 26은 본 발명의 실시 형태 3의 불휘발성 반도체 기억장치의 메모리셀 블럭(304)의 구성을 나타낸 회로도이고, 실시 형태 1의 도 2와 대비되는 도면이다.
실시 형태 1의 메모리셀 블럭(104)의 구성과 다른 점은, 프로그램 주 비트선 PMBL1과, 부 비트선 SBL1 ∼ SBL4를 각각 선택적으로 접속하고, 또는, 판독 주 비트선 RMBL1과, 부 비트선 SBL1 ∼ SBL4를 선택적으로 접속하는 구성이다.
즉, 도 26에 도시한 메모리셀 블럭(304)에 있어서는, 주 비트선과 부 비트선과의 접속은 전환 회로(320)에 의해 행해진다.
전환 회로(320)는, 메모리셀 블럭 내에 포함되는 부 비트선 SBL1 ∼ SBL4에 걸쳐 공통으로 설치되는 내부 블럭 배선 LBN과, 내부 블럭 배선 LBN과 부 비트선SBL1과의 사이에 설치되는 선택 게이트 트랜지스터 SG1과, 내부 블럭 배선 LBN과 부 비트선 SBL2와의 사이에 설치되는 선택 게이트 트랜지스터 SG2와, 내부 블럭 배선 LBN과 부 비트선 SBL3과의 사이에 설치되는 선택 게이트 트랜지스터 SG3과, 내부 블럭 배선 LBN과 부 비트선 SBL4과의 사이에 설치되는 선택 게이트 트랜지스터 SG4를 포함한다.
선택 게이트 트랜지스터 SG1 ∼ SG4의 게이트 전위는, 각각 선택선 SL1 ∼ SL4를 통해 SG 디코더(114)에 의해 제어된다.
전환 회로(320)는 또한, 내부 블럭 배선 LBN과, 프로그램 주 비트선 BMBL1과의 사이에 설치되는 프로그램 선택 게이트 트랜지스터 PSG0과, 내부 블럭 배선 LBN과, 판독 주 비트선 RMBL1과의 사이에 설치되는 판독 선택 게이트 트랜지스터 RSG0을 포함한다.
프로그램 선택 게이트 트랜지스터의 게이트 및 판독 선택 게이트 트랜지스터 RSG0의 게이트는, 각각 프로그램 선택선 PSL0 및 판독 선택선 RSL0을 통해 SG 디코더(114)에 의해 제어되어 있다.
그 밖의 점은, 도 1 및 도 2에 도시한 실시 형태 1의 구성과 마찬가지이므로, 동일 부분에는 동일 부호를 붙이고 설명은 생략한다.
즉, 실시 형태 3의 메모리셀 블럭(304)에서는, 프로그램 동작에 있어서는 SG 디코더(114)가 프로그램 선택 게이트 PSG0을 도통 상태로 하고, 또한, 외부로부터 제공된 어드레스 신호에 따라 선택된 열에 대응하는 선택 게이트 트랜지스터 SG1 ∼ SG4 중 어느 하나를 도통 상태로 한다.
한편, 판독 동작에 있어서는, SG 디코더(114)는, 판독 선택 게이트 트랜지스터 SG0을 도통 상태로 함과 동시에, 선택된 열에 대응하는 선택 게이트 트랜지스터 SG1 ∼ SG4 중 어느 하나를 도통 상태로 한다.
이상의 구성에 의해, 실시 형태 1에 있어서, 도 2에 도시한 메모리셀 블럭과 마찬가지로 하여 프로그램 동작 및 판독 동작을 행하는 것이 가능해진다.
더구나, 실시 형태 2의 메모리셀 블럭의 구성에 있어서는, SG 디코더(114)가 제어해야만 하는 선택선의 갯수는, 8개 내지 6개로 감소하고 있어 고집적화에 유리하다고 하는 특징을 갖는다.
[실시 형태 3의 변형예]
실시 형태 3의 메모리셀 블럭(304)에 있어서도, 메모리셀 트랜지스터를 각각 드레인 셀렉트형의 2트랜지스터형의 메모리셀로 하거나, 혹은 소스 셀렉트형의 2트랜지스터형 메모리셀로 하는 것도 가능하다.
도 27은 도 26에 도시한 메모리셀 블럭의 구성에 있어서, 메모리셀 트랜지스터를 소스 셀렉트형의 2트랜지스터형 메모리셀로 한 경우를 나타내고, 도 28은 드레인 셀렉트형의 2트랜지스터 메모리셀로 한 경우의 구성을 각각 나타낸다.
도 27 및 도 28에 도시한 구성에 의해서도, 실시 형태 1에 있어서 설명한 바와 같이, 드레인 간섭이 억제되거나, 판독 동작의 고속화를 도모하는 것이 가능해진다.
[실시 형태 4]
도 29 및 도 30은 실시 형태 4의 메모리셀 블럭에 있어서의, 판독 동작 및 프로그램 동작시의, 동작을 설명하기 위한 개념도이다.
도 29는 실시 형태 4의 메모리셀 어레이 블럭에 있어서의 바이폴라 트랜지스터의 전위 배치의 예를 나타낸 개념도이다.
실시 형태 4에 있어서는 주 비트선과 부 비트선의 사이에는, 게이트 트랜지스터 TG1 및 TG2가 직렬로 배치된다.
바이폴라 트랜지스터의 베이스는, 이들 직렬로 배치되는 게이트 트랜지스터 TG1 및 TG2의 부 비트선측에 접속된다. 바이폴라 트랜지스터의 에미터는 2개의 게이트 트랜지스터 TG1 및 TG2의 접속 노드와 접속한다.
바이폴라 트랜지스터의 콜렉터는 접지 전위를 받고 있다.
도 29를 참조하면, 판독 동작에 있어서는, 바이폴라 트랜지스터의 에미터 베이스 사이에 접속되어 있는 게이트 트랜지스터 TG2는 차단 상태로 된다.
이 결과, 게이트 트랜지스터 TG1이 도통 상태로 되면 주 비트선과 바이폴라 트랜지스터의 에미터가 접속한다.
한편, 바이폴라 트랜지스터의 베이스는 부 비트선측과 접속하고 있다.
따라서, 예를 들면, 판독 동작에 있어서 주 비트선의 전위 레벨을 1. 8V로 한 경우에 바이폴라 트랜지스터의 에미터는 또한 - 1. 8V로 바이어스된다. 이 때, 바이폴라 트랜지스터의 베이스는 바이폴라 트랜지스터의 상승 전압분만큼 높은, 예를 들면 -1. 0V로 되어 있다.
이 결과, 부 비트선측으로부터 베이스에 유입된 베이스 전류를 바이폴라 트랜지스터가 증폭하여, 주 비트선에 전류를 공급한다.
즉, 실시 형태 1에 있어서와 마찬가지로 하여, 부 비트선을 흐르는 선택된 메모리셀로부터의 채널 전류를 베이스 전류로하고, 바이폴라 트랜지스터가 주 비트선에 흐르는 전류를 증폭시키게 된다.
도 30은 프로그램 동작에 있어서의 전위 배치의 예를 나타낸다. 프로그램 동작에 있어서는, 게이트 트랜지스터 TG1 및 TG2의 쌍방이 도통 상태로된다.
따라서, 바이폴라 트랜지스터의 베이스 에미터 사이는 단락되고, 바이폴라 트랜지스터는 증폭 동작을 행하지 않는다.
프로그램 동작에 있어서는, 주 비트선의 전위 레벨은, 예를 들면 - 6V로 유지된다. 이 결과, N 채널형 MOS 트랜지스터로 구성되는 게이트 트랜지스터 TG1 및 TG2를 통해, 부 비트선도 -6V로 바이어스되게 된다.
즉, 프로그램 동작시에 있어서는, 바이폴라 트랜지스터의 pn 접합부에 큰 전위차를 생기게 하지 않아, 주 비트선으로부터 부 비트선으로의 프로그램시에 필요로 되는 마이너스 전위를 전달하는 것이 가능하다.
도 31은 실시 형태 4의 불휘발성 반도체 기억장치의 메모리 블럭(404)의 구성을 나타낸 회로도이다.
실시 형태 4의 불휘발성 반도체 기억장치의 구성은 이하에 진술하는 점을 제외하고 실시 형태 1의 불휘발성 반도체 기억장치(1000)의 구성과 마찬가지이다.
메모리셀 블럭(404)에 있어서는, 1개의 부 비트선에 대해 1개의 바이폴라 트랜지스터가 배치되어 있다.
더구나, 이 바이폴라 트랜지스터는 부 비트선의 양측에, 부 비트선에 대해 상호 배치되는 구성으로 되어 있다.
즉, 부 비트선 SBL1에 대응하는 바이폴라 트랜지스터 BT1은 부 비트선의 한쪽 단측에 설치되어지는데 대해, 부 비트선 SBL2에 대응하여 설치되는 바이폴라 트랜지스터 BT2는 바이폴라 트랜지스터 BT1은 반대측에 설치되는 구성으로 되어 있다.
메모리셀은 1트랜지스터형의 메모리셀이다.
도 29 및 도 30에서 설명한 것과 마찬가지로 하여, 주 비트선 MBL과 노드 N1과의 사이에 게이트 트랜지스터 TG1이 설치되고, 노드 N1과 바이폴라 트랜지스터의 베이스와의 사이에 게이트 트랜지스터 TG2가 설치된다. 바이폴라 트랜지스터의 베이스는 대응하는 부 비트선 SBL1과 접속하고 있다. 부 비트선 SBL2에 대해서도 마찬가지의 구성이다.
따라서, 도 29 및 도 30에서 설명한 바와 같이, 판독 동작시에 있어서는 부 비트선을 흐르는 전류를 바이폴라 트랜지스터가 증폭한 전류가 주 비트선 MBL에 흐른다. 프로그램 동작에 있어서는, 바이폴라 트랜지스터의 동작은 정지되고, 주 비트선의 전위 레벨이 선택된 부 비트선에 전달된다.
실시 형태 4의 메모리셀 블럭에 있어서는, 메모리셀 블럭당 주 비트선은 1개 배치되는 구성으로 되어 있다.
도 32는 도 31에 도시한 메모리셀 블럭(404)에 대한 판독 동작을 설명하기 위한 타이밍도이다.
시각 t0의 스탠바이 상태에 있어서, 주 비트선 MBL의 전위 레벨, 게이트 트랜지스터 TG1 및 TG2의 게이트 전위, 워드선의 전위 레벨, 및 소스선 및 N형 웰의 전위 레벨은 전부 0V인 것으로 한다.
시각 t1에 있어서, 주 비트선의 전위 레벨이 - 1. 8V로 변화한다.
계속해서, 시각 t2에 있어서, 제1 게이트 트랜지스터 TG1의 게이트 전위 레벨이 -2. 5V로 내려간다. 이에 따라 주 비트선과 바이폴라 트랜지스터 BT1의 에미터가 접속된다.
여기서, 제1 게이트 트랜지스터 TG1의 게이트 전위 레벨이 -2.5V로 되는 것은, 게이트 트랜지스터 TG1이 P 채널형 트랜지스터이기 때문에, 이 트랜지스터에 의한 전위 상승의 영향이 생기지 않도록 하기 위해, 그 게이트 전위 레벨을 주 비트선의 전위 레벨보다 마이너스측으로 더 바이어스할 필요가 있기 때문이다.
계속해서, 시각 t3에 있어서 선택된 워드선의 전위 레벨이 -1.8V로 내려간다. 이에 따라, 선택된 메모리셀을 통해 그 기억하는 데이타에 따라서, 소스선으로부터 바이폴라 트랜지스터의 베이스에 베이스 전류가 공급된다.
이에 따라 센스 증폭기(128)는, 주 비트선을 흐르는 바이폴라 트랜지스터의 에미터 전류에 기초하는 전위 변화를 검지한다.
시각 t4에 있어서, 워드선의 전위 레벨이 0V로 복귀한다. 시각 t5에 있어서, 제1 게이트 트랜지스터 TG1의 게이트 전위 레벨이 0V로 복귀하고, 시각 t6에 있어서 주 비트선의 전위 레벨이 0V로 복귀한다. 이에 따라 판독 동작이 종료한다.
도 33은 도 31에 도시한 메모리셀 블럭(404)에 대한 기록 동작을 설명하기 위한 타이밍도이다.
시각 t0에 있어서의 스탠바이 상태로부터, 시각 t1에 있어서, 제2 게이트 트랜지스터 TG2의 게이트 전위 레벨이 -7V로 내려간다. 이에 따라 바이폴라 트랜지스터의 에미터 베이스 사이가 단락된다.
시각 t2에 있어서, 주 비트선의 전위 레벨이 -6V로 설정된다.
계속해서, 시각 t2에 있어서, 제1 게이트 트랜지스터 TG1의 전위 레벨도 -7V로 내려간다. 이에 따라 주 비트선의 전위 레벨이 선택된 부 비트선에 전달된다.
여기서, 제1 게이트 트랜지스터 TG1의 전위 레벨이 주 비트선의 전위 레벨보다 마이너스측으로 바이어스되어 있는 것은, 역시 이 트랜지스터에서의 전압 상승의 영향을 피하기 위해서이다.
시각 t4에 있어서, 선택된 워드선의 전위 레벨이 10V로 상승한다.
이 때, 소스선은 개방 상태이고 N형 웰의 전위 레벨은 0V이다.
워드선의 전위 레벨이 플러스의 고전압으로 됨에 따라서, 메모리셀 트랜지스터의 부유 게이트 중에 전자가 주입되어 기록 동작이 개시된다.
또, 도 33에 있어서는, 기록 시간 중 워드선의 전위 레벨이 10V로 일정하게 된 것처럼 나타내고 있지만, 이것은, 설명을 간단하게 하기 위한 것이며, 실제로는 기록 기간 중에 있어서, 워드선의 전위 레벨은 펄스적으로 인가된다. 또한, 복수회의 펄스적인 워드선의 전위 레벨의 상승 후에, 실제로는 검증 동작 등도 행해진다.
시각 t5에 있어서, 워드선의 전위 레벨이 0V로 내려간다.
시각 t6에 있어서, 제1 게이트 트랜지스터 TG1의 전위 레벨이 0V로 상승한다. 이에 따라 주 비트선과 부 비트선은 분리된다.
시각 t7에 있어서, 주 비트선의 전위 레벨이 0V로 복귀한다.
시각 t8에 있어서, 제2 게이트 트랜지스터 TC2의 전위 레벨이 0V로 복귀한다. 이것에 따라 기록 동작이 종료한다.
또, 제2 게이트 트랜지스터 TG2의 전위 레벨이, 다른 배선의 전위 레벨의 변화에 앞서서 -7V로 되고, 다른 배선의 전위 레벨 변화가 종료한 후에 0V로 복귀하는 것은, 이 제2 게이트 트랜지스터 TG2가 도통 상태로 됨으로써 바이폴라 트랜지스터가 보호되고 있기 때문이다.
도 34는 도 31에 도시한 메모리셀 블럭(404)에 대한 소거 동작을 설명하기 위한 타이밍도이다.
시각 t0에 있어서는, 주 비트선은 개방 상태로, 제1 및 제2 게이트 트랜지스터 TG1 및 TG2의 게이트 전위 레벨은 0V로, 워드선의 전위 레벨, 소스선 및 N형 웰의 전위 레벨도 전부 0V인 것으로 한다.
시각 t1에 있어서, 워드선의 전위 레벨만이 -18V로 내려간다.
이에 따라서, 부유 게이트 중의 전자가 기판측에 주입되고, 기록된 데이타의 소거가 행해진다.
시각 t2에 있어서, 워드선의 전위 레벨이 0V로 복귀하여 소거 동작이 완료된다.
또, 메모리셀 블럭(404)이 분할된 웰 중의 하나에 배치되어 있는 경우에는, 이 메모리셀 블럭(404)이 존재하는 웰 전위만을 제어함으로써 워드선에 인가하는 마이너스 전위의 절대치를 보다 작은 값으로 하는 것도 가능하다.
이상의 동작에 의해, 도 31에 도시한 메모리셀 블럭(404)에 대한 판독 동작, 기록 동작 및 소거 동작이 행해지게 된다.
도 35는, 도 1에 도시한 메모리셀 어레이의 구성에 있어서, 웰 전위 구동 회로(120)로부터 웰에 전위를 공급하는 배선의 구성을 나타낸 개략 블럭도이다.
도 35에 도시한 메모리셀 어레이는, 소거 동작을 행할 때의 동일한 소거 블럭(1) 내에 존재하고 있는 것으로 한다.
즉, 예를 들면 소거 블럭마다 웰 분할을 행하고 있는 경우에 있어서는, 그 동일 웰 내에 존재하는 메모리셀 어레이를 나타내고 있는 것으로 한다.
도 35에 도시한 예에 있어서는, 웰 전위 구동 회로(120)로부터 웰 전위가 공급되는 배선이 이 동일한 소거 블럭 내에 적어도 2개 이상 존재하는 것을 나타내고 있다.
웰 전위 공급 배선은, N 웰에 접지 전위 또는 플러스의 고전압을 공급하는 배선을 나타내고, 급전점 Pvs에서 N 웰과 접촉하고 있다.
메모리셀 트랜지스터의 소스 영역에 에미터 영역을 갖는 바이폴라 트랜지스터는 이 웰 영역을 콜렉터 영역으로 하고 있기 때문에, 웰 전위 공급 배선에 의해 공급되는 전위 레벨이 이 바이폴라 트랜지스터의 동작에 큰 영향을 준다.
즉, 예를 들면 소거 블럭 중에 웰 전위의 공급 배선이 1개밖에 없는 경우에, 이 웰전위 공급 배선이 웰 표면과 접촉하는 위치로부터 먼 위치에 존재하는 바이폴라 트랜지스터에 있어서는 콜렉터 저항이 실효적으로 증대된다.
따라서, 바이폴라 트랜지스터의 포화 특성이 열화하여 정상적인 판독 동작 등이 곤란해질 가능성이 있다.
따라서, 도 35에 도시한 바와 같이, 웰 전위 공급 배선을 소거 블럭에 복수 라인 배치함으로써 이와 같은 바이폴라 트랜지스터의 포화 현상을 저감시키는 것이 가능해진다.
[실시 형태 4의 변형예]
도 36은 도 31에 도시한 메모리셀 블럭(404)의 구성의 변형예를 나타낸 회로도이다.
도 31에 도시한 메모리셀 블럭의 구성과 다른 점은, 메모리셀 트랜지스터가 소스 셀렉트형의 2트랜지스터형으로 되어 있는 점이다.
즉, 각 메모리셀에 대해서는 워드선 WL 외에 셀 선택선 SG도 배치된다.
도 36에 도시한 예에서는, 선택된 메모리셀에 대응하는 셀 선택선 SG가 활성 상태가 됨으로써 대응하는 메모리셀의 셀 선택 트랜지스터가 도통 상태로 된다.
그 밖의 점은, 도 31에 도시한 메모리셀 블럭(404)의 구성과 마찬가지이므로 그 설명은 반복하지 않는다.
도 36에 도시한 구성에 있어서도, 실시 형태 1의 변형예에서 설명한 것과 마찬가지의 효과가 발휘된다.
또한, 메모리셀로서, 드레인 셀렉트형의 2트랜지스터형으로 하는 것도 가능하다.
이 경우도, 실시 형태 1의 변형예에서 설명한 것과 마찬가지의 효과가 발휘된다.
[실시 형태 5]
도 37은 본 발명의 실시 형태 5의 불휘발성 반도체 기억장치에 있어서의 메모리셀 블럭(504)의 구성을 나타낸 회로도이다.
실시 형태 4의 메모리셀 블럭(404)과 다른 점은 이하와 같다.
실시 형태 4의 메모리셀 블럭(404)에 있어서는, 부 비트선마다 바이폴라 트랜지스터가 배치되고, 이 바이폴라 트랜지스터는 각각 독립적으로 베이스 에미터 사이를 단락하는 동작을 행하게 하는 것이 가능한 구성으로 되어 있었다.
그러나, 하나의 메모리셀 블럭에 포함되는 메모리셀에 대해서는, 그 메모리셀 블럭에 대해 주 비트선이 1개만 배치되는 구성으로 되어 있기 때문에, 기록 동작 및 소거 동작과 판독 동작이 동시에 행해진다고 하는 일이 없다. 따라서, 1개의 메모리셀 블럭 중에 포함되는 바이폴라 트랜지스터의 에미터 베이스 사이의 단락하는 동작은, 동시에 행해지는 구성으로 하는 것이 가능하다.
도 37에 있어서는, 실시 형태 4의 메모리셀 블럭(404)과 달리, 각 부 비트선 SBL1 및 SBL2에 대응하여 설치되는 바이폴라 트랜지스터 BT1 및 BT2의 에미터 베이스 사이의 단락 동작은 선택선 SL2에 의해 공통으로 제어되는 제2 게이트 트랜지스터 TG2에 의해 행해지는 구성으로 되어 있다.
선택선 SL2는 SG 디코더(114)에 의해 제어된다.
또한, 실시 형태 5의 메모리셀 블럭(504)에 있어서는, 바이폴라 트랜지스터의 베이스와, 대응하는 주 비트선과의 사이에는 바이폴라 트랜지스터의 에미터 베이스 사이를 단락하기 위한 제2 게이트 트랜지스터 TG2와 직렬로, 또한 게이트 트랜지스터 TG1a 및 TG1b가 접속되는 구성으로 되어 있다.
게이트 트랜지스터 TG1a의 게이트 전위는, 선택선 SL1a를 통해 SG 디코더(114)에 의해 제어된다.
게이트 트랜지스터 TG1b의 게이트 전위는, 선택선 SL1b를 통해 SG 디코더(114)에 의해 제어된다.
부 비트선 SBL1에 대응하는 게이트 트랜지스터 TG1a는 디프레션형 트랜지스터이고, 부 비트선 SBL1에 대응하는 게이트 트랜지스터 TG1b는 인핸스먼트형 트랜지스터이다.
이에 대해 부 비트선 SBL2에 대응하는 게이트 트랜지스터 TG1a는 인핸스먼트형 트랜지스터이고, 부 비트선 SBL2에 대응하는 게이트 트랜지스터 TG1b는 디프레션형 트랜지스터이다.
부 비트선 SBL1 및 부 비트선 SBL2에 대응하는 게이트 트랜지스터 TG1a와 TG1b가 상호 다른 동작 모드를 갖는 트랜지스터(인핸스먼트형과 디프레션형)로 되어 있으므로, 이하에 설명한 바와 같이, 이 게이트 트랜지스터 TG1a 및 TG1b를 형성하기 위한 평면 패턴을 간략화하는 것이 가능하다.
도 38은 도 37에 도시한 회로도의 구성 중, 게이트 트랜지스터 TG1a, TG1b 및 TG2에 대한 부분의 평면 패턴을 나타낸 도면이다.
도 38에 있어서는, 비트선 SBL1 및 SBL2는 제1층째의 알루미늄 합금 배선으로 형성되어 있는 것으로 한다. 게이트 트랜지스터 TG2의 소스 영역과, 비트선 SBL1 및 SBL2가 각각 접촉하기 위한 콘택트홀 CH11 및 CH12의 부분에, 바이폴라 트랜지스터의 에미터가 형성되어 있다.
게이트 트랜지스터 TG2의 P형 소스 영역이 바이폴라 트랜지스터의 베이스 영역도 겸하는 구성으로 되어 있으므로, 이 게이트 트랜지스터 TG2가 도통 상태로 되면, 비트선은 게이트 트랜지스터 TG2의 채널을 통해, 바이폴라 트랜지스터의 베이스와 접속하게 된다. 즉, 바이폴라 트랜지스터의 에미터와 베이스가 단락된다.
게이트 트랜지스터 TG1b 및 TG1a는 분리 영역 RI에 의해 둘러싸인 활성 영역Ra11a, Ra11b, Ra12a 및 Ra12b의 영역에 형성된다. 트랜지스터의 임계치 전압을 조정하기 위한 불순물 주입시에, 이들 영역에 대해서 각각 인핸스먼트형 및 디프레션형이 되도록 조정된 불순물량이 이온 주입되게 된다.
따라서, 예를 들면 활성 영역 Ra11a는 디프레션형이 되도록, 활성 영역 Ra11b는 인핸스먼트형이 되도록 불순물 농도가 조정되어 있다. 이 영역 상에, 부 비트선 SBL1에 대응하는 게이트 트랜지스터의 게이트 전극 PL1a 및 PL1b가 형성됨으로써 도 37에 도시한 바와 같은 회로 구성이 평면 패턴으로서 실현된다.
도 38에 도시한 바와 같은 구성으로 함으로써, 배선에 의한 쇼트를 행할 필요가 없기 때문에, 게이트 트랜지스터 TC1의 확산층 영역에 접촉을 형성할 필요가 없고, 이들 게이트 트랜지스터를 보다 작은 면적 중에 형성하는 것이 가능하다.
도 38에 도시한 예에 있어서는, 트랜지스터 TG1a의 드레인 영역은 1층째의 알루미늄 합금 배선을 통해 3층째의 알루미늄 합금 배선, 즉, 주 비트선과 접속하고 있다.
[실시 형태 5의 변형예]
도 39는 실시 형태 5의 변형예를 나타낸 회로도이다.
도 37에 도시한 실시 형태 5의 회로 구성과 다른 점은, 메모리셀이 소스 셀렉트형의 2트랜지스터형 메모리셀(source select type two-transistor memory cells)로 되어 있는 점이다.
이 경우도 실시 형태 1과 마찬가지로 하여 메모리셀을 드레인 셀렉트형의 2트랜지스터형 메모리셀로 하는 것도 가능하다.
소스 셀렉트형 또는 드레인 셀렉트형 중 어느 한쪽의 경우에 있어서도, 실시 형태 1에 있어서 설명한 것과 마찬가지의 효과를 발휘한다.
[실시 형태 6]
도 40은, 본 발명의 실시 형태 6의 불휘발성 반도체 기억장치의 메모리셀 블럭(604)의 구성을 나타낸 회로도이다.
실시 형태 5의 메모리셀 블럭(504)의 구성과 다른 점은, 이하와 같다.
즉, 실시 형태 6에 있어서는, 실시 형태 5에 있어서 디프레션형 트랜지스터가 이용되고 있던 게이트 트랜지스터가, 그 소스 및 드레인 사이를 배선에 의해 단락된 트랜지스터로 되어 있는 점이 다르다.
그 밖의 점은, 도 37에 도시한 실시 형태 5의 구성과 마찬가지이므로, 동일 부분에는 동일 부호를 붙이고 그 설명은 생략한다.
도 40과 같은 구성을 하는 것의 이점을, 그 평면 패턴에 기초하여 이하에 설명한다.
도 41은 도 40에 도시한 회로도를 실현하기 위한 평면 패턴을 나타낸 도면이다.
도 41에 있어서는, 게이트 트랜지스터 TG1a 및 TG1b가 형성되는 활성 영역은 분리 영역 RI에 둘러싸인 균일한 불순물 농도를 갖는 영역이다.
도 41에 있어서는, 예를 들면 부 비트선 SBL1은 게이트 트랜지스터 TG1b의 소스 영역과 콘택트홀 CH31을 통해 접속하고, 게이트 트랜지스터 TG1b의 드레인 영역은 제1층째의 알루미늄 합금 배선인 배선 La1을 통해 주 비트선 MBL1과 접속하고 있다. 따라서, 부 비트선 SBL1에 대해서는 도 40에 도시한 바와 같은 회로 구성으로 되어 있다. 부 비트선 SBL1과, 게이트 트랜지스터 TG2의 소스 영역이 접속하는 콘택트홀 CH11의 영역이 바이폴라 트랜지스터의 에미터 영역으로 되어 있는 점은, 도 38의 구성과 마찬가지이다.
부 비트선 SBL2에 대해서는 비트선 SBL2는 콘택트홀 CH32를 통해, 게이트 트랜지스터 TG1a의 소스와 접속하고 있다. 따라서, 게이트 트랜지스터 TG1a가 도통 상태로 되면, 부 비트선 SBL2는 게이트 트랜지스터 TG1a를 통해 배선 La1과 접속하고, 나아가서는 주 비트선 MBL과 접속하게 된다.
따라서, 도 40에 도시한 바와 같은 회로 구성이 이 평면 패턴에 의해 실현되어 있다. 도 41에 도시한 바와 같은 평면 패턴으로 함으로써 이하와 같은 이점이 있다.
즉, 게이트 트랜지스터 TG1a 및 TG1b의 게이트 폭을, 부 비트선의 2피치분의 폭으로 하는 것이 가능한 것이다.
이 때문에, 이들 게이트 트랜지스터 TC1a 및 TG1b의 온 저항을 저감시키는 것이 가능하다.
도 42는 도 40에 도시한 회로 구성을 실현하기 위한 평면 패턴의 다른 예를 나타낸 도면이다.
도 41에 도시한 평면 패턴과 다른 점은, 제1 부 비트선 SBL에 대응하는 게이트 트랜지스터 TG1a 및 TG1b와, 제2 부 비트선 SBL2에 대응하는 게이트 트랜지스터 TG1a와 TG1b와의 사이에, 분리 영역이 설치되는 구성으로 되어 있는 점이다.
이 때문에, 도 42에 도시한 평면 패턴에서는 게이트 트랜지스터 TG1a 및 TG1b의 게이트 폭은 부 비트선의 1피치폭으로 되어 있다.
단, 이와 같은 구성으로 함으로써 게이트 트랜지스터 TG2와, 게이트 트랜지스터 TG1a와의 사이의 분리 영역은 불필요해진다.
더구나, 상호 인접하는 2개의 메모리셀 블럭에 속하는 부 비트선에 대응한 게이트 트랜지스터 TG1b 사이에도 분리 영역은 필요 없다.
이 때문에, 도 41에 도시한 평면 패턴에 비해, 비트선 방향으로는 보다 작은 면적으로 패턴을 형성하는 것이 가능하다고 하는 이점을 갖는다.
[실시 형태 6의 변형예]
도 43은 도 40에 도시한 실시 형태 6의 변형예의 구성을 나타낸 회로도이다. 도 40에 도시한 구성과 다른 점은, 메모리셀이 소스 셀렉트의 2트랜지스터형 메모리셀로 되어 있는 점이다.
또한, 메모리셀을 드레인 셀렉트형의 2트랜지스터형 메모리셀로 하는 것도 가능하다.
이와 같은 구성으로 하는 것이라도, 실시 형태 1의 변형예에서 설명한 것과 동일한 효과가 발휘된다.
[실시 형태 7]
도 44는 본 발명의 실시 형태 7의 불휘발성 반도체 기억장치의 메모리셀 블럭(704)의 구성을 나타낸 회로도이다.
도 31에 도시한 실시 형태 4의 메모리셀 블럭(404)의 구성과 다른 점은 이하와 같다.
즉, 실시 형태 4의 메모리셀 블럭(404)에 있어서는, 제1 게이트 트랜지스터 TG1은 P 채널형 MOS 트랜지스터였다.
이에 대해, 도 44에 도시한 실시 형태 7의 메모리셀 블럭에 있어서는, 제1 게이트 트랜지스터는 P형 웰 내에 형성된 N 채널형 MOS 트랜지스터로 되어 있다.
그 밖의 점은, 도 31에 도시한 실시 형태 4의 메모리셀 블럭의 구성과 마찬가지이므로 동일 부분에는 동일 부호를 붙이고 설명은 생략한다.
제1 게이트 트랜지스터 TG1을 N 채널형 MOS 트랜지스터로 함으로써, 이 트랜지스터에 있어서의 임계치 전압분의 전위 상승의 영향을 회피하는 것이 가능해진다.
즉, 예를 들면, 판독 동작에 있어서는 주 비트선의 전위 레벨은 마이너스 전위(예를 들면, - 1. 8V)로 된다. 따라서, 제1 게이트 트랜지스터 TG1을 N 채널형 MOS 트랜지스터로 함으로써, 이 트랜지스터 TG1의 게이트에 판독 동작에 있어서 인가하는 전위의 절대치를 저감하는 것이 가능하다.
도 45는 도 44에 도시한 메모리셀 블럭(704)에 대한 판독 동작을 설명하기 위한 타이밍도이다.
시각 t0에 있어서의 스탠바이 상태에 있어서는, 주 비트선, 제1 게이트 트랜지스터 TG1의 게이트 전위, P형 웰의 전위 레벨, 제2 게이트 트랜지스터 TG2의 전위 레벨, 워드선의 전위 레벨, 소스선의 전위 레벨 및 N형 웰의 전위 레벨은 전부 0V로 한다.
시각 t1에 있어서, P형 웰의 전위 레벨이 -1. 8V로 된다. 동시에, 시각 t1에 있어서, 선택 상태에 있는 제1 게이트 트랜지스터 TG1의 게이트 전위 레벨은 0V인 상태 그대로를 유지하고, 비선택 상태에 있는 제1 게이트 트랜지스터 TG1의 게이트 전위 레벨은 -1. 8V로 된다. 이에 따라 선택 상태에 있는 제1 게이트 트랜지스터 TG1만이 도통 상태로 된다. 따라서, 선택된 부 비트선에 대응하는 바이폴라 트랜지스터의 에미터와 주 비트선이 접속된다.
시각 t2에 있어서, 주 비트선의 전위 레벨이 -1. 8V로 내려간다. 계속해서, 시각 t3에 있어서 선택된 워드선의 전위 레벨이 - 1. 8V로 내려간다.
이에 따라 선택된 메모리셀 트랜지스터의 채널을 흐르는 전류를, 바이폴라 트랜지스터가 베이스 전류로서 수신하여 증폭시킨 전류를 주 비트선에 흐르게 한다.
시각 t4에 있어서, 워드선의 전위 레벨이 0V로 복귀하고, 시각 t5에 있어서, 주 비트선의 전위 레벨이 0V로 복귀한다. 또한, 시각 t6에 있어서, 비선택 상태에 있는 제1게이트 트랜지스터 TG1의 게이트 전위 및 P형 웰의 전위 레벨이 0V로 복귀하여 판독 동작이 종료한다.
도 46은 도 44에 도시한 메모리셀 블럭(704)에 대한 기록 동작을 설명하기 위한 타이밍도이다.
시각 t1에 있어서, P형 웰의 전위 레벨이 -6V로 내려간다. 한편, 비선택 상태에 있는 제1 게이트 트랜지스터 TG1의 게이트 전위도 -6V로 내려간다. 또한, 제2 게이트 트랜지스터 TG2의 게이트 전위는 -7V로 내려간다. 이에 따라, 제2게이트 트랜지스터 TG2는 도통 상태로 된다.
이에 따라 바이폴라 트랜지스터의 에미터 베이스 사이가 단락된다. 시각 t2에 있어서, 주 비트선의 전위 레벨이 - 6V로 내려간다.
시각 t3에 있어서, 선택된 워드선의 전위 레벨이 10V로 상승한다.
또, 도 46에 있어서는, 시각 t3로부터 시각 t4의 기록 시간 내에서, 워드선의 전위 레벨은 일정한 것으로 나타나 있지만, 실제로는 이 기록 시간 중에는 워드선의 전위 레벨은 펄스적으로 변화된다. 또한, 소정 횟수의 기록 펄스 인가 후에, 실제로는 검증 동작도 행해진다. 시각 t4에 있어서, 기록 동작이 종료하여 워드선의 전위 레벨이 0V로 복귀한다.
계속해서, 시각 t5에 있어서 주 비트선의 전위 레벨이 0V로 복귀한다.
또한, 시각 t6에 있어서, 제1게이트 트랜지스터의 전위 레벨, P형 웰의 전위 레벨, 및 제2 게이트 트랜지스터 TG2의 전위 레벨이 모두 0V로 복귀하여 기록 동작이 종료한다.
도 47은 도 44에 도시한 메모리셀 블럭(704)에 대한 소거 동작을 설명하기 위한 타이밍도이다.
시각 t0에 있어서의 스탠바이 상태에 있어서는, 주 비트선은 개방 상태이고, 제1 게이트 트랜지스터 TG1의 게이트 전위, P형 웰의 전위 레벨, 제2 게이트 트랜지스터 TG2의 게이트 전위, 워드선의 게이트 전위, 소스선 및 N형 웰의 전위 레벨은 전부 0V이다.
시각 t1에 있어서, 워드선의 전위 레벨이 - 18V로 내려간다. 이에 따라 부유 게이트 중의 전자가 기판측에 주입되고, 소거 동작이 행해진다.
시각 t2에 있어서, 워드선의 전위 레벨이 0V로 복귀하여 소거 동작이 완료한다.
또, 메모리셀 블럭(704)이, 분할된 웰 내에 형성되어 있고, 이 웰의 전위 레벨을 독립적으로 제어하는 것이 가능한 경우에는, 웰 전위를 조절함으로써 소거 시간 중에 있어 워드선에 인가하는 전위의 절대치를 감소시키는 것도 가능하다.
도 45 내지 도 47에서 설명한 바와 같이, 도 45의 메모리셀 블럭(704)에 있어서, 판독 동작, 기록 동작 및 소거 동작이 각각 행해진다.
더구나, 제1 게이트 트랜지스터의 임계치 전압분의 전위 상승의 영향을 회피하는 것이 가능하다.
[실시 형태 7의 변형예]
도 48은 실시 형태 7의 변형예의 구성을 나타낸 회로도이다.
도 44에 도시한 실시 형태 7의 메모리셀 블럭(704)의 구성과 다른 점은, 메모리셀이 소스 셀렉트형의 2트랜지스터형 메모리셀로 되어 있는 점이다.
도 48에 있어서도, 실시 형태 1과 마찬가지로 메모리셀을 드레인 셀렉트형의 2트랜지스터형 메모리셀로 하는 것도 가능하다.
소스 셀렉트형 또는 드레인 셀렉트형으로 함으로써 실시 형태 1의 변형예에서 설명한 것과 마찬가지의 효과가 발휘된다.
[실시 형태 8]
도 49는 본 발명의 실시 형태 8의 불휘발성 반도체 기억장치의 메모리셀 블럭(804)의 구성을 나타낸 회로도이다.
도 37에 도시한 실시 형태 5의 메모리셀 블럭(504)의 구성과 다른 점은, 게이트 트랜지스터 TG1a 및 TG1b가 P형 웰 내에 형성되는 N 채널형 MOS 트랜지스터로 되어 있는 점이다.
그 밖의 점은, 도 37에 도시한 실시 형태 5의 메모리셀 블럭(504)의 구성과 마찬가지이므로 동일 부분에는 동일 부호를 붙이고 설명은 생략한다.
도 49에 도시한 바와 같은 구성으로 함으로써, 판독 동작에 있어서, 주 비트선의 전위 레벨을 마이너스 전위로 한 경우에 이 게이트 트랜지스터 TG1a 및 TG1b의 임계치 전압분의 전위 상승의 영향을 회피하는 것이 가능하다.
[실시 형태 8의 변형예]
도 50은 실시 형태 8의 메모리셀 블럭(804)의 변형예를 나타낸 회로도이다.
도 49의 구성과 다른 점은, 메모리셀 트랜지스터가 소스 셀렉트형의 2트랜지스터형 메모리셀로 되어 있는 점이다.
도 50에 있어서도, 메모리셀 트랜지스터는 드레인 셀렉트형의 2트랜지스터형 메모리셀로 하는 것도 가능하다.
이와 같은 구성으로 함으로써, 실시 형태 1의 변형예에서 설명한 것과 마찬가지의 효과가 발휘된다.
[실시 형태 9]
도 51은 본 발명의 실시 형태 9의 불휘발성 반도체 기억장치의 메모리셀 블럭(904)의 구성을 나타낸 회로도이다.
도 40에 있어서 설명한 실시 형태 6의 메모리셀 블럭(604)의 구성과 다른 점은, 게이트 트랜지스터 TG1a 및 TG1b가 P형 웰 내에 형성되는 N 채널형 MOS 트랜지스터로 되어 있는 점이다.
그 밖의 점은, 도 40에서 설명한 실시 형태 6의 메모리셀 블럭(604)의 구성과 마찬가지이므로, 동일 부분에는 동일 부호를 붙이고 그 설명은 생략한다.
도 51에 도시한 바와 같은 구성으로 함으로써, 판독 동작에 있어서, 주 비트선의 전위 레벨을 부전압으로 한 경우에, 이 게이트 트랜지스터 TG1a 및 TG1b에 있어서의 임계치 전압분의 전위 상승의 영향을 회피하는 것이 가능하다.
[실시 형태 9의 변형예]
도 52는 도 51에 도시한 메모리셀 블럭(904)의 변형예를 나타낸 회로도이다.
메모리셀 블럭(904)의 구성과 다른 점은, 메모리셀이 소스 셀렉트형의 2트랜지스터형 메모리셀로 되어 있는 점이다.
도 52에 있어서도, 메모리셀을 드레인 셀렉트형의 2트랜지스터형의 메모리셀로 하는 것도 가능하다.
이와 같은 구성으로 함으로써, 실시 형태 1의 변형예에서 설명한 것과 마찬가지의 효과가 발휘된다.
[실시 형태 10]
도 53은 본 발명의 실시 형태 10의 불휘발성 반도체 기억장치의 메모리셀 블럭(1004)의 구성을 설명하기 위한 회로도이다.
도 31에 있어서 설명한 실시 형태 4의 메모리셀 블럭(404)의 구성과 다른 점은, 바이폴라 트랜지스터 BT1이, 상호 인접하는 2개의 메모리셀 블럭에 대해 공유되는 구성으로 되어 있는 점이다.
도 53에 도시한 실시 형태 10의 메모리셀 블럭에 있어서는, 바이폴라 트랜지스터 BT1의 에미터는 직접 주 비트선과 접속하고, 이 바이폴라 트랜지스터 BT1의 에미터 베이스 사이에는, P 채널형의 제2 게이트 트랜지스터 TG2로 제어되어 단락 상태로 되는 구성으로 되어 있다.
바이폴라 트랜지스터 BT1의 베이스는 제1 게이트 트랜지스터 TG1에 의해, 선택적으로 상호 인접하는 부 비트선 SBL1a 또는 SBL1b 중 어느 하나와 결합되는 구성으로 되어 있다.
이상과 같은 구성으로 함으로써, 제1 및 제2 게이트 트랜지스터 TG1 및 TG2를 제어하기 위한 선택선의 갯수를 감소시키는 것이 가능하고, 보다 고집적화에 알맞는 구조가 달성된다.
[실시 형태 10의 변형예]
도 54는 도 53에 도시한 실시 형태 10의 메모리셀 블럭(1004)의 변형예를 나타낸 회로도이다.
도 53의 구성과 다른 점은 메모리셀이 소스 셀렉트형의 2트랜지스터형 메모리셀로 되어 있는 점이다.
도 54에 있어서도, 메모리셀을 드레인 셀렉트형의 2트랜지스터형 메모리셀로 하는 것도 가능하다.
이상과 같은 구성으로 함으로써, 실시 형태 1의 변형예에서 설명한 것과 마찬가지의 효과가 발휘된다.
[실시 형태 11]
도 55는 본 발명의 실시 형태 11의 불휘발성 반도체 기억장치의 메모리셀 블럭(1104)의 구성을 나타낸 회로도이다.
도 37에 있어서 설명한 실시 형태 5의 메모리셀 블럭(504)의 구성과 다른 점은, 바이폴라 트랜지스터 BT1이 인접하는 2개의 메모리셀 블럭에 공유되는 구성으로 되어 있는 점이다.
도 55에 있어서는, 바이폴라 트랜지스터 BT1의 에미터는 주 비트선과 직접 접속하고, 이 바이폴라 트랜지스터 BT1의 에미터 베이스 사이에는 제2 게이트 트랜지스터 TG2에 의해 제어되어 단락 상태로 된다.
바이폴라 트랜지스터 BT1의 베이스는 게이트 트랜지스터 TG1a 및 TG1b에 의해 제어되어 선택적으로 인접하는 2개의 메모리셀 블럭 중의 부 비트선 중 어느 하나에 접속된다.
도 55에 있어서도, 예를 들면 부 비트선 SBL1a에 대응하는 게이트 트랜지스터 TC1b는 디프레션형이고, 게이트 트랜지스터 TG1a는 인핸스먼트형인데 대해, 부 비트선 SBL2a에 대응하는 게이트 트랜지스터 TG1b는 인핸스먼트형이고, 게이트 트랜지스터 TG1a는 디프레션형이다.
도 55와 같은 구성으로 함으로써, 실시 형태 5에서 설명한 효과에 덧붙여, 고집적화에 더욱 알맞는 구조가 실현된다.
[실시 형태 11의 변형예]
도 56은 실시 형태 11의 변형예를 나타낸 회로도이다.
도 55에 도시한 구성과 다른 점은, 메모리셀이 소스 셀렉트형의 2트랜지스터형 메모리셀로 되어 있는 점이다.
도 56에 있어서도, 메모리셀을 드레인 셀렉트형의 2트랜지스터형 메모리셀로 하는 것도 가능하다.
이상과 같은 구성으로 함으로써 실시 형태 1의 변형예에서 설명한 것과 마찬가지의 효과가 발휘된다.
[실시 형태 12]
도 57은 본 발명의 실시 형태 12의 불휘발성 반도체 기억장치의 메모리셀 블럭(1204)의 구성을 설명하기 위한 회로도이다.
도 40에 있어서 설명한 실시 형태 6의 메모리셀 블럭(604)의 구성과 다른 점은, 바이폴라 트랜지스터 BT1이, 상호 인접하는 2개의 메모리셀 블럭에 대해 공유되는 구성으로 되어 있는 것이다.
도 57에 있어서는, 바이폴라 트랜지스터의 에미터는 주 비트선과 직접 접속하고, 바이폴라 트랜지스터의 에미터 베이스 사이에는 게이트 트랜지스터 TG2에 의해 제어되어 단락 상태로 된다.
도 57에 있어서도, 예를 들면 부 비트선 SBL1a에 대응하는 게이트 트랜지스터 TGlb의 소스 드레인 사이는 단락되고, 부 비트선 SBL1b에 대응하는 게이트 트랜지스터 TG1a의 소스 드레인 사이는 단락되어 있다.
메모리셀 블럭(1204)의 구성으로 함으로써, 실시 형태 6의 메모리셀 블럭의 효과에 덧붙여 보다 고집적화에 알맞는 회로 구성이 실현된다.
[실시 형태 12의 변형예]
도 58은 도 57에 도시한 실시 형태 12의 메모리셀 블럭(1204)의 변형예를 나타낸 회로도이다.
도 57의 구성과 다른 점은 메모리셀이 소스 셀렉트형의 2트랜지스터형 메모리셀로 되어 있는 것이다.
도 58에 있어서도, 메모리셀을 드레인 셀렉트형의 2채널형 메모리셀로 하는 것도 가능하다.
이상과 같은 구성으로 함으로써 실시 형태 1의 변형예에서 설명한 것과 마찬가지의 효과가 발휘된다.
또, 이상의 설명에 있어서는, 일관해서 메모리셀 트랜지스터는 P 채널형 트랜지스터로 되어 있다. 그러나, 본원 발명은 이와 같은 경우에 한정되지 않고, 예를 들면, 메모리셀 트랜지스터가 N 채널형인 경우에도 전위 배치의 극성 등을 변경함으로써 적용하는 것이 가능하다.
제1 발명에 따른 불휘발성 반도체 기억장치에 있어서는 기록 소거 동작에 있어서는, 비트선의 구조가 주 비트선과 부 비트선으로 이루어지는 계층 구조로 되어 있기 때문에 드레인 간섭을 억제하는 것이 가능하다.
판독 동작에 있어서는, 부 비트선을 흐르는 전류를 바이폴라 트랜지스터가 증폭시키므로, 저전원 전압 동작에 있어서도 고속 동작을 실현하는 것이 가능하다.
제2 발명에 따른 불휘발성 반도체 기억장치는, 판독 동작에 대해서는 부 비트선을 흐르는 전류를 바이폴라 트랜지스터가 증폭하여 주 비트선에 전달하고, 기록 또는 소거 동작에 있어서는, 바이폴라 트랜지스터의 에미터 베이스 사이가 단락되고, 바이폴라 트랜지스터에 고전압이 인가되는 일이 없다.
제3 발명에 따른 불휘발성 반도체 기억장치는 바이폴라 트랜지스터가 인접하는 2개의 블럭에 공유되므로 고집적화에 알맞는 구조를 제공한다.
제4 발명에 따른 불휘발성 반도체 기억장치는 바이폴라 트랜지스터가 인접하는 2개의 블럭에 공유되므로 고집적화에 알맞는 구조를 제공한다.

Claims (4)

  1. 반도체 기판 상에 형성되는 불휘발성 반도체 기억장치에 있어서,
    행렬 형상으로 배치되는 복수의 메모리셀을 포함하는 메모리셀 어레이를 구비하고,
    상기 메모리셀은 각각이 제1 복수의 행 및 제2 복수의 열로 배치된 복수의 메모리셀을 포함하는 복수의 블럭으로 분할되고,
    상기 복수의 블럭에 걸쳐서 상기 메모리셀의 열에 대응하여 설치되는 복수의 제1 주 비트선과,
    상기 복수의 블럭에 걸쳐서 상기 메모리셀의 열에 대응하여 설치되는 복수의 제2 주 비트선과,
    상기 제2 복수의 열에 각각 대응하여 상기 복수의 블럭에 각각에 설치되는 부 비트선군과,
    상기 복수의 블럭에 걸쳐서 상기 메모리셀의 행에 각각 대응하여 설치되는 복수의 워드선과,
    상기 부 비트선과 상기 워드선의 교점에 각각 대응하여 설치되는 복수의 메모리셀을 구비하고,
    상기 각 메모리셀은,
    메모리셀 트랜지스터를 포함하고,
    상기 메모리셀 트랜지스터는,
    상기 반도체 기판의 제1 도전형의 주표면에 형성된 제2 도전형의 소스 영역 및 상기 제2 도전형의 드레인 영역과,
    상기 소스 영역과 상기 드레인 영역 사이에 형성된 채널 영역과,
    상기 채널 영역 상에 산화막을 개재하여 형성된 전하 축적 전극과,
    상기 전하 축적 전극의 위쪽에 절연막을 개재하여 형성된 제어 전극을 갖고,
    상기 메모리셀 트랜지스터의 드레인 영역은 대응하는 부 비트선과 결합하고,
    상기 제어 전극은 대응하는 워드선에 의해 전위가 제어되고,
    대응하는 상기 블럭마다 설치되며, 상기 불휘발성 반도체 기억장치의 판독 동작시에는, 선택된 메모리셀 트랜지스터의 상기 소스 영역과 상기 드레인 영역 사이를 흐르는 전류를 선택된 부 비트선을 통해 베이스 전류로서 수신하여 증폭하고 대응하는 제1 주 비트선에 흐르는 전류를 제어하도록 배치되는 복수의 바이폴라 트랜지스터와,
    상기 불휘발성 반도체 기억장치의 기록 동작시에는 상기 부 비트선과 대응하는 제2 주 비트선을 선택적으로 결합하고, 판독 동작시에는 상기 부 비트선과 대응하는 상기 바이폴라 트랜지스터의 베이스를 선택적으로 결합하는 접속 수단과,
    상기 판독 동작에 있어서, 외부로부터의 어드레스 신호에 따라, 대응하는 상기 부 비트선 및 상기 주 비트선 및 워드선을 선택하는 메모리셀 선택 수단과,
    상기 선택된 제1 주 비트선을 흐르는 전류치에 따라서 상기 선택된 메모리셀의 데이타를 판독하는 데이타 판독 수단과,
    상기 기록 동작에 있어서, 메모리셀 트랜지스터의 상기 전하 축적 전극에 전자를 주입하거나, 또는 전자를 추출하는 기록 수단을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  2. 반도체 기판 상에 형성되는 불휘발성 반도체 기억장치에 있어서,
    행렬 형상으로 배치되는 복수의 메모리셀을 포함하는 메모리셀 어레이를 구비하고,
    상기 메모리셀 어레이는 각각이 제1 및 제2 열과 제1 복수의 행으로 배치된 복수의 메모리셀을 포함하는 복수의 블럭으로 분할되고,
    상기 블럭마다 설치되는 복수의 주 비트선과,
    상기 블럭마다 포함되는 열에 대응하여 설치되는 제1 및 제2 부 비트선과,
    상기 복수의 블럭에 걸쳐서 상기 메모리셀의 행에 각각 대응하여 설치되는 복수의 워드선과,
    상기 제1 및 제2 부 비트선과 상기 워드선의 교점에 각각 대응하여 설치되는 복수의 메모리셀을 구비하고,
    상기 각 메모리셀은,
    메모리셀 트랜지스터를 포함하고,
    상기 메모리셀 트랜지스터는,
    상기 반도체 기판의 제1 도전형의 주표면에 형성된 제2 도전형의 소스 영역 및 상기 제2 도전형의 드레인 영역과,
    상기 소스 영역과 상기 드레인 영역 사이에 형성된 채널 영역과,
    상기 채널 영역 상에 산화막을 개재하여 형성된 전하 축적 전극과,
    상기 전하 축적 전극의 위쪽에 절연막을 개재하여 형성된 제어 전극을 갖고,
    상기 메모리셀 트랜지스터의 드레인 영역은 대응하는 부 비트선과 결합하고,
    상기 제어 전극은 대응하는 워드선에 의해 전위가 제어되고,
    대응하는 상기 제1 및 제2 부 비트선 마다 설치되며, 판독 동작에 있어서 선택된 메모리셀 트랜지스터의 상기 소스 영역과 상기 드레인 영역 사이를 흐르는 전류를, 선택된 제1 또는 제2 부 비트선을 통해 베이스 전류로서 수신하여 증폭하는 제1 및 제2 바이폴라 트랜지스터와,
    상기 불휘발성 반도체 기억장치의 판독 동작시에는, 상기 바이폴라 트랜지스터에 의해 증폭된 전류가 대응하는 주 비트선에 흐르도록 선택적으로 결합시키며, 상기 불휘발성 반도체 기억장치의 기록 동작시에는, 선택된 제1 또는 제2 부 비트선에 대응하는 바이폴라 트랜지스터의 에미터 베이스 간을 단락시키고, 또한 상기 선택된 주 비트선과 선택된 제1 또는 제2 부 비트선을 결합시키는 접속 수단과,
    상기 불휘발성 반도체 기억장치의 판독 동작에 있어서, 외부로부터의 어드레스 신호에 따라서, 대응하는 상기 제1 또는 제2 부 비트선 및 상기 주 비트선과 워드선을 선택하는 메모리셀 선택 수단과,
    상기 선택된 주 비트선을 흐르는 전류치에 따라, 상기 선택된 메모리셀의 데이타를 판독하는 데이타 판독 수단과,
    상기 기록 동작에 있어서, 메모리셀 트랜지스터의 상기 전하 축적 전극에 전자를 주입하거나, 또는 전자를 추출하는 기록 수단을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  3. 반도체 기판 상에 형성되는 불휘발성 반도체 기억장치에 있어서,
    행렬 형상으로 배치되는 복수의 메모리셀을 포함하는 메모리셀 어레이를 구비하고,
    상기 메모리셀 어레이는 각각이 제1 및 제2 열과 제1 복수의 행으로 배치된 복수의 메모리셀을 포함하는 복수의 블럭으로 분할되고,
    적어도 2개의 상기 블럭에 걸쳐서 설치되는 복수의 주 비트선과,
    상기 블럭 마다 포함되는 열에 대응하여 설치되는 2개의 부 비트선과,
    상기 복수의 블럭에 걸쳐서 상기 메모리셀의 행에 각각 대응하여 설치되는 복수의 워드선과,
    상기 부 비트선과 상기 워드선의 교점에 각각 대응하여 설치되는 복수의 메모리셀을 구비하고,
    상기 각 메모리셀은,
    메모리셀 트랜지스터를 포함하고,
    상기 메모리셀 트랜지스터는,
    상기 반도체 기판의 제1 도전형의 주표면에 형성된 제2 도전형의 소스 영역 및 상기 제2 도전형의 드레인 영역과,
    상기 소스 영역과 상기 드레인 영역 사이에 형성된 채널 영역과,
    상기 채널 영역 상에 산화막을 개재하여 형성된 전하 축적 전극과,
    상기 전하 축적 전극의 위쪽에 절연막을 개재하여 형성된 제어 전극을 갖고,
    상기 메모리셀 트랜지스터의 드레인 영역은 대응하는 부 비트선과 결합하고,
    상기 제어 전극은 대응하는 워드선에 의해 전위가 제어되고,
    대응하는 제1 블럭의 상기 2개의 부 비트선 중 한 쪽 및 대응하는 제2 블럭의 상기 2개의 부 비트선 중 한쪽의 쌍방에 대응하여 설치되며, 판독 동작시 선택된 메모리셀 트랜지스터의 상기 소스 영역과 상기 드레인 영역 사이를 흐르는 전류를, 선택된 부 비트선을 통해 베이스 전류로서 수신하여 증폭하도록 배치된 바이폴라 트랜지스터와,
    상기 불휘발성 반도체 기억장치의 판독 동작시에는, 상기 바이폴라 트랜지스터의 베이스와 상기 선택된 부 비트선을 선택적으로 결합하고, 상기 바이폴라 트랜지스터에 의해 증폭된 전류를 대응하는 주 비트선에 흐르게 하며, 상기 불휘발성 반도체 기억장치의 기록 동작시에는, 선택된 부 비트선에 대응하는 바이폴라 트랜지스터의 에미터 베이스 간을 단락시키며, 또한 상기 선택된 주 비트선과 상기 선택된 부 비트선을 결합시키는 접속 수단과,
    상기 불휘발성 반도체 기억장치의 판독 동작시에는, 외부로부터의 어드레스 신호에 따라, 대응하는 상기 부 비트선과 상기 주 비트선 및 워드선을 선택하는 메모리셀 선택 수단과,
    상기 선택된 주 비트선을 흐르는 전류치에 따라, 상기 선택된 메모리셀의 데이타를 판독하는 데이타 판독 수단과,
    상기 기록 동작에 있어서, 메모리셀 트랜지스터의 상기 전하 축적 전극에 전자를 주입하고, 또는 전자를 추출하는 기록 수단을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  4. 반도체 기판 상에 형성되는 불휘발성 반도체 기억장치에 있어서,
    행렬 형상으로 배치되는 복수의 메모리셀을 포함하는 메모리셀 어레이를 구비하고,
    상기 메모리셀은 각각이 제1 및 제2 열과 제1 복수의 행으로 배치된 복수의 메모리셀을 포함하는 복수의 블럭으로 분할되고,
    2개의 상기 블럭마다 설치되는 복수의 주 비트선과,
    상기 블럭마다 포함되는 열에 대응하여 설치되는 제1 및 제2 부 비트선과,
    상기 복수의 블럭에 걸쳐서 상기 메모리셀의 행에 각각 대응하여 설치되는 복수의 워드선과,
    상기 제1 및 제2 부 비트선과 상기 워드선의 교점에 각각 대응하여 설치되는 복수의 메모리셀을 구비하고,
    상기 각 메모리셀은 메모리셀 트랜지스터를 포함하고,
    상기 메모리셀 트랜지스터는,
    상기 반도체 기판의 제1 도전형의 주표면에 형성된 제2 도전형의 소스 영역 및 상기 제2 도전형의 드레인 영역과,
    상기 소스 영역과 상기 드레인 영역 사이에 형성된 채널 영역과,
    상기 채널 영역 상에 산화막을 개재하여 형성된 전하 축적 전극과,
    상기 전하 축적 전극의 위쪽에 절연막을 개재하여 형성된 제어 전극을 갖고,
    상기 메모리셀 트랜지스터의 드레인 영역은 대응하는 부 비트선과 결합하고,
    상기 제어 전극은 대응하는 워드선에 의해 전위가 제어되고,
    대응하는 상기 2개의 블럭 마다 설치되며, 판독 동작시 선택된 메모리셀 트랜지스터의 상기 소스 영역과 상기 드레인 영역 사이를 흐르는 전류를, 선택된 상기 2개의 블럭 중 상기 제1 또는 제2 부 비트선을 통해 베이스 전류로서 수신하여 증폭하는 바이폴라 트랜지스터와,
    상기 불휘발성 반도체 기억장치의 판독 동작시에는, 상기 바이폴라 트랜지스터에 의해 증폭된 전류가 대응하는 주 비트선에 흐르도록 선택적으로 결합시키며, 상기 불휘발성 반도체 기억장치의 기록 동작시에는, 선택된 바이폴라 트랜지스터의 에미터 베이스 간을 단락시키며, 또한 상기 선택된 주 비트선과 선택된 블럭에 포함되는 상기 제1 또는 제2 부 비트선을 결합시키는 접속 수단과,
    상기 불휘발성 반도체 기억장치의 판독 동작시, 외부로부터의 어드레스 신호에 따라서, 대응하는 블럭 중 상기 제1 또는 제2 부 비트선 및 상기 주 비트선과 워드선을 선택하는 메모리셀 선택 수단과,
    상기 선택된 주 비트선을 흐르는 전류치에 따라, 상기 선택된 메모리셀의 데이타를 판독하는 데이타 판독 수단과,
    상기 기록 동작시, 메모리셀 트랜지스터의 상기 전하 축적 전극에 전자를 주입하거나, 또는 전자를 추출하는 기록 수단을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
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