JPH03142789A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 本発明の第１実施例　　　　　（第１図）本発明の第２
実施例　　　　　（第２図）本発明の第３実施例　　　
（第３〜５図）発明の効果 〔概　要〕 ＥＰＲＯＭおよびＥＥＰＲＯＭ等の電気的に書き込み可
能な読み出し専用の半導体記憶装置に関し、ＥＰＲＯＭ
およびＥＥＰＲＯＭ等の半導体記憶装置の動作を高速化
し、さらに、チップサイズの増大を抑えつつ、消費電力
を低減することを目的とし、複数のピント線と、複数の
ワード線と、該各ビット線と該各ワード線との交差個所
に設けられた複数のメモリセルとを具備する電気的に書
き込み可能な読み出し専用の半導体記憶装置であって、
前記各ビット線の一端は、それぞれバイポーラトランジ
スタのエミッタに接続され、前記各バイポーラトランジ
スタのベースは定電圧源に接続され、該各バイポーラト
ランジスタのコレクタはそれぞれ第１の抵抗手段を介し
て第１の電源手段に接続されると共にそれぞれビット線
選択用スイッチング手段を介してセンスアンプに接続さ
れ、前記各ビット線の他端は、それぞれ第２の抵抗手段
を介して第２の電源手段に接続されるように構成する。

〔産業上の利用分野〕

本発明は、半導体記憶装置に関し、特に、ＥＦＲＯＭ（
Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａ
ｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）およびＥＥＰＲＯＭ　（
Ｅｌｅｃｔｒｉｃａｌ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒ
ａｍｍａｂｌｅＲｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）等
の電気的に書き込み可能な読み出し専用の半導体記憶装
置に関する。

第６図は一般的なＥＦＲＯＭセルを説明するための図で
ある。同図（ａ）はＥＦＲＯＭセルの等価回路図、同図
（ｂ）はセルの断面図であり、−Ｃ的な１−トランジス
タニーセル型ＥＦＲＯＭの一例を示すものである。

第６図（ｃ）に示されるように、論理“１゛のＥＦＲＯ
Ｍセル（未書き込みセル）は、セルを構成するトランジ
スタのドレインに１ｖの電圧を印加すると共にソースを
接地ＧＮＤ　Ｌ、そして、コントロールゲートＣＧに５
■の電圧を印加すると、トランジスタの闇値電圧は約１
■程度なのでドレインからソースに向かって約０．１ｍ
Ａ程度の読み出し電流が流れる。

第６図（ｄ）は、ＥＦＲＯＭセルに論理“０”を書き込
む様子を説明するものである。すなわち、ＥＦＲＯＭセ
ルに論理“Ｏ１１を書き込む場合、セルを構成するトラ
ンジスタのドレインにＩＯＶの電圧を印加すると共にソ
ースを接地ＧＮ［ｌ　Ｌ、そして、コントロールゲート
ＣＧに１２．５Ｖの電圧を与えると、ドレイン近傍の電
界が最高になってホットエレクトロンが発生し、このホ
ットエレクトロンがフローティングゲー）ＰＧに注入さ
れて保持される。その結果、論理“０”が書き込まれた
セルは第６図（ｅ）に示されるように、フローティング
ゲートＦＧに電子が保持され、セルを構成するトランジ
スタのドレインにＩＶの電圧を印加すると共にソースを
接地ＧＮＤし、そして、コントロールゲートＣＧに５Ｖ
の電圧を印加しても、トランジスタの閾値電圧が約７ｖ
程度に上がっているのでドレインからソースに向かって
は電流が流れない。

すなわち、第６図（ｃ）および（ｅ）のように、セルを
構成するトランジスタを論理“１”および“０”の状態
とすることにより所定のデータを書き込むようになされ
ている。また、データを消去する場合には、第６図（ｆ
）に示されるように、紫外線を照射することにより、フ
ローティングゲーＬＰＧに保持されている電子を抜いて
、全て未書き込み状態（論理“’１”）とするようにな
されている。

近年、ＥＰＲＯＭおよびＥＥＰＩ’ｌＯＭ等の電気的に
書き込み可能な読み出し専用の半導体記憶装置は、様々
な装置に使用されるようになり、特に、高速動作を行う
ことが要望されている。さらに、この半導体記憶装置に
対する高速動作と共に、ＥｐＲｏＭおよびＥＥＰＲ叶等
の半導体記憶装置の消費電力を低減することも必要とさ
れている。

〔従来の技術〕

第７図はＢ１−ＭＯＳ型の半導体記憶装置の一例を示す
回路図であり、Ｂｉ−ＭＯ５構成の１−トランジスタ１
−セル型ＨＦＲＯＭの一例を示すものである。すなわち
、第７図の半導体記憶装置は、センス回路部に駆動能力
の大きなバイポーラトランジスタを使用して読み出し動
作を高速化せんとするものである。

具体的に、例えば、成るメモリセルＭＣｓを選択する場
合、対応する一本のワード線ＷＬｓを高レベル“Ｈ”に
立ち上げると共に、対応するビット線ＢＬｓに接続され
たスイッチングトランジスタＱＭ。Ｉｓを導通させて、
これらワード線ＷＬｓおよびビット線ＢＬｓの交点にあ
るセルＭＣｓを選択する。そして、選択されたメモリセ
ルＭＣｓに電流が流れるか流れないかにより、バイポー
ラトランジスタＱＢｏ＋のコレクタ電流が変化し、抵抗
器Ｒ□によるコレクタ電位の変化をバイポーラトランジ
スタＱＢｏ、およびＱＢ、、を有するセンスアンプＳＡ
で基準電圧Ｖ　ＲＥＦと比較することにより読み出すよ
うになされている。

〔発明が解決しようとする課題〕

上述した第７図の半導体記憶装置において、例えば、成
るメモリセルＭＣｓを選択するために、対応する一本の
ワード線ＷＬｓを高レベル“Ｈ”に立ち上げると、その
ワード線ＷＬｓに接続されたメモリセル（セルＭＣｏｚ
を含む）のゲート電圧は全て高レベル“Ｈ１１になる。

この時、非選択のビット線（例えば、ＢＬｏ１）　と、
選択されたワードｌ！％ＷＬｓの交点に未書き込みのメ
モリセル肛・２があると、そのメモリセルは導通ずるた
め、非選択ピント線ＢＬｏ＋の電位は接地電位ＧＮＤの
レベルまで落ちてしまうことになる。

サラに、この状態において、例えば、次にメモリセルＭ
Ｃ（ＩＩを選択する場合、非選択状態だったビット線Ｂ
Ｌｏ　＋が選択される。このとき、ビット線ＢＬＯＩの
電位はＧＮＤレベルに下がっているので、メモリセル肛
。１の情報を読み出すためには、まずピント線ＢＬ、の
寄生容１ｃ。Ｉをチャージしてビット線電位を所定の電
位に立ち上げなくてはならない。

しかし、このビット線ＢＬｏ　ｒの寄生容Ｉ　Ｃｏ　ｒ
のチャージに時間がかかり、アクセス時間に大幅な遅れ
が生じることになっている。

第８図は低消費電力化のために一般的なブロック分は処
理を行った場合のチップサイズを示す図である。同図に
示されるように、従来、半導体記憶装置の消費電力を低
減するために、メモリセルを複数のブロックに分割する
方式が知られている。

同図（ａ）はメモリセルを分割しない状態のチップを示
し、同図（ｂ）はメモリセルを２分割した状態のチップ
を示し、同図（ｃ）はメモリセルを４分割した状態のチ
ップを示している。

第８図（ａ）〜（ｃ）の比較から明らかなように、メモ
リセルを複数のブロックに分割すると、半導体記憶装置
において消費される電力量を減少することができるが、
それに伴って、ワードドライバも複数個設ける必要があ
るため、チップサイズが増大することになっていた。

本発明は、上述した従来の半導体記憶装置が有する課題
に鑑み、ＥＰＲＯＭおよびＥＥＰＲＯＭ等の半導体記憶
装置の動作を高速化することを主たる目的とする。さら
に、本発明は、チップサイズの増大を抑えつつ、消費電
力を低減することを目的とする。

〔課題を解決するための手段〕

第１図は本発明に係る半導体記憶装置の原理を示すブロ
ック図である。

本発明の第１の形態によれば、複数のビット線ＢＬと、
複数のワード線ＷＬと、該各ビット線ＢＬと該各ワード
線札との交差個所に設けられた複数のメモリセルＭＣと
を具備する電気的に書き込み可能な読み出し専用の半導
体記憶装置であって、前記各ビット線ＢＬの一端は、そ
れぞれバイポーラトランジスタＱＢ、のエミッタに接続
され、前記各バイポーラトランジスタＱＢ＋のベースは
定電圧源ｖ１に接続され、該各バイポーラトランジスタ
ＱＢ＋のコレクタはそれぞれ第１の抵抗手段Ｒ，を介し
て第１の電源手段Ｖｃｃに接続されると共にそれぞれビ
ット線選択用スイッチング手段ＱＭ、を介してセンスア
ンプＳＡに接続され、前記各ビット線Ｂしの他端は、そ
れぞれ第２の抵抗手段Ｒ２を介して第２の電源手段ＧＮ
Ｄに接続されるようになっていることを特徴とする半導
体記憶装置が提供される。

また、本発明の第２の形態によれば、複数のビット線Ｂ
Ｌと、複数のワード線札と、該各ビット線ＢＬと該各ワ
ード線ＷＬとの交差個所に設けられた複数のメモリセル
ＭＣとを具備する電気的に書き込み可能な読み出し専用
の半導体記憶装置であって、前記各ビット線ＢＬは、そ
れぞれ第１のスイッチング手段ＱＭ２．を介して第１の
バイポーラトランジスタＱＢ２．のエミッタに接続され
ると共に、それぞれ第２のスイッチング手段ＱＭ２２を
介して第２のバイポーラトランジスタＱＢ２２のエミッ
タに接続され、前記第１のバイポーラトランジスタ０８
２．のベースは定電圧源ｖＩに接続され、該第１のバイ
ポーラトランジスタＱＢｇ＋のコレクタは第１の読み出
し用抵抗手段Ｒ２０を介して第１の電源手段Ｖｃｃに接
続されると共にセンスアンプＳ＾に接続され、該第１の
バイポーラトランジスタＱＢ、、のエミッタは第２の読
み出し用抵抗手段Ｒ２＋を介して第２の電源手段ＧＮＤ
に接続され、前記第２のバイポーラトランジスタＱＢ、
、のベースは前記定電圧源ｖ１に接続され、該第２のバ
イポーラトランジスタＱＢｔｆｔのコレクタは前記第１
の電源手段Ｖｃｃに接続され、該第２のバイポーラトラ
ンジスタロＢ２２のエミッタはビット線電位保持用抵抗
手段Ｒ２ｚを介して前記第２の電源手段ＧＮＤに接続さ
れ、選択されたビット線は前記第１のスイッチング手段
ＱＭ２１を導通させて前記第２のスイッチング手段ＱＭ
２２を遮断し、非選択のビット線は前記第１のスイッチ
ング手段ＱＭ２．を遮断して前記第２のスイッチング手
段叶２２を導通させるようになっていることを特徴とす
る半導体記憶装置が提供される。

さらに、本発明の第３の形態によれば、複数のビット線
ＢＬと、複数のワード線間と、該各ビット線ＢＬと該各
ワード線間との交差個所に設けられた複数のメモリセル
間とを具備する電気的に書き込み可能な読み出し専用の
半導体記憶装置であって、前記複数のメモリセル間を所
定数のビット線を含む複数のブロックＢＫ　、　、　Ｂ
Ｋ、に分割し、該各ブロックＢＫ、、ＢＫ！内の複数の
メモリセルをそれぞれのソースを共通接続して、ブロッ
ク選択用スイッチング手段（ＩＢ。、ＱＢ、２を介して
第２の電源手段ＧＮＤに接続し、該ブロック選択用スイ
ッチング手段ＱＢ、。

ＱＢ４□は、読み出し時においては選択されたメモリセ
ルを含むブロックのメモリセルのソースを該第２の電源
手段ＧＮＤに接続し、選択されたセルを含まないブロッ
クのメモリセルのソースを該第２の電源手段ＧＮＤから
切り離すようになっていることを特徴とする半導体記憶
装置が提供される。

［作　用〕 本発明の半導体記憶装置の第１の形態によれば、全ての
ビット線ＢＬは、各ビット線ＢＬにそれぞれ設けられた
バイポーラトランジスタＱＢ、によって、所定の電位に
設定される。そして、読み出されるメモリセル間を含む
ビット線ＢＬは、ビット線選択用スイッチング手段ＧＭ
、により選択されるようになされている。これにより、
ビット線の電位は、常に、所定の電位とされているので
、ビット線に大きな寄生容量が存在していても、読み出
し時間を高速化することができる。

また、本発明の半導体記憶装置の第２の形態によれば、
選択されたビット線は導通された第１のスイッチング手
段ＱＭ２１および第１のバイポーラトランジスタＱＢ、
、を介してセンスアンプＳＡに供給され、非選択のビッ
ト線は導通された第２のスイッチング手段ＱＭ２２を介
して第２のバイポーラトランジスタＱＢ２２のエミッタ
に接続され、所定の電位に保持されることになる。この
ように、非選択のピント線の電位は所定の電位とされて
いるので、任意のビット線が選択された場合でも、短時
間で読み出し処理を行うことができる。

さらに、本発明の半導体記憶装置の第３の形態によれば
、複数のメモリセル間が所定数のビット線を含む複数の
ブロックＢＫ、　、　ＢＫ、に分割され、ブロック選択
用スイッチング手段ＯＢ□、ＱＢ４□によって選択され
たメモリセルを含むブロックのソースだけが第２の電源
手段ＧＮＤに接続されるので、消費電力を低減すること
ができる。

〔実施例〕

以下、図面を参照して本発明に係る半導体記憶装置の実
施例を説明する。

第１図は本発明に係る半導体記憶装置の第１の実施例を
示す回路図である。同図に示されるように、本実施例の
半導体記憶装置は、複数のビット線ＢＬ、複数のワード
線−り、および各ビット線ＢＬと各ワード線ＷＬとの交
差個所に設けられた複数のメモリセルＭＣを備えている
。このメモリセルＭＣは、例えば、第６図を参照して前
述したまうなＥＦＲＯＭセルであり、それぞれ所定の内
容が書き込まれている。

各ワード線間は、Ｘ−アドレス信号Ｘ０〜Ｘｎを受ける
ワードドライバにより駆動され、例えば、読み出しを行
う所定のメモリセルＭＣｓに対応したワード線ＷＬｓを
選択するようになされている。各ビット線ＢＬの一端は
、それぞれバイポーラトランジスタＱＢ、のエミッタに
接続され、また、各ビット線ＢＬの他端は、それぞれ抵
抗器Ｒｔを介して接地ＧＮＤされている。ここで、各ビ
ット線ＢＬの他端に接続する抵抗器Ｒ２は、ビット線に
接続されるメモリセルが全て書き込み状態（論理“０”
）のときでも当該ビット線の電位が不安定となるのを避
けるためであり、そのため、該抵抗器Ｒ２は大きな抵抗
値を有するものでよい。

各バイポーラトランジスタＱＢ＋　のベースには、定電
圧源Ｖ、が印加され、例えば、読み出し時において、非
選択のビット線ＢＬのレベルも所定の電位に保持してお
き、次に別のビット線が選択された場合にそのビット線
の寄生容量による遅延を無くして直ちに読み出し処理を
行えるようになされている。また、各バイポーラトラン
ジスタＱＢ、のコレクタにはそれぞれ抵抗器Ｒ，を介し
て電源Ｖｃｃが印加され、該各コレクタはそれぞれピン
ト線選択用ＭＯＳ　）ランジスタＱ？Ｉ、を介してセン
スアンプＳＡに接続されている。ここで、ビット線選択
用ＭＯＳトランジスタＧＭ、のゲートには、Ｙ−アドレ
ス信号Ｙ０〜Ｙｎを受けるＹ−デコーダからの信号が供
給され、例えば、選択すべき所定のメモリセルＭＣｓ・
に対応したビット線ＢＬｓのビット線選択用ＭＯ３）ラ
ンジスタロＭｌｓを導通状態とし、他のビット線選択用
ＭＯ５）ランジスタ１１Ｍ、を遮断状態とするようにな
されている。

このようにして、ビット線選択用？ＩＯＳ　トランジス
タＱＭ＋ｓが導通状態となって所定のビット線ＢＬｓが
選択され、且つ、所定のワード線−Ｌｓも選択されると
、メモリセルＭＣｓに書き込まれた内容に応じて該ビッ
ト線ＢＬＳに接続されたバイポーラトランジスタＱＢ、
ｓのコレクタ電位がセンスアンプＳＡに伝達される。す
なわち、トランジスタＱＢ、ｓのコレクタ電位は、選択
されたメモリセルＭＣｓが書き込み済みセル（論理“Ｏ
”）の場合には高電位となり、選択されたメモリセルＭ
Ｃｓが未書き込み済みセル（論理゛′１”）の場合には
低電位となる。このトランジスタＱＢ、ｓのコレクタ電
位は、センスアンプＳＡを構成している一方のバイポー
ラトランジスタＱＢ！のベースに供給され、他方のバイ
ポーラトランジスタＱＢ、のベースに印加されている基
準電圧Ｖ　ＲＥＦと比較されて、選択されたメモリセル
ＭＣｓの内容（読み出しデータ）が出力回路に伝えられ
ることになる。

第２図は本発明の半導体記憶装置の第２の実施例を示す
回路図である。本実施例の半導体記憶装置は、第１図を
参照して説明した第１の実施例において、各ビット線Ｂ
Ｌに設けられた抵抗器Ｒ２を不要として、消費電力を削
減するように構成したものである。すなわち、各ビット
線ＢＬに設けられた抵抗器Ｒ２は大きな抵抗値に設定す
ることができるものの、各ビット線ＢＬからは該各抵抗
器Ｒ２を介して常に微少の電流が流れることになる。そ
して、ビット線ＢＬが極めて多数存在する半導体記憶装
置においては、これら抵抗器Ｒ２を介して流れる電流の
合計が相当な量となり、大きな電力が浪費されることに
なる。本第２実施例の半導体記憶装置は、この第１の実
施例における抵抗器Ｒ２による電力消費を削減したもの
である。

第２図に示されるように、本第２実施例の半導体記憶装
置において、各ビット線ＢＬの一端には、２つのスイッ
チング用ＭＯＳ　）ランジスタＱＭ２１およびＱＭｚ□
が設けられ、それぞれバイポーラトランジスタＱＢ、、
およびＱＢ、、のエミッタに接続されている。

ここで、スイッチング用ＭＯＳトランジスタＱＭｔｚの
ゲートには、スイッチング用ＭＯＳトランジスタＱＭ２
．のゲートに供給される信号がインバータで反転されて
供給されるようになされている。従って、一方のスイッ
チング用ＭＯＳ　）ランジスタロ、が導通状態のときに
は、他方のスイッチング用ＭＯ３トランジスタＱＭ２２
は遮断状態となる。

バイポーラトランジスタＱＢ２．のベースには定電圧ｖ
１が印加され、また、該バイポーラトランジスタＱＢ２
１のコレクタには抵抗器Ｒ２０を介して電源電圧Ｖｃｃ
が印加されている。さらに、バイポーラトランジスタＱ
Ｂ、、のコレクタはセンスアンプＳＡを構成している一
方のバイポーラトランジスタＱＢ２２のベースに接続さ
れていて、センスアンプ５ｉｔ−構ｒ＆している他方の
バイポーラトランジスタＱＢｚａのベースに印加されて
いる基準電圧Ｖ　ＲＥＦと比較されるようになされてい
る。そして、バイポーラトランジスタＱＢ、のエミッタ
は、各スイッチング用ＭＯＳトランジスタｑＭ、のドレ
インが接続されると共に、抵抗器Ｒ１１１を介して接地
ＧＮＤされている。

一方、バイポーラトランジスタＱＢ、、のベースにも定
電圧Ｖ、が印加され、また、該パイボーラトランジスタ
ＱＢ２２のコレクタには電源Ｖｃｃが直接印加されてい
る。さらに、バイポーラトランジスタΩＢ２２のエミッ
タは、各スイッチング用ＭＯＳ　！−ランジスタＱＭ２
２のドレインが接続されると共に、抵抗器Ｒ２２を介し
て接地ＧＮＤされている。

具体的に、例えば、成るメモリセルＭＣｓを選択する場
合、対応する一本のワード線ＷＬｓを高レベル“°Ｈ”
に立ち上げると共に、対応するビット線ＢＬｓに接続さ
れた一方のスイッチング用ＭＯＳ　ｌ−ランジスタＱＭ
２１３を導通させて、ピント線ＢＬｓをバイポーラトラ
ンジスタＱＢｚ　＋のエミッタに接続し、ワード線ＷＬ
ｓおよびビット線ＢＬｓの交点にあるセルＭＣｓを選択
する。このとき、他方のスイッチング用ＭＯＳトランジ
スタＱＭＢｓのゲートには、一方のスイッチング用ＭＯ
ＳトランジスタＱＭ２１ｓのゲートに供給される信号が
反転された信号が供給されているので、該他方のスイッ
チング用ＭＯＳ　）ランジスタＱＭ２２Ｓは遮断状態と
なる。さらに、非選択のビット線ＢＬに接続されている
一方のスイッチング用ＭＯＳ　）ランジスタＱＭ２．も
遮断状態とされ、非選択のビット線ＢＬに接続されてい
る他方のスイッチング用ＭＯＳ　ｌ−ランジスタＱＭｚ
□は導通状態とされることになる。

そして、選択されたメモリセルＭＣｓに電流が流れるか
流れないかにより、バイポーラトランジスタＱＢ２１の
コレクタ電流が変化し、抵抗器Ｒ２０によるコレクタ電
位の変化をバイポーラトランジスタＱＢ２２およびＱＢ
、４を有するセンスアンプＳＡで基準電圧Ｖ　ＲＥＦと
比較することにより読み出すようになされている。

このように、本実施例の半導体記憶装置は、複数のビッ
ト線に対し、選択されたビット線の情報を読み取るため
のスイッチング用ＭＯＳ　）ランジスタＱＭ２．と、非
選択ビット線にバイアスを与えるためのスイッチング用
ＭＯ５ｌ−ランジスタｑＭｚ□がそれぞれ１つづつ設け
られている。そして、選択されたビット線ＢＬｓは、一
方のスイッチング用ＭＯＳトランジスタＱＭ２１３が導
通され、他方のスイッチング用ＭＯＳトランジスタＱＭ
Ｚ□Ｓが遮断される。また、非選択のビット線ＢＬは、
一方のスイッチング用ＭＯＳトランジスタＱＭ２１が遮
断され、他方のスイッチング用ＭＯＳ　）ランジスタＱ
Ｍｚ、が導通される。ここで、本実施例の半導体記憶装
置は、バイポーラトランジスタＱＢ２．および口Ｂ２２
を全てのビット線に対してそれぞれ１つだけ設ければよ
いので、電流が常に流れる抵抗器も＆１２．およびＲＺ
□の２つでよい。このように、本第２実施例は、前記第
１実施例に比較して、電力を消費する抵抗器がＲ２１お
よびＲ２２の２つだけとなるので、消費電力を削減する
ことができる。そして、アクセス時間は、第１実施例と
同様に、ビット線電位が所定の電位に保持されているの
で高速化することができる。しかし、本実施例において
も、第１実施例と同様に、選択されたワード線に接続さ
れた全ての未書き込みセルは、バイポーラトランジスタ
ＱＢ２２から電流を引くことになる。

第３図は本発明の半導体記憶装置の第３の実施例を示す
回路図で、第１の実施例に適用したものであり、第４図
は第３図の半導体記憶装置の変形例を示す回路図で、第
２の実施例に適用したものである。

前に、第８図を参照して説明したように、従来、メモリ
セルアレイを分割して消費電力を低減する方法が知られ
ているが、チップサイズが増大するという課題があった
。第３図および第４図に示す半導体記憶装置は、チップ
サイズの増加を抑えつつ消費電力を低減することができ
るものである。

第３図および第４図の半導体記憶装置は、複数のメモリ
セルを所定数のビット線を含む複数のブロックＢＫ、、
ＢＫ２に分割し、該各ブロック内の複数のメモリセルを
それぞれソースを共通接続して、ブロック選択用バイポ
ーラトランジスタＱＢ４１．ＱＢ４□を介して接地ＧＮ
Ｄするようにされている。そして、読み出し時において
、選択されたメモリセルを含むブロックのメモリセルの
ソースを接地ＧＮＤ　Ｌ、選択されたセルを含まないブ
ロックのメモリセルのソースを接地ＧＮＤから切り離す
ようにされている。

すなわち、選択されたセルを含まないブロックにおいて
は、該非選択のブロックに含まれる全てのメモリセルに
電流が流れないようになされている。そして、ブロック
ＢＫ、用のブロック選択用バイポーラトランジスタＱＢ
４．には、インバータを介してブロック選択用信号が供
給され、また、ブロックＢＫ、用のブロック選択用バイ
ポーラトランジスタＱＢ２２には、インバータを介して
ブロック選択用信号の反転信号が供給され、成るブロッ
クＢＫ。

が選択された場合には、他のブロックＢＫ、は非選択状
態となるようになされている。ここで、ブロック選択用
信号は、所定のメモリセルを選択する場合に該所定のメ
モリセルを含むブロックを選択するための信号である。

また、ブロックのパワーダウンを行うためのスイッチン
グ回路には、バイポーラトランジスタＱＢ、　、　、　
ＱＢ２２が使用されていて、高速でスイッチング処理を
行えるように構成されている。

第３図および第４図の半導体記憶装置において、他の構
成は、第１図および第２図を参照して説明したのと同様
であるので、省略する。また、第３図および第４図の半
導体記憶装置では、メモリセルが２つのブロックＢＫ、
、ＢＫｚに分割されているが、実際にはより多くのブロ
ックに分割されることになるのはいうまでもない。

第５図は本発明の半導体記憶装置の第３の実施例におけ
るチップサイズを示す図である。第５図と第８図との比
較から明らかなように、本第３実施例の半導体記憶装置
では、ワードドライバを増加させる必要がなく、パワー
ダウン回路の構造が単純で面積が小さいので、チップサ
イズの増加を１ｒＩＩえつつ消費電力を低減することが
できる。

〔発明の効果〕

以上、詳述したように、本発明の半導体記憶装置によれ
ば、ＥＰＲＯＭおよびＥＥＰＲＯＭ等の半導体記憶装置
の動作を高速化することができ、さらに、チップサイズ
の増大を抑えつつ、消費電力を低域−することができる
。

【図面の簡単な説明】

第１図は本発明に係る半導体記憶装置の第１の実施例を
示す回路図、 第２図は本発明の半導体記憶装置の第２の実施例を示す
回路図、 第３図は本発明の半導体記憶装置の第３の実施例を示す
回路図、 第４図は第３図の半導体記憶装置の変形例を示す回路図
、 第５図は本発明の半導体記憶装置の第３の実施例におけ
るチップサイズを示す図、 第６図は一般的なＥＰＲＯＭセルを説明するための図、 第７図はＢｉ−ＭＯＳ型の半導体記憶装置の一例を示す
回路図、 第８図は低消費電力化のために一般的なブロック分は処
理を行った場合のチップサイズを示す図である。 （符号の説明） ８に、、ＢＫ２・・・分割されたブロック、ＢＬ・・・
ビット線、 ＧＮＤ・・・第２の電源手段、 ＭＣ・・・メモリセル、 ＱＢ＋、ＱＢ２１、ＱｔｈｚＩ ＱＢ□、ＱＢｍｇ・・・バイポーラトランジスタ、ＱＭ
、、ＱＭ２２ＱＭｔｚ・・・ＭＯＳ　）ランジスタ、１
７、、Ｒ２０、Ｒ２２Ｒ２ｆｔ’・・抵抗手段、ＳＡ・
・・センスアンプ、 ｖｌ・・定電圧源、 Ｖｃｃ・・・第１の電源手段、 札・・・ワード線。

Claims (1)

1. 【特許請求の範囲】 １、複数のビット線（ＢＬ）と、複数のワード線（ＷＬ
   ）と、該各ビット線と該各ワード線との交差個所に設け
   られた複数のメモリセル（ＭＣ）とを具備する電気的に
   書き込み可能な読み出し専用の半導体記憶装置であって
   、 前記各ビット線の一端は、それぞれバイポーラトランジ
   スタ（ＱＢ＿１）のエミッタに接続され、前記各バイポ
   ーラトランジスタのベースは定電圧源（Ｖ＿１）に接続
   され、該各バイポーラトランジスタのコレクタはそれぞ
   れ第１の抵抗手段（Ｒ＿１）を介して第１の電源手段（
   Ｖｃｃ）に接続されると共にそれぞれビット線選択用ス
   イッチング手段（ＱＭ＿１）を介してセンスアンプ（Ｓ
   Ａ）に接続され、 前記各ビット線の他端は、それぞれ第２の抵抗手段（Ｒ
   ＿２）を介して第２の電源手段（ＧＮＤ）に接続される
   ようになっていることを特徴とする半導体記憶装置。 ２、前記ビット線選択用スイッチング手段（ＱＭ＿１）
   は、ＭＯＳトランジスタで構成されている請求項第１項
   に記載の半導体記憶装置。 ３、複数のビット線（ＢＬ）と、複数のワード線（ＷＬ
   ）と、該各ビット線と該各ワード線との交差個所に設け
   られた複数のメモリセル（ＭＣ）とを具備する電気的に
   書き込み可能な読み出し専用の半導体記憶装置であって
   、 前記各ビット線は、それぞれ第１のスイッチング手段（
   ＱＭ＿２＿１）を介して第１のバイポーラトランジスタ
   （ＱＢ＿２＿１）のエミッタに接続されると共に、それ
   ぞれ第２のスイッチング手段（ＱＭ＿２＿２）を介して
   第２のバイポーラトランジスタ（ＱＢ＿２＿２）のエミ
   ッタに接続され、 前記第１のバイポーラトランジスタのベースは定電圧源
   （Ｖ＿１）に接続され、該第１のバイポーラトランジス
   タのコレクタは第１の読み出し用抵抗手段（Ｒ＿２＿０
   ）を介して第１の電源手段（Ｖｃｃ）に接続されると共
   にセンスアンプ（ＳＡ）に接続され、該第１のバイポー
   ラトランジスタのエミッタは第２の読み出し用抵抗手段
   （Ｒ＿２＿１）を介して第２の電源手段（ＧＮＤ）に接
   続され、 前記第２のバイポーラトランジスタのベースは前記定電
   圧源に接続され、該第２のバイポーラトランジスタのコ
   レクタは前記第１の電源手段に接続され、該第２のバイ
   ポーラトランジスタのエミッタはビット線電位保持用抵
   抗手段（Ｒ＿２＿２）を介して前記第２の電源手段に接
   続され、 選択されたビット線は前記第１のスイッチング手段を導
   通させて前記第２のスイッチング手段を遮断し、非選択
   のビット線は前記第１のスイッチング手段を遮断して前
   記第２のスイッチング手段を導通させるようになってい
   ることを特徴とする半導体記憶装置。 ４、前記第１および第２のスイッチング手段（ＱＭ＿２
   ＿１、ＱＭ＿２＿２）は、ＭＯＳトランジスタで構成さ
   れ、該第２のスイッチング用ＭＯＳトランジスタのゲー
   トには、該第１のスイッチング用ＭＯＳトランジスタの
   ゲートに供給される信号の反転信号が供給されるように
   なっている請求項第３項に記載の半導体記憶装置。 ５、複数のビット線（ＢＬ）と、複数のワード線（ＷＬ
   ）と、該各ビット線と該各ワード線との交差個所に設け
   られた複数のメモリセル（ＭＣ）とを具備する電気的に
   書き込み可能な読み出し専用の半導体記憶装置であって
   、 前記複数のメモリセルを所定数のビット線を含む複数の
   ブロック（ＢＫ＿１、ＢＫ＿２）に分割し、該各ブロッ
   ク内の複数のメモリセルをそれぞれのソースを共通接続
   して、ブロック選択用スイッチング手段（ＱＢ＿４＿１
   、ＱＢ＿４＿２）を介して第２の電源手段（ＧＮＤ）に
   接続し、 該ブロック選択用スイッチング手段は、読み出し時にお
   いては選択されたメモリセルを含むブロックのメモリセ
   ルのソースを該第２の電源手段に接続し、選択されたセ
   ルを含まないブロックのメモリセルのソースを該第２の
   電源手段から切り離すようになっていることを特徴とす
   る半導体記憶装置。 ６、前記ブロック選択用スイッチング手段（ＱＢ＿４＿
   １、ＱＢ＿４＿２）は、バイポーラトランジスタで構成
   され、該ブロック選択用バイポーラトランジスタのコレ
   クタは前記各ブロック内の複数のメモリセルの各ソース
   に共通接続され、該ブロック選択用バイポーラトランジ
   スタのエミッタは前記第２の電源手段に接続され、該ブ
   ロック選択用バイポーラトランジスタのベースにはブロ
   ック選択信号が供給されるようになっている請求項第５
   項に記載の半導体記憶装置。