JPH08315586A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【構成】 それぞれ第１のデータと第２のデータを保持
する第１のフリップフロップ回路と第２のフリップフロ
ップと、これらフリップフロップ回路に接続されたビッ
ト線とメモリセルを有する不揮発性半導体装置におい
て、下位ビットの読み出し及びデータロードを第１のフ
リップフロップで行い、上位ビットの読み出し及びデー
タロードを第２のフリップフロップで行うことを特徴と
する不揮発性半導体記憶装置。 【効果】 回路規模を大幅に増すことなく、また微細加
工技術を用いることなく容易に多値記憶セルの読み出
し、書き込み、ベリファイをすることができ、この結果
低コストな不揮発性半導体記憶装置が実現される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体装置に関
する。特に多値記憶の書き込み動作及び読み出し動作に
用いるセンスアンプに関する。

【０００２】

【従来の技術】不揮発性半導体記憶装置は電源を切って
もデータが消えない利点があるため、近年大幅に需要が
増大している。電気的に一括消去可能な不揮発性半導体
記憶装置であるフラッシュメモリは、２トランジスタ型
のバイト型不揮発性半導体記憶装置と異なり、１トラン
ジスタでメモリセルを構成することができる。この結
果、メモリセルを小さくすることが可能となり、大容量
の磁気ディスクの代替用途等が期待されている。

【０００３】はじめに、従来の不揮発性半導体記憶装置
であるＮＡＮＤ型フラッシュメモリについて、説明す
る。すなわち、図８（ａ）に示すように、浮游ゲートを
有するＭＯＳトランジスタからなる不揮発性のメモリセ
ルＭ1 〜Ｍ16が直列に接続され、一端が選択トランジス
タＱ１”を介してビット線ＢＬに、多端が選択トランジ
スタＱ2 ”を介して共通ソース線Ｓに接続されている。
それぞれのトランジスタは同一のウェルＷ上に形成され
ている。各々のメモリセルＭ1 〜Ｍ16の制御電極はワー
ド線ＷＬ1 〜ＷＬ16に接続されており、選択トランジス
タＱ1 ”の制御電極は選択線ＳＬ1 に、選択トランジス
タＱ2 ”の制御電極は選択線ＳＬ2 に接続されている。

【０００４】各々のメモリセルＭ1 〜Ｍ16はそれが保持
するデータに応じたしきい値を持ち、このしきい値は
“０”データを保持しているときにはＯＶ以上５Ｖ以下
に、“１”データを保持しているときにはＯＶ以下に設
定されている（より適切には、ある程度のマージンをも
たすためこれよりも小さな範囲に設定されている）。

【０００５】これらメモリセルのしきい値の個数分布は
図８（ｂ）に示すとおりである。また、読み出し、消去
及び書き込み動作時のメモリセルに印加する電圧を表に
して示したのが図９である。

【０００６】読み出し動作時には、ビット線ＢＬを始め
に５Ｖにプリチャージし、浮游状態にしておき、これに
引き続いて、選択線ＳＬ1 に５Ｖ、選択メモリセルのワ
ード線ＷＬに０Ｖ、非選択メモリセルのワード線ＷＬに
５Ｖ、選択線ＳＬ2 に5 Ｖ、ウェルＷに０Ｖ、共通ソー
ス線Ｓに０Ｖを印加する。すると、選択メモリセル以外
のすべてのトランジスタ（非選択メモリセルを含む）が
オンする。選択メモリセル“０”が保持されているとき
にはこのメモリセルは非導通となりビット線の電位は５
Ｖのままで変化ないが、“１”が保持されているときに
は導通となるためビット線は放電され電位が低下する。
データのセンスは読み出し時のビット線電位を検出する
ことにより行う。

【０００７】消去動作時には、ビット線ＢＬは開放、選
択線ＳＬ1 に０Ｖ、メモリセルのワード線ＷＬに０Ｖ、
選択線ＳＬ2 に０Ｖ、ウェルＷに１８Ｖ、共通ソース線
Ｓに１８Ｖを印加する。すると、浮游ゲートとウェル間
にゲート絶縁膜を介してトンネル電流が流れ、しきい値
は０Ｖ以下になる。

【０００８】書き込み動作時には、書き込みデータによ
って異なった電圧を印加する。すなわち、“０”書き込
み（しきい値をシフトさせる場合）ではビット線ＢＬに
０Ｖを印加し、“１”書き込み（しきい値をシフトさせ
ない場合）ではビット線ＢＬに９Ｖを印加する。選択線
ＳＬ1 には１１Ｖ、選択メモリセルのワード線ＷＬには
１８Ｖ、非選択メモリセルのワード線ＷＬには９Ｖ、選
択線ＳＬ2 には０Ｖ、ウェルＷには０Ｖ、共通ソース線
には０Ｖを印加する。この結果、選択トランジスタＱ1
からメモリセルＭ16までのすべてのトランジスタは導通
し、ビット線と同電位となる（トランジスタのしきい値
落ちは考慮しない）。したがって、ビット線ＢＬに０Ｖ
が印加されたメモリセルはチャネルと制御電極との間に
１８Ｖの高電圧がかかり、トンネル電流が流れ、しきい
値は正方向にシフトする。また、ビット線ＢＬに９Ｖが
印加されたメモリセルはチャネルと制御電極との間に９
Ｖしかかからないため、しきい値の正方向のシフトは抑
圧される。

【０００９】図７は従来の不揮発性半導体記憶装置の要
部を示す回路図であり、ビット線３本分を取り出して示
したものである。図７によると１ビット線分の回路は次
のように構成される。すなわち、書き込みデータを一時
的に保持するフリップフロップ回路1 （図では1-x ；x
は1 〜3）と、ビット線ＢＬ（図ではＢＬx ；x は1 〜3
）と、ビット線ＢＬに接続されるＮＡＮＤ型メモリセ
ル2 と、ビット線ＢＬを充電するＰチャネルトランジス
タＱ3 ’と、ビット線ＢＬとフリップフロップ回路1 と
を接続するトランジスタＱ4 ’と、フリップフロップ回
路1 のビット線ＢＬと反対側のノードと０Ｖの接地電位
との間に直列に接続されたトランジスタＱ7 ’、Ｑ8 ’
とからなる。このトランジスタＱ7 ’、Ｑ8 ’とで強制
反転手段を構成している。トランジスタＱ7’のゲート
はビット線ＢＬに接続されている。

【００１０】すべてのトランジスタＱ3 ’のゲートには
φ1 信号線が接続され、このトランジスタＱ3 ’は充電
手段を構成している。また、すべてのトランジスタＱ4
’のゲートにはφ2 信号線が、Ｑ8 ’のゲートにはφ3
信号線が接続される。クロック発生回路5 ではφ1 、
φ2 、φ3 各信号線を所定のタイミングで駆動制御す
る。

【００１１】トランジスタＱ3 ’のソースは書き込み動
作時９Ｖ、それ以外の時は５Ｖとなる電源に接続されて
いる。また、フリップフロップ回路の電源も書き込み動
作時は９Ｖ、それ以外の時は５Ｖである。

【００１２】以上、１セル・１ビット記憶方式の半導体
記憶装置を説明した。しかし磁気ディスクとの１ビット
あたりのコストには１０倍近い差があり、１セル・１ビ
ット記憶方式の半導体記憶装置でディスクを構成した場
合まだまだ高価であることは否めない。そのため微細化
を押し進める方法もあるが、そのための技術開発に時間
を要する。

【００１３】

【発明が解決しようとする課題】以上説明したように、
１個のメモリセルに１ビットを記憶した場合、依然とし
て磁気ディスクとのコスト差は大きい。コスト差を縮め
るためには微細加工技術を採用すればいいが、莫大な設
備投資、また新技術の開発が必要であるという問題があ
った。本発明はこのような欠点を除去し、微細加工技術
も特に新しい製造技術を用いることなく低コストの不揮
発性半導体記憶装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、本発明では、一本のビット線に２個のフリップフロ
ップ回路が接続できるようにし、読み出し時、多値記憶
されたデータのＬＳＢとＭＳＢをそれぞれラッチし、ま
た書き込み時ＬＳＢとＭＳＢのロードされたデータをメ
モリセルに多値データとして書き込むこと手段とを具備
することを特徴とする不揮発性半導体記憶装置を提供す
る。

【００１５】より詳細には、それぞれ第１のデータと第
２のデータを保持する第１のフリップフロップ回路と第
２のフリップフロップと、これらフリップフロップ回路
に接続されたビット線とメモリセルを有する不揮発性半
導体装置において、下位ビットの読み出し及びデータロ
ードを第１のフリップフロップで行い、上位ビットの読
み出し及びデータロードを第２のフリップフロップで行
うことを特徴とする不揮発性半導体記憶装置を提供す
る。ここで、メモリセルは、情報を２ビット以上保持す
る多値記憶であり、読み出し時、上位ビットのセンス、
下位ビットのセンスの順に行ない、下位ビットの読み出
し時、上位ビットのデータに応じて下位ビットセンス用
ラッチデータの値を変化させる。また、書き込み時、上
位ビット、下位ビットの順にデータを書き込む。

【００１６】すなわち、本発明の不揮発性半導体記憶装
置は、浮遊ゲートを有しそのしきい値が第１ないし第４
の範囲をとることによりの４値データを記憶するメモリ
セルと、メモリセルに接続されたビット線と、ビット線
に接続された第１の記憶回路と、ビット線に接続された
第２の記憶回路と、第１及び第２の記憶回路と接続され
たデータ線とから構成され、データ読みだし時には、第
１のステップにおいて、しきい値が第１及び第２の範囲
か第３及び第４の範囲かの何れかに属するかを検出しそ
の検出結果を第１の記憶回路に保持し、第２のステップ
において、もし第１のステップでしきい値が第１及び第
２の範囲の何れかに存在することが検出されていたらさ
らにそのしきい値が第１の範囲か第２の範囲かの何れに
属するかを検出しその検出結果を第２の記憶回路に保持
し、もし第１のステップでしきい値が第３及び第４の範
囲の何れかに存在することが検出されていたらさらにそ
のしきい値が第３の範囲か第４の範囲かの何れに属する
かを検出しその検出結果を第２の記憶回路に保持する。
さらに、第２のステップに引き続く第３のステップで順
次第１及び第２の記憶回路に保持されたデータを前記デ
ータ線を介して転送する。

【００１７】また、浮遊ゲートを有しそのしきい値が第
１ないし第４の範囲をとることによりの４値データを記
憶するメモリセルと、メモリセルに接続されたビット線
と、ビット線に接続された第１の記憶回路と、ビット線
に接続された第２の記憶回路と、第１及び第２の記憶回
路と接続されたデータ線とから構成され、データ読みだ
し時には、第１のステップにおいて、もし第１の記憶回
路に保持されたデータが第１のレベルであれば、しきい
値を第１の範囲に設定し、もし第１の記憶回路に保持さ
れたデータが第２のレベルであればしきい値を第３の範
囲に設定し、第２のステップにおいて、もし第１のステ
ップでしきい値が第１の範囲に設定されており、第１の
記憶回路に保持されたデータが第１のレベルであれば、
しきい値を第１の範囲に設定し、第１の記憶回路に保持
されたデータが第２のレベルであればしきい値を第２の
範囲に設定し、もし第１のステップでしきい値が第３の
範囲に設定されており、第１の記憶回路に保持されたデ
ータが第１のレベルであれば、しきい値を第３の範囲に
設定し、第１の記憶回路に保持されたデータが第２のレ
ベルであればしきい値を第４の範囲に設定することを特
徴とする不揮発性半導体記憶装置を提供する。

【００１８】

【作用】本発明によれば、センスアンプの数をビット線
あたり２個設けるだけで１メモリセルに２ビットのデー
タを記憶させることができ特に新しい微細加工技術を用
いることがなく、半導体記憶装置の製造コストを下げる
ことができる。

【００１９】また１／２カラムの選択方式をとれば、セ
ンスアンプの数をビット線あたり１個にすることができ
る。また読み出し時も書き込み時もＭＳＢ、ＬＳＢのデ
ータをそのまま加工せず入力バッファや出力バッファか
ら出し入れることが可能である。

【００２０】

【実施例】本発明の実施例を以下、図面を参照して説明
する。図６は本発明の第１の実施例に関わる不揮発性半
導体記憶装置の全体回路構成を示す回路ブロック図であ
る。第１の実施例はＮＡＮＤ型フラッシュメモリの例で
ある。すなわち、不揮発性半導体記憶装置10はメモリセ
ルアレイ11、ロウデコーダ12、センス回路及び書き込み
データラッチ13、カラムデコーダ14、カラムゲート15、
昇圧回路16、制御回路17、Ｉ／Ｏバッファ18からなる。

【００２１】メモリアレイ11は上述したような複数のＮ
ＡＮＤ型メモリセルがマトリクス上に配設されており、
縦方向にビット線ＢＬが数千本、横方向にワード線ＷＬ
が数千本配列されている。このワード線を外部から入力
されたアドレスに基いて選択するのがロウデコーダ12で
ある。センス回路及び書き込みデータラッチ13は一端ビ
ット線に、他端はカラムゲート15を介してＩ／Ｏバッフ
ァ18に接続されている。カラムデコーダ14は外部から入
力されたアドレスに基きカラムゲート15を制御しビット
線および対応するセンス回路及び書き込みデータラッチ
回路を選択する。昇圧回路16は書き込み動作や消去動作
に必要な高電圧を供給する。制御回路17は書き込み、消
去、読み出し動作等を制御する。また、Ｉ／Ｏバッファ
18はチップ外部とのインターフェイスをとる。

【００２２】図１は本発明の不揮発性半導体記憶装置の
要部を示す回路図であり読み出し時、例えばビット線Ｂ
ＬＲを選択し、ＢＬＬを非選択にする場合を考えてみ
る。この時ＳＥＢＲは“Ｈ”でＱ7 はオン、ＳＥＢＬは
“Ｌ”でＱ17はオフの状態である。 読み出しは以下に
述べる３段階の方法で行う。（１）まずＭＳＢ（＝Most
Significant Bit＝上位ビット）を読み出すセンスアン
プＭＳＥＮでＭＳＢを読み出す。（２）次にＭＳＢ＝１
の場合のＬＳＢ（Least Significant Bit ＝下位ビッ
ト）を読み出すセンスアンプＬＳＥＮで読み出す。
（３）最後に、ＭＳＢ＝０の場合のＬＳＢをＬＳＥＮで
読み出す。以上によりセンス後ＭＳＢのデータがＭＳＥ
Ｎ内にラッチされ、ＬＳＢのデータがＬＳＥＮ内にラッ
チされる。以下図１と図２を使い、２値（４つの状態）
の読み出し方法について述べる。

【００２３】（１）ＭＳＢの読み出し 読み出し時に選択されたコントロールゲートの電位をＶ
REF2（例えば1.０Ｖ）にする。状態１と状態２の時のし
きい値分布はともにＶREF ２よりも小さいためセル電流
が流れ、ビット線ＢＬＲ及びＢＬＯ、ＢＬＭＯが０Ｖに
なるためＡM は０ＶになりＭＳＢ＝１が読み出されラッ
チされる。一方状態３と状態４の時しきい分布はともに
ＶREF ２よりも高いためセル電流は流れずビット線ＢＬ
Ｒ、ＢＬＯ、ＢＬＭＯは“Ｈ”の状態（例えばＶCC）に
なるため、トランジスタＱ1 がＯＮしＭＳも“Ｈ”であ
るため、ＢM がＶCCからＶSSへ、ＡM がＶSSからＶCCに
なり、ＭＳＢ＝０が読み出されラッチされる。

【００２４】（２）ＭＳＢ＝１の場合のＬＳＢ読み出し ＬＳＢ読み出し用センスアンプＬＳＥＮも読み出す前
に、ノードＢＬにＶCC、ノードＡＬ＝ＶSSへプリチャー
ジしておく。

【００２５】（２−１） ＭＳＢ＝１、ＬＳＢ＝１（状
態１）のセンス動作 コントロールゲートの電位をＶREF1（例えば０Ｖ）にす
る。状態１の時はしきい値分布はＶREf １よりも低いた
めセル電流は流れ、ビット線ＢＬr 及びＢＬＯ、、ＢLL
Ｏが０ＶになるためＡＬは０ＶになりＬＳＢ＝１が読み
出されラッチされる。

【００２６】（２−２） ＭＳＢ＝１、ＬＳＢ＝０（状
態２）のセンス動作 コントロールゲートの電位をＶREF1（例えば０Ｖ）にす
る。状態２の時はしきい値分布はＶREF1よりも高いため
セル電流は流れず、ビット線ＢＬＬ及びＢＬＯ、ＢＬＬ
Ｏは“Ｈ”の状態（例えばＶCC）となるためトランジス
タＱ11がＯＮし、ＬＳ1 も“Ｈ”であるためＢＬがＶCC
からＶSSへ放電し、ＡＬがＶSSからＶCCになりＬＳＢ＝
０が読み出されラッチされる。

【００２７】（２−３） ＭＳＢ＝Ｏ、ＬＳＢ＝１（状
態３）のセンス禁止動作 コントロールゲートの電位をＶREF1（例えば０Ｖ）にす
る。状態３の時しきい値分布はＶREF1よりも高いためセ
ル電流が流れず、ビット線ＢＬＲ及びＢＬO 、ＢＬＬ０
が“Ｈ”の状態（例えばＶCC）となるためトランジスタ
Ｑ11がＯＮし、ＬＳ1 も“Ｈ”であるためＢＬがＶCCか
らＶSSへ放電しＡＬがＶSSからＶCCに一時的にラッチさ
れる。しかしこのあと、／Ｃ＝“Ｈ”（ＶCC＋Ｖth以上
の電位）でかつＣ＝０Ｖを与えることによりＡM の情報
をＡＬに伝える。つまり、ＡM ＝ＶCC（ＭＳＢ＝０）な
らばＱ32のトランジスタがＯＮし、ＡＬがＶCCにラッチ
されていた状態が放電してＶSSへ、ＢＬがＶSSからＶCC
となり、読み出し前のプリチャージ状態にリセットされ
る。

【００２８】以上（２−１）、（２−２）でＭＳＢ＝１
の時のＬＳＢのセンスが行なわれる。 （２−４） ＭＳＢ＝０、ＬＳＢ＝０（状態４）のセン
ス禁止動作 コントロールゲートの電位をＶREF1（例えば０Ｖ）にす
る。状態４の時しきい値分布はＶref1よりも高いためセ
ル電流が流れず、ビット線ＢLR及びＢＬＬ０、ＢＬＬ０
が“Ｈ”の状態（例えばＶCC）となるためトランジスタ
Ｑ11がＯＮし、ＬＳ1 も“Ｈ”であるためＢＬがＶCCか
らＶSSへ放電しＡＬがＶSSからＶCCに一時的にラッチさ
れる。しかしこのあと／Ｃ＝“Ｈ”（ＶCC＋Ｖth以上の
電位）でかつＣ＝０Ｖを与えることにより、ＡM の情報
をＡＬに伝える。つまりＡM ＝ＶCC（ＭＳＢ＝０）なら
ばＱ32のトランジスタがＯＮしＡＬがＶCCにラッチされ
ていた状態が放電してＶSSへ、ＢＬがＶSSからＶCCとな
り、読み出し前のプリチャージ状態にリセットされる。

【００２９】以上、（２−２）（状態３）、（２−４）
（状態４）の操作でＭＳＢ＝０の場合はＬＳＢのセンス
を禁止し、プリチャージ状態に戻す操作を行う。 （３） ＭＳＢ＝０の場合のＬＳＢ読み出し この読み出しモードの際、ＣをＶCCから０にしＱ30をオ
フ、／Ｃを０ＶからＶCCにし、Ｑ32のトランジスタをオ
フ状態にしておく。

【００３０】（３−１） ＭＳＢ＝０、ＬＳＢ＝１（状
態３）のセンス動作 コントロールゲートの電位をＶREF ３（例えば２Ｖ）に
すると状態３のしきい値分布はＶREF よりも低いためセ
ル電流が流れ、ビット線ＢＬＲ及びＢＬＯ、ＢＬＬＯが
０ＶになるためＡＬは０ＶになりＬＳＢ＝１が読み出さ
れラッチされる。

【００３１】（３−２） ＭＳＢ＝０、ＬＳＢ＝０（状
態４）のセンス動作） コントロールゲートの電位をＶREF ３（例えば２Ｖ）に
すると状態４の時のしきい値分布はＶREF ４よりも高い
ためセル電流が流れずビット線ＢＬＲ及びＢＬＯ、ＢＬ
ＬＯが“Ｈ”（例えばＶCC）となるためトランジスタＱ
11がＯＮし、ＬＳ1 も“Ｈ”であるためＢＬがＶCCから
ＶSSへ放電し、ＡＬがＶSSからＶCCになりＬＳＢ＝０が
読み出されラッチされる。

【００３２】（３−３） ＭＳＢ＝１、ＬＳＢ＝１（状
態１）の時の非センス動作 コントロールゲート電位をＶREF ３（例えば２Ｖ）にす
ると状態１の時しきい分布は、ＶREF ４よりも低いため
セル電流が流れ、ビット線電位ＢＬＲ及びＢＬＯ、ＢＬ
ＬＯは０ＶになるためＱ11のトランジスタがＯＮせず
（２−１）のセンス後の状態を保つ。

【００３３】（３−４） ＭＳＢ＝１、ＬＳＢ＝０（状
態２）の時の非センス動作 上記（３−３）と同じ理由でＱ11がＯＮせず（２−２）
のセンス後の状態を保つ。

【００３４】以上の（１）、（２）、（３）の３段階の
センス動作によりＭＳＢ用センスアンプＭＳＥＮにはＭ
ＳＢの情報が、ＬＳＢ用センスアンプＬＳＥＮにはＬＳ
Ｂの情報がそれぞれラッチされる。

【００３５】（４）消去と書き込み動作 （４−１）消去は従来と同じ方法で行う。一括消去後の
状態は状態１となる。この時ＭＳＢ＝１、ＬＳＢ＝１と
なる。

【００３６】（４−２）書き込みは次に示す順序で行
う。書き込むべきデータは入力からロードし、ＭＳＢの
データはＭＳＥＮにラッチし、ＬＳＢのデータはＬＳＥ
Ｎにそれぞれラッチさせておく。

【００３７】データの書き込みは次の３段階で行う。 （４−２−１） ＭＳＢのデータの書き込みおよびベリ
ファイ ＭＳＥＮにラッチされたＭＳＢのデータは、図１のトラ
ンジスタＱ3 、Ｑ6 、Ｑ7 をオンさせることによりＢＬ
Ｒに転送される。ＢＬＲが“Ｈ”であれば選択されたセ
ルへは“１”データ（Ｄ−type）となり、“Ｌ”であれ
ば選択されたセルに電子が注入され“０”データ（Ｅ−
type）となる。このＭＳＢ書き込み後の各状態のしきい
値分布の様子は図３のようになる。

【００３８】ＭＳＢのデータのベリファイは、（４−２
−１）のＭＳＢ読み出しと同じ方法で行うことができ
る。ただしＶREF2はベリファイ電位として、例えば0.2V
のマージンを取り、1.2 Ｖとする。

【００３９】（４−２−２） 次にＭＳＢ＝１の場合の
ＬＳＢ＝０の書き込みを行う。この場合、ＭＳＢ＝０の
状態（図３の状態３と状態４）へは書き込みを禁止する
ようにする。

【００４０】ＬＳＥＮにはＬＳＢのデータがロードされ
ている。がこれと同じデータをＭＳＥＮにそのまま転送
する。従ってこの時、ＭＳＥＮとＬＳＥＮにＬＳＢのデ
ータがラッチされている。転送（コピー）は図１でＱ7
とＱ17をオフ状態にし、Ｑ13、Ｑ16、Ｑ6 、Ｑ3 をオン
状態にすることにより可能である。

【００４１】次にＱ6 をオフしＭＳＥＮを切り離す。Ｑ
7 とＱ16をオンさせ、ＢＬＲとＬＳＮＥを接続させ選択
されたコントロールゲート電位には、接地電位（ＶSS＝
０Ｖ）を与えメモリセルから（１）で先程書いたＭＳＢ
のデータを読み出す。ＭＳＢが０の場合、読み出し後の
ビット線電位は図11のようにＶM となりＬＳＢのいかん
にかかわらず書き込みを禁止する。

【００４２】このデータを書き込むと、状態２だけ書き
込まれる。ベリファイは、ＶREF1に例えば0.2 Ｖを加え
ベリファイを行う。 （４−２−３） ＭＳＢ＝０の場合のＬＳＢ＝１の書き
込みを行う。

【００４３】この場合、ＭＳＢ＝１（図３の状態１と状
態２）へは書き込みを禁止するようにする。ＬＳＥＮを
使いメモリセルから（４−２−１）で先程書いたＭＳＢ
のデータを反転して読み出しラッチさせる。通常読み出
し時に、ＬＳ1 を“Ｈ”にしてＱ12をオンさせていたが
ＬＳ2 を“Ｈ”にしてＱ33をオンさせて反転読み出しを
行う。ＭＳＢの反転読み出しデータはラッチされるが、
このデータをＭＳＥＮに転送（コピーする） ＭＳＥＮには、ＬＳＥＮからコピーされたＬＳＢのデー
タがラッチされており、この状態のままＭＳＢのデータ
を読み出すと読み出し後のＡM （ＭＳＥＮ内）の電位は
図12のようになり、書き出す時、状態１と２はビット線
電位はＶM となり、書き込みは禁止される。

【００４４】状態４のみ書き込まれ図５のようになる。
ベリファイは、ＶREF に例えば2.2 Ｖを与えて行う。以
上、一回の消去と、３段階の書き込みと、ベリファイの
くり返しにより選択されたメモリセルへ４値のデータ
（２ビット）の書き込みが修了する。

【００４５】

【発明の効果】以上説明してきたように本発明を用いる
と、回路規模を大幅に増すことなく、また微細加工技術
を用いることなく容易に多値記憶セルの読み出し、書き
込み、ベリファイをすることができ、この結果低コスト
な不揮発性半導体記憶装置が実現される。

【図面の簡単な説明】

【図１】本発明の実施例に関する不揮発性半導体記憶装
置の要部を示す回路図である。

【図２】２ビット（４値）記憶のメモリセルのしきい値
分布を示す図である。

【図３】ＭＳＢデータ書き込み後のメモリセルのしきい
値分布を示す図である。

【図４】ＭＳＢ＝１の時のＬＳＢデータ書き込み後のメ
モリセルのしきい値分布を示す図である。

【図５】ＭＳＢ＝０の時のＬＳＢデータ書き込み後のメ
モリセルのしきい値分布を示す図である。

【図６】本発明の全体回路構成を示す図である。

【図７】従来例の半導体記憶装置の要部を示す図であ
る。

【図８】（ａ）ＮＡＮＤ型フラッシュメモリのセル構造
を示す回路図。 （ｂ）は（ａ）のメモリセルのしきい値分布の個数分布
を示す分布図である。

【図９】図８のメモリセルにおける読み出１、消去、及
び書き込み動作時にメモリセルに印加する電圧を表にし
て示した図である。

【図１０】消去、書き込み動作を示す図である。

【図１１】本発明の動作を説明する図表である。

【図１２】本発明の動作を説明する図表である。

【符号の説明】

Ｑ ＭＯＳトランジスタ ＣＥＬＬ メモリセル ＩＯ、ＩＯＢ データ線 ＢＬ ビット線

Claims (8)

【特許請求の範囲】
1. 【請求項１】 それぞれ第１のデータと第２のデータを
   保持する第１のフリップフロップ回路と第２のフリップ
   フロップと、これらフリップフロップ回路に接続された
   ビット線とメモリセルを有する不揮発性半導体装置にお
   いて、 下位ビットの読み出し及びデータロードを第１のフリッ
   プフロップで行い、上位ビットの読み出し及びデータロ
   ードを第２のフリップロップで行うことを特徴とする不
   揮発性半導体記憶装置。
2. 【請求項２】 前記メモリセルは、情報を２ビット以上
   保持する多値記憶であることを特徴とする請求項１記載
   の不揮発性半導体記憶装置。
3. 【請求項３】 読み出し時、上位ビットのセンス、下位
   ビットのセンスの順に行なうことを特徴とする請求項１
   記載の不揮発性半導体記憶装置。
4. 【請求項４】 下位ビットの読み出し時、上位ビットの
   データに応じて下位ビットセンス用ラッチデータの値を
   変化させる手段を有することを特徴とする請求項１記載
   の不揮発性半導体記憶装置。
5. 【請求項５】 書き込み時、上位ビット、下位ビットの
   順にデータを書き込むことを特徴とする請求項１記載の
   不揮発性半導体記憶装置。
6. 【請求項６】 浮遊ゲートを有しそのしきい値が第１な
   いし第４の範囲をとることによりの４値データを記憶す
   るメモリセルと、 前記メモリセルに接続されたビット線と、 前記ビット線に接続された第１の記憶回路と、 前記ビット線に接続された第２の記憶回路と、 前記第１及び第２の記憶回路と接続されたデータ線とか
   ら構成され、 データ読みだし時には、 第１のステップにおいて、前記しきい値が前記第１及び
   前記第２の範囲か前記第３及び前記第４の範囲かの何れ
   かに属するかを検出しその検出結果を前記第１の記憶回
   路に保持し、 第２のステップにおいて、もし前記第１のステップで前
   記しきい値が前記第１及び前記第２の範囲の何れかに存
   在することが検出されていたらさらにそのしきい値が前
   記第１の範囲か前記第２の範囲かの何れに属するかを検
   出しその検出結果を前記第２の記憶回路に保持し、もし
   第１のステップで前記しきい値が前記第３及び前記第４
   の範囲の何れかに存在することが検出されていたらさら
   にそのしきい値が前記第３の範囲か前記第４の範囲かの
   何れに属するかを検出しその検出結果を前記第２の記憶
   回路に保持することを特徴とする不揮発性半導体記憶装
   置。
7. 【請求項７】 請求項６記載の不揮発性半導体記憶装置
   において、前記第２のステップに引き続く第３のステッ
   プで順次前記第１及び第２の記憶回路に保持されたデー
   タを前記データ線を介して転送することを特徴とする不
   揮発性半導体記憶装置。
8. 【請求項８】 浮遊ゲートを有しそのしきい値が第１な
   いし第４の範囲をとることによりの４値データを記憶す
   るメモリセルと、 前記メモリセルに接続されたビット線と、 前記ビット線に接続された第１の記憶回路と、 前記ビット線に接続された第２の記憶回路と、 前記第１及び第２の記憶回路と接続されたデータ線とか
   ら構成され、 データ読みだし時には、 第１のステップにおいて、もし前記第１の記憶回路に保
   持されたデータが第１のレベルであれば、前記しきい値
   を前記第１の範囲に設定し、もし前記第１の記憶回路に
   保持されたデータが第２のレベルであれば前記しきい値
   を前記第３の範囲に設定し、 第２のステップにおいて、もし前記第１のステップで前
   記しきい値が前記第１の範囲に設定されており、前記第
   １の記憶回路に保持されたデータが第１のレベルであれ
   ば、前記しきい値を前記第１の範囲に設定し、前記第１
   の記憶回路に保持されたデータが第２のレベルであれば
   前記しきい値を前記第２の範囲に設定し、もし前記第１
   のステップで前記しきい値が前記第３の範囲に設定され
   ており、前記第１の記憶回路に保持されたデータが第１
   のレベルであれば、前記しきい値を前記第３の範囲に設
   定し、前記第１の記憶回路に保持されたデータが第２の
   レベルであれば前記しきい値を前記第４の範囲に設定す
   ることを特徴とする不揮発性半導体記憶装置。