KR970029851A - 다수상태 불휘발성 반도체 메모리 및 그의 구동방법 - Google Patents

다수상태 불휘발성 반도체 메모리 및 그의 구동방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야;
다수상태 불휘발성 반도체 메모리
2. 발명이 해결하려고 하는 기술적 과제;
메모리 셀이 저장용량에 확장할 수 있음은 물론 메모리 셀 어레이 주변의 회로를 보다 간단히 할 수 있는 다수상태 불휘발성 반도체 메모리를 제공함.
3. 발명의 해결방법의 요지;
개선된 메모리는 평행한 비트라인들과; 반도체 기판에 형성되고 메트릭스 형식으로 배열된 다수의 스트링을 가지며, 스트링내의 각 메모리 셀은 다수상태 데이타의 저장을 위하여 콘트롤 게이트와 부유 게이트 및 소오스와 드레인 영역들을 가지도록 구성된 다수상태 메모리 셀 어레이를 가지며, 상기 제1, 2선택 트랜지스터의 게이트 및 상기 워드라인들과 연결되며, 각 동작 모우드에서 하나의 동일군에 속하는 스트링들 및 적어도 하나의 워드라인을 선택하고 상기 선택된 워드라인에 연결된 메모리 셀들의 제어 게이트에 각 동작 모우드에 따른 대응전압을 공통으로 인가하기 위한 제어수단을 포함한다.
4. 발명의 중요한 용도;
다수상태 반도체 메모리로서 사용된다.

Description

다수상태 불휘발성 반도체 메모리 및 그의 구동방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따라 도출된 구체적 일 실시예의 회로도로서, 메모리 셀당 멀티비트의 정보를 저장하는 플래쉬 메의 메모리 셀 관련 회로도.
제3도는 본 발명의 실시예를 보다 상세히 설명하고자 하는 것 외에는 다른 특별한 의도없이 도시된 것으로서, 제2도에 따른 메모리의 문턱전압 분포 및 비트라인의 전압관계를 보여주는 도면.

Claims (11)

  1. 반도체 기판위에 형성된 평행한 비트라인들과; 상기 반도체 기판에 형성되고 매트릭스 형식으로 배열된 다수의 스트링을 가지며, 각 스트링은 다수개의 직렬 접속된 메모리 셀들을 가지며 대응 비트라인에 연결되고 드레인이 상기 비트라인들중 대응되는 비트라인과 접속된 제1선택트랜지스터의 소오스와 소오스가 공통 소오스라인에 접속된 제2선택트랜지스터의 드레인 사이에 위치되며, 각 메모리 셀은 다수 상태 데이타의 저장을 위하여 콘트롤 게이트와 부유 게이트 및 반도체 기판에 채널을 통해 이격되게 형성된 소오스와 드레인 영역들을 가지도록 구성된 다수상태 메모리 셀 어레이를 가지는 다수상태 불휘발성 반도체 메모리에 있어서; 상기 제1, 2선택 트랜지스터의 게이트 및 상기 워드라인들과 연결되며, 각 동작 모우드에서 하나의 동일 군에 속하는 스트링들 및 적어도 하나의 워드라인을 선택하고 상기 선택된 워드라인에 연결된 메모리 셀들의 제어 게이트에 각 동작 모우드에 따른 대응전압을 공통으로 인가하기 위한 제어수단을 가짐을 특징으로 하는 불휘발성 반도체 메모리.
  2. 반도체 기판위에 형성된 평행한 비트라인들과; 상기 반도체 기판에 형성되고 매트릭스 형식으로 배열되 다수의 스트링을 가지며, 각 스트링은 다수개의 직렬 접속된 메모리 셀들을 가지며 대응 비트라인에 연결되고 드레인이 상기 비트라인들중 대응되는 비트라인과 접속된 제1선택트랜지스터의 소오스와 소오스가 공통 소오스라인에 접속된 제2선택트랜지스터의 드레인 사이에 위치되며, 각 메모리 셀은 다수 상태 데이타의 저장을 위하여 콘트롤 게이트와 부유 게이트 및 반도체 기판에 채널을 통해 이격되게 형성된 소오스와 드레인 영역들을 가지도록 구성된 다수상태 메모리 셀 어레이와; 상기 제1, 2선택 트랜지스터의 게이트 및 상기 워드라인과 연결되며, 각 동작 모우드에서 하나의 동일 군에 속하는 스트링들 및 적어도 하나의 워드라인을 선택하고 상기 선택된 워드라인에 연결된 메모리 셀들의 제어 게이트에 각 동작 모우드에 따른 대응전압을 공통으로 인가하기 위한 제어수단을 가지는 다수상태 불휘발성 반도체 메모리에서의 데이타 리드방법에 있어서; 선택된 워드라인과 상기 공통 소오스라인간에 읽기 전압을 유지시키고 하나의 동일군에 속하는 비트라인들을 동시에 선택하며 다른 하나의 동일군에 속하는 비선택된 비트라인들을 소정의 전압으로 충전하여 선택된 워드라인에 연결된 동일군의 메모리 셀들의 문턱전압값에 따른 전압이 상기 선택된 비트라인들상에 각기 동시에 도출되도록 하는 도출과정과; 상기 도출된 전압을 각기 다르게 미리 설정된 레퍼런스 전압중의 중간 래퍼런스 전압으로써 비교하여 선택된 메모리 셀드리 다수의 메모리 셀 상태 중 상위 상태에 속하여 프로그램되어 있는지 하위 상태에 속하여 프로그램되어 있는 지를 나타내는 데이타를 각기 제1 일시저장수단에 동시에 저장하는 제1저장과정과; 상기 저장된 데이타의 논리레벨에 따른 래퍼런스 전압으로 상기 도출된 전압을 비교하여 상기 선택된 메모리 셀들이 다수의 메모리 셀 상태 중 어떤 상태로 프로그램되어 있는지를 실재로 나타내는 리드 데이타를 각기 제2 일시저장수단에 동시에 저장하는 제2저장과정으로 이루어짐을 특징으로 하는 데이타 리브방법.
  3. 제2항에 있어서, 상기 선택된 워드라인에 연결된 동일군의 메모리 셀들의 문턱 전압값에 따른 전압이 상기 선택된 비트라인들상에 각기 동시에 도출되도록 하는 도출과정이 보다 빨리 수행되도록 하기 위해 상기 전압이 도출되는 노드와 접지간에 전류 소오스를 제공해주는 과정을 더 포함되는 것을 특징으로 하는 데이타 리브방법.
  4. 제3항에 있어서, 상기 도출과정이, 리셋신호에 응답하는 리셋용 트랜지스터의 동작에 의해 상기 선택된 비트라인들의 레벨을 각기 접지전위로 초기화한 이후에 수행되는 것을 특징으로 하는 데이타 리브방법.
  5. 반도체 기판위에 형성된 평행한 비트라인들과; 상기 반도체 기판에 형성되고 매트릭스 형식으로 배열된 다수의 스트링을 가지며, 각 스트링은 다수개의 직렬 접속된 메모리 셀들을 가지며 대응 비트라인에 연결되고 드레인이 상기 비트라인들중 대응되는 비트라인과 접속된 제1선택트랜지스터의 소오스와 소오스가 공통 소오스라인에 접속된 제2선택트랜지스터의 드레인 사이에 위치되며, 각 메모리 셀은 다수 상태 데이타의 저장을 위하여 콘트롤 게이트와 부유 게이트 및 반도체 기판에 채널을 통해 이격되게 형성된 소오스와 드레인 영역들을 가지도록 구성된 다수상태 메모리 셀 어레이와; 상기 제1, 2선택트랜지스터의 게이트 및 상기 워드라인들과 연결되며, 각 동작 모우드에서 하나의 동일 군에 속하는 스트링들 및 적어도 하나의 워드라인을 선택하고 상기 선택된 워드라인에 연결된 메모리 셀들의 제어 게이트에 각 동작 모우드에 따른 대응전압을 공통으로 인가하기 위한 제어수단을 가지는 다수상태 불휘발성 반도체 메모리에서의 데이타 프로그램방법에 있어서; 프로그램 모우드에서 제공되는 프로그램 데이타를 각기 제1, 2 일시저장수단을 통해 수신하는 과정과; 선택된 워드라인과 상기 공통 소오스라인간에 프로그램전압을 유지시키고 상기 제1, 2선택 트랜지스터의 게이트에 각기 전원전압과 접지전압을 인가하고 비 선택된 워드라인에 패스전압을 인가하고, 하나의 동일군에 속하는 비트라인들을 동시에 선택하며 다른 하나의 동일군에 속하는 비선택된 비트라인들을 소정의 전압으로 충전하여 선택된 워드라인에 연결된 동일군의 메모리 셀들이 상기 프로그램 데이타에 대응되는 다수상태중의 하나의 문턱전압값을 가지도록 하는 프로그램 및 프로그램 금지과정으로 이루어짐을 특징으로 하는 데이타 프로그램방법.
  6. 반도체 기판위에 형성된 평행한 비트라인들과; 상기 반도체 기판에 형성되고 매트릭스 형식으로 배열된 다수의 스트링을 가지며, 각 스트링은 다수개의 직렬 접속된 메모리 셀들을 가지며 대응 비트라인에 연결되고 드레인이 상기 비트라인들중 대응되는 비트라인과 접속된 제1선택트랜지스터의 소오스와 소오스가 공통 소오스라인에 접속된 제2선택트랜지스터의 드레인 사이에 위치되며, 각 메모리 셀은 다수 상태 데이타의 저장을 위하여 콘트롤 게이트와 부유 게이트 및 반도체 기판에 채널을 통해 이격되게 형성된 소오스와 드레인 영역들을 가지도록 구성된 다수상태 메모리 셀 어레이와; 상기 제1, 2선택 트랜지스터의 게이트 및 상기 워드라인들과 연결되며, 각 동작 모우드에서 하나의 동일 군에 속하는 스트링들 및 적어도 하나의 워드라인을 선택하고 상기 선택된 워드라인에 연결된 메모리 셀들의 제어 게이트에 각 동작 모우드에 따른 대응전압을 공통으로 인가하기 위한 제어수단을 가지는 다수상태 불휘발성 반도체 메모리에서의 데이타 프로그램 확인방법에 있어서; 프로그램 동작의 수행 후에 선택된 워드라인과 상기 공통 소오스라인간에 검증전압에 유지시키고 하나의 동일군에 속하는 비트라인들을 동시에 선택하며 다른 하나의 동일군에 속하는 비선택된 비트라인들을 소정의 전압으로 충전하여 선택된 워드라인에 연결된 동일군의 메모리 셀들의 문턱전압값에 따른 전압이 상기 선택된 비트라인들상에 각기 동시에 도출되도록 하는 도출과정과; 상기 도출된 전압을 각기 다르게 미리 설정된 래퍼런스 전압중의 중간 래퍼런스 전압으로써 비교하여 제1일시저장수단에 저장된 데이타의 논리 상태를 상기 비교결과에 따라 변경하는 제1검증과정과; 상기 저장된 데이타의 논리레벨에 따른 래퍼런스 전압으로 상기 도출된 전압을 비교하여 제2 일시저장수단에 저장된 데이타의 논리 상태를 상기 비교 결과에 따라 변경하는 제2검증과정과; 상기 검정과정에서 저장된 데이타의 논리가 설정된 상태가 아니면 프로그램 동작을 수행 후 상기한 과정들을 재 수행하는 재수행과정으로 이루어짐을 특징으로 하는 데이타 프로그램 확인방법.
  7. 반도체 기판위에 형성된 평행한 비트라인들과; 상기 반도체 기판에 형성되고 매트릭스 형식으로 배열된 다수의 스트링을 가지며, 각 스트링은 다수개의 직렬 접속된 메모리 셀들을 가지며 대응 비트라인에 연결되고 드레인이 상기 비트라인들중 대응되는 비트라인과 접속된 제1선택트랜지스터의 소오스와 소오스가 공통 소오스라인에 접속된 제2선택트랜지스터의 드레인 사이에 위치되며, 각 메모리 셀은 다수 상태 데이타의 저장을 위하여 콘트롤 게이트와 부유 게이트 및 반도체 기판에 채널을 통해 이격되게 형성된 소오스와 드레인 영역들을 가지도록 구성된 다수상태 메모리 셀 어레이와; 상기 제1, 2선택 트랜지스터의 게이트 및 상기 워드라인들과 연결되며, 각 동작 모우드에서 하나의 동일 군에 속하는 스트링들 및 적어도 하나의 워드라인을 선택하고 상기 선택된 워드라인에 연결된 메모리 셀들의 제어 게이트에 각 동작 모우드에 따른 대응전압을 공통으로 인가하기 위한 제어수단을 가지는 다수상태 불휘발성 반도체 메모리에서 데이타 소거방법에 있어서; 상기 메모리 셀들에 연결된 모든 워드라인에 접지전압을 인가하고 비트라인들 및 공통 소오스라인 그리고 상기 제1, 2선택트랜지스터의 게이트 단자를 모두 플로팅시키고 상기 기판에 소거전압을 제공하여 상기 메모리 셀들을 일시에 소거하는 것을 특징으로 하는 데이타 소거방법.
  8. 반도체 기판위에 형성된 평행한 비트라인들과; 상기 반도체 기판에 형성되고 매트릭스 형식으로 배열된 다수의 스트링을 가지며, 각 스트링은 다수개의 직렬 접속된 메모리 셀들을 가지며 대응 비트라인에 연결되고 드레인이 상기 비트라인들중 대응되는 비트라인과 접속된 제1선택트랜지스터의 소오스와 소오스가 공통 소오스라인에 접속된 제2선택트랜지스터의 드레인 사이에 위치되며, 각 메모리 셀은 다수 상태 데이타의 저장을 위하여 콘트롤 게이트와 부유 게이트 및 반도체 기판에 채널을 통해 이격되게 형성된 소오스와 드레인 영역들을 가지도록 구성된 다수상태 메모리 셀 어레이와; 상기 제1, 2선택 트랜지스터의 게이트 및 상기 워드라인들과 연결되며, 각 동작 모우드에서 하나의 동일 군에 속하는 스트링들 및 적어도 하나의 워드라인을 선택하고 상기 선택된 워드라인에 연결된 메모리 셀들의 제어 게이트에 각 동작 모우드에 따른 대응전압을 공통으로 인가하기 위한 제어수단을 가지는 다수상태 불휘발성 반도체 메모리에서의 데이타 소거 확인방법에 있어서; 소거동작의 후행 후에 모든 워드라인과 상기 고통 소오스라인간에 검증전압을 유지시키고 하나의 동일군에 속하는 비트라인들을 동시에 선택하며 다른 하나의 동일군에 속하는 비선택적인 비트라인들을 소정의 전압으로 충전하여 선택된 워드라인에 연결된 동일군의 메모리 셀들의 스트링의 문턱전압값에 따른 전압이 상기 선택된 비트라인들상에 각기 동시에 도출되도록 하는 도출과정과; 상기 도출된 전압을 중간 래퍼런스 전압으로써 비교하여 제1일시저장수단에 저장하는 제1검증과정과; 상기 저장된 데이타의 논리레벨에 상관없이 상기 중간 래퍼런스 전압으로 상기 도출된 전압을 비교하여 제2 일시저장수단에 저장하는 제2검증과정과; 상기 검증과정에서 저장된 데이타의 논리가 설정된 상태가 아니면 소거 동작을 수행 후 상기한 과정들을 재 수행하는 재수행과정으로 이루어짐을 특징으로 하는 데이타 소거 확인방법
  9. 반도체 기판위에 형성된 평행한 비트라인들과; 상기 반도체 기판에 형성되고 매트릭스 형식으로 배열된 다수의 스트링을 가지며, 각 스트링은 다수개의 직렬 접속된 메모리 셀들을 가지며 대응 비트라인에 연결되고 드레인이 상기 비트라인들중 대응되는 비트라인과 접속된 제1선택트랜지스터의 소오스와 소오스가 공통 소오스라인에 접속된 제2선택트랜지스터의 드레인 사이에 위치되며, 각 메모리 셀은 다수 상태 데이타의 저장을 위하여 콘트롤 게이트와 부유 게이트 및 반도체 기판에 채널을 통해 이격되게 형성된 소오스와 드레인 영역들을 가지도록 구성된 다수상태 메모리 셀 어레이를 가지는 다수상태 불휘발성 반도체 메모리에 있어서; 상기 제1, 2선택트랜지스터의 게이트 및 상기 워드라인들과 연결되며, 각 동작 모우드에서 하나의 동일 군에 속하는 스트링들 및 적어도 하나의 워드라인을 선택하고 상기 선택된 워드라인에 연결된 메모리 셀들의 제어 게이트에 각 동작 모우드에 따른 대응전압을 공통으로 인가하기 위한 제어수단과; 상기 다수상태 메모리 셀 어레이의 메모리 셀에 데이타를 다수상태중의 하나로 프로그램하고, 그 프로그램된 데이타를 읽으며, 프로그램된 데이타를 소정의 목적에 따라 소거하고, 또한 각각의 동작에 따른 검증을 실시하기 위하여, 각 동작 모우드에서 하나의 동일 군에 속하는 스트링들과 다른 하나의 동일군에 속하는 스트링들의 선택된 메모리 셀들이 번갈아 억세스되도록 하기 위해, 두 비트라인마다 차례로 연결되며, 인가되는 선택신호에 응답하여 하나의 동일군에 속하는 비트라인들을 동시에 선택하고 다른 하나의 동일군에 속하는 비선택된 비트라인들을 소정의 전압으로 충전하는 비트라인 선택 및 충전수단과; 상기 비트라인 선택 및 충전수단에 연결되어 선택된 비트라인의 레벨을 각동작 모우드에 대응하여 제어하는 비트라인 레벨 제어수단과; 각기 다르게 미리 설정된 래퍼런스 전압중의 하나를 각 동작 모우드 및 인가 데이타의 논리 레벨에 따라 선택하고 출력단을 통해 제공하는 다수상태 래퍼런스 전압 생성수단과; 상기 비트라인 레벨 제어수단과 상기 다수상태 래퍼런스 전압 생성수단에 각기 연결되며, 상기 각 동작 모우드중 프로그램 동작에서 대응하는 비트라인들을 통해 데이타를 일시에 상기 메모리 셀들로 기입하도록 프로그램 데이타를 일시 저장하고 프로그램 검증 동장에서 프로그램이 충분히 행해졌는가를 판단하며 읽기 동작에서 선택된 메모리 셀들로부터 유도된 비트라인들상의 전압을 상기 다수레벨의 래퍼런스 전압과 비교하여 감지될 독출 데이타를 래치하기 위한 감지 및 저장수단을 가짐을 특징으로 하는 불휘발성 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 각 메모리 셀의 다수 상태 데이타의 저장은 4가지 상태중의 하나의 상태를 저장하는 것임을 특징으로 하는 불휘발성 반도체 메모리장치.
  11. 반도체 기판위에 형성된 평행한 비트라인들과; 상기 반도체 기판에 형성되고 매트릭스 형식으로 배열된 다수의 스트링을 가지며, 각 스트링은 다수개의 직렬 접속된 메모리 셀들을 가지며 대응 비트라인에 연결되고 드레인이 상기 비트라인들중 대응되는 비트라인과 접속된 제1선택트랜지스터의 소오스와 소오스가 공통 소오스라인에 접속된 제2선택트랜지스터의 드레인 사이에 위치되며, 각 메모리 셀은 2비트의 데이타를 저장을 위하여 콘트롤 게이트와 부유 게이트 및 반도체 기판에 채널을 통해 이격되게 형성된 소오스와 드레인 영역들을 가지도록 구성된 다수상태 메모리 셀 어레이를 가지는 낸드 플래쉬 다수상태 반도체 메모리에 있어서; 상기 제1, 2선택 트랜지스의 게이트 및 상기 워드라인들과 연결되며, 각 동작 모우드에서 하나의 동일 군에 속하는 스트링들 및 적어도 하나의 워드라인을 선택하고 상기 선택된 워드라인에 연결된 메모리 셀들의 제어 게이트에 각 동작 모우드에 따른 대응전압을 공통으로 인가하기 위한 로우 디코더 및 프로그램 콘트롤러와; 상기 다수상태 메모리 셀 어레이의 메모리 셀에 데이타를 2비트로 표현되는 데이타중의 하나로 프로그램하고, 그 프로그램된 데이타를 읽으며, 프로그램된 데이타를 소정의 목적에 따라 소거하고, 또한 각각의 동작에 따른 검증을 실시하기 위하여, 각 동작 모우드에서 하나의 동일군에 속하는 스트링들과 다른 하나의 동일군에 속하는 스트링들의 선택된 메모리 셀들이 번갈아 억세스되도록 하기 위해, 두 비트라인마다 차례로 연결되며, 인가되는 선택신호에 응답하여 하나의 동일군에 속하는 비트라인들을 동시에 선택하고 다른 하나의 동일군에 속하는 비선택된 비트라인들을 소정의 전압으로 충전하는 비트라인 선택 및 충전수단과; 전류 소오스 및 리셋용 트랜지스터를 가지며, 상기 비트라인 선택 및 충전수단에 연결되어 선택된 비트라인의 레벨을 각 동작 모우드에 대응하여 제어하는 비트라인 레벨 제어수단과; 3가지의 미리 설정된 래퍼런스 전압중의 하나를 각 동작 모우드 및 인가 데이타의 논리 레벨에 따라 선택하고 출력단을 통해 제공하는 다수상태 래퍼런스 전압 생성수단과; 하나의 센스앰프 및 두개의 래치를 포함하며, 상기 비트라인 레벨 제어수단과 상기 다수상태 래퍼런스 전압 생성수단에 각기 연결되며, 상기 각 동작 모우드중 프로그램 동작에서 대응하는 비트라인들을 통해 데이타를 일시에 상기 메모리 셀들로 기입하도록 프로그램 데이타를 일시 저장하고 프로그램 검증 동작에서 프로그램이 충분히 행해졌는가를 판단하며 읽기동작에서 선택된 메모리 셀들로부터 유도된 비트라인들상의 전압을 상기 다수 레벨의 래퍼런스 전압과 비교하여 감지된 독출 데이타를 래치하기 위한 감지 및 저장수단을 가짐을 특징으로 하는 메모리.
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KR100543424B1 (ko) * 1998-09-16 2006-01-20 소니 가부시끼 가이샤 불휘발성 반도체 기억장치, 불휘발성 반도체 기억 장치의 베리파이방법 및 독출방법
KR100794311B1 (ko) * 2006-12-27 2008-01-11 삼성전자주식회사 프로그램 에러를 차단할 수 있는 멀티 비트 플래시 메모리장치의 프로그램 방법
KR100902008B1 (ko) * 2007-02-09 2009-06-12 삼성전자주식회사 메모리 셀에 멀티 비트 데이터를 저장하는 플래시 메모리를 포함한 메모리 시스템

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