JP3501916B2 - 半導体記憶装置およびその一括消去ベリファイ方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
およびその一括消去ベリファイ方法に関する。

【０００２】

【従来の技術】近年の不揮発性半導体記憶装置の進歩は
著しく、特にフラッシュメモリにおいては書き換え時間
も大幅に改善されてきている。ところが、書き換え時間
のおおよそ半分は、メモリセルのデータが期待値通りに
書き換えられたか否かを確認するベリファイ動作に要し
ており、このベリファイ動作時間を短縮する工夫が不可
欠である。

【０００３】そこで、従来は、同時に書き込み動作を行
うメモリセルの数分だけセンスアンプを有して、上記ベ
リファイ動作時には、上記同時に書き込み動作を行った
メモリセルを同時にベリファイすることで、上記ベリフ
ァイ動作時間の短縮が図られている。

【０００４】上述のベリファイ方法によれば、上記書き
換えのうちの書き込み動作については、同時に書き込む
メモリセル数がおおよそ１ビットから４ｋビット程度で
あって、個々のメモリセルへの書き込みデータが異なる
ために、上記同時に書き込み動作を行う１ビットから４
ｋビット程度メモリセルを同時にセンスアンプでベリフ
ァイしても効率的であると言える。

【０００５】ところが、上記書き換えのうちの消去動作
については、２ｋビットから５１２ｋビット以上のメモ
リセルを一括して消去し、しかも、総てのメモリセルを
同一データ(「０」あるいは「１」)に書き換えるのであ
るから、書き込み動作の場合と同様に１ビットから４ｋ
ビット程度のメモリセルを同時にセンスアンプでベリフ
ァイする従来のベリファイ動作は効率的であるとはいい
難い。

【０００６】そこで、以下のような種々の消去ベリファ
イ方法が提案されている。尚、以下で述べる「ベリファ
イ」とは消去ベリファイのことを指す。不揮発性半導体
記憶装置におけるメモリセルに保持されている情報の
０,１の判定は、通常上記メモリセルトランジスタの閾
値電圧の高低を検知して行われるのであるが、以下に述
べる各ベリファイ方法においては、上記閾値電圧が低い
状態を消去状態と定義したメモリセルアレイに関するベ
リファイ方法である。この場合のベリファイ動作におい
ては、総てのメモリセルトランジスタの閾値電圧が低く
なったこと(すなわち、全メモリセルトランジスタのゲ
ートに上記高低の閾値電圧の中間電圧を印加した場合に
全メモリセルトランジスタに電流が流れること)を一括
で調べる必要がある。

【０００７】（１) 総てのメモリセルトランジスタの
うち最小閾値電圧を呈するメモリセルトランジスタに電
流が流れたことを検知した時点で消去を終了する(特開
平４−３３９５号公報)。 （２) １本のワード線に接続されたｎ個のメモリセル
を同数の判定回路を用いて同時にベリファイする(特開
平８−２２７５９０号公報)。このベリファイ方法は、
従来ＤＲＡＭ(ダイナミック・ランダム・アクセス・メモ
リ)等で提案されているラインテストと同じコンセプト
である。 （３) 仮想接地型メモリセルアレイにおいて、１本の
ワード線に接続されている多数のメモリセルトランジス
タのソース/ドレイン間に直列に電圧を印加して、電流
が流れれば上記ワード線に接続された総てのメモリセル
は消去されていると判定する(特開平７−１１１９０１
号公報)。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来の不揮発性半導体記憶装置のベリファイ方法において
は、以下のような問題がある。すなわち、上記ベリファ
イ方法は、上述したように、全メモリセルトランジスタ
のゲートに上記高低の閾値電圧の中間電圧を印加した場
合に全メモリセルトランジスタに電流が流れることを一
括で調べることによって行う。

【０００９】ところが、総てのメモリセルに電流が流れ
ることを一括でベリファイすることは、多数の電流が流
れているメモリセルの中から電流が流れていないメモリ
セル１個を検出する必要があり、物理的に非常に難し
い。例えば、(１)に示すベリファイ方法においては、図
１３のメモリセルトランジスタの閾値電圧分布に示すよ
うに、メモリセルトランジスタの閾値電圧をプログラム
状態Ｄ１からイレース状態Ｄ２に低下させることによっ
てイレース動作を行う。そして、最も消去されやすいメ
モリセルの閾値電圧Ａがベリファイ動作時のワード線選
択電圧Ｃを越えたことを検出することによって、ベリフ
ァイ終了を判定している。したがって、最も消去されに
くいメモリセルの閾値電圧Ｂが上記選択電圧Ｃ以上であ
って未だプログラム状態のままである可能性が残ってお
り、総てのメモリセルが消去されていることをベリファ
イしたことにはならないという問題がある。

【００１０】また、(２)に示すベリファイ方法において
は、１本のワード線に接続されたｎ個のメモリセルを同
数の判定回路で一斉にベリファイするので、ベリファイ
方法(１)の問題は解決できる。ところが、一括してベリ
ファイするｎ個のメモリセルと同数のｎ個の判定回路を
必要とするための面積の増大や、ワード線の本数ｍと同
数サイクルのベリファイ動作を必要とするためのベリフ
ァイ動作の長時間化等の問題がある。

【００１１】また、(３)に示すベリファイ方法において
も、ベリファイ方法(１)の問題は解決できる。しかしな
がら、メモリセルトランジスタのオン抵抗や基板効果を
考えた場合、電流が微小すぎる上に、閾値上昇のため
に、あまり多数のメモリセルトランジスタを接続して一
度にベリファイできないという問題がある。

【００１２】そこで、この発明の目的は、全メモリセル
に対する消去ベリファイ動作を一括して精度よく行うこ
とができる不揮発性メモリを有する半導体記憶装置、及
び、その一括消去ベリファイ方法を提供することにあ
る。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る発明の半導体記憶装置は、フローテ
ィングゲートを有する複数のメモリセルトランジスタの
制御ゲートおよびドレインが,マトリックス状に配列さ
れたワード線およびビット線に接続された不揮発性メモ
リセルを有するメモリセルアレイと、上記メモリセルア
レイの上記ワード線を選択する行デコーダ回路と、上記
メモリセルアレイの上記ビット線を選択する列デコーダ
回路と、入力された電圧または電流が基準値を越えたこ
とを検知して検知信号を出力するセンスアンプと、上記
センスアンプの入力端子に接続される共通ビット線と、
ベリファイ選択信号を受けて,このベリファイ選択信号
に従って上記メモリセルアレイの総てのビット線を上記
共通ビット線に接続するスイッチング回路と、上記共通
ビット線を所定電圧にプリチャージするプリチャージ回
路を備えて、上記メモリセルトランジスタは,閾値電圧
を所定電圧以上に高めることによって消去が行われる一
方,上記閾値電圧を上記所定電圧よりも低めることによ
って書き込みが行われるようになっており、上記行デコ
ーダ回路は,消去ベリファイ時には総ての上記ワード線
を選択すると共に , 上記総てのワード線に所定値の固定
電圧を出力するようになっており、上記センスアンプ
は,消去ベリファイ時には,上記所定電圧にプリチャージ
された共通ビット線の電位が,上記共通ビット線に接続
された未消去状態のメモリセルトランジスタを介してデ
ィスチャージされたことを検知して上記検知信号を出力
するようになっていることを特徴としている。

【００１４】上記構成において、上記メモリセルアレイ
の消去は、総てのメモリセルトランジスタのフローティ
ングゲートに電子を注入して閾値電圧を所定電圧以上に
高めることによって行うと定義する。そして、共通ビッ
ト線を所定電圧にプリチャージした後、ベリファイ選択
信号に呼応してメモリセルアレイの総てのビット線を上
記共通ビット線に接続する。そして、行デコーダ回路に
よって上記メモリセルアレイの総てのワード線を選択し
た後、センスアンプからの検知信号を監視することによ
って一括消去ベリファイが行われる。この場合、上記メ
モリセルアレイに未消去のメモリセルが一つでも在れ
ば、上記プリチャージされた共通ビット線が上記未消去
のメモリセルトランジスタを介してディスチャージされ
るので、上記センスアンプからの検知信号に基づいて、
全メモリセルに対する消去ベリファイ動作が一括して精
度よく行われる。

【００１５】 また、請求項２に係る発明の半導体記憶
装置は、フローティングゲートを有する複数のメモリセ
ルトランジスタの制御ゲートおよびドレインが,マトリ
ックス状に配列されたワード線およびビット線に接続さ
れた不揮発性メモリセルを有するメモリセルアレイと、
上記メモリセルアレイの上記ワード線を行アドレス信号
に従って選択する行デコーダ回路と、上記メモリセルア
レイの上記ビット線を列アドレス信号に従って選択し,
選択されたビット線をデータ線に接続するスイッチング
素子を有する列デコーダ回路と、上記データ線が入力端
子に接続されて,上記データ線から入力された電圧また
は電流が基準値を越えたことを検知して検知信号を出力
するセンスアンプと、ベリファイ選択信号を受けて,こ
のベリファイ選択信号に従って上記列アドレス信号に拘
わらず上記スイッチング素子をオンさせて,上記メモリ
セルアレイの総てのビット線を上記データ線に接続する
スイッチング回路と、上記データ線を所定電圧にプリチ
ャージするプリチャージ回路を備えて、上記メモリセル
トランジスタは,閾値電圧を所定電圧以上に高めること
によって消去が行われる一方,上記閾値電圧を上記所定
電圧よりも低めることによって書き込みが行われるよう
になっており、上記行デコーダ回路は,消去ベリファイ
時には総ての上記ワード線を選択すると共に、上記総て
のワード線に所定値の固定電圧を出力するようになって
おり、上記センスアンプは,消去ベリファイ時には,上記
所定電圧にプリチャージされたデータ線の電位が,上記
データ線に接続された未消去状態のメモリセルトランジ
スタを介してディスチャージされたことを検知して上記
検知信号を出力するようになっていることを特徴として
いる。

【００１６】上記構成において、上記メモリセルアレイ
の消去は、総てのメモリセルトランジスタのフローティ
ングゲートに電子を注入して閾値電圧を所定電圧以上に
高めることによって行うと定義する。そして、データ線
を所定電圧にプリチャージした後、ベリファイ選択信号
に呼応して列デコーダ回路のスイッチング素子を列アド
レス信号に拘わらずオンさせてメモリセルアレイの総て
のビット線を上記データ線に接続する。そして、行デコ
ーダ回路によって上記メモリセルアレイの総てのワード
線を選択した後に、センスアンプからの検知信号を監視
することによって一括消去ベリファイが行われる。この
場合、上記メモリセルアレイに未消去のメモリセルが一
つでも在れば、上記プリチャージされたデータ線が上記
未消去のメモリセルトランジスタを介してディスチャー
ジされるので、上記センスアンプからの検知信号に基づ
いて、全メモリセルに対する消去ベリファイ動作が一括
して精度よく行われる。

【００１７】また、請求項３に係る発明は、請求項１に
係る発明の半導体記憶装置の上記メモリセルアレイにお
いて,総てのメモリセルトランジスタのフローティング
ゲートに電子が注入されて保持情報が消去されたことを
一括してベリファイする一括消去ベリファイ方法であっ
て、上記プリチャージ回路によって,上記共通ビット線
を所定電圧にプリチャージし、上記スイッチング回路に
よって,上記ベリファイ選択信号に従って上記メモリセ
ルアレイの総てのビット線を上記共通ビット線に接続
し、上記行デコーダ回路によって,上記メモリセルアレ
イの総てのワード線を選択し、上記センスアンプからの
検知信号に基づいて、上記プリチャージされた共通ビッ
ト線が上記未消去のメモリセルトランジスタを介してデ
ィスチャージされたことを検知することによって、一括
消去ベリファイを行うことを特徴としている。

【００１８】上記構成によれば、上記メモリセルアレイ
に未消去のメモリセルが一つでも在れば、上記プリチャ
ージされた共通ビット線はディスチャージされるので、
上記センスアンプからの検知信号に基づいて、全メモリ
セルに対する消去ベリファイ動作が一括して精度よく行
われる。

【００１９】また、請求項４に係る発明は、請求項２に
係る発明の半導体記憶装置の上記メモリセルアレイにお
いて,総てのメモリセルトランジスタのフローティング
ゲートに電子が注入されて保持情報が消去されたことを
一括してベリファイする一括消去ベリファイ方法であっ
て、上記プリチャージ回路によって,上記データ線を所
定電圧にプリチャージし、上記スイッチング回路によっ
て,上記ベリファイ選択信号に従って上記列アドレス信
号に拘わらず上記列デコーダ回路のスイッチング素子を
オンさせて,上記メモリセルアレイの総てのビット線を
上記データ線に接続し、上記行デコーダ回路によって,
行アドレス信号にしたがって上記メモリセルアレイの総
てのワード線を選択し、上記センスアンプからの検知信
号に基づいて、上記プリチャージされたデータ線が上記
未消去のメモリセルトランジスタを介してディスチャー
ジされたことを検知することによって、一括消去ベリフ
ァイを行うことを特徴としている。

【００２０】上記構成によれば、上記メモリセルアレイ
に未消去のメモリセルが一つでも在れば、上記プリチャ
ージされたデータ線はディスチャージされるので、上記
センスアンプからの検知信号に基づいて、全メモリセル
に対する消去ベリファイ動作が一括して精度よく行われ
る。

【００２１】

【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。この発明は、メモリセルアレ
イの総てのメモリセルトタンジスタの閾値電圧が所定値
より高くて電流が流れない消去状態を一括ベリファイす
る半導体記憶装置に関する。 ＜第１実施の形態＞ 図１は、本実施の形態の半導体記憶装置における概略構
成図である。１はメモリセルアレイであり、(ｍ×ｎ)個
のメモリセルトランジスタ(フローティングゲートを備
えた電界効果トランジスタ)ＭＴがマトリックス状に配
列されて構成されている。そして、第１行に配列された
上記メモリセルトランジスタＭＴ00,…,ＭＴ0mの制御ゲ
ートは、行デコーダ回路２の最初の出力端子に接続され
たワード線ＷＬ0に接続されている。以下同様にして、
最終行のメモリセルトランジスタＭＴn0,…,ＭＴnmの制
御ゲートは、行デコーダ回路２の最終の出力端子に接続
されたワード線ＷＬnに接続されている。

【００２２】さらに、上記メモリセルアレイ１を構成す
るメモリセルトランジスタＭＴのうち第１列に配列され
たメモリセルトランジスタＭＴ00,…,ＭＴn0のドレイン
は、列デコーダ回路３の最初の出力端子に接続されたビ
ット線ＢＬ0に接続されている。以下同様にして、最終
列のメモリセルトランジスタＭＴ0m,…,ＭＴnmのドレイ
ンは、列デコーダ回路３の最終の出力端子に接続された
ビット線ＢＬmに接続されている。

【００２３】上記各ビット線ＢＬ0〜ＢＬmは、対応する
トランジスタＴＮ0〜ＴＮmおよび共通ビット線５および
トランジスタＴＮs1を介してセンスアンプ８の入力端子
に接続されている。また、センスアンプ８の上記入力端
子はトランジスタＴＮs2を介してデータ線６に接続され
る。尚、このデータ線６には、列デコーダ回路３によっ
て選択されたビット線ＢＬが接続される。

【００２４】さらに、第１列のメモリセルトランジスタ
ＭＴ00,…,ＭＴn0のソースと第２列のメモリセルトラン
ジスタＭＴ01,…,ＭＴn1のソースとは、共通にＶss線４
によってグランドＶssに接続されている。以下同様にし
て、第ｍ列のメモリセルトランジスタＭＴ0(m-1),…,Ｍ
Ｔn(m-1)のソースと第(ｍ＋１)列のメモリセルトランジ
スタＭＴ0m,…,ＭＴnmのソースとは、共通にＶss線４に
よってグランドＶssに接続されている。

【００２５】上記共通ビット線５は、プリチャージ信号
φpreがゲートに入力されるトランジスタ９を介してプ
リチャージ電源Ｖpreに接続されている。また、上記ト
ランジスタＴＮs1のゲートには一括消去ベリファイモー
ド選択信号φaevが入力される一方、上記トランジスタ
ＴＮs2のゲートには一括消去ベリファイモード選択信号
φaevがインバータ１０を介して入力される。また、上
記トランジスタＴＮ0〜ＴＮmのゲートには、一括消去ベ
リファイモード選択信号φaevが共通に入力される。

【００２６】上記センスアンプ８は、上記ベリファイ動
作時には、入力端子に接続された共通ビット線５の電位
がプリチャージ電圧Ｖpreからリファレンス電圧Ｖrefを
越えて低下したか否かを監視している。そして、低下し
たことを検知すると出力信号OUTのレベルを“Ｈ"から
“Ｌ"に切り換えるのである。

【００２７】一般に、不揮発性メモリにおいては、メモ
リセルトランジスタＭＴのゲートに電圧を印加して電流
が流れるか否かによってメモリセルに保持されている情
報の１,０を判定する。本実施の形態においては、説明
の便宜上、電流が流れた場合を情報「０」とし、電流が
流れない場合を情報「１」とする。また、この発明にお
いては、消去動作によって、総てのメモリセルトタンジ
スタに電流が流れない状態(つまり、本実施の形態では
状態「１」)になるものとする。

【００２８】上記不揮発性メモリのプログラム動作(閾
値電圧の低下)は、メモリセルトランジスタＭＴのフロ
ーティングゲートから電子を引き抜くことによって行わ
れる。ここで、フローティングゲートからの電子の引き
抜きは、以下のようにして行われる。

【００２９】すなわち、上記メモリセルトランジスタＭ
Ｔの制御ゲートに負の電圧Ｖnw(例えば，−８Ｖ)を印加
して、ドレンに正の電圧Ｖpp(例えば４Ｖ)を印加する。
このとき、仮想接地方式をとるメモリセルアレイである
場合には、メモリセルトランジスタＭＴのソースは隣接
するメモリセルトランジスタＭＴのソースと共通となっ
ているので、上記ソースの電圧はＶppかフローティング
状態(＋１Ｖでも可)となる。このような印加電圧条件で
ＦＮ(Ｆowler−Ｎordheim)トンネル現象によってフロー
ティングゲートからドレイン領域に電子を引き抜くので
ある。結果として、メモリセルトランジスタＭＴの閾値
電圧は低下して、プログラム動作が完了する。

【００３０】上記不揮発性メモリのイレース動作(閾値
電圧の上昇)は、メモリセルトランジスタＭＴのフロー
ティングゲートに電子を注入することによって行う。こ
こで、フローティングゲートへの電子の注入は、以下の
ようにして行われる。

【００３１】すなわち、上記メモリセルトランジスタＭ
Ｔの制御ゲートに正の電圧Ｖpe(例えば＋１０Ｖ)を印加
し、ドレンおよびソースに負の電圧Ｖns(例えば−８Ｖ)
を印加する。そして、上記ＦＮトンネル現象によってフ
ローティングゲートに電子を注入するのである。したが
って、メモリセルトランジスタの閾値電圧は上昇して、
約３Ｖ以上に高められる。

【００３２】また、上記不揮発性メモリのリード動作
は、上記制御ゲートに電源電圧Ｖccを印加し、ソース
(ドレイン)に電圧Ｖbais(例えば、１Ｖ)を印加し、ドレ
イン(ソース)にグランド電圧Ｖssを印加する。そして、
メモリセルトランジスタＭＴに電流が流れるか否かによ
って保持されている情報を判定することによって行う。
尚、表１に、プログラムモード,イレースモードおよび
リードモード時の印加電圧をまとめてある。

【表１】

【００３３】図２は、上記列デコーダ回路３の一例を示
す具体的回路図である。尚、図２はビット線ＢＬ0の部
分のみの回路を示し、他のビット線ＢＬ1〜ＢＬmの部分
は省略している。また、この列デコーダ回路３は、従来
より用いられている通常の列デコーダ回路である。上記
ビット線ＢＬ0とデータ線６とはトランジスタ１１を介
して接続されている。そして、このトランジスタ１１の
ゲートは、インバータ１２および直列に接続された３つ
のトランジスタ１３,１４,１５を介して接地されてい
る。また、インバータ１２の入力端子は、トランジスタ
１６を介して電源Ｖccに接続されている。さらに、イン
バータ１２の入力端子は、ゲートがインバータ１２の出
力端子に接続されたトランジスタ１７を介して電源Ｖcc
に接続されている。また、上記ビット線ＢＬ0は、プリ
チャージ信号φpreによってオン・オフするトランジスタ
１８を介してプリチャージ電源Ｖpreに接続されてい
る。

【００３４】上記構成の列デコーダ回路３において、上
記プログラム動作,イレース動作およびリード動作時に
は、特定のアドレスの場合に特定のビット線ＢＬが選択
される。図２に示す例の場合には、列アドレス信号add
0,add1,add2のレベルが“Ｈ"の場合にトランジスタ１１
がオンとなり、ビット線ＢＬ0が選択されてデータ線６
に接続される。これに対して、上記プリチャージ信号φ
preのレベルが“Ｌ"の場合にトランジスタ１１がオフと
なって、ビット線ＢＬ0はデータ線６に接続されない。

【００３５】上記構成を有する半導体記憶装置のメモリ
セルアレイ１に対するベリファイ動作は、以下のような
手順によって行われる。先ず、上記一括消去ベリファイ
モード選択信号φaevのレベルを“Ｌ"にしてトランジス
タＴＮS1,ＴＮ0〜ＴＮmをオフにする一方、トランジス
タＴＮs2をオンにする。こうして、共通ビット線５を各
ビット線ＢＬ0〜ＢＬmおよびセンスアンプ８から切り離
す。さらに、プリチャージ信号φpreのレベルを“Ｌ"に
して、トランジスタ１１をオフにしてビット線ＢＬ0を
データ線６から切り離す。それと同時に、トランジスタ
９,１８をオンにして共通ビット線５およびビット線Ｂ
Ｌ0を個別にプリチャージ電圧Ｖpreに充電する。尚、他
のビット線ＢＬ1〜ＢＬmも同様にして充電される。次
に、上記プリチャージ信号φpreのレベルを“Ｈ"にして
トランジスタ９,１８,１８,…をオフにして、共通ビッ
ト線５および各ビット線ＢＬ0〜ＢＬmへのプリチャージ
を止める。ここまでの間、総てのワード線ＷＬ0〜ＷＬn
は非選択状態にある。

【００３６】次に、上記一括消去ベリファイモード選択
信号φaevのレベルを“Ｈ"にして、共通ビット線５を各
ビット線ＢＬ0〜ＢＬm及びセンスアンプ８に接続する一
方、データ線６をセンスアンプ８から切り離す。そし
て、行デコーダ回路２によって総てのワード線ＷＬ0〜
ＷＬnを選択する。この場合に、もし、総てのメモリセ
ルが消去されて情報「１」を保持しており、総てのメモ
リセルトランジスタＭＴ00,…,ＭＴnmは電流が流れない
状態であれば、共通ビット線５および総てのビット線Ｂ
Ｌ0〜ＢＬmのプリチャージ電圧Ｖpreは低下することは
ない。したがって、センスアンプ８からの出力信号OUT
のレベルは“Ｈ"を保持する。

【００３７】これに対して、一つでも消去されていない
メモリセルが在れば、そのメモリセルのメモリセルトラ
ンジスタＭＴは電流が流れる状態になっており、共通ビ
ット線５のプリチャージ電圧Ｖpreは当該メモリセルト
ランジスタＭＴおよびＶss線４を介してディスチャージ
されて低下することになる。したがって、上記センスア
ンプ８からの出力信号OUTのレベルは“Ｌ"となるのであ
る。すなわち、上記センスアンプ８の出力信号OUTのレ
ベルが“Ｌ"となることによって、総てのメモリセルが
消去されていないことを一括して精度よく検知するする
ことができ、全メモリセルに対するベリファイ動作を一
括して精度よく行うことができるのである。

【００３８】上述のように、本実施の形態においては、
上記一括消去ベリファイモード選択信号φaevによって
オン・オフするトランジスタＴＮ0〜ＴＮmと共通ビット
線５とを介して総てのビット線ＢＬ0〜ＢＬmをセンスア
ンプ８の入力端子に接続して、上記一括消去ベリファイ
モード選択信号φaevによって、共通ビット線５を各ビ
ット線ＢＬ0〜ＢＬmとセンスアンプ８とに電気的に接続
・切り離し可能にする。また、プリチャージ信号φpreに
よってオン・オフするトランジスタ９を介して共通ビッ
ト線５をプリチャージ電源Ｖpreに接続する一方、プリ
チャージ信号φpreによってオン・オフするトランジスタ
１８,１８,…を介して各ビット線ＢＬ0〜ＢＬmをプリチ
ャージ電源Ｖpreに接続する。そして、上記メモリセル
アレイ１に対してベリファイ動作を行う場合には、以下
の手順によって動作する。

【００３９】 一括消去ベリファイモード選択信号φ
aevおよびプリチャージ信号φpreのレベルを“Ｌ"にし
て、共通ビット線５および総てのビット線ＢＬ0〜ＢＬm
を個別にプリチャージ電圧Ｖpreに充電する。 プリ
チャージ信号φpreのレベルを“Ｈ"にして、共通ビット
線５および総てのビット線ＢＬ0〜ＢＬmへの充電を停止
する。 一括消去ベリファイモード選択信号φaevの
レベルを“Ｈ”にし、行デコーダ回路２によって総ての
ワード線ＷＬ0〜ＷＬnを選択して、センスアンプ８から
の出力信号OUTのレベルが“Ｌ"になるのを監視する。

【００４０】こうして、上記メモリセルアレイ１に消去
されていないメモリセルが在るために、共通ビット線５
がディスチャージされることを検知するのである。この
場合、上記共通ビット線５のディスチャージは、メモリ
セルアレイ１中に消去されていないメモリセルトランジ
スタＭＴが一つでも在れば起こるので、全メモリセルに
対するベリファイ動作を一括して精度よく行うことがで
きる。

【００４１】＜第２実施の形態＞ 本実施の形態においては、図１における共通ビット線５
の機能をデータ線に持たせるのである。図３は、本実施
の形態における半導体記憶装置の概略構成図である。メ
モリセルアレイ３１,行デコーダ回路３２,Ｖss線３４,
データ線３６およびセンスアンプ３８は、第１実施の形
態におけるメモリセルアレイ１,行デコーダ回路２,Ｖss
線４,データ線６およびセンスアンプ８と同じ構成を有
して、同様に機能する。

【００４２】本実施の形態においては、第１実施の形態
における共通ビット線５と、この共通ビット線５と各ビ
ット線ＢＬ0〜ＢＬmとを接続するトランジスタＴＮ0〜
ＴＮmと、共通ビット線５とセンスアンプ８とを接続す
るトランジスタＴＮs1と、インバータ１０およびトラン
ジスタＴＮs2に相当するものは無く、データ線３６は直
接センスアンプ３８に接続されている。そして、データ
線３６には、プリチャージ信号φpreによってオン・オフ
するトランジスタ３９を介してプリチャージ電源Ｖpre
が接続されている。

【００４３】図４は、本実施の形態における列デコーダ
回路３３の一例を示す具体的回路図である。尚、図４は
ビット線ＢＬ0の部分のみの回路を示し、他のビット線
ＢＬ1〜ＢＬmの部分は省略している。上記ビット線ＢＬ
0とデータ線３６とはトランジスタ４１を介して接続さ
れている。そして、このトランジスタ４１のゲートには
ＮＡＮＤ論理回路４２の出力端子が接続され、このＮＡ
ＮＤ論理回路４２の一方の入力端子は直列に接続された
３つのトランジスタ４３,４４,４５を介して接地されて
いる。さらに、ＮＡＮＤ論理回路４２の上記一方の入力
端子は、ゲートがＮＡＮＤ論理回路４２の出力端子に接
続されたトランジスタ４７およびトランジスタ４６を介
して電源Ｖccに接続されている。また、ＮＡＮＤ論理回
路４２の他方の入力端子には、インバータ４８を介して
一括消去ベリファイモード選択信号φaevが入力され
る。また、上記ビット線ＢＬ0は、プリチャージ信号φp
reによってオン・オフするトランジスタ４９を介してプ
リチャージ電源Ｖpreに接続されている。

【００４４】上記構成の列デコーダ回路３３において、
上記プログラム動作,イレース動作およびリード動作時
には、特定のアドレスの場合に特定のビット線ＢＬが選
択されてデータ線３６に接続される。図４に示す例の場
合には、列アドレス信号add0,add1,add2のレベルが
“Ｈ"の場合に、一括消去ベリファイモード選択信号φa
evおよびプリチャージ信号φpreのレベルに関係なくト
ランジスタ４１がオンとなり、ビット線ＢＬ0が選択さ
れてデータ線３６に接続される。一方、上記プリチャー
ジ信号φpreおよび一括消去ベリファイモード選択信号
φaevのレベルが“Ｌ"の場合に、トランジスタ４１がオ
フとなって、ビット線ＢＬ0はデータ線３６に接続され
ない。

【００４５】これに対して、上記ベリファイ動作時に
は、列デコーダ回路３３は次のように動作する。先ず、
上記一括消去ベリファイモード選択信号φaevおよびプ
リチャージ信号φpreのレベルを“Ｌ"にしてトランジス
タ４１をオフにし、ビット線ＢＬ0をデータ線３６から
切り離す。そして、トランジスタ４９を介してビット線
ＢＬ0がプリチャージ電圧Ｖpreに充填される一方、トラ
ンジスタ３９を介してデータ線３６がプリチャージ電圧
Ｖpreに充填される。尚、他のビット線ＢＬ1〜ＢＬmも
同様にして充電される。

【００４６】次に、上記プリチャージ信号φpreの電圧
レベルを“Ｈ"にしてトランジスタ４６,３９,４９をオ
フにし、各ビット線ＢＬ0〜ＢＬmおよびデータ線３６へ
の充電を止める。ここまでの間、総てのワード線ＷＬ0
〜ＷＬnは非選択状態にある。次に、上記一括消去ベリ
ファイモード選択信号φaevのレベルを“Ｈ"にしてトラ
ンジスタ４１,４１,…をオンにし、各ビット線ＢＬ0〜
ＢＬmとデータ線３６とを接続する。そして、行デコー
ダ回路２によって総てのワード線ＷＬ0〜ＷＬnを選択す
ると、消去されていないメモリセルが在れば、対応する
メモリセルトランジスタＭＴおよびＶss線３４を介して
データ線３６のプリチャージ電圧Ｖpreが低下する。し
たがって、センスアンプ３８からの出力信号OUTのレベ
ルは“Ｌ"となるのである。

【００４７】すなわち、本実施の形態においては、上記
データ線３６を、第１実施の形態における共通ビット線
５と同様に機能させて、全メモリセルに対するベリファ
イ動作を一括して精度よく行うのである。したがって、
本実施の形態によれば、通常の半導体記憶装置の列デコ
ーダ回路(図２参照)のインバータ１２に代えてＮＡＮＤ
論理回路４２およびインバータ４８を設けるだけの簡単
な構成で、全メモリセルに対するベリファイ動作を一括
して精度よく行うことができ、第１実施の形態に比して
大幅なコストダウンを図ることができるのである。

【００４８】＜第３実施の形態＞ 本実施の形態は、全メモリセルに対してベリファイ動作
を一括して精度よく行う仮想接地方式の半導体記憶装置
に関する。図５は、仮想接地方式の半導体記憶装置にお
ける概略構成図である。行デコーダ回路５２,Ｖss線５
４,共通ビット線５５,データ線５６,センスアンプ５８,
トランジスタ５９,インバータ６０,トランジスタＴＮs1
およびトランジスタＴＮs2は、第１実施の形態における
行デコーダ回路２,Ｖss線４,共通ビット線５,データ線
６,センスアンプ８,トランジスタ９,インバータ１０,ト
ランジスタＴＮs1およびトランジスタＴＮs2と同じ構成
を有して、同様に機能する。

【００４９】本実施の形態におけるメモリセルアレイ５
１は次のような構造を有している。すなわち、上記メモ
リセルアレイ５１を構成する各メモリセルトランジスタ
ＭＴ00,…,ＭＴnmの制御ゲートは、第１実施の形態にお
けるメモリセルアレイ１の場合と同様に、行デコーダ回
路５２の各出力端子に接続されたワード線ＷＬ0,…,Ｗ
Ｌnに接続されている。

【００５０】また、第１列に配列されたメモリセルトラ
ンジスタＭＴ00,…,ＭＴn0のドレインは、列デコーダ回
路３の最初の出力端子に接続されたビット線ＢＬ0に接
続されている。一方、ソースは、第２列に配列されたメ
モリセルトランジスタＭＴ01,…,ＭＴn1のソースと共通
に、列デコーダ回路３の２番目の出力端子に接続された
ビット線ＢＬ1に接続されている。また、第２列に配列
されたメモリセルトランジスタＭＴ01,…,ＭＴn1のドレ
インは、第３列に配列されたメモリセルトランジスタＭ
Ｔ02,…,ＭＴn2のドレインと共通に、列デコーダ回路３
の３番目の出力端子に接続されたビット線ＢＬ2に接続
されている。以下、同様に、隣接して２列に配列された
メモリセルトランジスタＭＴのドレインおよびソースは
同じビット線ＢＬに共通に接続され、最終(第(ｍ＋１))
列に配列されたメモリセルトランジスタＭＴ0m,…,ＭＴ
nmのソースは、列デコーダ回路３の最終(ｍ＋１)番目の
出力端子に接続されたビット線ＢＬ(m+1)に接続されて
いる。

【００５１】上記各ビット線ＢＬ0〜ＢＬ(m+1)のうち、
奇数番目のビット線ＢＬ0,ＢＬ2,…,ＢＬm(以下、偶数
の番号が付されているので「偶数ビット線」と言う)
は、トランジスタＴＮ0,ＴＮ2,…,ＴＮmを介して共通ビ
ット線５５に接続されている。一方、偶数番目のビット
線ＢＬ1,ＢＬ3,…,ＢＬ(m+1)(以下、奇数の番号が付さ
れているので「奇数ビット線」と言う)は、トランジスタ
ＴＮ1,ＴＮ3,…,ＴＮ(m+1)を介してＶss線５４に接続さ
れている。

【００５２】図６は、本実施の形態における列デコーダ
回路５３の一例を示す具体的回路図である。尚、図６で
は、番号ｋ(ｋ：０を含む偶数)が付されている上記偶数
ビット線ＢＬkおよび番号(ｋ＋１)が付されている上記
奇数ビット線ＢＬ(k+1)で代表して示す。上記偶数ビッ
ト線ＢＬkは、上記トランジスタ６１を介して偶数アド
レスデータ線６８に接続されている。そして、このトラ
ンジスタ６１のゲートにはＮＡＮＤ論理回路６２の出力
端子が接続され、このＮＡＮＤ論理回路６２の一方の入
力端子は直列に接続された３つのトランジスタ６３,６
４,６５を介して接地されている。さらに、ＮＡＮＤ論
理回路６２の上記一方の入力端子は、ゲートがＮＡＮＤ
論理回路６２の出力端子に接続されたトランジスタ６７
及びトランジスタ６６を介して電源Ｖccに接続されてい
る。また、ＮＡＮＤ論理回路６２の他方の入力端子に
は、ビット線ＢＬ(k-1)側からのコラム選択信号CSEL(k-
1)が入力される。

【００５３】上記奇数ビット線ＢＬ(k+1)は、トランジ
スタ７１を介して奇数アドレスデータ線６９に接続され
ている。そして、このトランジスタ７１のゲートにはＮ
ＡＮＤ論理回路７２の出力端子が接続され、このＮＡＮ
Ｄ論理回路７２の一方の入力端子は直列に接続された３
つのトランジスタ７３,７４,７５を介して接地されてい
る。さらに、ＮＡＮＤ論理回路７２の上記一方の入力端
子は、ゲートがＮＡＮＤ論理回路７２の出力端子に接続
されたトランジスタ７７およびトランジスタ７６を介し
て電源Ｖccに接続されている。また、ＮＡＮＤ論理回路
７２の他方の入力端子には偶数ビット線ＢＬk側のＮＡ
ＮＤ論理回路６２の上記一方の入力端子が接続され、Ｎ
ＡＮＤ論理回路６２の上記一方の入力端子への入力信号
がコラム選択信号CSELkとして入力される。

【００５４】そして、上記ＮＡＮＤ論理回路７２の上記
一方の入力端子への入力信号が、次の偶数ビット線ＢＬ
(k+2)側へのコラム選択信号CSEL(k+1)として出力され
る。

【００５５】さらに、上記偶数ビット線ＢＬkは、一括
消去ベリファイモード選択信号φaevによってオン・オフ
するトランジスタ７０を介してプリチャージ電源Ｖpre
に接続されている。同様に、上記奇数ビット線ＢＬ(k+
1)は、一括消去ベリファイモード選択信号φaevによっ
てオン・オフするトランジスタ７１を介してプリチャー
ジ電源Ｖpreに接続されている。

【００５６】上記偶数アドレスデータ線６８はトランジ
スタ８１を介してデータ線５６に接続される一方、奇数
アドレスデータ線６９はトランジスタ８２を介してデー
タ線５６に接続されている。さらに、偶数アドレスデー
タ線６８は、トランジスタ８３を介してグランドＶssに
接続される一方、奇数アドレスデータ線６９は、トラン
ジスタ８４を介してグランドＶssに接続されている。そ
して、トランジスタ８１,８４のゲートには共通に偶数
アドレス選択信号φevenが供給される一方、トランジス
タ８２,８３には共通に奇数アドレス選択信号φoddが供
給される。

【００５７】上記構成の列デコーダ回路５３において、
上記プログラム動作,イレース動作およびリード動作時
には、特定のアドレスの場合に特定の隣り合う２本のビ
ット線が選択されて、偶数アドレスデータ線６８あるい
は奇数アドレスデータ線６９に接続される。

【００５８】図６に示す例の場合には、列アドレス信号
add0,add1,add2のレベルが“Ｈ"になると、ＮＡＮＤ論
理回路６２の上記一方の入力端子のレベルが“Ｌ"にな
ってプリチャージ信号φpreおよびコラム選択信号CSEL
(k-1)のレベルに関係なくトランジスタ６１がオンとな
る。さらに、ＮＡＮＤ論理回路６２の上記一方の入力端
子へのレベル“Ｌ"の信号がコラム選択信号CSELkとして
ＮＡＮＤ論理回路７２の上記他方の入力端子に入力され
て、プリチャージ信号φpreおよび列アドレス信号add0
＃,add1,add2のレベルに関係なくトランジスタ７１がオ
ンとなる。

【００５９】こうして、上記偶数ビット線ＢＬkが選択
されて偶数アドレスデータ線６８に接続され、奇数ビッ
ト線ＢＬ(k+1)も選択されて奇数アドレスデータ線６９
に接続されるのである。このとき、列アドレス信号add0
＃のレベルは“Ｌ"であるからＮＡＮＤ論理回路７２の
上記一方の入力端子のレベルは“Ｈ"を保持し、次ビッ
ト線ＢＬ(k+2)側へのコラム選択信号CSEL(k+1)のレベル
は“Ｈ"となる。したがって、次ビット線ＢＬ(k+2)は選
択されないのである。

【００６０】その場合に、上記偶数アドレスデータ線６
８をデータ線５６に接続する場合には、偶数アドレス選
択信号φevenのレベルを“Ｈ"にし、奇数アドレス選択
信号φoddのレベルを“Ｌ"にする。一方、奇数アドレス
データ線６９をデータ線５６に接続する場合には、偶数
アドレス選択信号φevenのレベルを“Ｌ"にし、奇数ア
ドレス選択信号φoddのレベルを“Ｈ"にすればよい。

【００６１】上記構成を有する半導体記憶装置のメモリ
セルアレイ５１に対するベリファイ動作は、基本的には
第１実施の形態と同様にして以下のように行われる。

【００６２】ここで、コラム選択信号CSEL0としては電
源電圧Ｖccが供給される。先ず、上記一括消去ベリファ
イモード選択信号φaevのレベルを“Ｌ"にして、共通ビ
ット線５５を偶数ビット線ＢＬkおよびセンスアンプ５
８から切り離す。さらに、プリチャージ信号φpreのレ
ベルを“Ｌ"にして、総てのビット線ＢＬk,ＢＬ(k+1)を
データ線５６から切り離すと同時に、共通ビット線５５
および各ビット線ＢＬk,ＢＬ(k+1)を個別にプリチャー
ジ電圧Ｖpreに充電する。次に、上記プリチャージ信号
φpreのレベルを“Ｈ"にして共通ビット線５５および各
ビット線ＢＬk,ＢＬ(k+1)へのプリチャージを止める。
ここまでの間、総てのワード線ＷＬ0〜ＷＬnは非選択状
態にある。

【００６３】次に、上記一括消去ベリファイモード選択
信号φaevのレベルを“Ｈ"にして、共通ビット線５５を
偶数ビット線ＢＬk及びセンスアンプ５８に接続する一
方、奇数ビット線ＢＬ(k+1)をＶss線５４に接続する。
さらに、行デコーダ回路５２によって総てのワード線Ｗ
Ｌ0〜ＷＬnを選択する。そうすると、メモリセルアレイ
５１に消去されていないメモリセルが在れば、対応する
メモリセルトランジスタＭＴのソースに接続された奇数
ビット線ＢＬ(k+1)およびＶss線５４を介して共通ビッ
ト線５５の電圧がプリチャージ電圧Ｖpreから低下す
る。したがって、センスアンプ５８からの出力信号OUT
のレベルは“Ｌ"となるのである。

【００６４】すなわち、本実施の形態においては、仮想
接地方式の半導体記憶装置における偶数ビット線ＢＬ0,
ＢＬ2,…,ＢＬmをトランジスタＴＮ0,ＴＮ2,…,ＴＮm及
び共通ビット線５５を介してセンスアンプ５８に接続
し、奇数ビット線ＢＬ1,ＢＬ3,…,ＢＬ(m+1)をトランジ
スタＴＮ1,ＴＮ3,…,ＴＮ(m+1)を介してＶss線５４に接
続する。そして、一括消去ベリファイモード選択信号φ
aevのレベルに応じて、トランジスタＴＮ0〜ＴＮ(m+1)
によって、共通ビット線５５と偶数ビット線ＢＬ0,ＢＬ
2,…,ＢＬmの間、Ｖss線５４と奇数ビット線ＢＬ1,ＢＬ
3,…,ＢＬ(m+1)との間を、電気的に接続・切り離し可能
にする。そして、メモリセルアレイ５１に対してベリフ
ァイ動作を行う場合には、以下の手順によって動作す
る。

【００６５】 一括消去ベリファイモード選択信号φ
aev及びプリチャージ信号φpreのレベルを“Ｌ"にし
て、共通ビット線５５および総てのビット線ＢＬ0〜Ｂ
Ｌ(m+1)を個別にプリチャージ電圧Ｖpreに充電する。
プリチャージ信号φpreのレベルを“Ｈ"にして、共通
ビット線５５および総ての数ビット線ＢＬ0〜ＢＬ(m+1)
への充電を停止する。 一括消去ベリファイモード選
択信号φaevのレベルを“Ｈ”にする一方、行デコーダ
回路５２によって総てのワード線ＷＬ0〜ＷＬnを選択し
て、センスアンプ５８からの出力信号OUTのレベルが
“Ｌ"になるのを監視する。

【００６６】こうして、上記メモリセルアレイ５１に消
去されていないメモリセルが在るために、共通ビット線
５５がディスチャージされたことを検知するのである。
この場合、上記共通ビット線５５のディスチャージは、
メモリセルアレイ５１中に消去されていないメモリセル
トランジスタＭＴが一つでも在れば発生するため、仮想
接地方式の半導体記憶装置のメモリセルアレイ５１に対
するベリファイ動作を一括して精度よく行うことができ
るのである。

【００６７】＜第４実施の形態＞ 本実施の形態においては、図５における共通ビット線５
５の機能を偶数アドレスデータ線およびデータ線に持た
せ、Ｖss線５４の機能を奇数アドレスデータ線に持たせ
るのである。図７は、本実施の形態における半導体記憶
装置の概略構成図である。メモリセルアレイ９１,行デ
コーダ回路９２,データ線９４およびセンスアンプ９５
は、第３実施の形態におけるメモリセルアレイ５１,行
デコーダ回路５２,データ線５６およびセンスアンプ５
８と同じ構成を有して、同様に機能する。

【００６８】本実施の形態においては、第３実施の形態
における共通ビット線５５と、この共通ビット線５５と
偶数ビット線ＢＬ0,ＢＬ2,…,ＢＬmとを接続するトラン
ジスタＴＮ0,ＴＮ2,…,ＴＮmと、共通ビット線５５とセ
ンスアンプ５８とを接続するトランジスタＴＮs1と、イ
ンバータ６０およびトランジスタＴＮs2と、Ｖss線５４
と、このＶss線５４と奇数ビット線ＢＬ1,ＢＬ3,…,Ｂ
Ｌ(m+1)とを接続するトランジスタＴＮ1,ＴＮ3,…,ＴＮ
(m+1)に相当するものは無く、データ線９４は直接セン
スアンプ９５に接続されている。そして、データ線９４
には、プリチャージ信号φpreによってオン・オフするト
ランジスタ９６を介してプリチャージ電源Ｖpreが接続
されている。

【００６９】図８は、本実施の形態における列デコーダ
回路９３の一例を示す具体的回路図である。尚、図８で
は、番号ｋ(ｋ：０を含む偶数)が付されている偶数ビッ
ト線ＢＬkおよび番号(ｋ＋１)が付されている奇数ビッ
ト線ＢＬ(k+1)で代表して示している。本実施の形態に
おける列デコーダ回路９３は、第３実施の形態における
列デコーダ回路５３と基本的に同じ構成を有している。
但し、本実施の形態におけるＮＡＮＤ論理回路１０２,
１０７には、インバータ１０３を介して一括消去ベリフ
ァイモード選択信号φaevが入力されている。

【００７０】上記構成の半導体記憶装置は、次のように
動作して上記一括ベリファイ動作を行う。図９は、上記
ベリファイ動作時における各信号のタイミンブチャート
である。以下、図９に従ってベリファイ動作を説明す
る。

【００７１】先ず、時点ｔ0において、上記一括消去ベ
リファイモード選択信号φaevおよびプリチャージ信号
φpreのレベルを“Ｌ"にして、ＮＡＮＤ論理回路１０
２,１０７の出力信号のレベルを“Ｌ"にする。こうし
て、偶数ビット線ＢＬkを偶数アドレスデータ線１０４
から切り離す一方、奇数ビット線ＢＬ(k+1)を奇数アド
レスデータ線１０５から切り離す。それと同時に、デー
タ線９４および総てのビット線ＢＬk,ＢＬ(k+1)を個別
にプリチャージ電圧Ｖpreに充電する。

【００７２】次に、時点ｔ1において、上記プリチャー
ジ信号φpreの電圧レベルを“Ｈ"にして、データ線９４
および総てのビット線ＢＬk,ＢＬ(k+1)への充電を止め
る。次に、時点ｔ2において、上記偶数アドレス選択信
号φevenのレベルを“Ｈ"にする一方、奇数アドレス選
択信号φoddのレベルを“Ｌ"にする。こうして、偶数ア
ドレスデータ線１０４をデータ線９４に接続する一方、
奇数アドレスデータ線１０５をグランドＶssに接続す
る。その結果、偶数アドレスデータ線１０４はプリチャ
ージ電圧Ｖpreに充電される。

【００７３】次に、時点ｔ3において、上記一括消去ベ
リファイモード選択信号φaevのレベルを“Ｈ"にして、
ＮＡＮＤ論理回路１０２,１０７の出力を列アドレス信
号およびプリチャージ信号φpreのレベルに関係なく
“Ｈ"にする。こうして、偶数ビット線ＢＬkを偶数アド
レスデータ線１０４に接続する一方、奇数ビット線ＢＬ
(k+1)を奇数アドレスデータ線１０５に接続する。さら
に、上記行デコーダ回路９２によって総てのワード線Ｗ
Ｌ0〜ＷＬnを選択する。そうすると、メモリセルアレイ
９１に消去されていないメモリセルが在れば、対応する
メモリセルトランジスタＭＴのソースに接続された奇数
ビット線ＢＬ(k+1)及び奇数アドレスデータ線１０５を
介してデータ線９４がディスチャージされて、プリチャ
ージ電圧Ｖpreが低下する。したがって、センスアンプ
９５からの出力信号OUTのレベルは“Ｌ"となるのであ
る。

【００７４】すなわち、本実施の形態においては、上記
偶数アドレスデータ線１０４およびデータ線９４を第３
実施の形態における共通ビット線５５と同様に機能させ
る一方、奇数アドレスデータ線１０５を第３実施の形態
におけるＶss線５４と同様に機能させて、全メモリセル
に対するベリファイ動作を一括して精度よく行うのであ
る。したがって、本実施の形態によれば、通常の仮想接
地方式の半導体記憶装置の列デコーダ回路(図６参照)に
インバータ１０３を設けるだけの簡単な構成で、全メモ
リセルに対するベリファイ動作を一括して精度よく行う
ことができ、第３実施の形態に比して大幅なコストダウ
ンを図ることができるのである。

【００７５】＜第５実施の形態＞ 本実施の形態は、全メモリセルに対してベリファイ動作
を一括して精度よく行うことができる仮想接地方式であ
ってシリアルアクセスを行う半導体記憶装置に関する。
図１０および図１１は、本実施の形態における半導体記
憶装置の概略構成図である。メモリセルアレイ１１１,
行デコーダ回路１１２,トランジスタＴＮ0〜ＴＮ(m+1),
共通ビット線１１５,Ｖss線１１４,センスアンプ１１６
およびトランジスタ１１７は、第３実施の形態における
メモリセルアレイ５１,行デコーダ回路５２,トランジス
タＴＮ0〜ＴＮ(m+1),共通ビット線５５,Ｖss線５４,セ
ンスアンプ５８およびトランジスタ５９と同じ構成を有
して、同様に機能する。

【００７６】本実施の形態においては、第３実施の形態
におけるトランジスタＴＮs1,インバータ６０およびト
ランジスタＴＮs2に相当するものは無く、共通ビット線
１１５は直接センスアンプ１１６に接続されている。

【００７７】本実施の形態における列デコーダ回路１１
３は、以下のような構成を有している。すなわち、上記
偶数ビット線ＢＬ0,ＢＬ2,…,ＢＬmには、トランジスタ
１２１〜１２５が介設されている。また、上記奇数ビッ
ト線ＢＬ1,ＢＬ3,…,ＢＬ(m+1)には、トランジスタ１４
１〜１４４が介設されている。さらに、偶数ビット線Ｂ
Ｌ0,ＢＬ2,…,ＢＬmは、トランジスタ１３１〜１３５を
介してグランドＶssに接続されている。また、奇数ビッ
ト線ＢＬ1,ＢＬ3,…,ＢＬ(m+1)は、トランジスタ１５１
〜１５５を介してグランドＶssに接続されている。

【００７８】そして、上記トランジスタ１２１,１３２,
１２３,１２４,１３５のゲートは、共通にインバータ１
３７の出力端子に接続されている。また、上記トランジ
スタ１３１,１２２,１３３,１３４,１２５のゲートは共
通にインバータ１３７の入力端子に接続され、インバー
タ１３７の入力端子には列アドレス信号add1が供給され
る。さらに、トランジスタ１４１,１５２,１４３,１５
４のゲートは共通にインバータ１５７の出力端子に接続
されている。また、トランジスタ１５１,１４２,１５
３,１４４,１５５のゲートは共通にインバータ１５７の
入力端子に接続され、インバータ１５７の入力端子には
排他的ＮＯＲ論理回路１５８の出力端子が接続されてい
る。そして、排他的ＮＯＲ論理回路１５８の一方の入力
端子には列アドレス信号add1が供給され、他方の入力端
子には列アドレス信号add0が供給される。

【００７９】上記列デコーダ回路１１３とメモリセルア
レイ１１１との間における総てのビット線ＢＬ0〜ＢＬ
(m+1)には、プリチャージ信号φpreによって一斉にオン
・オフするトランジスタ群１５９によって電圧Ｖpreにプ
リチャージされるようになっている。さらに、各ビット
線ＢＬ0〜ＢＬ(m+1)は、トランジスタ群１６０によって
一括消去ベリファイモード選択信号φaev＃に従って一
斉にオン・オフされるようになっている。

【００８０】また、上記各ビット線ＢＬ0〜ＢＬmの夫々
は、センスアンプ部１６１内において、センスアンプ切
離信号φcut0〜φcut3の何れか一つによってオン/オフ
するトランジスタを介してセンスアンプＳＡの一方の入
力端子に接続されている。そして、センスアンプＳＡの
他方の入力端子は、共通にリファレンス電圧Ｖrefに接
続されている。また、上記各センスアンプＳＡの上記一
方の入力端子は、データ転送信号φloadによってオン/
オフするトランジスタを介してシフトレジスタ１６２に
接続されている。

【００８１】上記構成の半導体記憶装置は、以下のよう
に動作する。すなわち、通常のリード動作時には、上記
一括消去ベリファイモード選択信号φaevのレベルを
“Ｌ"にして、トランジスタＴＮ0〜ＴＮ(m+1)をオフに
する。その場合、一括消去ベリファイモード選択信号φ
aev＃のレベルは“Ｈ"となって、総てのビット線ＢＬ0
〜ＢＬ(m+1)はトランジスタ群１６０によって列デコー
ダ回路１１３に電気的に接続される。そうした後、列ア
ドレス信号add0,add1によって、読み出しの対象となる
メモリセルに対応したビット線ＢＬが選択されて、セン
スアンプ部１６１に接続される。表１に、列アドレス信
号add0,add1のレベルと選択ビット線ＢＬとの関係を示
す。

【００８２】

【表２】

【００８３】例えば、上記列アドレス信号add0のレベル
が“Ｌ"であり、上記列アドレス信号add1のレベルが
“Ｈ"である状態IIにおいては、トランジスタ１３１,１
２２,１３３,１３４,１２５およびトランジスタ１５１,
１４２,１５３,１４４,１５５がオンとなって、ビット
線ＢＬ2,ＢＬ3,…が対応するセンスアンプＳＡに接続さ
れる一方、ビット線ＢＬ0,ＢＬ1,ＢＬ4,…がグランドＶ
ssに接続される。

【００８４】次に、上記プリチャージ信号φpreのレベ
ルを“Ｌ"にして、トランジスタ群１５９を介してビッ
ト線ＢＬをプリチャージ電圧Ｖpreに充電する。そし
て、行デコーダ回路１１２によって、読み出しの対象と
なるメモリセルに対応するワード線ＷＬが選択される
と、以下のように各メモリセルトランジスタＭＴの閾値
電圧の高低がチェックされる。すなわち、上記状態Iの
場合には、ビット線ＢＬ1,ＢＬ2間のメモリセルトラン
ジスタＭＴ、ビット線ＢＬ3,ＢＬ4間のメモリセルトラ
ンジスタＭＴ、…の閾値電圧の高低がチェックされる。
但し、この場合には、ビット線ＢＬ2,ＢＬ3,…がグラン
ドＶssに接続される。また、上記状態IIの場合には、ビ
ット線ＢＬ1,ＢＬ2間のメモリセルトランジスタＭＴ、
ビット線ＢＬ3,ＢＬ4間のメモリセルトランジスタＭ
Ｔ、…の閾値電圧の高低がチェックされる。但し、この
場合には、ビット線ＢＬ1,ＢＬ4,…がグランドＶssに接
続される。また、上記状態IIIの場合には、ビット線Ｂ
Ｌ0,ＢＬ1間のメモリセルトランジスタＭＴ、ビット線
ＢＬ2,ＢＬ3間のメモリセルトランジスタＭＴ、…の閾
値電圧の高低がチェックされる。但し、この場合には、
ビット線ＢＬ1,ＢＬ2,…がグランドＶssに接続される。
また、上記状態IVの場合には、ビット線ＢＬ0,ＢＬ1間
のメモリセルトランジスタＭＴ、ビット線ＢＬ2,ＢＬ3
間のメモリセルトランジスタＭＴ、…の閾値電圧の高低
がチェックされる。但し、この場合には、ビット線ＢＬ
0,ＢＬ3,…がグランドＶssに接続される。

【００８５】その結果、閾値電圧のチェック対象のメモ
リセルトランジスタＭＴに保持されている情報が「０」
である場合には、当該メモリセルトランジスタＭＴの閾
値電圧が低いためにオンするのでセンスアンプＳＡに接
続されているビット線ＢＬがディスチャージされる。一
方、保持されている情報が「１」である場合にはディス
チャージされずにプリチャージ電圧Ｖpreを保つ。

【００８６】次に、上記状態I〜状態IVに応じてセンス
アンプ切離信号φcut0〜φcut3のレベルを“Ｌ"にし
て、該当するビット線ＢＬをセンスアンプＳＡから切り
離し、センスアンプＳＡを駆動する。そして、当該ビッ
ト線ＢＬの電圧が、このビット線ＢＬの電圧とリファレ
ンス電圧Ｖrefとの大小に応じた所定レベルの電圧に遷
移し、データ転送信号φloadのレベルを“Ｈ"にするこ
とによってシフトレジスタ１６２に送出されるのであ
る。

【００８７】こうして、各ビット線ＢＬ0〜ＢＬmから次
々に並行して出力されるデータは、シフトレジスタ１６
２によってシリアルデータに変換されて、出力信号OUTd
ataとして出力される。

【００８８】また、上記構成の半導体記憶装置は、上記
ベリファイ時には、基本的には第１実施の形態と同様に
して以下のように行われる。

【００８９】先ず、上記一括消去ベリファイモード選択
信号φaevのレベルを“Ｌ"にして、上記共通ビット線１
１５を偶数ビット線ＢＬ0,ＢＬ2,…,ＢＬmから切り離
す。さらに、プリチャージ信号φpreのレベルを“Ｌ"に
して、トランジスタ１１７およびトランジスタ群１５９
をオンにして、共通ビット線１１５および各ビット線Ｂ
Ｌ0〜ＢＬmを個別にプリチャージ電圧Ｖpreに充電す
る。次に、上記プリチャージ信号φpreのレベルを“Ｈ"
にして共通ビット線１１５および各ビット線ＢＬ0〜Ｂ
Ｌmへのプリチャージを止める。ここまでの間、総ての
ワード線ＷＬ0〜ＷＬnは非選択状態にある。

【００９０】次に、上記一括消去ベリファイモード選択
信号φaevのレベルを“Ｈ"にして、共通ビット線１１５
を偶数ビット線ＢＬ0,ＢＬ2,…,ＢＬmに接続する一方、
奇数ビット線ＢＬ1,ＢＬ3,…,ＢＬ(m+1)をＶss線１１４
に接続する。その場合、一括消去ベリファイモード選択
信号φaev＃のレベルは“Ｌ"となって、総てのビット線
ＢＬ0〜ＢＬ(m+1)はトランジスタ群１６０によって列デ
コーダ回路１１３から電気的に切り離される。さらに、
行デコーダ回路１１２によって総てのワード線ＷＬ0〜
ＷＬnを選択する。そうすると、上記メモリセルアレイ
１１１に消去されていないメモリセルが一つでも在れ
ば、対応するメモリセルトランジスタＭＴのソースに接
続された奇数ビット線ＢＬおよびＶss線１１４を介して
共通ビット線１１５がディスチャージされて、共通ビッ
ト線１１５の電圧がプリチャージ電圧Ｖpreから低下す
る。したがって、センスアンプ１１６からの出力信号OU
Tのレベルは“Ｌ"となるのである。

【００９１】上述したように、本実施の形態において
は、仮想接地方式であってシリアルアクセスを行う半導
体記憶装置のメモリセルアレイ１１１における偶数ビッ
ト線ＢＬ0,ＢＬ2,…,ＢＬmを、一括消去ベリファイモー
ド選択信号φaevでオン・オフするトランジスタＴＮ0,Ｔ
Ｎ2,…,ＴＮmを介して共通ビット線１１５に接続する。
一方、奇数ビット線ＢＬ1,ＢＬ3,…,ＢＬ(m+1)を、一括
消去ベリファイモード選択信号φaevによってオン・オフ
するトランジスタＴＮ1,ＴＮ3,…,ＴＮ(m+1)を介してＶ
ss線１１４に接続する。さらに、上記一括消去ベリファ
イモード選択信号φaev＃でオン・オフするトランジスタ
群１６０によって、メモリセルアレイ１１１と列デコー
ダ１１３との間の総てのビット線ＢＬ0〜ＢＬmが一斉に
電気的に接続・切り離しできるようにする。また、上記
プリチャージ信号φpreによってオン・オフされるトラン
ジスタ１１７を介して共通ビット線１１５をプリチャー
ジ電源Ｖpreに接続する一方、プリチャージ信号φpreに
よってオン・オフされるトランジスタ群１５９を介して
各ビット線ＢＬ0〜ＢＬmをプリチャージ電源Ｖpreに接
続する。

【００９２】そして、上記ベリファイ動作を行う場合に
は、以下の手順によって動作する。 一括消去ベリフ
ァイモード選択信号φaevおよびプリチャージ信号φpre
のレベルを“Ｌ"にして、共通ビット線１１５および各
ビット線ＢＬ0〜ＢＬ(m+1)を個別にプリチャージ電圧Ｖ
preに充電する。 プリチャージ信号φpreのレベルを
“Ｈ"にして、共通ビット線１１５および各ビット線Ｂ
Ｌ0〜ＢＬ(m+1)への充電を停止する。 一括消去ベリ
ファイモード選択信号φaevのレベルを“Ｈ"にして、偶
数ビット線ＢＬ0,ＢＬ2,…,ＢＬmを共通ビット線１１５
に接続する一方、奇数ビット線ＢＬ1,ＢＬ3,…,ＢＬ(m+
1)をＶss線１１４に接続する。また、一括消去ベリファ
イモード選択信号φaev＃のレベルが“Ｌ"になって、全
ビット線ＢＬ0〜ＢＬ(m+1)が列デコーダ回路１１３から
切り離される。 行デコーダ回路１１２によって総て
のワード線ＷＬ0〜ＷＬnを選択する。そして、上記セン
スアンプ１１６からの出力信号OUTのレベルが“Ｌ"とな
るのを監視する。

【００９３】こうして、上記メモリセルアレイ１１１に
消去されていないメモリセルが在るために、共通ビット
線１１５がディスチャージされたことを検知するように
している。この場合、上記共通ビット線１１５のディス
チャージは、メモリセルアレイ１１１中に消去されてい
ないメモリセルトランジスタＭＴが一つでも在れば起こ
るので、仮想接地方式であってシリアルアクセスを行う
の半導体記憶装置のメモリセルアレイ１１１に対するベ
リファイ動作を一括して精度よく行うことができるので
ある。

【００９４】上述したように、上記各実施の形態におい
ては、図１２に示すように、メモリセルトランジスタＭ
Ｔの閾値電圧をプログラム状態Ｄ１からベリファイ動作
時のワード線選択電圧Ｃより高いイレース状態Ｄ３に上
昇させることによってイレース動作を行う。そして、最
小閾値電圧Ｄを呈するメモリセルが消去されたことを検
出することによって、ベリファイ終了を判定している。
したがって、完全に一括でベリファイできるのである。
また、オーバーイレースの心配もない。

【００９５】尚、上記各実施の形態においては、上記セ
ンスアンプ８,３８,５８,９５,１１６が電圧センス型の
センスアンプである場合の説明であり、共通ビット線
５,５５,１１５あるいはデータ線３６,９４からの入力
電圧とリファレンス電圧Ｖrefとの大小に応じて出力信
号OUTのレベルを変更する場合を例に説明している。し
かしながら、この発明はこれに限定されるものではな
く、上記センスアンプは電流センス型のセンスアンプで
あっても差し支えない。その場合には、共通ビット線
５,５５,１１５あるいはデータ線３６,９４を流れる電
流とリファレンス電流との大小に応じて出力信号OUTの
レベルを変更することになる。

【００９６】また、上記実施の形態においては、上記メ
モリセルトランジスタＭＴを電流が流れた場合を情報
「０」とし、電流が流れない場合を情報「１」として、
消去動作でメモリセルは総て「１」になるとしている。
しかしながら、この発明は、メモリセルトランジスタＭ
Ｔを電流が流れた場合を情報「１」とし、電流が流れな
い場合を情報「０」として、消去動作でメモリセルは総
て「０」になる場合にも適用可能である。その場合に
も、上記共通ビット線５,５５,１１５又はデータ線３
６,９４の電圧とリファレンス電圧Ｖrefとの差をセンス
アンプ８,３８,５８,９５,１１６でセンスし、あるい
は、共通ビット線５,５５,１１５又はデータ線３６,９
４を流れる電流とリファレンス電流との差を夫々のセン
スアンプでセンスして、各センスアンプの出力信号OUT
のレベルが“Ｌ"の場合に、何れかのメモリセルが消去
されていないと検知する点は同様である。

【００９７】また、上記各実施の形態における列デコー
ダ回路３３,９３の構成は、図４および図８に示すよう
な回路構成に限定されるものではない。要は、一括消去
ベリファイモード選択信号φaevが能動レベルである場
合に、ビット線とデータ線あるいは偶数/奇数アドレス
データ線とを接続するトランジスタ４１,１０１,１０６
をオンにする回路構成を有していればよいのである。

【００９８】

【発明の効果】以上より明らかなように、請求項１に係
る発明の半導体記憶装置は、総てのメモリセルトランジ
スタのフローティングゲートに電子を注入して閾値電圧
を所定電圧以上に高めることによってメモリセルアレイ
の消去行う。そして、消去ベリファイ時には、プリチャ
ージ回路によって共通ビット線を所定電圧にプリチャー
ジし、ベリファイ選択信号に呼応してスイッチング回路
によって上記メモリセルアレイの総てのビット線を上記
共通ビット線に接続し、行デコーダ回路によって上記メ
モリセルアレイの総てのワード線を選択し、センスアン
プによって上記プリチャージされた共通ビット線の電位
が未消去状態のメモリセルトランジスタを介してディス
チャージされたことを検知して検知信号を出力するの
で、上記メモリセルアレイに未消去のメモリセルが一つ
でも在れば、上記プリチャージされた共通ビット線が上
記未消去のメモリセルトランジスタを介してディスチャ
ージされる。したがって、この発明によれば、上記セン
スアンプからの検知信号を監視することによって、全メ
モリセルに対する消去ベリファイ動作を一括して精度よ
く行うことができる。

【００９９】また、請求項２に係る発明の半導体記憶装
置は、総てのメモリセルトランジスタのフローティング
ゲートに電子を注入して閾値電圧を所定電圧以上に高め
ることによってメモリセルアレイの消去行う。そして、
消去ベリファイ時には、プリチャージ回路によってデー
タ線を所定電圧にプリチャージし、ベリファイ選択信号
に呼応して、スイッチング回路によって列デコーダ回路
のスイッチング素子をオンさせて総てのビット線を上記
データ線に接続し、行デコーダ回路によって上記メモリ
セルアレイの総てのワード線を選択し、センスアンプに
よって上記プリチャージされたデータ線の電位が未消去
状態のメモリセルトランジスタを介してディスチャージ
されたことを検知して検知信号を出力するので、上記メ
モリセルアレイに未消去のメモリセルが一つでも在れ
ば、上記プリチャージされたデータ線が上記未消去のメ
モリセルトランジスタを介してディスチャージされる。
したがって、この発明によれば、上記センスアンプから
の検知信号を監視することによって、全メモリセルに対
する消去ベリファイ動作を一括して精度よく行うことが
できる。

【０１００】また、請求項３に係る発明の一括消去ベリ
ファイ方法は、請求項１に係る発明の半導体記憶装置の
上記メモリセルアレイにおいて、総てのメモリセルトラ
ンジスタのフローティングゲートに電子が注入されて保
持情報が消去されたことを一括してベリファイする場合
に、共通ビット線を所定電圧にプリチャージし、ベリフ
ァイ選択信号に従って上記メモリセルアレイの総てのビ
ット線を上記共通ビット線に接続し、上記メモリセルア
レイの総てのワード線を選択し、上記センスアンプから
の検知信号に基づいて一括消去ベリファイを行うので、
上記プリチャージされた共通ビット線がディスチャージ
されることにより、上記メモリセルアレイに未消去のメ
モリセルが一つでも在ることを的確に検知できる。した
がって、この発明によれば、全メモリセルに対する消去
ベリファイ動作を一括して精度よく行うことができる。

【０１０１】また、請求項４に係る発明の一括消去ベリ
ファイ方法は、請求項２に係る発明の半導体記憶装置の
上記メモリセルアレイにおいて、総てのメモリセルトラ
ンジスタのフローティングゲートに電子が注入されて保
持情報が消去されたことを一括してベリファイする場合
に、データ線を所定電圧にプリチャージし、ベリファイ
選択信号に従って上記列デコーダ回路のスイッチング素
子をオンさせて上記メモリセルアレイの総てのビット線
を上記データ線に接続し、上記メモリセルアレイの総て
のワード線を選択し、上記センスアンプからの検知信号
に基づいて一括消去ベリファイを行うので、上記プリチ
ャージされたデータ線がディスチャージされることによ
り、上記メモリセルアレイに未消去のメモリセルが一つ
でも在ることを的確に検知できる。したがって、この発
明によれば、全メモリセルに対する消去ベリファイ動作
を一括して精度よく行うことができる。

【図面の簡単な説明】

【図１】この発明の半導体記憶装置における概略構成図
である。

【図２】図１における列デコーダ回路の一例を示す具体
的回路図である。

【図３】図１とは異なる半導体記憶装置における概略構
成図である。

【図４】図３における列デコーダ回路の一例を示す具体
的回路図である。

【図５】図１および図３とは異なる半導体記憶装置にお
ける概略構成図である。

【図６】図５における列デコーダ回路の一例を示す具体
的回路図である。

【図７】図１,図３および図５とは異なる半導体記憶装
置における概略構成図である。

【図８】図７における列デコーダ回路の一例を示す具体
的回路図である。

【図９】図７に示す半導体記憶装置におけるベリファイ
動作時のタイミングチャートである。

【図１０】図１,図３,図５および図７とは異なる半導体
記憶装置における概略構成図である。

【図１１】図１０に続く概略構成図である。

【図１２】この発明の半導体記憶装置によるイレース動
作時におけるメモリセルトランジスタの閾値電圧分布の
変化を示す図である。

【図１３】従来の半導体記憶装置によるイレース動作時
におけるメモリセルトランジスタの閾値電圧分布の変化
を示す図である。

【符号の説明】

１,３１,５１,９１,１１１…メモリセルアレイ、 ２,３２,５２,９２,１１２…行デコーダ回路、 ３,３３,５３,９３,１１３…列デコーダ回路、 ４,３４,５４,１１４…Ｖss線、 ５,５５,１１５…
共通ビット線、 ６,３６,５６,９４…データ線、 ８,３８,５８,９５,１１６…センスアンプ、 ９,３９,５９,９６,１１７…トランジスタ、 ４２…ＮＡＮＤ論理回路、 ４８,１０３…イ
ンバータ、 ６８,１０４…偶数アドレスデータ線、 ６９,１０５…奇数アドレスデータ線、 １５９,１６０…トランジスタ群、 １６１…センスア
ンプ部、 １６２…シフトレジスタ、 ＢＬ…ビット線、 ＷＬ…ワード線、 φpre…プリチャ
ージ信号、 φaev…一括消去ベリファイモード選択信号、 add0＃,add0〜add2…列アドレス信号、 φodd…奇数アドレス選択信号、 φeven…偶数アド
レス選択信号、 φcut0〜φcut3…センスアンプ切離信号、 φload…データ転送信号。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/02

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 フローティングゲートを有する複数のメ
   モリセルトランジスタの制御ゲートおよびドレインが、
   マトリックス状に配列されたワード線およびビット線に
   接続された不揮発性メモリセルを有するメモリセルアレ
   イと、 上記メモリセルアレイの上記ワード線を選択する行デコ
   ーダ回路と、 上記メモリセルアレイの上記ビット線を選択する列デコ
   ーダ回路と、 入力された電圧または電流が基準値を越えたことを検知
   して検知信号を出力するセンスアンプと、 上記センスアンプの入力端子に接続される共通ビット線
   と、 ベリファイ選択信号を受けて、このベリファイ選択信号
   に従って上記メモリセルアレイの総てのビット線を上記
   共通ビット線に接続するスイッチング回路と、 上記共通ビット線を所定電圧にプリチャージするプリチ
   ャージ回路を備えて、 上記メモリセルトランジスタは、閾値電圧を所定電圧以
   上に高めることによって消去が行われる一方、上記閾値
   電圧を上記所定電圧よりも低めることによって書き込み
   が行われるようになっており、 上記行デコーダ回路は、消去ベリファイ時には総ての上
   記ワード線を選択すると共に、上記総てのワード線に所
   定値の固定電圧を出力するようになっており、 上記センスアンプは、消去ベリファイ時には、上記所定
   電圧にプリチャージされた共通ビット線の電位が、上記
   共通ビット線に接続された未消去状態のメモリセルトラ
   ンジスタを介してディスチャージされたことを検知して
   上記検知信号を出力するようになっていることを特徴と
   する半導体記憶装置。
2. 【請求項２】 フローティングゲートを有する複数のメ
   モリセルトランジスタの制御ゲートおよびドレインが、
   マトリックス状に配列されたワード線およびビット線に
   接続された不揮発性メモリセルを有するメモリセルアレ
   イと、 上記メモリセルアレイの上記ワード線を行アドレス信号
   に従って選択する行デコーダ回路と、 上記メモリセルアレイの上記ビット線を列アドレス信号
   に従って選択し、選択されたビット線をデータ線に接続
   するスイッチング素子を有する列デコーダ回路と、 上記データ線が入力端子に接続されて、上記データ線か
   ら入力された電圧または電流が基準値を越えたことを検
   知して検知信号を出力するセンスアンプと、 ベリファイ選択信号を受けて、このベリファイ選択信号
   に従って上記列アドレス信号に拘わらず上記スイッチン
   グ素子をオンさせて、上記メモリセルアレイの総てのビ
   ット線を上記データ線に接続するスイッチング回路と、 上記データ線を所定電圧にプリチャージするプリチャー
   ジ回路を備えて、 上記メモリセルトランジスタは、閾値電圧を所定電圧以
   上に高めることによって消去が行われる一方、上記閾値
   電圧を上記所定電圧よりも低めることによって書き込み
   が行われるようになっており、 上記行デコーダ回路は、消去ベリファイ時には総ての上
   記ワード線を選択すると共に、上記総てのワード線に所
   定値の固定電圧を出力するようになっており、 上記センスアンプは、消去ベリファイ時には、上記所定
   電圧にプリチャージされたデータ線の電位が、上記デー
   タ線に接続された未消去状態のメモリセルトランジスタ
   を介してディスチャージされたことを検知して上記検知
   信号を出力するようになっていることを特徴とする半導
   体記憶装置。
3. 【請求項３】 請求項１に記載の半導体記憶装置の上記
   メモリセルアレイにおいて、総てのメモリセルトランジ
   スタのフローティングゲートに電子が注入されて保持情
   報が消去されたことを一括してベリファイする一括消去
   ベリファイ方法であって、 上記プリチャージ回路によって、上記共通ビット線を所
   定電圧にプリチャージし、 上記スイッチング回路によって、上記ベリファイ選択信
   号に従って上記メモリセルアレイの総てのビット線を上
   記共通ビット線に接続し、 上記行デコーダ回路によって、上記メモリセルアレイの
   総てのワード線を選択し、 上記センスアンプからの検知信号に基づいて、上記プリ
   チャージされた共通ビット線が上記未消去のメモリセル
   トランジスタを介してディスチャージされたことを検知
   することによって、一括消去ベリファイを行うことを特
   徴とする一括消去ベリファイ方法。
4. 【請求項４】 請求項２に記載の半導体記憶装置の上記
   メモリセルアレイにおいて、総てのメモリセルトランジ
   スタのフローティングゲートに電子が注入されて保持情
   報が消去されたことを一括してベリファイする一括消去
   ベリファイ方法であって、 上記プリチャージ回路によって、上記データ線を所定電
   圧にプリチャージし、 上記スイッチング回路によって、上記ベリファイ選択信
   号に従って上記列アドレス信号に拘わらず上記列デコー
   ダ回路のスイッチング素子をオンさせて、上記メモリセ
   ルアレイの総てのビット線を上記データ線に接続し、 上記行デコーダ回路によって、行アドレス信号に従って
   上記メモリセルアレイの総てのワード線を選択し、 上記センスアンプからの検知信号に基づいて、上記プリ
   チャージされたデータ線が上記未消去のメモリセルトラ
   ンジスタを介してディスチャージされたことを検知する
   ことによって、一括消去ベリファイを行うことを特徴と
   する一括消去ベリファイ方法。