DE69523743T2

DE69523743T2 - Überlöschungsdetektion in einer niederspannungs-eintransistor-flash-eeprom-zelle unter verwendung von fowler-nordheim-programmierung und -löschung

Info

Publication number: DE69523743T2
Application number: DE69523743T
Authority: DE
Inventors: Jia-Hwang Chang; Shang-De Chang; Edwin Chow
Original assignee: Rohm Corp
Current assignee: Rohm Corp
Priority date: 1994-03-03
Filing date: 1995-02-22
Publication date: 2002-08-01
Anticipated expiration: 2015-02-23
Also published as: US5587947A; US5689459A; EP0933821A3; DE69530527T2; CA2184724A1; US5615147A; JP3584338B2; ATE238610T1; WO1995024057A3; WO1995024057A2; US5940325A; US5687120A; EP0933821A2; JP2002289713A; EP0748521B1; JPH09510051A; DE69523743D1; KR970701929A; CN1057171C; ATE208536T1

Description

Bereich der Erfindung

Die vorliegende Erfindung betrifft eine Flash-EEPROM- Schwachstrom-Eintransistorzelle, die durch Fowler-Nordheim- Tunnelung programmiert und gelöscht werden kann.

Hintergrund der Erfindung

Elektrisch löschbare und programmierbare Festwertspeichergeräte (EEPROMs) und Verfahren zur Herstellung solcher Geräte sind in der Technik bekannt. Ein solches Gerät, Flash EEPROM genannt, ist in den US-Patenten Nr. 4,698,787 und 4,868,619 von Mukherjee et al (übertragen auf die Zessionarin der vorliegenden Anmeldung) offenbart, die hiermit durch Bezugnahme eingeschlossen sind. Ein Flash-EEPROM-Speicher besteht aus einer äußerst dichten (in der Größenordnung von einem Megabit) Array von Zellen. Jede Zelle ist ein Eintransistor-Bauelement, umfassend einen Körper aus einem einzelnen kristallinen Halbleitermaterial mit einer Source, einem Drain und einer ersten Schicht aus Isoliermaterial, das auf dem Körper positioniert ist. Zwischen der ersten Isoliermaterialschicht und einer zweiten Isoliermaterialschicht befindet sich ein floatendes Gate, und ein Gate befindet sich über der zweiten Isoliermaterialschicht.
Die Source wird von einer tiefen Zone aus einem ersten Material wie z. B. Phosphor und einer flacheren Zone aus einem zweiten Material wie z. B. Arsen und Phosphor gebildet. Ein Abschnitt der tiefen Zone liegt unter der ersten Isoliermaterialschicht, und das erste Material wird so gewählt, dass die Übergangsüberlappung mit dem Gate optimiert wird, um die Band-zu-Band-Tunnelung während des Löschvorgangs zu reduzieren. Der Drain wird aus einer flachen Zone aus dem zweiten Material gebildet.
Die zweite Isoliermaterialschicht hat eine hohe Dielektrizitätskonstante, um ihre Kapazität zu optimieren. Dadurch werden die Spannung über das floatende Gate in Bezug auf das Substrat sowie die Fähigkeit des Bauelementes maximiert, Ladung auf seinem floatenden Gate zu speichern oder davon zu entfernen.
Die Programmierung einer konventionellen Flash-EEPROM- Zelle erfordert das Anlegen von Spannungen von etwa 10 V bis 12 V sowie von 4 V bis 6 V jeweils an Steuergate und Drain sowie das Halten von Source und Substrat auf Massepotential. Durch diesen Spannungszustand wird bewirkt, dass heiße Elektronen von einem zwischen Source und Drain liegenden Abschnitt des Substrats (der Kanalzone) erzeugt und auf das floatende Gate beschleunigt werden. Zum Löschen einer Flash-EEPROM-Zelle wird eine Spannung zwischen 10 V und 13 V an die Source angelegt, während der Drain floatet und Steuergate und Substrat auf Massepotential gehalten werden. Auf diese Weise können Elektronen durch Fowler- Nordheim-Tunnelung vom floatenden Gate in die Source-Zone passieren.
Während eines Lesevorgangs wird der logische Zuständ einer Zelle durch Anlegen eines Potentials von 1 V bis 2 V an den Drain, eines Potentials von 3 V bis 6 V an das Steuergate und von Massepotential an die Source ermittelt. Da eine programmierte Zelle aufgrund der Anwesenheit von Elektronen auf dem floatenden Gate eine erhöhte Spannungsschwelle (Vt) hat, leitet die Kanalzone der programmierten Zelle während des Lesevorgangs nicht. Andererseits hat eine gelöschte Zelle eine Schwellenspannung von etwa 1 V, und daher leitet ihre Kanalzone während eines Lesevorgangs.
Mit der konventionellen Flash-EEPROM-Technologie sind mehrere Nachteile verbunden. Ein solcher Nachteil liegt in der Programmierung durch eine Injektion heißer Elektronen. Bei dieser Programmierung wird eine hohe Strommenge verbraucht, so dass diese Technik die Verwendung interner, chipintegrierter Ladungspumpen ausschließt, wenn eine Niederspannungsversorgung (weniger als 5 Volt) eingesetzt wird.
Weitere Nachteile der derzeitigen Flash-EEPROM-Technologie entstehen aus Faktoren, die die Dauerhaftigkeit der Zelle beeinträchtigen. Beim Programmieren einer Zelle empfangen beispielsweise die Drains aller Zellen, die eine Spalte mit der zu programmierenden Zelle gemeinsam haben, das für die Programmierung benötigte relativ hohe Dram-Potential. Dies ist auf die Tatsache zurückzuführen, dass alle Zellen in einer Spalte typischerweise eine gemeinsame Bitleitung benutzen. Ein Störzustand entsteht in diesen unselektierten Zellen aufgrund der Potentialdifferenz zwischen den Drains (4 V bis 6 V) und dem Substrat (das auf Massepotential gehalten wird). Der relativ hohe Spannungsabfall zwischen Drain und Substrat während des Programmierens kann zur Bildung von heißen Löchern an den Drain-Übergängen führen. Diese heißen Löcher können auf das Gate-Dielektrikum wandern und dort permanent eingeschlossen werden, was zu einem vorzeitigen Ausfall der Zelle führt.
Im Gate-Dielektrikum eingeschlossene heiße Löcher beeinflussen den Lesevorgang des Bauelementes und verursachen einen Rückgang der Energieschwelle zwischen Substrat und floatendem Gate, die das Gate-Dielektrikum gewöhnlich darstellt. Der Rückgang dieser Energieschwelle hat wiederum zur Folge, dass Elektronen zum floatenden Gate unselektierter Zellen wandern. Die Erzeugung heißer Löcher kann in dem Maße eskalieren, dass der Energiepegel der heißen Elektronen den der Elektronen übersteigt, was eine Band-zu-Band-Tunnelung zur Folge hat, die wiederum zusätzliche Heißelektronen/Heißloch- Paare freisetzt und somit einen weiteren Heißlocheinschluss im Gate-Dielektrikum verursacht.
Ein Durchbruch am Source-Substrat-Übergang, der ebenfalls zu Erzeugung und Einschluss heißer Löcher führt, kann ebenso beim Löschen konventioneller Flash-EEPROM-Bauelemente aufgrund des hohen Spannungsdifferentials zwischen Source (ca. 10 V bis 13 V) und geerdetem Substrat auftreten. Dieser Durchbruch kann zwar durch die Ausbildung einer doppeldiffundierten Source-Zone erheblich reduziert werden, aber solche Effekte können durch Hinzufügen einer zusätzlichen Diffusionsschicht nicht vollständig ausgeschlossen werden.
Ein weiterer Nachteil der derzeitigen Flash-EEPROM- Technologie besteht darin, dass übergelöschte Zellen nicht Bit für Bit erfasst werden können. Zu einem Überlöschzustand kommt es, wenn beim Löschen zu viele Elektronen vom floatenden Gate einer Zelle entfernt werden, was zur Folge hat, dass die Zelle auf einen Vt-Wert von unter 0V oder auf einen Vt-Wert gelöscht wird, der bewirkt, dass die Zelle selbst dann leitet, wenn ihre Wortleitung deselektiert ist. Die niedrige Schwellenspannung einer übergelöschten Zelle verursacht ein falsches Programmieren und Lesen der Zelle, und übergelöschte Zellen induzieren gewöhnlich Drain-Leckstrom, der dann den logischen Zustand der übrigen Zellen maskiert, die dieselbe Bitleitung benutzen. Die Anwesenheit einer übergelöschten Zelle kann somit deshalb nicht Bit für Bit erfasst werden, weil dann, wenn sich eine übergelöschte Zelle in einer Spalte befindet, diese Zelle selbst wenn sie deselektiert ist einen Stromfluss durch die Bitleitung verursacht, die mit dieser Spalte verbunden ist, und somit die Identität der übergelöschten Zellen verbirgt. Da übergelöschte Zellen nur schwer zu erfassen sind, werden solche Zellen enthaltende Speicher häufig verworfen, oder übergelöschte Zellen enthaltende Blöcke werden isoliert und durch redundante Speicher ersetzt. Solche Maßnahmen sind gewöhnlich kostspielig und ineffizient.
Es wurden verschiedene Versuche unternommen, Flash-EEPROM- Bauelemente zu entwickeln, die die oben beschriebenen Heißloch- Einschlusseffekte minimal halten. Ein solches Bauelement ist im US-Patent Nr. 5,077,691 von Haddad et al ("Haddad-Patent") offenbart. Dort ist ein Flash-EEPROM offenbart, der mit Fowler- Nordheim-Tunnelung vom floatenden Gate zur Source gelöscht wird, wenn eine Spannung von etwa -17 V bis -12 V an das Steuergate und eine Spannung von etwa 0,5 V bis 5,OV an die Source angelegt wird. Bauelemente wie das im Haddad-Patent offenbarte reduzieren zwar die Wahrscheinlichkeit des Auftretens von Heißloch-Einschlusseffekten beim Löschen, aber diese Bauelemente arbeiten mit einem höheren Drain-Potential für die Programmierung und gehen somit nicht das oben beschriebene Drain-Störproblem an, das in unselektierten Zellen auftritt. Darüber hinaus erfolgt die Programmierung dieser Bauelemente durch Heißelektronen-Injektion, die, wie oben erwähnt, viel Strom verbraucht.
Ein weiterer Nachteil von konventionellen Flash-EEPROM- Bauelementen und Bauelementen wie den im Haddad-Patent beschriebenen besteht darin, dass die Programmierung dieser Bauelemente in drei Schritten erfolgt. Zunächst werden alle Zellen auf einen hohen Vt-Wert programmiert, indem die Programmierungsbedingungen für etwa 10 ms angewendet werden. Da mit Heißelektronen-Injektion gearbeitet wird, verbraucht dieser erste Schritt viel Strom und kann daher nur Byte für Byte durchgeführt werden. Als Nächstes werden alle Zellen gleichzeitig mit der Flash-Löschfunktion gelöscht, indem die Löschbedingungen für etwa 10 ms angewendet werden. Schließlich werden Daten durch eine Byte-für-Byte-Programmierung der Zellen auf den Chip gesetzt, wieder mit einem Programmierungsimpuls von etwa 10 ms Dauer. Somit ist die Programmierung dieser Chips zeitaufwendig, insbesondere aufgrund der Tatsache, dass sie zwei Programmierschritte benötigen, die beide Byte für Byte erfolgen.
Noch ein weiterer Nachteil in Verbindung mit derzeitigen Flash-EEPROM-Bauelementen liegt in der Tatsache, dass es die Verwendung hoher positiver Potentiale an den Steuergates der Speicherzellen erfordert, dass die Transistoren in der umgebenden Schaltungsanordnung mit ausreichend hohen Durchbruchschwellen hergestellt werden, um einen Durchbruch beim Anlegen der hohen Gate-Potentiale zu verhindern. So müssen beispielsweise in Zellen, in denen die Programmierung durch Anlegen eines Potentials von 21,0 V an das Steuergate erfolgt, die Peripheriegeräte so gebaut werden, dass sie eine Vorspannung in Sperrrichtung von wenigstens 21,0 V aushalten können.
Ein Bauelement ist in der frühen japanischen Patentveröffentlichung Nr. 57-114282 offenbart und arbeitet mit Fowler-Nordheim-Tunnelung zwischen Substrat und floatendem Gate, um das Bauelement zu programmieren und zu löschen. Ferner erfolgt die Löschung mit hohen Spannungen am Drain des Bauelementes, so dass besondere Vorsicht erforderlich ist, um einen Durchbruch und andere Probleme unter Beteiligung des Drain-Substrat-Übergangs zu vermeiden.
Die EP-A-0 541 222 beschreibt eine Array von EEPROM- Zellen, bei denen eine Löschleitung für jede Spalte ein Löschpotential an einen Löschknoten in jeder Zelle der Spalte anlegt, unter der Voraussetzung, dass der Löschknoten mit einem von einer Reihenauswahlleitung gesteuerten Transistor mit der Löschzeile verbunden wird. Ein Leseverstärker ermittelt, wann die einzelnen Zellen zu leiten beginnen, und trennt die jeweilige Zelle von ihrer Löschleitung. Durch Selektieren einer bestimmten Reihe und anschließendes Anlegen eines Löschpotentials nur an die gewählten Löschleitungen kann in jeder Reihe ein Muster von gelöschten und programmierten Zellen erzeugt werden. Vorspannungsdifferenzen zwischen Lösch- und Lesemodi sollen gewährleisten, dass die gelöschten Zellen, die einen geringfügigen Verarmungszustand angenommen haben, im Normalbetrieb nicht verarmt sind.
Verfahren zum Testen von Zellengruppen in einem EEPROM, um zu ermitteln, ob eine Gruppe eine oder mehrere übergelöschte Zellen enthält, sind in der EP-A-0 449 610 und der EP-A-0 413 347 offenbart.
Die vorliegende Erfindung wird nachfolgend durch die Ansprüche 1, 4 und 12 definiert, auf die nunmehr Bezug genommen werden sollte.
Eine elektrisch löschbare und programmierbare Speicherzelle für den Einsatz in einer Ausgestaltung der vorliegenden Erfindung umfasst einen Körper aus Substratmaterial mit einer Source und einem Drain, eine auf dem Körper positionierte erste Isoliermaterialschicht, ein auf der ersten Isoliermaterialschicht positioniertes floatendes Gate, eine auf dem floatenden Gate positionierte zweite Isoliermaterialschicht sowie ein Gate über der zweiten Isoliermaterialschicht. Abschnitte sowohl der Source- als auch der Drain-Zone überlappen mit der ersten Isoliermaterialschicht und dem floatenden Gate. Die zweite Isoliermaterialschicht wird so gewählt, dass sie eine hohe Dielektrizitätskonstante hat, um das kapazitive Kopplungsverhältnis zwischen floatendem Gate, Steuergate, Source und Drain zu optimieren.
Die kapazitiven Kopplungsverhältnisse der oben beschriebenen Struktur sind so konfiguriert, dass eine EEPROM- Zelle entsteht, in der Elektronen mit Fowler-Nordheim-Tunnelung auf das floatende Gate gesetzt und von diesem entfernt werden können, wobei Elektronen mit Fowler-Nordheim-Tunnelung zwischen Drain und floatenden Gate auf dieses gesetzt werden; und wobei Elektronen mit Fowler-Nordheim-Tunnelung zwischen dem floatenden Gate und der Source vom floatenden Gate entfernt werden. In einer Array solcher Zellen werden zum Vorbereiten der Zelle für die Programmierung alle Zellen in einem Flash- Programmiervorgang auf einen hohen Vt-Wert angehoben, indem Elektronen auf das floatende Gate gesetzt werden und somit der Vt-Wert auf etwa 6 V bis 7,5 V erhöht wird. Dies erfolgt durch Erhöhen des Potentials des Steuergates, durch Erden der Source und Floaten des Drains. Als Nächstes werden Zellen in einem selektiven Löschvorgang gelöscht, in dem Elektronen von den floatenden Gates selektierter Zellen mit Fowler-Nordheim- Tunnelung entfernt werden, wodurch der Vt-Wert auf etwa 1,2 V bis 2,2 V gesenkt wird. Die selektive Löschfunktion erfolgt durch Anlegen eines relativ hohen negativen Potentials an das Steuergate und eines mäßig hohen positiven Potentials an den Drain sowie durch Floaten der Source. Das Substrat wird während der Flash-Programmier- und selektiven Löschbedingungen auf Massepotential gehalten.
Die oben beschriebenen Programmierungseigenschaften der Zelle reduzieren die Wahrscheinlichkeit von Heißloch-Einschluss und Band-zu-Band-Tunnelung durch Minimieren der Spannungsdifferentiale in Sperrrichtung zwischen Source und Substrat sowie zwischen Drain und Substrat. Ferner kann eine Array solcher Zellen konfiguriert werden, so dass eine bitweise Erkennung von Zellen mit künstlich niedrigem Vt-Wert aufgrund eines Überlöschzustands möglich wird (d. h. aufgrund der Entfernung zu vieler Elektronen vom floatenden Gate). Eine bevorzugte Ausgestaltung der vorliegenden Erfindung ermöglicht eine Reparatur übergelöschter Zellen. Ferner bewirkt die Zelle, da sie (Struktur und Betrieb) mit Fowler-Nordheim-Tunnelung programmiert und gelöscht wird, dass einer minimale Strommenge gezogen wird und eignet sich somit für die Verwendung mit niedrigen Versorgungsspannungen und zellenintegrierten Ladungspumpen. Schließlich wird die Verarbeitungszeit reduziert, weil die Programmierung in zwei anstatt drei Schritten durchgeführt wird, wie dies normalerweise für konventionelle Flash-Bauelemente der Fall ist.
Eine bevorzugte Ausgestaltung der vorliegenden Erfindung ermöglicht eine bitweise Erfassung und Reparatur für übergelöschte Zellen, die jeweils einen EEPROM-Transistor umfassen, der mit Fowler-Nordheim-Tunnelung programmiert und gelöscht werden kann.
Diese und weitere Ziele, Merkmale und Vorteile werden nach einer Betrachtung der folgenden Beschreibung der bevorzugten Ausgestaltung der vorliegenden Erfindung besser verständlich.

Beschreibung der Zeichnungen

Fig. 1A ist eine Querschnittsansicht eines konventionellen Flash-EEPROM-Bauelementes.
Fig. 1B ist eine vereinfachte Schemazeichnung konventioneller Flash-EEPROM-Zellen, die in einer Speicherarray geschaltet sind.
Fig. 2A, 2B und 2C sind Querschnittsansichten eines EEPROM-Bauelementes, die jeweils drei alternative Konfigurationen für die Source-Zone zeigen.
Fig. 3A, 3B und 3C sind jeweils eine Draufsicht auf die EEPROM-Bauelemente gemäß Fig. 2A, 2B bzw. 2C.
Fig. 4A ist eine Querschnittsansicht einer Zelle entlang der Linie 4A-4A in Fig. 3A. Fig. 4B ist eine perspektivische Ansicht der Zelle von Fig. 4A.
Fig. 5 ist ein vereinfachtes Ablaufdiagramm, das den Flash-Programmiervorgang illustriert.
Fig. 6 ist ein vereinfachtes Ablaufdiagramm, das den selektiven Löschvorgang illustriert.
Fig. 7 ist eine vereinfachte Schemazeichnung von EEPROM- Zellen, die in einer Speicherarray mit Flash- Programmierfunktion und selektiver Löschfunktion geschaltet sind.
Fig. 8 illustriert die äquivalente kapazitive Schaltung einer Zelle.
Fig. 9 ist ein vereinfachtes Ablaufdiagramm, das das die vorliegende Erfindung ausgestaltende Überlöscherkennungsverfahren illustriert.
Fig. 10A und 10B sind vereinfachte Ablaufdiagramme, die Überlösch-Wiederherstellungsverfahren illustrieren.
Fig. 11 ist eine vereinfachte Schemazeichnung eines Speicherbauelementes, das vier Zellen in einer Array zeigt.
Fig. 12 ist eine vereinfachte schematische Darstellung für die Verwendung bei der Erläuterung früherer Überlösch- Wiederherstellungsverfahren.
Fig. 13 ist eine teilweise Querschnittsseitenansicht eines Speicherbauelementes, die die Verwendung einer Dreimuldenstruktur illustriert.
Fig. 14 ist eine vereinfachte schematische Darstellung des Bauelementes von Fig. 13.

Ausführliche Beschreibung der Erfindung

Ein konventionelles Flash-EEPROM-Bauelement des im Stand der Technik gezeigten Typs ist in Fig. 1A im Querschnitt dargestellt. Das Bauelement besteht aus einem Substrat 100, in dem eine relativ flache Drain-Zone 102 und eine tiefere Source- Zone 104 ausgebildet sind. Die Source-Zone 104 ist doppeldiffundiert und hat eine flache Diffusionszone 106 sowie eine tiefere Diffusionszone 108. Ein Kanal 110 ist zwischen Source 104 und Drain 102 definiert.
Ein Gate-Dielektrikum 112 mit im Wesentlichen gleichförmiger Stärke ist über dem Kanal 110 ausgebildet. Das Gate-Dielektrikum 112 geht vom Drain aus und überlappt geringfügig die Source 104 an der Zone 114. Ein floatendes Gate 116 ist über dem Gate-Dielektrikum 112 ausgebildet, und eine zweite Schicht aus Dielektrikmaterial 118 ist über dem floatenden Gate 116 ausgebildet. Schließlich ist ein Steuergate 120 über der zweiten Dielektrikschicht 118 ausgebildet. Die zweite Schicht 118 wird gewöhnlich, aufgrund ihrer Position zwischen Steuergate und floatendem Gate, die beide herkömmlicherweise aus einem Polysilizium- ("Poly") oder Polyzid-Material gebildet sind, als "Interpoly-Dielektrikum" bezeichnet.
Die Programmierung der in Fig. 1 gezeigten Flash-EEPROM- Zelle erfolgt durch Anlegen einer Spannung von etwa 10 V bis 12 V an das Steuergate 120, von etwa 4 V bis 6 V an den Drain 102 und eines 0V-Potentials an die Source 104 und das Substrat 100.
Die Programmierung erfolgt durch Heißelektronen-Injektion, ein Phänomen, bei dem Hochenergieelektronen 132 in der Kanalzone 110 des Substrats 100 erzeugt und auf das floatende Gate 116 beschleunigt werden. Die Anwesenheit von Elektronen auf dem floatenden Gate erhöht die Schwellenspannung (Vt) des Transistors und verhindert somit, dass Strom während eines Lesevorgangs durch den Kanal fließt.
Das Löschen erfolgt durch Floaten des Drains 102, Halten des Steuergates 120 auf Massepotential und Anlegen eines Hochspannungsimpulses (d. h. zwischen 10 V und 13 V) an die Source 104. Unter diesen Umständen kommt es zu einer Fowler-Nordheim- Tunnelung zwischen dem floatenden Gate 116 und dem Abschnitt der Source-Diffusion 104, der unter dem floatenden Gate 116 in der Zone 114 liegt. Der Löschvorgang hat zur Folge, dass der Vt-Wert der Zelle auf ein Niveau in der Größenordnung von etwa einem Volt reduziert wird, so dass Strom während eines Lesevorgangs durch den Kanal 110 fließen kann.
Fig. 1B illustriert eine typische Flash-EEPROM- Speicherarray 122 des Standes der Technik. Es ist ersichtlich, dass benachbarte Transistoren umgekehrt ausgerichtet sind. Somit ist die Source der Zelle 124 in der linken oberen Ecke der Array mit der Source der Zelle 126 in der nächsten Spalte verbunden. Der Drain der Zelle 124 ist mit dem Drain der Zelle 128 in derselben Spalte verbunden. Der Übergang der Drains für Zelle 124 und Zelle 128 ist mit einer Bitleitung 130 von der Spaltenadressdekodierungs-Schaltungsanordnung 132 verbunden. Die Bitleitung 130 ist mit allen übrigen Drainübergängen der Zellen in der den Zellen 124 und 128 gemeinsamen Spalte verbunden. Das Gate der Zelle 124 ist mit der Wortleitung 140 von der Reihenadressdekodierungs-Schaltungsanordnung 142 verbunden. Die Wortleitung 140 ist mit den Gates aller Zellen in derselben Reihe verbunden wie die Zellen 124 und 126. Eine gemeinsame Source-Leitung 144 verbindet die Sources aller Zellen in der Array 122.
Ein Löschvorgang unter Verwendung der oben beschriebenen Zelle bewirkt, dass alle Zellen in einer bestimmten Reihe gelöscht werden. Dies erfolgt durch Anlegen eines hohen Potentials an die gemeinsame Source-Leitung 144, während die Wortleitung 140 der zu löschenden Reihe geerdet wird. Die Bitleitungen 130 werden floaten gelassen, wenn sich das Bauelement im Löschmodus befindet.
Eine einzelne Zelle kann separat durch Erhöhen der Wortleitung der diese selektierte Zelle enthaltenden Reihe und der Bitleitung in Verbindung mit der Spalte dieser Zelle auf die notwendigen Potentiale programmiert werden.
Wie oben beschrieben, verbraucht Heißelektronenprogrammierung viel Strom, was den Einsatz von Niederspannungsversorgungen und internen Ladungspumpen ausschließt. Ferner erhöht sich durch die relativ hohen Vorspannungsabfälle in Sperrrichtung über die Übergänge von Drain zu Substrat und von Source zu Substrat jeweils bei Programmierung und Löschung die Wahrscheinlichkeit, dass heiße Löcher in der Gate-Dielektrikschicht erzeugt und eingeschlossen werden und auch die, dass es zu Band-zu-Band-Tunnelung kommt. Beide Phänomene haben erhebliche negative Auswirkungen auf die Dauerhaftigkeit der Zelle. Schließlich ist es schwierig, übergelöschte Zellen mit existierender Technologie zu reparieren, weil übergelöschte Zellen nicht Bit für Bit erkannt werden können.

Zellstruktur

Nachfolgend wird eine Zellstruktur für die Verwendung mit der vorliegenden Erfindung beschrieben. Fig. 2A zeigt eine Querschnittsansicht der Zelle. Es wird darauf hingewiesen, dass die Zelle zwar im Zusammenhang mit einem Massepotentialsystem beschrieben wird, dass die Zellkonfiguration aber auch mit einer "virtuellen Masse"-Konfiguration verwendet werden kann.
Im Substrat 10 sind ein Drain 12 und eine Source 14 ausgebildet. Eine Kanalzone 16 ist zwischen Drain und Source definiert. Über der Kanalzone 16 sind eine Gate- Dielektrikschicht 18 oder ein "Tunneloxid" ausgebildet. Ein floatendes Gate 24 ist über der Gate-Dielektrikschicht 18 ausgebildet, und eine zweite Schicht aus Dielektrikmaterial, die Interpoly-Dielektrikschicht 26, ist über dem floatenden Gate 24 ausgebildet. Schließlich ist ein Steuergate 28 über der Interpoly-Dielektrikschicht 26 ausgebildet.
Abschnitte von Drain 12 und Source 14 sind jeweils unterhalb der Gate-Dielektrikschicht 18 positioniert, um eine Fowler-Nordheim-Tunnelung zu und von dem floatenden Gate zuzulassen (siehe jeweils eingekreiste Zone 20 und 22). Die Source 14 kann eine Einzeldiffusionszone des N&spplus; Typs sein, wie in Fig. 2A gezeigt. Die Source kann alternativ eine Doppeldiffusion von N&spplus; Material wie z. B. die in Fig. 2B mit 14A bezeichnete Source haben. Diese erste alternative Source 14A hat eine flache Zone 40 und eine tiefere Zone 42, die jeweils aus Material des N&spplus; Typs gebildet sind. Eine zweite alternative Source-Zone (148 in Fig. 2C) wird aus einer flachen Zone 40B aus N&spplus; Material unter einer tiefen Helo-Tasche 42B aus leicht dotiertem (z. B. P&supmin;) Material des P-Typs ausgebildet. Die bevorzugte Tiefe der Source von Fig. 2A ist etwa 0,25 um (unter der Annahme, dass das Verhältnis von lateraler zu vertikaler Diffusion etwa 0,7 bis 0,8 beträgt).
Der Drain 12 ist vorzugsweise aus einem doppeldiffundierten Material des N&spplus; Typs, um eine flache Zone 44 und eine tiefe Zone 46 zu bilden. Der Drain kann alternativ einzeldiffundiert sein, und in diesem Fall wäre der in Fig. 2A gezeigte Diffusionsrand 48 nicht vorhanden. Die bevorzugte Drain-Tiefe beträgt etwa 0,36 um. Eine tiefe Drain-Zone ist notwendig, um eine Band-zu-Band-Tunnelung und Locheinschlusseffekte zu vermeiden, wenn ein erhöhtes Potential an den Drain angelegt wird.
Die Zelle von Fig. 2A ist die bevorzugte Struktur für die Verwendung mit 0,8 um Technologie, die Zelle von Fig. 2C die bevorzugte Struktur für die Verwendung mit 0,5 um Technologie.
Die Zellenanordnung wird aus den Draufsichten der Fig. 3A, 3B und 3C ersichtlich, die jeweils zwei Zellen in einer Spiegelbildanordnung zeigen. In einer solchen Spiegelbildanordnung haben die einzelnen Zellen einen gemeinsamen Drain mit einem angrenzenden Nachbarn sowie eine gemeinsame Source mit einem anderen angrenzenden Nachbarn in einer Spalte von Zellen (über die Seite). Wie aus den Figuren ersichtlich ist, sind das Steuergate 28 und das floatende Gate 24 übereinander und über dem Kanal 16 positioniert. In den Figuren ist die Grenze des Steuergates 28 zwar von der des floatenden Gates 24 versetzt dargestellt, aber es ist zu verstehen, dass diese Zonen "selbstjustiert" sind, so dass sich der Rand 24A des floatenden Gates in vertikaler Ausrichtung zum Rand 28A des Steuergates und der Rand 24B des floatenden Gates in vertikaler Ausrichtung zum Rand 28B des Steuergates befindet. Diese Selbstjustierung ist aus den Fig. 2A, 2B und 2C ersichtlich.
Eine gemeinsame Source-Leitung 34 sowie die Wortleitung, die teilweise durch die Steuergates 28 aller Zellen in einer bestimmten Reihe gebildet werden, verlaufen über die gesamte Breite der Array, so dass Zellen, die die Wortleitung gemeinsam nutzen, auch die gemeinsame Source-Leitung 34 gemeinsam nutzen.
Ein Drain-Kontakt 32 ist neben der Drain-Zone 12 ausgebildet. Identische Zellen umgeben die Zelle in einer Spiegelbildausrichtung. So befindet sich beispielsweise unmittelbar neben dem Kontakt 32 die Drain-Zone 12A einer benachbarten Zelle, und in Verbindung mit der Source-Leitung 34 gegenüber der Source 14 befindet sich eine andere Source 14A, die Teil einer anderen benachbarten Zelle ist.
Eine Feldoxidschicht 30, die gemäß Fig. 4A und 4B unterhalb des Gate-Dielektrikums 18 ausgebildet ist, isoliert die Zelle von umgebenden Zellen, die auf demselben Chip ausgebildet sind.
Die relativen Positionen der verschiedenen Schichten einer Zelle entlang der Linie 4A-4A von Fig. 3A sind in den Fig. 4A und 4B ersichtlich. Daraus geht hervor, dass es in dieser Dimension eine geringfügige Überlappung zwischen Feldoxid 30 und Gate-Dielektrikum 18 gibt. Das floatende Gate 24 überlappt die Feldoxidschicht 30 bis zu einem Punkt jenseits des Endes des Gate-Dielektrikums 18. Die Interpoly-Dielektrikschicht 26 ist so dargestellt, dass sie über das floatende Gate 24 und über die Ränder des floatenden Gates hinaus verläuft. Die Interpoly-Dielektrikschicht 26 kann alternativ Außenränder haben, die im Wesentlichen mit denen des floatenden Gates 24 fluchten. Schließlich ist das Steuergate 28 so dargestellt, dass es die Interpoly-Dielektrikschicht 26 bedeckt und über deren Ränder hinaus verläuft.

Zellenbetrieb

Der logische Zustand einer Zelle wird in einem zweistufigen Prozess eingestellt. Wie aus der folgenden Tabelle A hervorgeht, unterscheidet sich dieser Vorgang von der Programmierung und Löschung konventioneller Flash-EEPROM- Bauelemente. TABELLE A
Für konventionelle Flash-Bauelemente werden drei Schritte verwendet. Zunächst werden alle Zellen Byte für Byte auf einen hohen Vt-Wert programmiert, indem Elektronen auf das floatende Gate gehoben werden. Als Nächstes werden alle Zellen gleichzeitig mit der Flash-Löschfunktion gelöscht, um Elektronen vom floatenden Gate zu entfernen. Zum Schluss werden Daten durch Programmieren der Zellen Byte für Byte auf einen hohen Vt-Wert auf den Chip gesetzt.
Die Einstellung des logischen Zustands der vorliegenden Erfindung unterscheidet sich von der für existierende Flash- Bauelemente angewendeten konventionellen Prozedur dahingehend, dass es sich um eine zweistufige Prozedur handelt, bei der alle Zellen in einer Seite oder in einem Sektor zunächst auf eine hohe Spannungsschwelle (d. h. Elektronen werden auf die floatenden Gates gesetzt) in einem Flash-Programmiervorgang erhöht werden. Im zweiten Schritt werden selektierte Zellen byte- oder seitenweise gelöscht (d. h. Elektronen werden vom floatenden Gate entfernt).
Die folgende Tabelle B fasst die bevorzugten Betriebsparameter der Zelle für die Verwendung mit der vorliegenden Erfindung zusammen: TABELLE B
Tabelle B zeigt die bevorzugten Spannungsbedingungen an Gate, Drain, Source und Substrat für die einzelnen aufgeführten Vorgänge. Die VC-Spalte gibt die Größe der Zellenschwellspannung an, die sich aus jedem Vorgang ergibt. In Tabelle B gibt das Symbol "F" einen floatenden Zustand an.
Der Flash-Programmierschritt ist ein Vorbereitungsschritt, bei dem jede Zelle mit Fowler-Nordheim-Tunnelung von der Source zum floatenden Gate auf einen hohen Vt-Wert angehoben wird. Dieser Vorgang wird besser mit Bezug auf das Ablaufdiagramm von Fig. 5 verständlich.
Eine Flash-Programmierung 500 erfolgt durch Floaten von Drain 12 und Erden von Source 14 und Substrat 10, während ein 10 ms Impuls von 12 V bis 20 V an das Steuergate 28 angelegt wird. Daher werden in Schritt 502 die "Durchgangsgates", die Spannungen zu den Spalten leiten, abgeschaltet. Dies bewirkt ein Floaten der "Bitleitungen" der Zellen und somit ein Floaten der Drains der Zellen. In Schritt 502 werden alle Sources geerdet. Danach werden in Schritt 504 alle Wortleitungen rampenförmig auf ein hohes Potential von z. B. 17 V mit einer Anstiegszeit von 10 us bis 200 us erhöht. In Schritt 506 werden die Wortleitungen für etwa 10 ms zur Bildung eines einzelnen Impulses hoch gehalten. Infolge des in den Schritten 504 und 506 an die Zelle angelegten Potentials werden Elektronen 50 von der Source 14 durch Abschnitt 22 der Gate-Dielektrikzone 18 zum floatenden Gate 24 getunnelt (siehe Fig. 2A). Eine Flash- Programmierung führt vorzugsweise zu einer Spannungsschwelle von mehr als 6 V. In Schritt 508 erfolgt eine 6-us- Zeitabschaltung, die ein Entladen der Wortleitung von 12 V bis 20 V herunter auf 3 V bis 6 V zulässt. Schritt 510 ist ein Programmverifizierungsschritt, in dem der von den programmierten Zellen gelesene Logikzustand mit dem gewünschten Logikzustand für die Zellen verglichen wird. Nach der Verifizierung des Programms erfolgt Schritt 511, um anzuzeigen, dass die Programmierung abgeschlossen ist.
Wenn das Programm in Schritt 510 nicht verifiziert wird, dann wird eine Impulszahl inkrementiert. In Schritt 514 wird die Impulszahl geprüft, um sicherzustellen, dass sie nicht gleich oder höher ist als eine ausgewählte Zahl, z. B. 10 Impulse. Wird ein solcher Zustand erkannt, dann wird der Programmierungsablauf in Schritt 516 als erfolglos angesehen.
Solange die Zahl der an die Wortleitungen angelegten Impulse nicht gleich oder höher ist als die gewählte Anzahl, bewirkt Schritt 514 das Anlegen weiterer Impulse an die Wortleitungen, indem der Voxgang zurück zu Schritt 504 geht.
Der Flash-Programmierschritt erfolgt vorzugsweise reihenweise durch Floaten aller Bitleitungen 130A, Erden der gemeinsamen Source-Leitung 144A und Erhöhen der Wortleitung 140A für jede Reihe.
Da das P-Typ-Substrat 10 während des Flash- Programmiervorgangs geerdet wird, ist die Auswirkung der Kanalzone 16 auf diesen Vorgang aufgrund der hohen Verarmungskapazität über das Substrat gering. Dieser Effekt könnte durch Floaten des Substrats während der Flash- Programmierung noch weiter minimiert werden. Aber wenn die Substratzone unter dem Kanal nicht mit einer N-Typ-Mulde vom Rest des Substrats isoliert wird, dann ist es nicht möglich, das Substrat zu floaten, weil die gesamte EEPROM-Zelle in das Substrat eingebaut ist. Eine solche Mulde kann beispielsweise mit einem Dreimuldenprozess ausgebildet werden, bei dem eine N&supmin; Mulde in einem P&supmin; Substrat und dann eine P&supmin; Zone in der N&supmin; Mulde ausgebildet wird, die als effektives Substrat für die Zelle der vorliegenden Erfindung dient.
Der selektive Löschschritt 600 ist ein Schritt, in dem individuelle Zellen auf den gewünschten Logikzustand gebracht werden, indem Elektronen von den floatenden Gates selektierter Zellen mit Fowler-Nordheim-Tunnelung am Drain entfernt werden, um diese Zellen auf einen niedrigen Vt-Wert zu bringen. Das Ablaufdiagramm von Fig. 6 illustriert den selektiven Löschvorgang.
Ein selektives Löschen erfolgt dadurch, dass zunächst in Schritt 602 die Source gefloatet und das Substrat geerdet wird, während ein Potential von 2,0 V bis 5,0 V an den Drain angelegt wird. Danach wird in Schritt 604 ein 10 ms Impuls von -10 V bis -15 V an das Steuergate (Wortleitung) angelegt. Darauf folgt in Schritt 606 eine 6-us-Zeitabschaltung und dann ein Löschverifizierungsschritt 608. War die Löschung erfolgreich, was in Schritt 610 ermittelt wird, dann wird der Löschvorgang in 612 als beendet angesehen. Andererseits, wenn die Löschung in Schritt 68 nicht verifiziert werden kann, dann wird Schritt 614 durchgeführt, um die Impulszahl zu inkrementieren und über Schritt 616 zurückzugehen, um einen anderen Löschimpuls anzulegen. Wird in Schritt 616 festgestellt, dass bereits zehn oder mehr Impulse ohne erfolgreiche Löschung an die Zelle angelegt wurden, dann zeigt Schritt 618 ein Löschversagen an.
Wie nachfolgend erörtert wird, kann dieser Schritt bitweise durch Anlegen der geeigneten Potentiale an die Wortleitung 140A und die Bitleitung 130A der selektierten Zelle durchgeführt werden. Ordnungsgemäß gelöschte Zellen haben vorzugsweise eine Spannungsschwelle von etwa 0V bis 2,2 V.
Das Löschen kann auch mit positiven Gatespannungen durchgeführt werden. Es ist jedoch Vorsicht geboten, um zu gewährleisten, dass die verwendete Gate-Spannung relativ zum Durchbruchpotential der Transistoren in der peripheren Schaltungsanordnung niedrig genug ist, um das in Verbindung mit dem Stand der Technik beschriebene Durchbruchproblem zu vermeiden.

Überlöschen und Erkennung

Während des selektiven Löschschrittes können zu viele Elektronen fälschlicherweise aus einigen der Zellen in einer Zellarray entfernt werden, was zur Folge hat, dass die Zelle einen sehr niedrigen Vt-Wert hat (z. B. weniger als 0V). Aufgrund dieser niedrigen Schwellenspannung wird die Zelle falsch gelesen. Außerdem induziert eine Zelle mit einem anormalen niedrigen Vt-Wert normalerweise einen Stromfluss auf der Bitleitung, der dann die Erkennung der Logikzustände anderer Zellen verhindert, die dieselbe Bitleitung benutzen. Der Grund hierfür ist, dass eine solche Zelle Strom unter Bedingungen leitet, die normalerweise verhindern würden, dass eine ordnungsgemäß gelöschte Zelle leitet. Dieser Zustand wird konventionell als "Überlöschen" bezeichnet.
Da das Speichergerät eine byteweise Löschung zulässt, wenn die bevorzugten Programmier- und Löschmodi angewendet werden, ist es leichter als bei konventionellen Bauelementen, übergelöschte Zellen zu finden. Wenn die Zelle jedoch mit konventionellen Programmier- und Löschtechniken programmiert und gelöscht wird, dann sind die Schwierigkeiten bei der Überlöscherkennung dieselben wie die, die bei konventionellen Bauelementen anzutreffen sind.
Ob die Zelle übergelöscht ist, lässt sich prüfen, indem gemessen wird, ob Strom in Reaktion auf das Anlegen einer Lesespannung durch die Zelle fließt, die weitaus niedriger ist als die, die normalerweise ein Leiten durch den Kanal einer ordnungsgemäß gelöschten Zelle bewirken würde. Anders ausgedrückt, eine Zelle ist dann übergelöscht, wenn ihre Schwellenspannung so niedrig ist, dass Strom durch eine deselektierte Zelle geleitet wird.
Gemäß einer besonderen Ausgestaltung der vorliegenden Erfindung für eine Überlöscherkennung wird eine Prüfspannung Vtest etwa 10 ms lang an das Steuergate 28 angelegt, während eine Vorspannung VS an die Source 14 angelegt wird. Eine Spannung von etwa 1 V bis 2 V wird an den Drain 12 angelegt. Die Prüfspannung liegt gewöhnlich zwischen 0 V und 2 V und beträgt in der bevorzugten Ausgestaltung etwa 1,5 V bis 2 V. Die bevorzugte Vorspannung VS beträgt etwa 0,6V.
Eine normal gelöschte Zelle zeigt unter diesen Prüfbedingungen keine Kanalleitung. Der Grund hierfür ist, dass die Schwellenspannung einer normalen Zelle derart ist, dass die an das Steuergate 28 angelegte niedrige Spannung von 1,5 V bis 2,0 V nicht ausreicht, um den Kanal 16 einzuschalten. Eine übergelöschte Zelle hat jedoch eine sehr niedrige (z. B. weniger als 0 V) Spannungsschwelle, weil ein Entfernen von zu vielen Elektronen vom floatenden Gate 24 dazu führt, dass Löcher auf dem floatenden Gate 24 zurückbleiben, die keine entsprechenden Elektronen haben. Somit erzeugen diese verbleibenden Löcher ein Feld, das, wenn es durch die an das Steuergate angelegte Prüfspannung von 1,5 V bis 2,0 V erhöht wird, ein Leiten in dem Kanal verursacht.
Eine Source-Vorspannung VS wird in Verbindung mit dem Testen von Zellen in einer Zellenarray für einen Überlöschzustand verwendet. Durch Vorspannen aller Sources in der Array auf eine kleine positive Spannung, z. B. 0,6 V, werden übergelöschte Zellen in einer nicht selektierten (VG = 0V) Reihe ausgeschaltet gehalten, so dass sie die Erkennung einer übergelöschten Zelle in einer selektierten (VG = Vtest) Reihe nicht stören können.
Die Prüfspannung Vtest wird so gewählt, dass sie eine Größe hat, die, wenn sie an das Gate einer übergelöschten Zelle angelegt wird, selbst dann ein Leiten der übergelöschten Zelle verursacht, wenn die Source-Vorspannung VS an ihre Source angelegt wird.
Daher ist die Prüfspannung Vtest abhängig von (1) der Spannung VS, die während des Überlöscherkennungsvorgangs an die Source angelegt wird, und (2) dem Vt-Schwellenwert, der zum Definieren eines Überlöschzustands verwendet wird. Sie ist auch abhängig von der Referenzspannung, die vom Leseverstärker verwendet wird, der den Logikzustand der Spalte abliest. Als Nächstes wird die Wahl der Prüfspannung Vtest beschrieben.
Der Strom durch eine Zelle Icell ist dann größer als 0V, wenn:
VG - VS - Vt > 0V
wobei VG und VS die jeweils an das Steuergate 28 und die Source 14 angelegten Spannungen sind.
Die Spannungsschwelle einer übergelöschten Zelle ist die, die ein Leiten selbst dann zulässt, wenn die übergelöschte Zelle deselektiert ist, d. h. dann, wenn VG = 0V. In der bevorzugten Ausgestaltung des erfinderischen Überlöscherkennungsverfahrens wurde eine Zelle mit einer Spannungsschwelle von etwa -0,5 V oder niedriger als übergelöschte Zelle definiert. Da sich die "tatsächliche" Spannungsschwelle aufgrund von Körpereffekten von der "effektiven" Spannungsschwelle unterscheidet, wird die effektive Spannungsschwelle als Vt, die tatsächliche Spannung als Vto bezeichnet. Mit dieser Terminologie kann die tatsächliche Spannungsschwelle für eine übergelöschte Zelle beispielsweise als Vto -0,5V definiert werden. Es ist zu verstehen, dass auch andere Größen gewählt werden können, um eine übergelöschte Zelle zu definieren, und dass die Source- Vorspannung VS sowie die Prüfspannung Vtest entsprechend eingestellt werden müssen.
Die effektive Schwellenspannung Vt kann wie folgt definiert werden:
Vt = Vto + ΔVbody effect
wobei ΔVbody effect die Änderung der Spannungsschwelle ist, die durch den Körpereffekt bewirkt wird. Dieser Wert beträgt etwa 1,5 V für das Bauelement der vorliegenden Erfindung.
Da ein Wert von Vto von etwa 0,5 V für eine übergelöschte Zelle festgelegt wurde, ergibt sich:
Vt (-0,5) + (1,5) 1,0V
Wie oben erörtert, wird die für den Vorspannungszustand VS verwendete Source-Spannung als eine Spannung gewählt, die ausreichen würde, um den Kanal einer übergelöschten, aber nicht selektierten Zelle "abzuschalten". Für die vorliegende Erfindung hat sich eine Source-Spannung von etwa 0,6 V als zufriedenstellend herausgestellt.
Somit gilt, da
VG - VS - Vt > 0
dann
VG - 0,6 V - 1,0 V > 0
und
VG > 1,6 V = Vtest
wobei Vtest die Prüfspannung ist, die an das Steuergate 28 im Rahmen der Überlöscherkennungsprozedur angelegt wird.
Dadurch wird verständlich, dass Vtest = 1,6 V und groß genug ist, um zu bewirken, dass eine übergelöschte Zelle leitet, wenn an ihrer Source eine Source-Vorspannung VS = 0,6 V anliegt; andererseits ist aber Vtest = 1,6 V zu niedrig, um zu verursachen, dass eine Zelle mit einer ordnungsgemäßen Spannungsschwelle leitet. Auf diese Weise können individuelle übergelöschte Zellen erkannt werden. Es ist zu verstehen, dass andere Source- Vorspannungen VS und Prüfspannungen Vtest innerhalb des Wesens der vorliegenden Erfindung verwendet werden können, und dass, wenn eine andere Schwellenspannung als eine übergelöschte Zelle anzeigend definiert wird, entsprechende Einstellungen dieser Spannungen vorgenommen werden können.

Überlösch-Wiederherstellung

Wieder bezugnehmend auf Tabelle B, in dem einen bevorzugten Wiederherstellungsverfahren werden Elektronen auf dem floatenden Gate mit Fowler-Nordheim-Tunnelung durch Erden der Source 14 und Floatenlassen des Drains 12 ersetzt, während ein Impuls von vorzugsweise 12 V 10 ms lang an das Gate 28 angelegt wird. Die übergelöschten Zellen werden dann neu getestet und, wenn sie auf der Prüfspannung noch leiten, die Wiederherstellungs- und Prüfmodi werden wiederholt, bis alle nicht ordnungsgemäß überschriebenen Zellen repariert oder als irreparabel identifiziert sind. Alternativ kann die Source geerdet und der Drain gefloatet werden, um die übergelöschten Zellen zu reparieren.
Der Logikzustand der Zelle kann durch Anlegen einer Lesespannung von etwa 3 V bis 5 V an das Gate und einer Spannung von etwa 1 V an den Drain ermittelt werden. Der Kanal einer programmierten Zelle, d. h. einer mit Elektronen auf dem floatenden Gate, die ausreichen, um eine hohe Schwellenspannung zu erzeugen, leitet Strom während des Lesevorgangs nicht, während eine gelöschte Zelle Strom leitet. Wie bei allen Vorgängen, so ist das Substrat vorzugsweise während des Lesevorgangs geerdet.

Optimieren der Zellleistung

Eine ausreichende kapazitive Kopplung zwischen Steuergate, floatendem Gate, Source-, Kanal- und Drain-Zonen der Zelle ist für die Fähigkeit des Bauelementes wichtig, Ladung zu und von dem floatenden Gate während der Programmier- und Löschfunktionen zu bewegen. Eine die kapazitive Kopplung zwischen diesen Komponenten repräsentierende Schaltung ist in Fig. 8 dargestellt. Die Kapazität zwischen dem floatenden Gate und dem Steuergate wird durch den Kondensator CFG-CG repräsentiert, und die Kapazitäten zwischen dem floatenden Gate sowie Source, floatendem Gate und Kanal sowie floatendem Gate und Drain werden jeweils durch die Kondensatoren CFC-S CFG-C bzw. CFG-D repräsentiert.
Es lässt sich zeigen, dass das kapazitive Kopplungsverhältnis für das Bauelement durch die folgende Gleichung definiert wird:
Es wird darauf hingewiesen, dass in der bevorzugten Ausgestaltung der vorliegenden Erfindung mit Fowler-Nordheim- Tunnelung auf der Source-Seite Elektronen von der Source 14 zum floatenden Gate 24 und auf der Drain-Seite Elektronen vom floatenden Gate 24 zum Drain 12 getunnelt werden. Das im Tunnelungsvorgang von Source zu floatendem Gate vorliegende Kopplungsverhältnis wird somit durch eine andere Sektion der Zelle bestimmt als das Kopplungsverhältnis, das während des Tunnelungsvorgangs von floatendem Gate zu Drain vorliegt.
Daraus folgt, dass während des Flash-Programmierschrittes das Kopplungsverhältnis zwischen Steuergate und Substrat wie folgt ausgedrückt werden kann:
wobei A&sub1; und T&sub1; jeweils die Fläche und die effektive Dicke der Interpoly-Dielektrikschicht 26 und A&sub2; und T&sub2; jeweils die Fläche und die effektive Dicke der Gate-Dielektrikschicht 18 sind, die über Kanal, Source und Drain liegt.
Während des selektiven Löschschrittes kann, da die Source floatet, das Kopplungsverhältnis zwischen Steuergate und Substrat wie folgt ausgedrückt werden:
wobei A&sub3; und T&sub3; jeweils die Fläche und die effektive Dicke der Gate-Dielektrikschicht 18 sind, die Kanal, Drain und Source überlappt.
Das Kopplungsverhältnis sollte maximiert werden und somit vorzugsweise bei wenigstens 65% liegen, um die Spannung über das floatende Gate 24 zu maximieren. Das Kopplungsverhältnis wird auf mehrere verschiedener Weisen optimiert. So ergibt beispielsweise die Wahl eines Materials für die Interpoly- Dielektrikschicht 26 mit einer hohen Dielektrizitätskonstante eine Interpoly-Dielektrikschicht 26 mit einer geringeren effektiven Dicke und somit mit einem hohen Kapazitätswert zwischen Steuergate 28 und floatendem Gate 28, ohne Notwendigkeit für eine große Fläche. Je größer die Kapazität CFG- CG zwischen Steuergate 28 und floatendem Gate 24, desto geringer die Auswirkungen, die die verbleibenden Kapazitäten auf die Spannung über das floatende Gate haben.
Das Interpoly-Dielektrikmaterial ist vorzugsweise eine Oxid-Nitrid-Oxid- (ONO) Schicht mit einer Stärke von 185Å ± 15Å. In der bevorzugten Ausgestaltung umfasst das Interpoly- Dielektrikmaterial eine 120Å Schicht aus Nitrid, die zwischen zwei 70Å Schichten aus Oxid eingeschlossen ist, die mit einem konventionellen Oxid-Nitrid-Oxid-Prozess ausgebildet werden, vorzugsweise mit einer standardmäßigen Hochtemperatur- Oxidaufdampfung (HTO), um die Dauerhaftigkeit zu optimieren. Aufgrund der hohen Dielektrizitätskonstante des Nitrids beträgt die effektive Dicke der bevorzugten Interpoly-Dielektrikschicht 26 200Å, während die tatsächliche physikalische Dicke 260Å beträgt.
Die Interpoly-Dielektrikschicht sollte symmetrisch gestaltet werden, damit keine unterschiedlichen Belastungen während der Lösch- und Programmiervorgänge auf die Schicht wirken. Während durch die Verwendung einer symmetrischen ONO- Schicht einige Verbesserungen der Zuverlässigkeit der Dauerhaftigkeit (d. h. reduzierter ONO-Durchbruch) in konventionellen Flash-EEPROMS erzielt werden, wird mit Hilfe von Symmetrie in der ONO-Schicht der Zelle für die Verwendung mit der vorliegenden Erfindung eine drastische Verbesserung der Dauerhaftigkeit erzielt.
Eine weitere Möglichkeit, das Kopplungsverhältnis zu optimieren, ist die Begrenzung der jeweiligen Breite der Abschnitte 22, 20 von Source 14 bzw. Drain 12, die mit der Gate-Dielektrikschicht 18 überlappen. Dadurch werden eine optimierte Kapazität zwischen floatendem Gate und Drain sowie zwischen floatendem Gate und Source beibehalten und die Spannung zwischen floatendem Gate und Drain sowie floatendem Gate und Source maximiert. Für Bauelemente mit Breiten von Steuergate und floatendem Gate von 0,8 um ("0,8 um Technologie") beträgt die Source-Überlappung 22 vorzugsweise 0,2 um, mit einer Drain-Überlappung 20 von 0,3 um und einem effektiven Kanal 16 mit einer Länge von 0,3 um. Für 0,5 um Technologie beträgt die bevorzugte Source-Überlappung 22 0,12 - 0,15 um mit einer Drain-Überlappung 20 von 0,3 um und einer effektiven Kanallänge von 0,15 - 0,18 um. Es sollte hinzugefügt werden, dass andere Überlegungen bei der Auswahl des Gate-Dielektrikums die Maximierung der Dauerhaftigkeit einschließen, die die Wahl eines Gate-Dielektrikmaterials mit optimalen Einschlusseigenschaften und die Erleichterung der Fowler-Nordheim-Tunnelung erfordern, die ein dünnes Gate- Dielektrikum verlangt. Siliziumdioxid ist aufgrund seiner Fähigkeit, diese Kriterien zu erfüllen, das bevorzugte Material für die Gate-Dielektrikschicht.
Zu Fowler-Nordheim-Tunnelung kommt es, wenn ein elektrisches Feld von wenigstens 6 Megavolt/cm über die Überlappungszone zwischen Source 14 und floatendem Gate 24 erzeugt wird, aber zu einem bevorzugten Tunnelungszustand kommt es dann, wenn das Feld etwa 11 bis 12 Megavolt/cm beträgt. Die Stärke der Gate-Dielektrikschicht 18 sollte so gewählt werden, dass bei Flash-Programmierung und selektivem Löschen ein Feld in diesem Größenbereich entsteht. Eine Stärke von 84Å ± 4Å ist für die vorliegende Erfindung geeignet, und eine Stärke von 80Å hat sich als bevorzugt erwiesen.
Da die Gate-Dielektrikschicht 18 dünn sein muss, sind T&sub2; und T&sub3; in den Kopplungsverhältnisberechnungen sehr niedrig und haben die Funktion, das Kopplungsverhältnis zu begrenzen. Die negativen Auswirkungen des dünnen Gate-Dielektrikums auf das Kopplungsverhältnis können durch Erhöhen des Betrags kompensiert werden, um den die Interpoly-Dielektrikschicht 26 das Feldoxid 30 überlappt (siehe Fig. 4A). Diese Erhöhung der Überlappung unterstützt die Optimierung des Kopplungsverhältnisses, weil dadurch die Fläche A&sub1; der Interpoly-Dielektrikschicht 26 vergrößert wird. Außerdem werden, da die zusätzliche Fläche nur über der Feldoxidschicht 30 und nicht über der Source- und der Drain-Zone auftritt, die Kapazitäten des Bauelementes nicht negativ beeinflusst.
Die Spannung VFG des floatenden Gates relativ zum Substrat während des selektiven Löschschrittes kann wie folgt ausgedrückt werden:
wobei VG und VD die Spannungen sind, die jeweils an das Steuergate 28 und den Drain 12 angelegt werden. Das Kopplungsverhältnis ist beim Flash-Programmierschritt kritischer als beim selektiven Löschschritt. Für den selektiven Löschmodus beträgt das Kapazitätsverhältnis CFG-CG : CFG-D : CFG-C : CFG-S
vorzugsweise 65 : 13 : 13 : 9.
Somit sollten die oben mit Bezug auf die Kapazitäten über die Dielektrikschichten erörterten Flächen- und Dickenparameter relativ zum Flash-Programmierschritt bestimmt werden. Wenn die Werte festgelegt sind, dann sollten die Spannungen VG und VD mit der obigen Gleichung festgelegt werden, um einen gewünschten VFG-Wert zu erzielen.
VFG beträgt gewöhnlich, wenn eine Spannung von 5 V während des selektiven Löschvorgangs an den Drain angelegt wird, etwa -5 V. Eine Spannung von 3 V am Drain hat zur Folge, dass am floatenden Gate eine Spannung von etwa -7 V anliegt. Die Dauerhaftigkeit wird aufgrund der oben erörterten Locheinschlusseffekte optimiert, wenn die niedrigstmögliche Spannung an den Drain angelegt wird. Das Minimieren der Stärken der Gate-Dielektrikschicht 18 und der Interpoly- Dielektrikschicht 26 bewirkt somit eine Minimierung der während des selektiven Löschschrittes benötigten Drain-Spannung und somit eine Minimierung der Dauerhaftigkeitsprobleme in Verbindung mit hohen Drain-Spannungen.
Die Dotierung im Kanal ist weitaus (um etwa das Zehnfache) stärker als die, die gewöhnlich bei konventionellen Flash- EEPROM-Zellen angewendet wird, um die Spannungsschwelle zu erhöhen und somit die Belastungen des Bauelementes bei Flash- Programmierung und selektivem Löschen auszugleichen. Darüber hinaus werden, wenn die Schwellenspannung erhöht wird, niedrige Gate-Spannungen benötigt, und somit werden die Durchbruchspannungsanforderungen für Peripheriegeräte gelockert. Die bevorzugte Dotierung ist die, bei der die Anfangsspannungsschwelle Vti des Bauelementes zwischen 4 V und 5 V und vorzugsweise bei etwa 4,5 V liegt.
Die folgende Tabelle illustriert die Vorteile, die sich aus einer stärkeren Dotierung im Kanal des Bauelementes ergeben: TABELLE C
Bei einem konventionellen Bauelement beträgt die Anfangsspannungsschwelle etwa 1,5 V. Wurde in dem Bauelement konventionell dotiert, dann würde die Flash-Programmierfunktion eine Gate-Spannung von etwa 21 V erfordern und die für den selektiven Löschmodus benötigte Gate-Spannung würde etwa -8 V betragen. Unter Annahme einer Sicherheitsmarge von 3 V für die Peripheriegeräte würde die Durchbruchspannungsanforderung für die Peripheriegeräte etwa 24 V betragen. Wie aus Tabelle C ersichtlich ist, wird durch eine Erhöhung der Spannungsschwelle durch höheres Dotieren die selektive Löschspannung auf 18 V verringert, und somit wird die Durchbruchspannungsanforderung auf der Basis einer 3 V-Sicherheitsmarge auf 21 V verringert.

Dreifachmulde

Da das Bauelement die selektive Löschfunktion mit einer negativen Gate-Spannung durchführen kann, ist es möglicherweise notwendig, ein Mittel zum Isolieren des großen negativen Potentials von der umgebenden Schaltungsanordnung bereitzustellen, um hohe Spannungsbelastungen an den Übergängen dieser Bauelemente zu verhindern.
Es gibt zwei Möglichkeiten zu verhindern, dass die negativen Gate-Spannungen die periphere Schaltungsanordnung stören. Eine besteht darin, nur PMOS-Bauelemente in Verbindung mit der negativen Gate-Spannung zu verwenden und Verarmungs-P- Kanal-Bauelemente dort einzusetzen, wo eine Spannungspassage benötigt wird. Eine solche Struktur begrenzt jedoch ernsthaft das Design des Chips und kann aus diesem Grunde für bestimmte Anwendungen unerwünscht sein.
Die andere Möglichkeit besteht darin, die nachfolgend beschriebene "Dreimulden"-Struktur einzusetzen. Hierbei handelt es sich um eine Struktur, die das Problem hoher Spannungsbelastungen mildert, die durch das beim Löschvorgang an das Steuergate angelegte Potential von -12 V verursacht werden. Wenn NMOS-Bauelemente zum Anlegen der negativen Gate- Spannung während der selektiven Löschfunktion verwendet werden, dann sollte die Dreimuldenstruktur verwendet werden. Ist es nicht erwünscht, negative Spannungen zum Löschen zu benutzen, dann sollte die Dreimuldenstruktur nicht eingesetzt werden, da ihre Herstellung zwei zusätzliche Maskenschritte erfordert und somit Zeit- und Kostenaufwand für die Verarbeitung erhöht.
Die Dreimuldenstruktur ist in den vereinfachten Zeichnungen der Fig. 13 und 14 dargestellt. Fig. 13 ist ein vereinfachter Querschnitt, der die verschiedenen Transistorstrukturen zeigt, Fig. 14 zeigt ein vereinfachtes elektrisches Schema der Strukturen, die bei Zuführung positiver und negativer Spannungen zur Speicherzelle über die Wortleitung WL beteiligt sind.
Die Dreimuldenstruktur umfasst allgemein einen Einmuldentransistor 252 sowie einen Zweimuldentransistor 254, die jeweils mit den Wortleitungen WL in Verbindung mit den Steuergates 28 der Speicherzellen 250 verbunden sind.
Es ist zu verstehen, dass Fig. 13 zwar eine einzelne Speicherzelle 250 und Fig. 14 eine einzige Reihe von Speicherzellen 250 zeigt, dass aber die Transistoren wie beispielsweise die Transistoren 252, 254 für das Anlegen von Spannungen an alle Zellen in einer Array benutzt werden sollen, wenn eine Dreimuldenstruktur eingesetzt wird.
Ferner ist zu verstehen, dass zum Vereinfachen dieser Erläuterung nicht alle Bauelemente dargestellt wurden, die an der Steuerung des Anlegens der positiven und negativen Potentiale an das Zellsteuergate beteiligt sind und dass solche Bauelemente in einer konventionellen Anordnung eingesetzt werden.
Ein Einmuldentransistor ist ein PMOS-Transistor 252, der in einer Mulde 256 aus Material des N Typs ausgebildet ist. Dies ist der Transistor, durch den die positive Spannung (d. h. etwa 17 V bis 18 V) während des Flash-Programmierzyklus an die Steuergates 28 von Speicherzellen 250 angelegt wird. Die positive Spannung wird an die Source 268 des Einmuldentransistors angelegt und, wenn eine Steuerspannung während des Flash-Programmiervorgangs an das Gate 270 des Einmuldentransistors angelegt wird, den Steuergates der Speicherzellen 250 über die Wortleitung WL zugeführt. Während des Flash-Programmiervorgangs wird der NMOS-Transistor 254 in Ausschaltrichtung vorgespannt.
Der Zweimuldentransistor ist ein NMOS-Transistor 254, der in einer Mulde 258 aus Material des P&supmin; Typs ausgebildet ist, das wiederum durch eine Mulde 260 aus Material des N&supmin; Typs vom Substrat isoliert ist. Das NMOS-Bauelement 254 ist dasjenige, durch das die negative Gate-Spannung (d. h. etwa -11 V bis -12 V) für die Flash-Löschfunktion während eines selektiven Löschvorgangs den Steuergates der Speicherzellen 250 zugeführt werden soll. Die negative Spannung wird an die Source 262 des Zweimuldentransistors angelegt und, wenn eine Steuerspannung während des selektiven Löschvorgangs an das Gate 264 des Zweimuldentransistors angelegt wird, den Steuergates der gewählten Zellen über die Wortleitung WL zugeführt. Während dieses Vorgangs ist die Mulde 260 auf VCC oder niedriger, und das Substrat 266 ist auf Massepotential. Somit gibt es zwei in Sperrrichtung vorgespannte Übergänge, einer zwischen Substrat 266 und Mulde 260, der andere zwischen den Mulden 260, 258, die die negative Spannung gegenüber den anderen Bauelementen auf dem Chip isolieren.

Array-Betrieb

Eine Zellarray kann wie in Fig. 7 gezeigt konfiguriert werden. Es ist ersichtlich, dass diese Konfiguration im Wesentlichen dieselbe ist wie die, die in Fig. 1A für die Flash-EEPROM-Array dargestellt ist. Mehrere Spaltenleitungen 130A verbinden jeweils die Drains 12 der Zellen einer zugehörigen Spalte, und die gemeinsame Source-Leitung 144A ist mit allen Sources 14A in der Array 122A gekoppelt. Mehrere Wortleitungen 140A verbinden jeweils die Steuergates der Zellen in einer zugehörigen Reihe.
Die periphere Schaltungsanordnung auf dem Bauelement umfasst eine konventionelle Reihenadressdekodierungs- Schaltungsanordnung 142A, eine Spaltenadressdekodierungs- Schaltungsanordnung 132A, eine Leseverstärker- Schaltungsanordnung 134A, eine Ausgangspuffer- Schaltungsanordnung 136A und eine Eingangspuffer- Schaltungsanordnung 138A. Die periphere Schaltungsanordnung umfasst einen Schaltungsanordnungsblock, der auf konventionelle Weise die Spalten-, Reihen- und Source-Spannungen zur Array für die oben beschriebene Flash-Programmierung, selektive Löschung, Lesen, Überlöscherkennung und Überlösch-Reparaturmodi zuführt.
Für die Zwecke der Beschreibung des Betriebs einer Array von Zellen zeigt Fig. 11 eine stark vereinfachte schematische Darstellung eines Speichergerätes mit vier Zellen 202, 204, 206, 208 in einer Array 200 von Zellen. Die Drains der Zellen 202 und 206 sind mit der Bitleitung BL1 verbunden, und die Drains der Zellen 204 und 208 sind mit der Bitleitung BL2 gekoppelt. Die Gates von Zellen 202 und 204 sind mit der Wortleitung WL1 gekoppelt, und die Gates der Zellen 206 und 208 sind mit der Wortleitung WL2 gekoppelt. Die Sources aller Zellen sind mit einer gemeinsamen Source-Leitung SL gekoppelt.
Die folgende Tabelle enthält Parameter für die Lese-, Flash-Programmier- und selektiven Löschvorgänge relativ zur Zielzelle 202 in der Array: TABELLE D (für Zielzelle 202)
Gemäß Fig. 11 wird zum Ermitteln des Logikzustands einer selektierten Zelle 202 die Lesespannung Vcc an WL1, der Wortleitung in Verbindung mit der selektierten Zelle 202 angelegt. VCC beträgt normalerweise 5 V, obwohl in Bauelementen wie denjenigen, die z. B. für den Einsatz mit einem Notebook- Computer konfiguriert sind, Vcc etwa 3 V betragen kann. Die Bitleitung BL1 in Verbindung mit der selektierten Zelle 202 wird auf Massepotential gehalten, wie auch die gemeinsame Source-Leitung SL. Auch die Wortleitungen für alle unselektierten Zellen, d. h. WL2 in Fig. 11, werden auf Massepotential gehalten. Die unselektierten Bitleitungen, d. h. BL2 in Fig. 11, werden floaten gelassen oder auf einer Spannung gehalten, die bis zu VSS, typischerweise 0V, betragen kann.
Zum Durchführen des Flash-Programmierschrittes für alle Zellen in der Reihe 210 wird die Wortleitung WL1 in Verbindung mit dieser Reihe auf ein Potential von etwa 17 V gehoben, während die gemeinsame Source-Leitung SL und die übrigen Wortleitungen, d. h. WL2 in Fig. 11, auf Massepotential gehalten werden. Alle Bitleitungen BL1, BL2 werden floaten gelassen.
Alle Zellen in der Array können durch Erhöhen aller Wortleitungen auf etwa 17 V flash-programmiert werden. Wie oben beschrieben, werden während des Flash-Programmiervorgangs Elektronen mit Hilfe von Fowler-Nordheim-Tunnelung von der Source zum floatenden Gate auf die floatenden Gates der programmierten Zellen gesetzt.
Das selektive Löschen kann für individuelle Zellen oder in Blöcken von Zellen erfolgen. Zum selektiven Löschen der Zelle 202 wird eine Spannung von etwa -11 V bis -12 V an die Wortleitung WL1 in Verbindung mit Zelle 202 und von etwa 5 V an die Bitleitung BL1 in Verbindung mit Zelle 202 angelegt. Die verbleibende Bitleitung BL2 wird floaten gelassen, die verbleibende Wortleitung WL2 wird geerdet. Die gemeinsame Source-Leitung SL wird während des selektiven Löschvorgangs floaten gelassen. Blöcke von Zellen können selektiv durch Anlegen der selektiven Löschparameter an die Bitleitungen und Wortleitungen in Verbindung mit den zu löschenden Zellen gelöscht werden. Wie oben beschrieben, bewirkt der selektive Löschvorgang, dass Elektronen das floatende Gate aufgrund der Wirkung von Fowler-Nordheim-Tunnelung vom floatenden Gate zum Drain der selektiven Zelle(n) verlassen.
Als Nächstes werden die Überlöscherkennungs- und - Wiederherstellungsvorgänge einer Array erörtert.
Es werden konventionelle Überlöscherkennungstechniken unter Bezugnahme auf Fig. 12 beschrieben. Diese Techniken ermöglichen lediglich die Identifikation von Blöcken oder Spalten von Zellen mit übergelöschten Zellen und ermöglichen keine spezifische Identifikation von übergelöschten Zellen.
In konventionellen Erkennungsverfahren wird eine Spaltenselektier-Schaltungsanordnung 300 eingesetzt, um die Spalte von Zellen zu selektieren, die getestet werden sollen. Angenommen, es wird Spalte 302 selektiert, wird eine Lesevorspannung an die mit Spalte 302 gekoppelte Bitleitung B1 angelegt. Ein Potential von 0V wird an alle Wortleitungen WL1, WL2, WL3 in Verbindung mit den Zellen in der Spalte 302 angelegt, und die Sources S1, S4, S7 aller Zellen in der Spalte werden geerdet. Mit Hilfe eines Leseverstärkers (nicht dargestellt) wird ermittelt, ob Strom in die Bitleitung B1 fließt, was darauf hinweisen würde, dass eine übergelöschte Zelle in Spalte 302 vorhanden ist. Somit kann mit diesem Verfahren nur ermittelt werden, ob eine übergelöschte Zelle in einer Spalte von Zellen vorhanden ist.
Wenn ein ganzer Block von Zellen auf Anwesenheit von übergelöschten Zellen geprüft werden soll, dann werden alle Spalten 302, 304, 306 mit der Spaltenselektier- Schaltungsanordnung 300 selektiert. Alle Sources S1-S9 werden geerdet. Die Vorspannung wird an alle Bitleitungen B1, B2, B3 angelegt, und der Leseverstärker wird so konfiguriert, dass er erkennt, wenn Strom durch eine der Bitleitungen fließt.
So können in einer konventionellen Überlöscherkennung keine individuellen übergelöschten Zellen identifiziert werden.
Normalerweise wird der Leseverstärker für konventionelle Bauelemente so konfiguriert, dass sich ein 0-Ausgang ergibt, wenn kein Strom in der Bitleitung fließt (und sich somit keine übergelöschten Zellen in der Spalte befinden), und ein 1 ausgegeben wird, um die Anwesenheit eines Überlöschzustandes anzuzeigen, wenn Strom durch die Bitleitung fließt.
Im Stand der Technik werden mehrere langsame Programmiermethoden beschrieben, um die Spannungsschwellen übergelöschter Zellen auf einen geeigneten Pegel zu bringen. Jede dieser Methoden wird nachfolgend mit Bezug auf Fig. 12 beschrieben. Eine solche Überlösch-Wiederherstellungsmethode erfolgt Spalte für Spalte. Sie beinhaltet die Erhöhung der Bitleitung B1 einer selektierten Spalte 302 auf 5 V, das Erden der Sources S1, S4, S7 und das Anlegen eines Potentials von 1 V bis 2 V an die Wortleitungen WL1, WL2, WL3 in Verbindung mit den Zellen in der Spalte 302. Die Spalte wird periodisch neu getestet, um zu ermitteln, ob noch übergelöschte Zellen vorhanden sind, und wenn dies der Fall ist, werden die Testbedingungen erneut angewendet, bis ermittelt ist, dass die Spalte keine übergelöschten Zellen mehr enthält.
Eine zweite existierende Überlösch- Wiederherstellungsmethode, die Spalte für Spalte durchgeführt wird, beinhaltet das Erden der Wortleitungen WL1, WL2, WL3 in Verbindung mit den Zellen in der Spalte 302, das Erden aller Sources S1, S4, S7 und das Anlegen einer Spannung von 5 V an die Bitleitung B1 in Verbindung mit der Spalte. Es wurde eine dritte, ähnliche Wiederherstellungsmethode beschrieben, in der die Wortleitungen WL1, WL2, WL3 und die Bitleitungen 81, 82, B3 in Verbindung mit der Spalte 302 von zu reparierenden Zellen geerdet werden, während die Sources S1, S4, S7 der Zellen in der Spalte auf ein Potential von 5 V angehoben werden.
Eine vierte Wiederherstellungsmethode des Standes der Technik ist auf die Reparatur aller übergelöschten Zellen in einer gesamten Zellarray gerichtet. Sie beinhaltet das Erden der Source-Leitungen 51-59 und der Bitleitungen B1, B2, B3, während eine Spannung von 12 V an die Wortleitungen WL1, WL2, WL3 angelegt wird.

Überlöscherkennung in einer Array

Gemäß einer bestimmten Ausgestaltung der vorliegenden Erfindung kann die Anwesenheit von übergelöschten Zellen im Speichergerät erfasst und mit einer Prozedur behoben werden, die durch die Ablaufdiagramme in den Fig. 9, 10A, 108 und 11 dargestellt ist. Zunächst wird ermittelt, welche Gruppe von Zellen übergelöschte Zellen enthält. Wenn eine solche Gruppe ermittelt ist, werden die Zellen in der Gruppe Zelle für Zelle geprüft, um die jeweilige(n) übergelöschte(n) Zelle(n) zu identifizieren.
Die nachfolgende Tabelle enthält Parameter, die für die Durchführung der Überlöscherkennungs- und - Wiederherstellungsverfahren benutzt werden können: TABELLE E
Eine Überlöscherkennung erfordert zunächst eine Definition der Spannungsschwelle, unterhalb derer eine Zelle als übergelöscht angesehen wird, und anschließendes Berechnen der Source-Spannung VS und der Prüfspannung BTEST mit der oben mit Bezug auf den Zellbetrieb beschriebenen Prozedur. Bezugnehmend auf das schematische Array-Diagramm von Fig. 11 wird zum Ermitteln, ob eine Zelle 202 übergelöscht ist, die Bitleitung BL1 in Verbindung mit Zelle 202 auf etwa 1,5 V angehoben, und die gemeinsame Source-Leitung SL wird auf die Vorspannung VS (vorzugsweise 0, 6 V) angehoben. Die Prüfspannung VTEST wird an die Wortleitung WL1 in Verbindung mit Zelle 202 angelegt. Die Wortleitung WL2 in Verbindung nur mit unselektierten Zellen wird auf einem Potential von OV gehalten, und die Bitleitung BL2 in Verbindung nur mit unselektierten Zellen wird floaten gelassen. Wenn die Zelle 202 übergelöscht ist, dann fließt Strom durch die Bitleitung BL1.
Das Testen erfolgt am effizientesten, indem zunächst Blöcke oder Spalten, um zunächst diejenigen mit übergelöschten Zellen anzupeilen, und danach individuelle Zellen getestet werden, um die übergelöschten zu identifizieren. So kann beispielsweise die gesamte Spalte von Zellen mit Zelle 202 durch Anlegen von 1, SV an BL1 und durch Anlegen von VTEST an alle Wortleitungen WL1, WL2 in Verbindung mit Zellen in dieser Reihe getestet werden. Als Nächstes wird das im vorangegangenen Abschnitt beschriebene bitweise Testverfahren in Spalten angewendet, bei denen festgestellt wurde, dass sie übergelöschte Zellen haben, bis alle übergelöschten Zellen identifiziert sind.
Fig. 9 zeigt ein verallgemeinertes Überlöscherkennungs- Ablaufdiagramm gemäß der vorliegenden Erfindung. Zunächst werden alle Sources auf eine Spannung von über null, vorzugsweise 0,6 V, vorgespannt. Dies erfolgt in Schritt 902. In Schritt 904 werden eine oder mehrere Wortleitungen auf VTEST gesetzt, und es werden eine oder mehrere Spalten zum Lesen selektiert. Unselektierte. Wortleitungen werden auf 0V vorgespannt, um ihre zugehörigen Zellen abzuschalten.
Wenn auf diese Weise eine einzelne Spalte und eine einzelne Wortleitung selektiert wurden, dann werden die Zellen nacheinander überprüft. Es können verschiedene Vielfache von Zellen in einer Reihe oder Spalte gleichzeitig geprüft werden, je nach der Zahl der Wortleitungen, an denen VTEST anliegt, und der Zahl der Spaltenleitungen, die zum Lesen selektiert wurden. Wenn beispielsweise VTEST an alle Wortleitungen angelegt wird und eine einzelne Spalte zum Lesen selektiert wird, dann werden alle Zellen in der Spalte gleichzeitig auf einen Überlöschzustand geprüft. Wenn eine einzelne Wortleitung mit VTEST vorgespannt ist und alle Spalten selektiert sind, dann werden alle Zellen in der Reihe entsprechend der vorgespannten Wortleitung auf einen Überlöschzustand geprüft.
In Schritt 906 wird der Zustand der Zelle(n) gelesen, an der/denen VTEST anliegt. Wenn in Schritt 908 eine logische "1" erfasst wird, dann bedeutet dies, dass eine übergelöschte Zelle gefunden wurde. Dies wird in Schritt 910 notiert.
Schritt 912 bewirkt, dass die Überlöscherkennung so lange fortgesetzt wird, bis der gesamte Chip gelesen ist.
Erfolgt eine Überlöscherkennung nach Spalte, dann werden die Zellen innerhalb dieser Spalten, wenn Spalten mit übergelöschten Zellen identifiziert sind, bitweise überprüft, um die übergelöschten Zellen zu identifizieren.
Die folgenden zwei Verfahren, die unter Bezugnahme auf Tabelle A und Fig. 11 beschrieben werden, können für die Reparatur übergelöschter Zellen angewendet werden. Zum Reparieren einer übergelöschten Zelle 202 in Fig. 11 mit Methode 1 wird ein 20 ms Impuls von 12 V an WL1 angelegt. Die Bitleitung BL1 in Verbindung mit Zelle 202 wird floaten gelassen, und eine Spannung von Vss, vorzugsweise 0V, wird an die Source-Leitung SL angelegt. Die Bitleitung BL2 wird floaten gelassen, und WL2 wird geerdet.
Die Zelle wird als Nächstes mit der Überlöscherkennungsmethode geprüft. Wenn die Zelle immer noch übergelöscht ist, wird das Wiederherstellungsverfahren wiederholt. Im bevorzugten Bauelement hat eine reparierte Zelle normalerweise eine Spannungsschwelle von etwa 1,3 V bis 2,5 V.
Zum Reparieren einer übergelöschten Zelle 202 mit Methode 2 wird ein 20 ms Impuls von 12 V an WL1 angelegt. Die Bitleitung BL1 in Verbindung mit Zelle 202 wird geerdet, und die Source- Leitung SL wird floaten gelassen. Die Bitleitung BL2 und die Wortleitung WL2, die nicht mit Zelle 202 verbunden sind, werden geerdet.
Wie bei Methode 1, wird die Zelle als Nächstes mit der Überlöscherkennungsmethode getestet, und die Wiederherstellungstechnik wird wiederholt, wenn die Zelle nicht ausreichend repariert ist.
Die Methoden 1 und 2 sind in stärker verallgemeinerter Form in den Fig. 10A und 10B illustriert. In diesen Figuren werden die Methoden auf die Reparatur von mehr als einer einzelnen Zelle gleichzeitig angewendet. Fig. 10A illustriert Methode 1 gemäß der vorliegenden Erfindung. In Schritt 1002 werden alle Sources gefloatet. Danach werden in Schritt 1004 selektierte Spalten geerdet. In Schritt 1006 werden alle Wortleitungen oder eine selektierte Wortleitung 20 ms oder länger auf ein Potential von vorzugsweise 12 V gesetzt. Wenn dieses Potential an allen Wortleitungen anliegt, werden alle Zellen in den gewählten Spalten diesem Low-Level-Schreibvorgang unterzogen. Wo an selektierten Wortleitungen dieses Potential anliegt, da werden die Zellen innerhalb dieser selektierten Spalten und Reihen repariert.
Fig. 108 illustriert Wiederherstellungsmethode 2. Hier werden die Drains der Zellen in Schritt 1010 gefloatet, und alle Sources werden in Schritt 1012 geerdet. Danach werden in Schritt 1014 alle oder selektierte Wortleitungen 20 ms oder länger auf ein Potential von vorzugsweise 12 V angehoben.

Verarbeitung

Die Zelle ist mit CMOS-Verarbeitung kompatibel. Das Substrat 10 besteht aus einem Material des p-Typs mit einer 1- 0-0 Orientierung und einem spezifischen Widerstand von 17 bis 33 Ohm-cm. Dies repräsentiert das p-Substrat 10 in Fig. 2A bis 2C. Phosphor 31 Material wird in die N&supmin; Mulden mit 150 KeV und einer Dichte von 5,0 · 10¹²/cm² implantiert. Das Implantat wird mit Nassoxidation 45 Minuten lang bei 950ºC, gefolgt von Stickstoff N&sub2; mit 1150ºC eingetrieben.
Danach wird eine Gateoxidschicht mit einer Stärke von vorzugsweise 80Å ausgebildet. Die Feldfläche wird dann definiert, und das Feld wird mit BF&sub2; mit 40 KeV und einer Dosis von 4 · 10¹³/cm² implantiert.
Dann wird die Feldoxidschicht 40 Minuten lang bei 1000ºC in einer O&sub2;-Atmosphäre, gefolgt von 85 Minuten bei 920ºC in einer N&sub2;-Atmosphäre ausgebildet. Danach folgen sechs Stunden und 40 Minuten bei 1000ºC in H&sub2;/O&sub2;, um eine Stärke von 12000Å zu erzielen. Dann wird die Zellfläche definiert und danach mit Bor 11 bei 50 KeV und einer Dosis von 6 · 10¹³/cm² implantiert. Die vorhergehenden Herstellungsprozesse sind konventionell.
Im nächsten Schritt wird das floatende Gate 24 über das Gate-Dielektrikum 18 aufgebracht. Dies beinhaltet eine In-Situ- Dotierung von Polysilizium, wenn das Polysilizium als floatendes Gate aufgebracht wird. Dazu werden SiH&sub4; und PH&sub3; durch chemische Aufdampfung zur Bildung von Si (phosphordotiert) kombiniert. Durch eine In-Situ-Dotierung des Polysiliziummaterials können weitere Hochtemperatur- Herstellungsschritte vermieden werden. Dies ist wichtig, um die Korngröße im Polysilizium gering zu halten. Es wurde gefunden, dass bei einer geringeren Korngröße von Polysilizium eine glattere Polysiliziumoberfläche erhalten wird, so dass zuverlässige dünnere Oxidschichten auf der Polysiliziumoberfläche aufwachsen gelassen werden können.
Das Interpoly-Dielektrikum ist vorzugsweise eine ONO- Schicht mit einer effektiven Stärke von 200Å, die mit einem standardmäßigen Hochtemperatur-Oxidauftragsprozess ausgebildet wurde, um die Dauerhaftigkeit zu optimieren. Ein HTO-Auftrag wird jedoch möglicherweise nicht benötigt, wenn kein negatives Gate-Potential während des selektiven Löschvorgangs verwendet wird. Zunächst wird eine Oxidschicht über dem floatenden Gate in einer Atmosphäre von 5% O&sub2; und 95% N&sub2; acht (8) Minuten lang bei 950ºC ausgebildet. Dann wird Nitrid vier (4) Minuten lang mit einer Rate von 30Å/min aufgebracht. Danach erfolgt der HTO- Auftrag fünfzehn (15) Minuten lang mit einer Rate von 4 bis 5Å/min.
Eine alternative Methodik zum Ausbilden der ONO-Interpoly- Schicht beinhaltet das Ausbilden einer Oxidschicht über dem floatenden Gate in einer Atmosphäre von 5% O&sub2; und 95% N&sub2; für zwölf (12) Minuten bei 950ºC. Dann wird Nitrid bis zu einer Stärke von 120Å aufgebracht. Danach erfolgt eine Nassoxidation bei 950ºC für 1 bis 3 Stunden.
Danach wird eine periphere Schaltungsanordnung, wie z. B. Lesetransistoren, Adresstransistoren usw., mit konventionellen Mitteln hergestellt. Das Steuergate 28 wird nachfolgend, vorzugsweise aus Polysilizium, ausgebildet und mit konventionellen Methoden dotiert.
Als Nächstes wird die Implantation von Source 14 und Drain 12 Zonen beschrieben. Es werden vier Alternativen offenbart, zwei für Zellen mit 0,8 um Technologie und zwei für Zellen mit 0,5 um Technologie.
In der bevorzugten Methode zum Ausbilden der Source- und Drain-Zonen in einer Zelle mit 0,8 um Technologie wird die Source-Zone 14 mit Arsen bei 80 KeV und einer Dosis von 5,0 · 10¹&sup5;/cm² implantiert. Die bevorzugte Drain-Zone ist eine doppeldiffundierte Zone, die dadurch ausgebildet wird, dass zunächst Phosphor 31 mit 150 KeV und einer Dosis von 1,0 · 10¹&sup4;/cm² ausgebildet wird. Dann wird die Drain-Zone 60 Minuten lang in N&sub2; mit einer Temperatur von 900ºC und dann 20 Minuten lang in O&sub2; bei 900ºC getempert, damit eine Diffusion stattfinden kann. Als Nächstes wird eine Arsendosis von 5,0 · 10¹&sup5;/cm² mit 80 KeV in die Drain-Zone implantiert.
Eine alternative Methode zum Ausbilden der Source- und Drain-Zonen in Zellen gemäß 0,8 um Technologie ist ein einfacherer Prozess mit einem reduzierten Maskensatz, jedoch einer, der eine geringere Dauerhaftigkeit ergibt als die bevorzugte Methode. In der alternativen Methode wird die Source-Zone mit Arsen bei 80 KeV und einer Dosis von 5,0 · 1015/cm² implantiert, um eine einzeldiffundierte Source wie z. B. die in Fig. 2A gezeigte auszubilden. Die Drain-Zone wird mit einer Arsendosis von 5,0 · 10¹&sup5;/cm² bei 80 KeV implantiert.
In der bevorzugten Methode zum Ausbilden der Source- und Drain-Zonen in einer Zelle mit 0,5 um Technologie wird die Source-Zone aus einer flachen Zone 40B aus N&spplus; Material mit einer Tasche von Material 42B des P-Typs wie in Fig. 2C gezeigt ausgebildet, um Durchgreifprobleme zu minimieren. Die Source- Zone wird mit einer Arsendosis von 1,0 · 10¹&sup5;/cm² bei 80 KeV implantiert. Ein Implantat von 5 · 10¹³/cm² Bor 11 wird in einem Winkel von 45º zum Ausbilden der P-Tasche implantiert. Die Drain-Zone ist eine doppeldiffundierte Zone, die dadurch gebildet wird, dass zunächst Phosphor 31 mit einer Dosis von 1,0 · 10¹&sup4;/cm² bei 150 KeV implantiert und dann 45 Minuten lang in N&sub2; bei 900ºC und 20 Minuten lang in O&sub2; getempert wird. Als Nächstes wird ein Arsenimplantat von 5,0 · 10¹&sup5;/cm² bei 80 KeV implantiert.
Bei einer alternativen Methode zum Implantieren von Source- und Drain-Zonen in Zellen gemäß 0,5 um Technologie wird eine Source-Zone mit einer P-Tasche verwendet, die mit der im vorangegangenen Abschnitt beschriebenen Methode ausgebildet wurde. Die Drain-Zone wird mit Arsen mit einer Dosis von 5,0 · 10¹&sup5; bei 80 KeV implantiert. Diese Alternative ist einfacher in der Durchführung, ergibt aber eine geringere Dauerhaftigkeit.
Die folgende Tabelle ist repräsentativ für die Ergebnisse, die mit der Zelle erzielt werden können. Es wurde ein Experiment durchgeführt, bei dem die Flash-Programmier-, selektiven Lösch- und Überlösch-Wiederherstellungsvorgänge an den getesteten Zellen durchgeführt wurden. Nach jedem Vorgang wurden die Schwellenspannungen gemessen. Es ist zu bemerken, dass die getesteten Zellen eine leichtere Kanaldotierung, als dies für die Zelle bevorzugt wird, und somit eine geringere Anfangsspannungsschwelle (Vti) hatten als der für die vorliegende Erfindung bevorzugte Vt-Wert (d. h. etwa 4,5 V).
Daher waren die an die Steuergates angelegten Spannungen (VCG) höher, als dies für ein Bauelement mit der bevorzugten Kanaldotierung notwendig wäre. Außerdem hatten die Testbauelemente ein 200Å Tunneloxid, während die Bauelemente eine bevorzugte Tunneloxidschichtdicke von etwa 80Å haben.
Während des Experimentes wurden Zehn-Millisekunden-Impulse zum Durchführen der Flash-Programmier-, selektiven Lösch- und Überlösch-Wiederherstellungsfunktionen verwendet. TABELLE F

Claims

1. Verfahren zum Ermitteln, ob eine elektrisch löschbare und programmierbare Zelle übergelöscht wurde, wobei die Zelle eine Source (14), einen Drain (12), ein Steuergate (28) und ein floatendes Gate (24) hat, das zwischen dem Steuergate (28) und der Source (14) und dem Drain (12) positioniert ist, wobei die Zelle derart ist, dass eine Löschung durch Fowler-Nordheim-Tunnelung erfolgt und dass dann, wenn die Zelle übergelöscht ist, die Zelle eine Spannungsschwelle hat, die relativ zur Spannung der Source (14) ausreichend niedrig ist, um es zuzulassen, dass diese in einem Lesevorgang selbst dann leitet, wenn sie in dem Lesevorgang nicht selektiert ist, während die Zelle, wenn sie normal gelöscht ist, eine Schwellenspannung hat, die verhindert, dass sie in einem Lesevorgang leitet, wenn sie in dem Lesevorgang nicht selektiert ist, wobei das Verfahren die folgenden Schritte umfasst:

(a) Anlegen einer ersten Spannung an den Drain (12);

(b) Anlegen einer zweiten Spannung an die Source (14), die geringer ist als die erste Spannung und so gewählt wird, dass sie eine nicht selektierte Zelle mit den Kenndaten einer übergelöschten, aber nicht selektierten Zelle in einen nichtleitenden Zustand vorspannt;

(c) Selektieren der Zelle durch Anlegen einer Spannung an das Steuergate (28), die so gewählt wurde, dass sie bewirkt, dass eine Zelle mit den Kenndaten einer übergelöschten Zelle selbst dann leitet, wenn sie von der zweiten an die Source (14) angelegten Spannung vorgespannt wurde, die aber nicht ausreicht, um zu bewirken, dass eine normal gelöschte Zelle leitet, wenn die zweite Spannung an die Source (14) angelegt wird; und

(d) Ermitteln, ob während des Anliegens der genannten gewählten Spannung am Steuergate (28) Strom vom Drain (12) zur Source (14) fließt, wobei ein Fließen eines solchen Stroms eine Anzeige dafür ist, dass die Zelle übergelöscht ist.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass

Schritt (a) den Schritt des Anlegens einer Spannung von etwa 1,5 Volt an den Drain (12) umfasst;

Schritt (b) den Schritt des Anlegens einer Spannung von etwa 0,6 Volt an die Source (14) umfasst; und

Schritt (c) den Schritt des Anlegens einer Spannung im Bereich von etwa 0 Volt bis etwa 0,5 Volt an das Steuergate (28) umfasst.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass

Schritt (a) den Schritt des Anlegens einer Spannung von etwa 1,2 Volt an den Drain (12) umfasst;

Schritt (c) den Schritt des Anlegens einer Spannung von etwa 1,6 Volt an das Steuergate (28) umfasst.

4. Verfahren zum Ermitteln, ob eine Zelle in einem elektrisch löschbaren und programmierbaren Bauelement, das eine Mehrzahl von Zellen aufweist, übergelöscht ist, wobei die Zellen jeweils einen einzelnen Transistor mit einer Source (14), einem Drain (12), einem Steuergate (28) und einem floatenden Gate (24) umfassen, das zwischen dem Steuergate (28) und der Source (14) und dem Drain (12) positioniert ist, und wobei die Zellen derart sind, dass eine Löschung durch eine Fowler-Nordheim-Tunnelung erfolgt und dass dann, wenn die Zelle übergelöscht ist, die Zelle eine Schwellenspannung hat, die relativ zur Spannung der Source (14) niedrig genug ist, um es zuzulassen, dass sie in einem Lesevorgang selbst dann leitet, wenn sie in dem Lesevorgang nicht selektiert ist, während die Zelle, wenn sie normal gelöscht ist, eine Schwellenspannung hat, die verhindert, dass sie in einem Lesevorgang leitet, wenn sie in dem Lesevorgang nicht selektiert ist, und wobei das Bauelement eine Mehrzahl von Reihenadressleitungen (140A), die jeweils mit den Steuergates (28) der Zellen in einer zugehörigen Reihe gekoppelt sind, eine Mehrzahl von Spaltenadressleitungen (130A), die jeweils mit den Drains (12) der Zellen in einer zugehörigen Spalte gekoppelt sind, und eine Mehrzahl von Source-Leitungen (144A) aufweist, die mit den Sources (14) der Zellen gekoppelt sind, wobei das Verfahren die folgenden Schritte umfasst:

(a) separates Testen jeder aus der selektierten Vielzahl von Zellen auf Anwesenheit von Zellen mit den Kenndaten yön übergelöschten Zellen; und

(b) individuelles Testen, mit einem Verfahren nach Anspruch 1, der Zellen in jedem selektierten Vielfachen, von dem gefunden wird, dass es eine Zelle mit den Kenndaten einer übergelöschten Zelle enthält; um zu ermitteln, welche Zelle bzw. Zellen übergelöscht wurde(n).

5. Verfahren nach Anspruch 4; dadurch gekennzeichnet, dass Schritt (b) das Ziehen der Sources (14) aller Zellen in einem selektierten Vielfachen, bei dem gefunden wird, dass es eine Zelle mit den Kenndaten einer übergelöschten Zelle hat, auf eine Spannung beinhaltet, die eine übergelöschte, aber nicht selektierte Zelle in einen nichtleitenden Zustand vorspannt.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass Schritt (a) die folgenden Schritte umfasst:

(i) Bringen der Zellen in jeder Spalte in einen vorbestimmten elektrischen Zustand;

(ii) Lesen der Zellen in jeder Spalte in einem gleichzeitigen Lesevorgang; und

(iii) Ermitteln, ob Strom in jede Spalte fließt, was, wenn sich die Zellen in dem vorbestimmten elektrischen Zustand befinden, eine Anzeige dafür ist, dass übergelöschte Zellen in der Spalte vorhanden sind.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die Schritte (i) und (ii) die folgenden Schritte umfassen:

Anlegen einer Spannung von etwa 1,2 Volt an die Spaltenadressleitung (130A) in Verbindung mit jeder Spalte;

Anlegen einer Spannung von etwa 0,6 Volt an die Source-Leitungen (144A) in Verbindung mit den Zellen in jeder Spalte, und

Anlegen einer Spannung in einem Bereich von etwa 0 Volt bis etwa 2,0 Volt an die Reihenadressleitungen (140A) in Verbindung mit den Zellen in jeder Spalte.

8. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass Schritt (b) die folgenden Schritte umfasst:

(i) Bringen jeder der Zellen in einen vorbestimmten elektrischen Zustand;

(ii) Lesen der einzelnen Zellen in einem Lesevorgang; und

(iii) Ermitteln, ob Strom in jede der Zellen fließt, was, wenn sich eine Zelle in dem vorbestimmten elektrischen Zustand befindet, eine Anzeige dafür ist, dass sie übergelöscht ist.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die Schritte (i) und (ii) ferner die folgenden Schritte umfassen:

Anlegen einer Spannung von etwa 1,2 Volt an die Spaltenadressleitung (130A) in Verbindung mit der Zelle,

Anlegen einer Spannung von etwa 0,6 Volt an die Source-Leitung (144A) in Verbindung mit der Zelle, und

Anlegen einer Spannung in einem Bereich von etwa 0 Volt bis etwa 2,0 Volt an die Reihenadressleitung (140A) in Verbindung mit der Zelle.

10. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass jede der genannten Zellen, die einen einzelnen Transistor umfasst, derart ist, dass mit Hilfe einer Fowler-Nordheim-Tunnelung Elektronen von der Source (14) zum floatenden Gate (24) und Elektronen von dem floatenden Gate (24) zum Drain (12) getunnelt werden, sowie durch den weiteren Schritt des Reparierens der Zellen, die als übergelöscht gefunden werden, durch:

(i) Anlegen einer ersten Spannung an die Reihenadressleitungen (144A) in Verbindung mit den Steuergates (28) der übergelöschten Zellen;

(ii) Erden der Source-Leitungen (144A) in Verbindung mit den Sources (14) der übergelöschten Zellen; und

(iii) Floaten der Spaltenadressleitungen (130A) in Verbindung mit den Drains (12) der übergelöschten Zellen.

11. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass jede genannte Zelle, die einen einzelnen Transistor umfasst, derart ist, dass mit Hilfe von Fowler-Nordheim- Tunnelung Elektronen von der Source (14) zum floatenden Gate (24) und Elektronen vom floatenden Gate (24) zum Drain (12) getunnelt werden, und durch den weiteren Schritt des Reparierens der Zellen, die als übergelöscht gefunden wurden, durch:

(i) Anlegen einer ersten Spannung an die Reihenadressleitungen (140A) in Verbindung mit den Steuergates (28) der übergelöschten Zellen;

(ii) Floaten der Source-Leitungen (144A) in Verbindung mit den Sources (14) der übergelöschten Zellen; und

(iii) Erden der Spaltenadressleitungen (130A) in Verbindung mit den Drains (12) der übergelöschten Zellen.

12. Verfahren zum Ermitteln, ob eine Zelle in einem elektrisch löschbaren und programmierbaren Bauelement mit einer Mehrzahl von Zellen übergelöscht ist, die jeweils einen einzelnen Transistor mit einer Source (14), einem Drain (12), einem Steuergate (28) und einem floatenden Gate (24) umfassen, das zwischen dem Steuergate (28) und der Source (14) und dem Drain (12) positioniert ist, und die derart ist, dass mit Hilfe von Fowler-Nordheim-Tunnelung Elektronen von der Source (14) zum floatenden Gate (24) und Elektronen vom floatenden Gate (24) zum Drain (12) getunnelt werden, wobei das Bauelement eine Mehrzahl von Reihenadressleitungen (140A), die jeweils mit den Steuergates (28) der Zellen in einer zugehörigen Reihe gekoppelt sind, eine Mehrzahl von Spaltenadressleitungen (130A), die jeweils mit den Drains (12) der Zellen in einer zugehörigen Spalte gekoppelt sind, und eine Mehrzahl von Source-Leitungen (144A) aufweist, die mit den Sources (14) der Zellen gekoppelt sind, wobei das Verfahren die folgenden Schritte umfasst:

(a) gleichzeitiges Testen aller Zellen in dem Bauelement auf Anwesenheit von Zellen mit den Kenndaten von übergelöschten Zellen; und

(b) wenn gefunden wird, dass das Bauelement Zellen mit den Kenndaten von übergelöschten Zellen aufweist, individuelles Testen jeder Zelle gemäß dem Verfahren von Anspruch 1.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass Schritt (a) die folgenden Schritte umfasst:

(i) Bringen der Zellen in dem Bauelement in einen vorbestimmten elektrischen Zustand;

(ii) Lesen der Zellen in einem gleichzeitigen Lesevorgang; und

(iii) Ermitteln, ob Strom in den Zellen fließt, was, wenn sich die Zellen in dem vorbestimmten elektrischen Zustand befinden, eine Anzeige dafür ist, dass sich übergelöschte Zellen in dem Bauelement befinden.

14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass die Schritte (1) und (ii) die folgenden Schritte umfassen:

Anlegen einer Spannung von etwa 1,2 Volt an die Spaltenadressleitungen (130A) in Verbindung mit jeder Spalte,

Anlegen einer Spannung im Bereich von etwa 0 Volt bis etwa 2,0 Volt an die Reihenadressleitungen (140A) in Verbindung mit den Zellen in jeder Spalte.

15. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass Schritt (b) die folgenden Schritte umfasst:

(i) Bringen jeder der Zellen in einen vorbestimmten elektrischen Zustand;

(ii) Lesen jeder der Zellen in einem Lesevorgang; und

(iii) Ermitteln für jede Zelle, ob Strom in die Zelle fließt, was, wenn sich die Zelle in dem vorbestimmten elektrischen Zustand befindet, eine Anzeige dafür ist, dass sie übergelöscht ist.

16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass die Schritte (i) und (ii) ferner die folgenden Schritte umfassen: