Gebiet der Erfindung
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Die vorliegende Erfindung bezieht sich auf ein Verfahren
zum Programmieren einer
Polysilizium-EEPROM-Speicherzelle mit zwei Ebenen, wobei die Zelle in
MOS-Technologie auf einem Halbleitersubstrat ausgeführt ist, wobei
ein ein schwebendes Gate aufweisender Transistor über
einer dünnen Tunneloxidschicht angeordnet ist und ein
weiteres Steuergate aufweist, das unter
Zwischenanordnung einer dielektrischen Schicht über dem
schwebenden Gate angeordnet ist, sowie mit einem
Auswähltransistor in Reihe geschaltet ist, wobei die Zelle aktive
Bereiche aufweist, die durch eine Doppel-Implantierung
gebildet sind, die mit zwei verschiedenen
Konzentrationen desselben Leitfähigkeits-Typs realisiert ist.
Stand der Technik
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Wie allgemein bekannt ist, sind
EEPROM-Speicherstrukturen zwar nicht-flüchtigen Typs, jedoch ermöglichen sie
ein elektrisches Ändern der darin gespeicherten
Information sowohl während der Schreib- als auch während der
Löschphase.
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Im wesentlichen kann bei EEPROMs der Zustand von jeden
beliebigen Speicherzellen durch den Tunneleffekt von
Elektronen durch eine dünne Schicht aus Siliziumoxid
geändert werden.
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Der dünne Oxidbereich weist eine kleinere Fläche auf als
das sogenannte schwebende Gate, in dem die elektrische
Ladung gespeichert ist.
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Speicherzellen mit der vorstehend geschilderten
Konstruktion werden als FLOTOX-Zellen bezeichnet und sind
zum Beispiel beschrieben in einem Artikel mit dem Titel
"Oxide reliability criterion for the evaluation of
endurance performance of electrically erasable
progammable read-only memories", Journal App. Phys. 71,
Nr. 9, 1992.
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Diese Art von EEPROM-Speichern fällt in zwei allgemeine
Klassen: eine erste Klasse, die eine einzige
Polysiliziumebene aufweist, sowie eine zweite Klasse, die zwei
getrennte Polysiliziumebenen aufweist.
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Speicher der ersten Klasse haben den Vorteil, daß sie
durch ein vergleichsweise einfaches Verfahren
hergestellt werden können. Dabei sind jedoch die
Platzerfordernisse für die Gesamtschaltung viel höher, und zwar
normalerweise um einen Faktor von 1,5-2,5.
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Dies benachteiligt Speicher mit einer einzigen
Polysiliziumebene in all den Anwendungen, bei denen eine hohe
Schaltungsdichte, z. B. von mehr als 1 Megabit,
erforderlich ist.
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Es ist an dieser Stelle darauf hinzuweisen, daß Speicher
beider Klassen, ob sie nun eine oder zwei
Polysiliziumebenen aufweisen, positive Spannungen sowohl für
Schreib- als auch für Löschzwecke verwenden. Diese
Spannungen liegen im Bereich von 8-12 Volt, um ein
ausreichend starkes elektrisches Feld über dem dünnen Oxid zu
erzeugen, um den Tunneleffekt in wirksamer Weise
auszulösen.
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Die Verwendung dieser relativ hohen positiven Spannungen
kann jedoch schließlich dazu führen, daß die dünne
Oxidschicht beeinträchtigt bzw. beschädigt wird.
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Eine erste Lösung des Standes der Technik zur
Verwirklichung einer Polysilizium-EEPROM-Speicherzelle mit zwei
Ebenen ist in dem US-Patent Nr. US-A-5 081 054
offenbart, das einen Transistor mit schwebendem Gate
offenbart, der mit einem Auswähltransistor in Reihe
geschaltet ist und mit einem weiteren Steuergate versehen ist,
das über dem schwebenden Gate liegt. Zwischen diesen
Gates ist eine zwischengeordnete dielektrische Schicht
angeordnet.
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Ein Bereich mit einer Doppel-Implantation desselben
Dotierstoffs, und zwar mit zwei verschiedenen
Konzentrationen, ist zwischen den jeweiligen Gateanschlüssen des
Auswähltransistors und des Transistors mit schwebendem
Gate vorgesehen.
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Bei dieser Lösung weist der Auswähltransistor jedoch nur
eine Polysiliziumschicht auf, und die
Doppel-Implantierung befindet sich lediglich zwischen dem schwebenden
Gate und dem Auswähltransistor. Außerdem ist die Doppel-
Implantierungsphase hinsichtlich der Gateoxidbildung
vorweggenommen.
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Weitere Lösungen sind aus den US-Patenten Nr. US-A-4 852
962 und Nr. US-A-4 742 492 bekannt, die sich jedoch
beide auf eine EPROM-Zelle ohne Auswähltransistor beziehen.
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Außerdem sind diese letztgenannten Lösungen nicht
geeignet für Anwendungen mit niedriger Spannungsversorgung,
und die Beeinträchtigung des dünnen Tunneloxids wird
nicht vermindert.
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Die der vorliegenden Erfindung zugrundeliegende,
technische Aufgabe besteht in der Schaffung eines
Programmierverfahrens für eine Polysilizium-EEPROM-Zelle mit zwei
Ebenen und mit derartigen strukturellen und
funktionsmäßigen Merkmalen, daß sich die Zuverlässigkeit und die
Lebensdauer von mit solchen Zellen aufgebauten
Speicherschaltungen verbessern lassen, während die Tunneloxid-
Beeinträchtigung reduziert wird.
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Ein weiteres Ziel der vorliegenden Erfindung besteht in
der Ermöglichung von integrierten Speicherschaltungen
mit sehr hoher Dichte, so daß Schaltungen für eine
bestimmte Technologie auf viel kleinerem Schaltungsraum
hergestellt werden können. Dies ist dazu geeignet, die
Herstellungskosten für Speicherschaltungen mit hoher
Dichte drastisch zu reduzieren.
Kurzbeschreibung der Erfindung
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Der Erfindungsgedanke, auf dem die vorliegende Erfindung
basiert, besteht in der Schaffung eines neuartigen
Zellenprogrammierverfahrens, das eine Verteilung der
über der dünnen Tunneloxidschicht angelegten Spannungen
ermöglicht.
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Auf der Grundlage dieses Erfindungsgedankens wird die
technische Aufgabe durch das Programmierverfahren
gelöst, wie es in Anspruch 1 angegeben ist.
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Die Merkmale und Vorteile eines
Speicherzellen-Programmierverfahrens gemäß der Erfindung werden aus der
nachfolgenden Beschreibung eines Ausführungsbeispiels, die
als Beispiel und nicht als Einschränkung zu verstehen
ist, unter Bezugnahme auf die Begleitzeichnungen
deutlich gemacht.
Kurzbeschreibung der Zeichnungren
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In den Zeichnungen zeigen:
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Fig. 1 eine von oben gesehene Draufsicht unter
schematischer Darstellung des Layout
einer Speicherzelle, die für die
vorliegende Erfindung geeignet ist;
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Fig. 2 eine in vergrößertem Maßstab
dargestellte, schematische Schnittansicht, die in
einem vertikalen Schnitt entlang der
Linie II-II in Fig. 1 einen
Halbleiterbereich zeigt, auf dem die für die
vorliegende Erfindung geeignete Zelle gebildet
ist;
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Fig. 3 eine in vergrößertem Maßstab
dargestellte, schematische Ansicht unter
Darstellung eines vertikalen Schnitts durch
denselben Halbleiterbereich, jedoch entlang
der Linie III-III in Fig. 1;
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Fig. 4 bis 6 jeweils schematische Ansichten, die in
vertikalen Schnittansichten sowie in
zeitlich aufeinanderfolgender Weise die
Anfangsschritte des
Herstellungsverfahrens zur Schaffung des in Fig. 1
gezeigten Paares von Zellen zeigen;
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Fig. 7 bis 9 jeweils schematische Ansichten, die in
einer vertikalen Schnittansicht und in
zeitlich aufeinanderfolgender Weise die
abschließenden Schritte des
Herstellungs
verfahrens zur Schaffung eines Paares von
Zellen für die vorliegende Erfindung
darstellen;
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Fig. 10 bis 12 jeweils schematische grafische
Darstellungen, die die Verläufe von
Programmierungsimpulsen gegenüber der Zeit während
der Zellen-Schreibphase veranschaulichen;
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Fig. 13 und 14 jeweils schematische grafische
Darstellungen, die die Verläufe von
Programmierimpulsen gegenüber der Zeit während der
Zellen-Löschphase veranschaulichen; und
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Fig. 15 bis 18 jeweils schematische grafische
Darstellungen, die die Verläufe von Impulsen
gegenüber der Zeit veranschaulichen, mit
denen die Zelle während der Lesephase
beaufschlagt wird.
Ausführliche Beschreibung
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Unter Bezugnahme auf die Zeichnungsdarstellungen ist im
allgemeinen bei dem Bezugszeichen 1 eine
EEPROM-Speicherzelle schematisch dargestellt, die für die
vorliegende Erfindung geeignet ist. Es versteht sich, daß die
Zelle 1 eine Grundkomponente einer integrierten
Speicherschaltung bildet, die tausende von identischen
Zellen in einer Matrix enthält.
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Die Struktur dieser Zelle 1 wird im folgenden unter
Querverweis auf die Schritte des Verfahrens zum
Herstellen derselben beschrieben.
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Bei der Zelle 1 handelt es sich um einen sogenannten
Polysilizium-Typ mit zwei Ebenen, und sie besitzt eine
Grundstruktur, die mit der einer Flash-Zelle des ETOX-
Typs übereinstimmt. Im wesentlichen weist der Kern der
Speicherzelle einen MOS-Transistor mit einem schwebenden
Gate 12 auf, in dem die elektrische Ladung gespeichert
ist, die eine Identifizierung der beiden getrennten
Zellenzustände "Schreiben" und "Löschen" ermöglicht.
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Das schwebende Gate 12 ist in Fig. 1 durch einen von
einer gestrichelten Linie umgrenzten Bereich (a)
dargestellt.
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Über dem schwebenden Gate 12 ist eine Steuergate-
Elektrode 15 vorgesehen, die zwei überlappende Schichten
aus Polysilizium 9 und Silizid 13 aufweist. In Fig. 1
ist das Steuergate durch einen Bereich (b) dargestellt.
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Das Steuergate 15 ist durch eine zwischengeordnete
dielektrische Schicht 11, die als
Zwischen-Polysiliziumschicht bezeichnet wird, mit dem schwebenden Gate
kapazitiv gekoppelt. Durch diese dielektrische Schicht 11
wird während der Schreibphase und/oder der Löschphase
der Zelle 1 eine Spannung von dem Steuergate 15 zu dem
schwebenden Gate 12 übertragen.
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Vorteilhafterweise teilen sich alle Zellen, die eine
Reihe oder Domäne in der integrierten Speicherschaltung
bilden, die Steuergate-Elektrode 15.
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Mit der Zelle 1 ist ein sogenannter Auswähltransistor 14
in Reihe geschaltet, der derart ausgebildet ist, daß er
nur bei niedrigen Spannungen im Bereich von 5 bis 7 Volt
arbeitet. Der Bereich (c) in Fig. 1 veranschaulicht die
Lage dieses Transistors 14.
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Das Gate dieses Transistors 14 ist ebenfalls aus einer
Doppelschicht aus Polysilizium 9 und Silizid 13
gebil
det, und alle Zellen in einer Reihe der integrierten
Matrix teilen sich dieses Gate.
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Dem Transistor 14 sind aktive Bereiche 20 zugeordnet,
die in Fig. 3 gezeigt sind und in Fig. 1 durch einen
Bereich (d) dargestellt sind.
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Vorteilhafterweise ist zwischen den jeweiligen
Gateanschlüssen des Auswähltransistors 14 und der Zelle 1
ein Bereich 10 vorhanden, der wenigstens eine doppelte
Implantierung desselben. Dotierstoffs mit zwei
verschiedenen Konzentrationen desselben aufweist.
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In dem vorliegenden Fall handelt es sich bei dem
Dotierstoff um einen n-leitenden Dotierstoff, und die
Implantation erfolgt unter Verwendung von Phosphor- und
Arsenionen. Eine solche doppelte Implantierung hat sich als
besonders wirksam erwiesen, um den sogenannten Band-
Band-Strom (BTB-Strom) bzw. den Strom von Band zu Band
während der Zellen-Schreibphase niedrig zu halten.
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In Fig. 1 ist der Bereich 10 mit dem Buchstaben (e)
bezeichnet und von einer gepunkteten Linie umgeben. Dieser
Bereich 10 wird gebildet durch Ausführung einer ersten
Phosphor-Implantierung mit einer niedrigen
Dotierstoffkonzentration n&supmin; sowie einer anschließenden
Arsen-Implantierung mit einer höheren Konzentration n&spplus;
Vorteilhafterweise weist der die Zelle 1 bildende Transistor einen
jeweiligen Drainbereich 28 und Sourcebereich 29 auf, die
jeweils dieselbe Konstruktion wie der Bereich 10
besitzen.
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Das Bezugszeichen (f) in Fig. 1 bezeichnet die Drain-
und Sourcebereiche der Zelle 1. Bei dem Bezugszeichen
(h) ist ferner ein Drainkontakt zwischen der Zelle 1 und
einer darüberliegenden Zelle angedeutet, die nicht
ge
zeigt ist, da sie zu der vorliegend beschriebenen
symmetrisch ist.
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Das Bezugszeichen (i) bezeichnet eine
Zwischenverbindungs-Metalleitung zwischen den Drainkontakten von
Zellen in derselben Spalte der Zellenmatrix, die die
integrierte Speicherschaltung bildet. Schließlich bezeichnet
das Bezugszeichen (1) eine Leitung, die eine Verbindung
zu den Source-Bereichen herstellt und die sich alle
Zellen in derselben Reihe oder Domäne der Matrix teilen.
Diese Zwischenverbindungsleitung (1) teilen sich auch
die Source-Bereiche in der darunterliegenden Reihe
symmetrischer Zellen in der integrierten Schaltungsmatrix.
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Im folgenden werden Schritte des Verfahrens zum
Herstellen von Speicherzellen für die Erfindung ausführlich
beschrieben.
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Die Zelle 1 wird auf einem Halbleitersubstrat 2 unter
Verwendung einer Technologie mit 0,8 um sowie mit einer
kapazitiven Kopplung von Steuergate zu schwebendem Gate
von etwa 0,6 bis 0,7 gebildet.
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Man läßt eine Gateoxidschicht 3 auf der Oberfläche 2a
des Substrats 2 durch Wärmeoxidation aufwachsen. Diese
Schicht 3 ist speziell für den Auswähltransistor 14
gedacht.
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Unter Verwendung einer herkömmlichen fotolithografischen
Technik, durch die eine Fotoresist-Schicht 4 über dem
Oxid 3 aufgebracht wird, wonach ein Naßätzvorgang
erfolgt, wird eine Öffnung 5 in die Oxidschicht 3
eingebracht, wie dies in Fig. 5 gezeigt ist. Diese Öffnung 5
legt die Oberfläche 2a des Substrats 2 im wesentlichen
wieder frei.
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Gleichzeitig damit wird ein länglicher Kanalbereich 7,
der sich bis unter die einander gegenüberliegenden
Ränder der Schicht 3 erstreckt, nahe der Oberfläche 2a
unterhalb der Öffnung 5 durch Ionenimplantation gebildet.
Die Implantation erfolgt unter Verwendung von Borionen,
um eine Dotierung des Typs p&supmin; in dem Bereich 7 zu
schaffen.
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Zu diesem Zeitpunkt läßt man eine dünne Oxidschicht 6,
die im folgenden als Tunneloxidschicht bezeichnet wird,
durch Wärmeoxidation in der Öffnung 5 aufwachsen. Dieses
Tunneloxid ist in seitlicher Richtung durch
gegenüberliegende Feldoxidbereiche 25 begrenzt, wie dies in Fig.
2 gezeigt ist und in Fig. 1 mit dem Bezugszeichen (g)
bezeichnet ist.
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Das Feldoxid 25 schafft eine Abgrenzung der aktiven
Bereiche des Transistors gegenüber dem Gateanschluß.
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Anschließende Bearbeitungsschritte, wie sie an sich
bekannt sind, führen zur Schaffung der ersten 8 und der
zweiten 9 Polysiliziumschichten, die für die Strukturen
des schwebenden Gate 12 und des zugeordneten Steuergate
15 der Zelle 1 sowie des Gate des Auswähltransistors 14
vorgesehen sind.
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Über dem schwebenden Gate 12 wird zwischen der ersten 8
und der zweiten 9 Polysiliziumschicht die dielektrische
Zwischenpolysiliziumschicht 11 vorgesehen. Unter
Verwendung einer fotolithografischen Technik werden
jeweiligen Öffnungen 21 durch die Schichten 13, 9, 11 und 8
bis hin zu den Oxidschichten 3 und 6 gebildet, wie dies
in Fig. 7 gezeigt ist. Diese Öffnungen 21 werden
zwischen den jeweiligen Gateanschlüssen jeder Zelle 1
und jedem diesen zugeordneten Auswähltransistor 14
eingebracht.
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Ein anschließender Schritt einer doppelten
Ionenimplantation ergibt die Bereiche 10, die zwei verschiedene
Konzentrationen desselben Dotierstoff-Typs aufweisen.
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Genauer gesagt ermöglicht eine Implantation, auf die ein
Eindiffundieren von Phosphorionen folgt, die Bildung
eines ersten Bereichs 18 mit einer Dotierung n&supmin;. Dieser
erste Bereich 18 nimmt einen zweiten Bereich 19 auf, der
durch Implantation und anschließendes Eindiffundieren
von Arsenionen zu bilden ist.
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Diese zweite Arsen-Implantation erfolgt mit einer
höheren Konzentration als die vorausgehende Phosphor-
Implantation, wobei der Bereich 19 eine
Dotierstoffkonzentration des Typs n&spplus; besitzt. Der
Konzentrationsgradient des Dotierstoffs n zwischen den Bereichen 18
und 19 reduziert die sogenannte Tunnelwirkung des Band-
Band-Stroms während der "Schreib"-Phase der Zelle.
Ferner sind in Fig. 8 schematisch die
Implantationsschritte dargestellt, die auch die Dotierung des aktiven
Drainbereichs 28 und des Sourcebereichs 29 ermöglichen.
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Vorteilhafterweise wird dieser Verfahrensschritt unter
Verwendung einer Technik, die als LDD (Low Density
Diffusion bzw. Diffusion mit niedriger Dichte) bekannt ist,
bei einer niedrigen Dotierstoffkonzentration ausgeführt.
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Sowohl der Drainbereich 28 als auch der Sourcebereich 29
des die Zelle 1 bildenden Transistors sind in Fig. 1 mit
dem Bezugszeichen (f) bezeichnet und von jeweiligen
strichpunktierten Linien umschlossen.
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In diesem Stadium werden sogenannte Abstandselemente 27
gebildet, und durch Maskieren mit einem Fotoresist 30
werden auch die Öffnungen 21 gebildet, um dadurch die
Silizidschicht 13 und die Oxidschicht 9 von oberhalb der
Source- und Drainbereiche 29 und 28 an den Seiten der
Auswähltransistoren 14 zu entfernen. Dieser Schritt
ermöglicht ein Öffnen von neuen Öffnungen 23, durch die
hindurch eine Implantierung mit Arsenionen n&spplus; ausgeführt
wird, um die Dotierung der aktiven Bereiche 28 und 29
abzuschließen, wie dies in Fig. 9 gezeigt ist.
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Die Verfahrensschritte werden mit der Aufbringung einer
Passivierungsschicht 24 und der Vorsehung der
abschließenden Metallisierungsschicht 26 abgeschlossen. Diese
ganz zum Schluß erfolgenden Schritte des Verfahrens
werden in herkömmlicher Weise ausgeführt.
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Im folgenden wird das Verfahren zum Programmieren der
Speicherzelle der vorliegenden Erfindung beschrieben.
Die besondere, erfindungsgemäße Ausbildung dieser Zelle
1 ermöglicht dabei eine Programmierung derselben in ganz
neuartiger Weise.
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Zum Schreiben und Löschen bei Zellen in herkömmlichen
Speicherschaltungen werden positive Spannungsimpulse an
die Zellenanschlüsse angelegt, um ein ausreichendes
elektrisches Feld zu erzeugen, um einen Stromfluß durch
die Tunneloxidschicht hindurch hervorzurufen.
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Im Gegensatz dazu wird bei der Zelle 1 gemäß dem
Verfahren der vorliegenden Erfindung eine negative Spannung
zum Anlegen an das Steuergate 15 während der
Schreibphase verwendet.
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In der nachfolgenden Tabelle sind anhand von Beispielen
die Werte der Spannungen dargestellt, die über der Zelle
1 anzulegen sind. Für jede dieser Schreib-, Lösch- und
Lesephasen sind Spannungswerte an dem Steuergate 12, der
Bitleitung (Drainkontakt), der Wortleitung (Gate des
Auswähltransistors 14) und der Source-Diffusion 29
spezifiziert.
Tabelle:
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Bei Verwendung einer solchen negativen Spannung, kann
die an den Drain-Anschluß angelegte Spannung reduziert
werden, während durch das dünne Oxid 6 hindurch ein ·
elektrisches Feld mit demselben Niveau wie bei
herkömmlichen Zellen aufrechterhalten werden kann.
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Dies führt zu einer Reduzierung der maximalen Energie
der sogenannten Löcher, die durch den Strom von Band zu
Band an dem Übergang des Drain-Bereichs erzeugt werden.
Die Beeinträchtigung des dünnen Tunneloxids kann daher
stark reduziert werden.
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Wie in den Fig. 10 bis 18 gezeigt ist, zeichnen sich die
Programmierimpulse, die während der Schreibphase an den
Drain-Kontakt angelegt werden oder während der
Löschphase an das Steuergate angelegt werden, aus durch eine
Anstiegsgeschwindigkeit, die in Verbindung mit den
Werten der angelegten Spannung den maximalen Strompegel
durch das dünne Oxid 6 festlegt. Durch Steuern dieser
Anstiegsgeschwindigkeit läßt sich die Zuverlässigkeit
der Zelle als Ganzes verbessern, während die Belastung
des Tunneloxids reduziert wird.
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Genauer gesagt bewirkt während der Schreibphase die
Steuerung der Anstiegsgeschwindigkeit des Impulses auf
der Bitleitung, daß das über dem Tunneloxid 6 angelegte
elektrische Feld über die Zeit konstant bleibt. Auf
diese Weise kann auch das Durchbruch-Phänomen gesteuert
werden, das die Gateanschlußspannung begleitet. In
ähnlicher Weise ermöglicht während der Löschphase eine
Steuerung der Anstiegsgeschwindigkeitswerte der Impulse
an dem Steuergate 15, daß das über das Tunneloxid 6
angelegte elektrische Feld über die Zeit konstant gehalten
wird.
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Zur Vervollständigung der Ausführungen ist darauf
hinzuweisen, daß es nur während der Schreibphase möglich ist,
daß alle der Speicherzellen in ein und derselben
Wortleitung eine Belastung aufgrund der negativen Spannung
erfahren könnten. Dies ist dadurch bedingt, daß die
Zellen mit einem elektrischen Feld beaufschlagt werden, das
eine Tendenz zum Beeinträchtigen ihres
Informationsgehalts besitzt.
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Dieser mögliche Mangel läßt sich jedoch durch eine
geeignete Einstellung des Werts der negativen Spannung
vollständig steuern.
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In dieser Hinsicht hat man bei tatsächlichen Tests unter
Verwendung einer Programmierzeit von 5 ms Dauern von
wenigstens 100 k-Programmierzyklen ohne
Leistungsbeeinträchtigung und ohne wesentlichen Verlust von
Information aufgrund der Programmierung von anderen Zellen in
derselben Reihe oder Domäne der Zellenmatrix erzielt.
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Die für die vorliegende Erfindung geeignete
Speicherzelle löst die technische Aufgabe und schafft eine Reihe
von Vorteilen, wie sie im folgenden angegeben sind.
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Die spezielle Struktur der Zelle 1 ermöglicht eine
kompakte Ausbildung derselben innerhalb einer Fläche, die
bei einer bestimmten Technologie geringer ist als die
Hälfte der Fläche, die eine herkömmliche
Polysiliziumzelle mit zwei Ebenen einnimmt.
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Die Verwendung einer negativen Spannung für das
Steuergate 15 der Zelle während der Schreibphase ermöglicht
eine derartige Verteilung der erforderlichen Spannung
über dem Tunneloxid 6, daß der gewünschte
Programmierstrom geschaffen wird. Dies ermöglicht auch die
Verwendung eines Standard-Auswähltransistors 14, und die
Verwendung eines Transistors mit hoher Spannung läßt sich
vermeiden. Tatsächlich liegt die zum Drain-Bereich der
Zelle übertragene Spannung im wesentlichen in der
Größenordnung von 4 bis 6 Volt.
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Die Verwendung einer geeigneten Anstiegsgeschwindigkeit
für die Schreib- und Löschimpulse ermöglicht, daß der
maximale Strompegel des das Tunneloxid durchfließenden
Stroms gesteuert wird und zeitlich konstant gehalten
wird. Somit können die Zellenleistung sowie die
langfristige Zuverlässigkeit dadurch verbessert werden, daß die
Beeinträchtigung des dem Tunneleffekt ausgesetzten,
dünnen Siliziumoxids 6 reduziert wird.
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Die Probleme hinsichtlich der Oxidbeeinträchtigung, die
bei den Flash-Speicherzellen typisch sind, können
ebenfalls stark abgeschwächt werden.
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Aufgrund der Tatsache, daß die Arbeitsweise der Zelle
auf einem Fowler-Nordheim-Tunneleffekt basiert und daß
ihr inhärenter Schwellenwert nahe bei Null gewählt
werden kann, ist die vorliegende Struktur besonders
geeignet bei Anwendungen mit niedriger Versorgungsspannung,
selbst solchen, bei denen die Spannung nur 3 Volt
beträgt.
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Die gesamte elektrische Länge der Zelle ist größer als
die einer Flash-Zelle und zusätzlich dazu
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- ist die Diffusion des Phosphors durch den
Drain-Bereich stark reduziert, da die Kanaldotierung geringfügig
ist, wodurch die an das Drain angelegten Spannungen
niedrig sein können, und zwar in der Größenordnung von 4
bis 6 Volt;
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- kann aufgrund der Ausbildung der Source durch das LDD-
Verfahren die starke Arsen-Implantierung in der
Peripherie der Source- und Drain-Bereiche von dem Zellen-Gate
weggehalten werden.
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Die zuletzt genannten Merkmale der Zelle unterstützen
die Höchstintegration der Zelle, wodurch ihre wirksame
elektrische Länge gesteigert wird und eine
Größenreduzierung derselben auf bisher nicht gekannte geringe
Größen ermöglicht wird.