DE19709926A1 - EEPROM Flash-Zelle und Verfahren zu deren Herstellung - Google Patents

EEPROM Flash-Zelle und Verfahren zu deren Herstellung

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Description

Die Erfindung betrifft eine EEPROM Flash-Zelle und Verfahren zu deren Herstellung und insbesondere eine EEPROM Flash-Zelle mit zwei Steuergates, die symmetrisch um ein Floatinggate vorgesehen sind.
Ein nicht flüchtiges Speicherbauelement, z. B. ein PROM, EPROM, EEPROM oder Flash-EEPROM, hält die gespeicherte Information, ohne daß Energie zugeführt werden muß. Die Flash-EEPROM mit den Vorteilen der EPROM und EEPROM kann elektrisch mit Informationen versehen werden, oder es können elektrisch die gespeicherten Informationen gelöscht werden. Die Struktur und elektrische Betriebsweise einer bekannten Flash-EEPROM wird nachfolgend anhand von Fig. 1 erläutert.
Wie in Fig. 1 dargestellt ist, umfaßt die herkömmliche Flash-EEPROM eine Tunneloxydschicht 2, ein Floatinggate 3, eine dielektrische Schicht 4 und ein Steuergate 7, die nacheinander auf einem bestimmten Bereich eines Silicium-Substrates 1 ausgebildet werden, außerdem Quellen- und Drainbereiche 5 und 6, die im Silicium-Substrat 1 durch Implantation eines Fremdions geschaffen werden. Das Programmieren, Löschen und Auslesen der herkömmlichen Flash-EEPROM wird nachfolgend erläutert:
A. Programmierbetrieb
Um das Floatinggate 3 mit Elektronen zu beaufschlagen, wird eine hohe Spannung von 12 bis 13 Volt an das Steuergate 7 und eine Spannung von 5 bis 7 Volt an den Drainbereich 6 angelegt und liegt der Quellenbereich 5 an Masse an. Ein Kanal wird in dem Silicium-Substrat unter dem Floatinggate 3 durch die am Steuergate 7 angelegte hohe Spannung gebildet. Ein hohes elektrisches Feld entsteht im Silicium-Substrat 1 nahe dem Drainbereich 6 aufgrund der am Drainbereich 6 angelegten Spannung. Energiereiche Elektronen werden gebildet, wenn der Strom durch das hohe elektrische Feld läuft, wobei einige der energiereichen Elektronen in das Floatinggate 3 durch das elektrische Feld injiziert werden, das durch die hohe, am Steuergate 7 angelegte Spannung in vertikaler Richtung hervorgerufen wird. Infolge davon wird die Schwellenspannung VT der Speicherzelle durch die Injektion von energiereichen Elektronen angehoben.
B. Betrieb bei Löschen
Um die am Steuergate 3 gespeicherte Ladung wegzubringen, wird eine Spannung von -10 bis -11 Volt an das Steuergate 7 angelegt, und an den Quellenbereich 5 eine Spannung von 5 Volt angelegt; der Drainbereich 6 bleibt im Schwebezustand. Folglich bewegt sich durch Tunneleffekte das in das Floatinggate 3 injizierte Elektron zum Quellenbereich 5, wodurch die Schwellenspannung VT der Speicherzelle herabgesetzt wird.
C. Lesebetrieb
Für die Ansteuerung einer Wortzeile wird eine Vorspannung von 1 bis 2 Volt und Massenspannung am Steuergate 7, Drainbereich 6 bzw. Quellenbereich 5 angelegt und die im Floatinggate 3 gespeicherte Information ausgelesen, da die Speicherzellen entsprechend ihrer Schwellenspannung VT ein- oder ausgeschaltet werden.
Ziel der vorliegenden Erfindung ist es, eine EEPROM Flash­ zelle und Verfahren zu deren Herstellung zu schaffen, die die Betriebseffizienz der EEPROM Flash-Zelle verbessern können, indem zwei Steuergates vorgesehen werden, die symmetrisch um ein Floatinggate angeordnet sind.
Demzufolge wird das vorerwähnte Ziel erfindungsgemäß durch eine EEPROM Flash-Zelle mit folgenden Merkmalen gelöst: Ein Floatinggate ist elektrisch gegenüber einem Silicium-Substrat durch eine Tunneloxydschicht isoliert; eine dielektrische Schicht ist auf der gesamten Struktur einschließlich des Floatinggates vorgesehen; erste und zweite Steuergates sind auf der dielektrischen Schicht gebildet, wobei die ersten und zweiten Steuergates gegeneinander isoliert sind und einen Bereich des Floatinggates umgeben; Quellen- und Drainbereiche sind im Silicium-Substrat unter den Bereichen des Floatinggates vorgesehen; und ferner liegen die ersten und zweiten Steuergates symmetrisch um das Floatinggate.
Ein Verfahren zur Herstellung einer EEPROM Flash-Zelle nach der vorliegenden Erfindung umfaßt die folgenden Schritte: Aufeinanderfolgende Bildung einer Tunneloxydschicht und eines Floatinggates auf einem ausgewählten Bereich eines Silicium-Substrates; Bildung von Quellen- und Drainbereichen im Silicium-Substrat unter den Bereichen des Floatinggates; Bildung einer dielektrischen Schicht auf der erhaltenen Struktur nach der Bildung der Quellen- und Drainbereiche; und Bildung erster und zweiter Steuergates auf der dielektrischen Schicht, so daß die ersten und zweiten Steuergates gegeneinander isoliert werden bzw. ein Bereich des Floatinggates umgeben wird.
Die Erfindung wird nachfolgend anhand einer Ausführungsform und der Zeichnung näher erläutert. Es zeigen:
Fig. 1 in quergeschnittener Ansicht eine herkömmliche EEPROM Flash-Zelle zu deren Erläuterung; und
Fig. 2A bis 2E in quergeschnittenen Ansichten den schrittweisen Aufbau einer EEPROM Flash-Zelle nach der vorliegenden Erfindung.
Fig. 2A bis 2E sind geschnittene Ansichten zur Erläuterung einer EEPROM Flash-Zelle gemäß der vorliegenden Erfindung. Fig. 2A zeigt den Zustand, wie er vorliegt, wenn eine Tunneloxydschicht 12 und eine erste Polysiliciumschicht 13 nacheinander auf einem Silicium-Substrat 11 ausgebildet wurden, und danach ein erstes Fotolackmuster 17A auf der ersten Polysiliciumschicht 13 vorgesehen wird. Mit Bezug auf Fig. 2B wird ein Floatinggate 13A durch Musterung der Tunneloxydschicht 12 und der ersten Polysiliciumschicht 13 nach einem Ätzverfahren unter Verwendung des ersten Fotolackmusters 17A als Maske geschaffen, und wird dann das erste Fotolackmuster 17A entfernt. Ein Fotolack wird auf die erhaltene Struktur nach Entfernung des ersten Fotolackmusters 17A aufgegeben und nach einem fotolithographischen Verfahren gemustert, so daß Bereiche des Silicium-Substrates 11 freigelegt werden, was ein zweites Fotolackmuster 17B schafft, welches das Floatinggate 13A und die gemusterte Tunneloxydschicht 12 umgibt. Ein Quellenbereich 15 und ein Drainbereich 16 werden in dem Silicium-Substrat 11 unter den seitlichen Bereichen des Floatinggates 13A durch Implantieren eines Fremdions unter Verwendung des zweiten Fotolackmusters 17B als Maske gebildet.
Der Grund für die Musterung des Fotolacks ist, daß er das Floatinggate 13A und die gemusterte Tunneloxydschicht 12 umgibt, ist, daß eine größere Kanallänge geschaffen wird, indem der Zwischenraum zwischen den Quellen- und Drainbereichen 15, 16, die durch einen Fremdionen-Implantationsprozeß unter Verwendung des zweiten Fotolackmusters 17B als Maske geschaffen werden, maximiert wird.
Fig. 2C zeigt den Zustand, wie er bei Bildung einer dielektrischen Schicht 14 und einer zweiten Polysiliciumschicht 18 auf der erhaltenen Struktur nach Entfernung des zweiten Fotolackmusters 17B vorliegt.
Wie in Fig. 2D gezeigt ist, wird ein Fotolack auf der erhaltenen Struktur nach Bildung der zweiten Polysiliciumschicht 18 aufgegeben und anschließend nach einem fotolithographischen Verfahren gemustert, um einen Bereich der zweiten Polysiliciumschicht 18 freizulegen, wodurch ein drittes Fotolackmuster 17C gebildet wird.
Gemäß Fig. 2A wird die zweite Polysiliciumschicht 18 durch ein Ätzverfahren unter Verwendung des dritten Fotolackmusters 17C als Maske gemustert, was ein erstes Steuergate 18A und ein zweites Steuergate 18B bildet, die gegeneinander isoliert sind. Wie in Fig. 2E gezeigt ist, sind das erste Steuergate 18A und das zweite Steuergate 18B in Bezug auf das Floatinggate 13A symmetrisch.
Die Betriebsweise der in Fig. 1 gezeigten EEPROM Flash-Zelle nach der vorliegenden Erfindung wird nachfolgend erläutert.
A. Betrieb bei Programmierung
Wenn eine hohe Spannung an das erste Steuergate 18A angelegt wird, das den Quellenbereich 15 überlappt, und eine mittlere Spannung zwischen einer hohen Spannung und einer niedrigen Spannung am zweiten Steuergate 18B anliegt, wird ein dritter Kanal zwischen dem Quellbereich 16 und dem Silicium-Substrat 11 unter der Tunneloxydschicht 12 durch eine Schwellenspannung VT₃ gebildet, wodurch eine Ladung in das Floatinggate 13A durch den dritten Kanal injiziert wird.
B. Betrieb bei Löschen
Wenn eine mittlere Spannung zwischen einer hohen Spannung und einer niedrigen Spannung am ersten Steuergate 18A anliegt, das den Quellbereich 15 überlappt, und eine hohe Spannung am Quellenbereich 15 anliegt, wird ein erster Kanal zwischen dem Quellenbereich 15 und dem Silicium-Substrat 11 unter der Tunneloxydschicht 12 durch eine Schwellenspannung VT₁ geschaffen, wodurch eine Ladung in Richtung auf den Quellenbereich 15 vom Floatinggate 13A über den ersten Kanal entladen wird.
C. Betrieb bei Auslesen
Wenn eine mittlere Spannung zwischen einer hohen Spannung und einer niedrigen Spannung am ersten Steuergate 18A anliegt, das den Quellenbereich 15 überlappt, am zweiten Steuergate 18B, das den Drainbereich 16 überlappt, und am Drainbereich 16 anliegt, wird ein zweiter Kanal im Silicium-Substrat 11 unter der Tunneloxydschicht 12 durch eine Schwellenspannung VT₂ gebildet, und werden außerdem der erste und dritte Kanal durch eine Schwellenspannung VT₁ und eine Schwellenspannung VT₃ geschaffen.
Daher kann ein Strom zwischen dem Quellenbereich 15 und dem Drainbereich 16 entsprechend der im Floatinggate 13A gespeicherten Ladung fließen. D.h. der Strom fließt zwischen dem Quellenbereich 15 und dem Drainbereich 16 und wird als logischer Befehl "1" erkannt, anderenfalls liegt der logische Befehl "0" vor.
Wie erwähnt wurde, kann die Topologie der Vorrichtung verringert werden, da das Floatinggate und das erste und zweite Steuergate in gestapelter Weise angeordnet sind. Die Schwellenspannung der Zelle kann ferner problemlos gesteuert werden, indem zwei Steuergates vorliegen, die in Bezug auf ein Floatinggate symmetrisch angeordnet sind.
Obgleich sich die vorhergehende Beschreibung auf eine bevorzugte Ausführungsform mit einem gewissen Grad an Spezialisierung bezieht, dient sie lediglich dazu, das Prinzip der vorliegenden Erfindung zu erläutern. Es versteht sich daher, daß die vorliegende Erfindung nicht auf die beschriebene und gezeigte bevorzugte Ausführungsform beschränkt ist, sondern auch Variationen, die sich dem Fachmann anhand der gegebenen Lehre anbieten, umfaßt.

Claims (6)

1. EEPROM Flash-Zelle, gekennzeichnet durch
ein Floatinggate (13A), das elektrisch gegenüber einem Silicium-Substrat (11) durch eine Tunneloxydschicht (12) isoliert ist;
eine dielektrische Schicht (14), die auf der gesamten Struktur einschließlich des Floatinggates ausgebildet ist;
erste und zweite Steuergates (18A, 18B), die auf der dielektrischen Schicht gebildet sind, wobei die ersten und zweiten Steuergates gegeneinander isoliert sind und einen Bereich des Floatinggates umgeben; und
Quellen- und Drainbereiche (15, 16), die im Silicium-Substrat unter den seitlichen Bereichen des Floatinggates gebildet sind.
2. EEPROM Flash-Zelle nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Steuergates (18A, 18B) symmetrisch um das Floatinggate (13A) angeordnet sind.
3. Verfahren zur Herstellung einer EEPROM Flash-Zelle, gekennzeichnet durch die folgenden Schritte:
aufeinanderfolgende Bildung einer Tunneloxydschicht und eines Floatinggates auf einem bestimmten Bereich eines Silicium-Substrats;
Bildung von Quellen- und Drainbereichen im Silicium-Substrat unter den seitlichen Bereichen des Floatinggates;
Bildung einer dielektrischen Schicht auf der erhaltenen Struktur nach Bildung der Quellen- und Drainbereiche; und
Bildung erster und zweiter Steuergates auf der dielektrischen Schicht, so daß die ersten und zweiten Steuergates voneinander isoliert sind bzw. ein Bereich des Floatinggates umgeben wird.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die ersten und zweiten Steuergates symmetrisch um das Floatinggate vorgesehen werden.
5. Verfahren zur Herstellung einer EEPROM Flash-Zelle, gekennzeichnet durch die folgenden Schritte:
aufeinanderfolgende Bildung einer Tunneloxydschicht und eines Floatinggates auf einem bestimmten Bereich eines Silicium-Substrates;
Bildung eines Fotolackmusters, um Bereiche des Silicium-Substrates freizulegen, wobei das Fotolackmuster das Floatinggate und die Tunneloxydschicht umgibt;
Bildung von Quellen- und Drainbereichen im Silicium-Substrat unter den Seitenbereichen des Floatinggates unter Verwendung des Fotolackmusters als Maske;
Entfernung des Fotolackmusters;
Bildung einer dielektrischen Schicht auf der erhaltenden Struktur nach Entfernung des Fotolackmusters; und
Bildung erster und zweiter Steuergates auf der dielektrischen Schicht, so daß die ersten und die zweiten Steuergates gegeneinander isoliert werden bzw. ein Bereich des Floatinggates umgeben wird.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die ersten und die zweiten Steuergates symmetrisch um das Floatinggate angeordnet werden.
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