DE19527682B4 - Verfahren zur Herstellung einer EEPROM-Flashzelle - Google Patents

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Abstract

Verfahren zum Herstellen einer EEPROM-Flashzelle mit folgenden Schritten:
Wachstum eines Tunneloxids (120) auf einem p-Typ-Substrat (120) und aufeinanderfolgende Bildung eines Floatinggates (130), eines Interpolyoxids (140) und eines Steuergates (150) auf einem ausgewählten Bereich des Tunneloxids;
Bildung eines ersten Draingebietes durch n-Typ-Ionenimplantation mit hoher Konzentration in einem ausgewählten Bereich des p-Typ-Substrates (120);
Implantation von p-Typ-Ionen in das p-Typ-Substrat (120) in einem Kanalbereich unterhalb des zu bildenden Auswahlgates (200), um die Schwellenspannung des Auswahlgatekanals zu steuern und das Programmierverhalten zu verbessern;
Wachstum einer Auswahlgateoxidschicht (190) auf der gesamten Struktur nach der p-Typ-Ionenimplantation und anschliessende Bildung eines Auswahlgates (200) auf dem Tunneloxid an den beiden Seitenwänden des Floatinggates (130) und des Steuergates (150); und
Bildung eines Sourcegebietes (170) und eines zweiten Draingebietes (160) durch n-Typ-Ionenimplantation mit hoher Konzentration unter Verwendung der Auswahlgates (200) als Ionenimplantationsmaske.

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung einer EEPROM-Flashzelle, und insbesondere einer solchen mit geteilter Gatestruktur.
  • EEPROM-Flashzellen in Gestalt von nicht flüchtigen Speicherzellen mit den Funktionen, dass sie elektrisch programmier- und löschbar ist, können hinsichtlich des Aufbaues hauptsächlich in solche in Stapelbauweise und solche in geteilter Gatestruktur unterteilt werden.
  • 1 zeigt in geschnittener Ansicht eine herkömmliche EEPROM-Flashzelle mit Stapelstruktur. 2 zeigt in geschnittener Ansicht eine herkömmliche EEPROM-Flashzelle in geteilter Gatestruktur. Eine EEPROM-Flashzelle mit Stapelstruktur oder geteilter Gatestruktur besteht grundsätzlich aus einem p-Substrat 1, einem Tunneloxid 2, einem Floatinggate 3, einem Interpolyoxid 4, einem Steuergate 5, einem Draingebiet 6 und einem Sourcegebiet 7.
  • Ausserdem ist bei einer EEPROM-Flashzelle mit geteilter Gatestruktur gemäss 2 zusätzlich ein Auswahloxid 8 vorgesehen.
  • Nach 1 hat die EEPROM-Flashzelle mit Stapelstruktur eine kleine Fläche, so dass die Zelle während eines Löschungsvorganges einer Überlöschung unterliegen kann. Die geteilte Gatestruktur nach 2 kann das Problem einer solchen Überlöschung verhindern. Die geteilte Gatestruktur hat jedoch Einschränkungen hinsichtlich der Verringerung der Zellenfläche.
    •
  • Aufgabe der Erfindung ist daher die Schaffung eines Verfahrens zur Herstellung einer EEPROM-Flashzelle mit geteilter Gatestruktur, bei der sich nicht nur ein Überlöschen verhindern lässt, sondern auch die Zellenfläche verkleinert werden kann, indem ein Floatinggate in Gestalt einer Zwischenschicht (sog. Spacer) an der Seitenwand eines Auswahlgates vorgesehen wird, und ein Steuergate so ausgebildet wird, dass es das Floatinggate und das Auswahlgate umgibt.
  • Bezüglich der Lösung dieser Aufgabe wird auf die Merkmale des Patentanspruches 1 verwiesen. Dabei sind aus der Druckschrift Naruke, K. et al. „ A new flash-erase-EEPROM cell with a sidewall select-gate on its source side", IEDM 1989, S. 603–606, zwar die folgenden Verfahrensschritte bekannt: Wachstum eines Tunneloxids auf einem p-Typ-Substrat und aufeinanderfolgende Bildung eines Floatinggates, Interpolyoxids und Steuergates an einem ausgewählten Bereich auf dem Tunneloxid, Bildung eines Draingebietes durch P-Ionenimplantation an einem ausgewählten Bereich des p-Typ-Substrates, Bildung eines Auswahlgate-Tunnelbereiches durch P-Ionen-implantation in das p-Typ-Substrat, Wachstum einer Auswahlgate-Oxidschicht auf der gesamten Struktur nach der P-Ionenimplantation und anschliessende Bildung eines Auswahlgates auf dem Oxid an beiden Seitenwänden des Floatinggates, sowie Bildung eines Sourcegebietes durch n-Ionenimplantation. Aus dieser Druckschrift ist jedoch nicht bekannt, unter dem Floatinggate einen Kanalbereich und einen ebensolchen unter dem Auswahlgate zu bilden, wobei die Kanalbereiche unterschiedliche Ionenkonzentration besitzen.
    •
  • Die Erfindung wird nachfolgend anhand einer Ausführungsform und der Zeichnung näher erläutert. Es zeigen:
  • 1 in geschnittener Ansicht eine herkömmliche EEPROM-Flashzelle in Stapelstruktur,
  • 2 in geschnittener Ansicht eine herkömmliche EEPROM-Flashzelle in geteilter Gatestruktur,
  • 3A bis 3F in geschnittenen Ansichten die Fertigungsschritte für eine EEPROM-Flashzelle gemäss einer Ausführungsform der Erfindung, und
  • 4A und 4B in geschnittenen Ansichten die elektrische Arbeitsweise der EEPROM-Flashzelle gemäss der Ausführungsform der Erfindung.
  • In der Zeichnung tragen durchgehend gleiche Teile die gleichen Bezugszeichen.
  • 1 ist eine geschnittene Ansicht einer herkömmlichen EEPROM-Flashzelle mit einer Stapelstruktur und 2 ist eine geschnittene Ansicht einer herkömmlichen EEPROM-Zelle mit geteilter Gatestruktur. 1 und 2 wurden schon beschrieben.
  • 3A bis 3F sind geschnittene Ansichten zur Darstellung der Fertigungsschritte für eine EEPROM-Flashzelle nach der zweiten Ausführungsform der Erfindung.
  • 3A zeigt eine Formation, bei der ein dünnes Tunneloxid 120 mit einer Dicke von etwa 10nm gebildet wurde, nachdem ein aktiver Bereich durch Bildung eines Feldoxides 210 auf einem p-Substrat 120 definiert wurde. Ferner wurden ein Floatinggate 130, ein Interpolyoxid 140 und ein Steuergate 150 in übereinander gestapelter Weise auf dem Tunneloxid 120 nach einem lithografischen Verfahren geschaffen.
  • 3B zeigt eine Formation, bei der ein Fotolackmuster 220 durch ein Maskierungs- und Ätzungsverfahren gebildet wurde, um ein Draingebiet zu definieren, nachdem ein Fotolack auf der gesamten Struktur aufgegeben wurde. Das Draingebiet 160 wurde mittels n-Ionenimplantation mit hoher Konzentration geschaffen.
  • 3C zeigt eine Formation, bei der das Fotolackmuster 220 entfernt wurde und danach ein Auswahlgate-Tunnelgebiet 180 an der Seite des Sourcegebietes durch eine p-Ionenimplantation mit niedriger Konzentration gebildet wurde, um die Schwellenspannung eines Auswahlgatekanales zu steuern und die Programmiereigenschaften zu verbessern. Da zu diesem Zeitpunkt das Draingebiet 160 mit n-Ionen hoher Konzentration gebildet wurde, obgleich auch p-Ionen in das Draingebiet 160 implantiert wurden, können die p-Ionen niedriger Konzentration das Draingebiet 160 nicht beeinflussen.
  • 3D zeigt eine Formation, bei der ein freigelegter Bereich des Tunneloxids 120 entfernt wurde. Danach wird auf der gesamten Struktur mit Ausnahme des Feldoxides 210 ein Auswahlgateoxid 190 wachsen gelassen; ein Polysilicium wurde auf dem Auswahlgateoxid 190 abgeschieden; und danach wird ein Auswahlgate 200 in Form einer Polysiliciumzwischenschicht auf dem Auswahlgateoxid beidseitig der Wände des Floatinggates 130 und des Steuergates 150 gebildet, indem das Polysilicium mittels eines anisotropen Ätzverfahrens geätzt wurde.
  • 3E zeigt eine Formation, bei der ein Sourcegebiet 170 durch n-Ionenimplantation mit hoher Konzentration gebildet wurde.
  • 3F zeigt eine Formation, bei der ein Schritt für einen Sourcekontakt 240 vorgenommen wurde, nachdem ein Schutzfilm 230 für die Vorrichtung auf der gesamten Struktur abgeschieden wurde. Ausserdem wurde die EEPROM Flashzelle mit geteilter Gatestruktur nach der Erfindung durch Bildung einer metallischen Verdrahtung 250 vervollständigt.
  • Bei der EEPROM-Flashzelle nach der vorbeschriebenen Ausführungsform der Erfindung sind ein Tunneloxid 120, ein Floatinggate 130, ein Interpolyoxid 140 und ein Steuergate 150 auf dem p-Substrat 110 in übereinander gestapelter Form gemäss 3F vorgesehen. Ein Auswahlgate 200, das elektrisch gegenüber dem Substrat 110, dem Floatinggate 130, dem Interpolyoxid 140 und dem Steuergate 150 durch das Auswahlgateoxid 190 isoliert ist, ist beidseitig des Floatinggates 130 und Steuergates 150 vorgesehen. Der Kanalbereich 180 des Auswahlgates, in dem die p-Ionen implantiert sind, ist an der Seite des Sourcegebietes 170 vorgesehen, um die Schwellenspannung des Auswahlgatekanales zu steuern und das Programmierverhalten der Zelle zu verbessern, und ferner ist ein Draingebiet 160 gegenüber dem Sourcegebiet 170 vorgesehen.
  • Eine Erläuterung der elektrischen Arbeitsweise der EEPROM-Flashzelle nach dieser Ausführungsform der Erfindung, wird nachfolgend unter Bezugnahme auf 4A und 4B gegeben.
  • 4A ist eine geschnittene Ansicht zur Darstellung der Elektronenbewegung während des Programmierens. Eine Spannung von etwa 5V wird an das Draingebiet 160 und eine Hochspannung von 12V an das Steuergate 150 angelegt. Wenn zu diesem Zeitpunkt eine niedrige Spannung von etwa 2V am Auswahlgate 200 anliegt, wird an einer Stelle ein elektrisches Feld hervorgerufen, bei der sich das Floatinggate 130 und der Kanalbereich des Auswahlgates 180 treffen und werden heisse Kanalelektronen erzeugt. Die Elektronen werden im Floatinggate 130 gespeichert, wodurch der Programmiervorgang abgeschlossen ist.
  • 4B ist eine geschnittene Ansicht zur Darstellung der Elektronenbewegung während des Löschens. Das Sourcegebiet 170 ist elektrisch schwebend und das Auswahlgate 200 geerdet. Wenn unter diesen Bedingungen eine Spannung von etwa –13V am Steuergate 150 und eine Spannung von etwa SV am Draingebiet 160 anliegt, wird eine F-N Tunnelung durch ein elektrisches Feld im Tunneloxid hervorgerufen, so dass die im Floatinggate 130 gespeicherten Elektronen aus dem Draingebiet 160 herausgezogen werden und die Information gelöscht wird.
  • Wie zuvor beschrieben, löst die Erfindung das Problem einer Überlöschung der Zelle und ausserdem ermöglicht sie eine hohe Integration.

Claims (3)

  1. Verfahren zum Herstellen einer EEPROM-Flashzelle mit folgenden Schritten: Wachstum eines Tunneloxids (120) auf einem p-Typ-Substrat (120) und aufeinanderfolgende Bildung eines Floatinggates (130), eines Interpolyoxids (140) und eines Steuergates (150) auf einem ausgewählten Bereich des Tunneloxids; Bildung eines ersten Draingebietes durch n-Typ-Ionenimplantation mit hoher Konzentration in einem ausgewählten Bereich des p-Typ-Substrates (120); Implantation von p-Typ-Ionen in das p-Typ-Substrat (120) in einem Kanalbereich unterhalb des zu bildenden Auswahlgates (200), um die Schwellenspannung des Auswahlgatekanals zu steuern und das Programmierverhalten zu verbessern; Wachstum einer Auswahlgateoxidschicht (190) auf der gesamten Struktur nach der p-Typ-Ionenimplantation und anschliessende Bildung eines Auswahlgates (200) auf dem Tunneloxid an den beiden Seitenwänden des Floatinggates (130) und des Steuergates (150); und Bildung eines Sourcegebietes (170) und eines zweiten Draingebietes (160) durch n-Typ-Ionenimplantation mit hoher Konzentration unter Verwendung der Auswahlgates (200) als Ionenimplantationsmaske.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Tunneloxidschicht (120) mit einer Dicke von etwa 10 nm gebildet wird.
  3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Auswahlgate (200) aus Polysilicium besteht und in Form einer Zwischenschicht gebildet wird.
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