DE69023961T2

DE69023961T2 - Bit- und Block-Löschen einer elektrisch löschbaren und programmierbaren Nur-Lese-Speicheranordnung.

Info

Publication number: DE69023961T2
Application number: DE69023961T
Authority: DE
Inventors: Arrigo Iano D; Manzur Gill; Sung-Wei Lin; David Mcelroy
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1989-06-30
Filing date: 1990-05-23
Publication date: 1996-04-25
Anticipated expiration: 2010-05-24
Also published as: US5047981A; EP0405140A1; EP0405140B1; DE69023961D1; JPH0380498A

Description

Technischer Bereich der Erfindung

Die vorliegende Erfindung bezieht sich auf elektrisch löschbare und programmierbare Festspeicherzellen und insbesondere auf ein Verfahren zum Löschen solcher Zellen, wie es im Oberbegriff der Ansprüche 1 und 6 definiert ist und z.B. aus EP-A-0 247 875 bekannt ist.

Hintergrund der Erfindung

EPROMs oder elektrisch programmierbare Festspeicher sind Feldeffekt-Vorrichtungen mit einer Floating-Gate-Struktur. Ein EPROM-Floating-Gate wird durch Anlegen geeigneter Spannungen an die Source- und Drain-Elektroden sowie an das Steuer-Gate jeder Zelle programmiert, was einen hohen Strom durch die Source-Drain-Strecke fließen läßt und das Floating-Gate durch Injektion heißer Elektronen auflädt. Das EPROM-Bauelement wird durch ultraviolettes Licht gelöscht, was ein Vorrichtungsgehäuse mit einem Quarzfenster über dem Halbleiterchip erfordert. Die Gehäuse dieser Art sind teuer im Vergleich zu den Kunststoffgehäusen, die herkömmlicherweise für andere integrierte Schaltungen verwendet werden. Eine derartige EPROM-Vorrichtung wird durch das US-Patent Nr. 4 750 024 gezeigt, das für John F. Schreck erteilt und auf Texas Instruments Inc. übertragen wurde.
EEPROMs oder elektrisch löschbare und programmierbare Festspeicher wurden durch verschiedene Prozesse hergestellt, die gewöhnlich eine viel größere Zellenfläche und darüber hinaus komplexere Herstellungsprozesse als bei Standard-EPROMs erfordern. EEPROMs können jedoch in lichtundurchlässigen Kunststoffgehäusen eingebaut werden, was die Einbaukosten reduziert. Nichtsdestotrotz waren herkömmliche EEPROMs im Ganzen gesehen pro Bit teurer.
Vor kurzem wurde eine Familie von Flash-EEPROMs entwickelt, die es erlauben, eine Matrix aus Zellen in ihrer Gesamtheit anstatt jeder Zelle einzeln zu löschen. Da die EEPROMs in ihrer Gesamtheit gelöscht werden können, kann deren Zellengröße kleiner sein.
Um die Zellengröße und daher die Kosten der Herstellung weiter zu reduzieren, wurde vor kurzem eine EEPROM-Zelle entwickelt, die einen Anreicherungstransistor und einen Floating-Gate-Transistor integriert. Die strukturellen Eigenschaften der Zelle und ihr Herstellungsverfahren wurden in vollem Umfang in der US-Anmeldung mit dem Aktenzeichen Nr. 07/210 529 offenbart. Diese Anmeldung beschreibt und beansprucht ein neues Verfahren zum Löschen einer derartigen Zelle, entweder auf einer Pro-Byte-Basis oder in Blöcken innerhalb einer Matrix derartiger Zellen.
GB-A-2 073 484 (inbesondere S. 2, Z. 23-33) offenbart einen im Block elektrisch löschbaren EEPROM, in dem jedoch das Blocklöschen nicht damit verbunden ist, die Drains der Transistoren der Speicherzellen in einen schwimmenden Zustand zu versetzen.

Zusammenfassung der Erfindung

Ein Gesichtspunkt der Erfindung, wie in den Ansprüchen 1 und 6 definiert, umfaßt ein Verfahren zum Löschen eines Blocks aus EEPROM-Zellen in einer Matrix derartiger Zellen. Eine vorgewählte erste Löschspannung wird an eine ausgewählte von mehreren Wortleitungszeile angelegt, die voneinander räumlich getrennt und über den jeweiligen Spalten mit Speicherzellen gebildet sind. Jeder Wortleitungsleiter ist für jede Zelle in der entsprechenden Zeile isoliert neben einem Floating-Gate-Leiter angeordnet. Eine zweite vorgewählte Löschspannung, die wesentlich positiver als die erste Löschspannung ist, wird an eine ausgewählte der mehreren länglichen Halbleiter-Bitleitungen angelegt, die in Spalten in einem Winkel zu den Zeilen gebildet sind, wobei eine Spalte mit Speicherzellen jeder Bitleitung zugeordnet ist. Ein isolierendes Programmierfenster, das den Floating-Gate-Leiter der Zelle im Abstand von der Bitleitung hält, wird für jede Zelle vorgesehen. Den verbleibenden, nicht ausgewählten Bitleitungen der Matrix wird erlaubt, zu floaten. An der Stelle, wo jeder ausgewählte Wortleitungsleiter die ausgewählte Bitleitung schneidet, bewegen sich Elektronen von jedem programmierten Floating-Gate-Leiter in der ausgewählten Spalte zu dessen Bitleitung, um die Floating-Gate-Leiter in dieser Spalte zu löschen. Da es den verbleibenden Bitleitungen erlaubt ist zu floaten, ist das elektrische Potential zwischen den verbleibenden Bitleitungen und den Floating-Gate-Leitern unterhalb der ausgewählten Wortleitungsleiter nicht ausreichend, um die nicht ausgewählten Floating-Gate-Leiter zu löschen.
Gemäß einem weiteren Gesichtspunkt der Erfindung können Zellen mit nur einem Bit an einem Zeitpunkt durch Auswählen von lediglich einem Wortleitungsleiter gelöscht werden. Lediglich die Zelle am Schnittpunkt des ausgewählten Wortleitungsleiters und der ausgewählten Bitleitung wird gelöscht. Eine nichtlöschende Spannung wird an die verbleibenden, nicht ausgewählten Wortleitungsleiter angelegt, die dichter an der zweiten Löschspannung als die erste Löschspannung liegt. Das elektrische Potential zwischen der nichtlöschenden Spannung und der zweiten Löschspannung ist nicht ausreichend, um ein Löschen der Zellen zu verursachen, die an den Schnittpunkten der nicht ausgewählten Wortleitungsleiter und der ausgewählten Bitleitung liegen. Ein prinzipieller Vorteil der Erfindung liegt darin, daß eine Löschstörung der nicht ausgewählten Zellen verhindert wird.

Kurze Beschreibung der Zeichnungen

Die Gesichtspunkte der Erfindung und ihre Vorteile werden durch Lesen der folgenden detaillierten Beschreibung in Verbindung mit den Zeichnungen erkennbar, in denen:
- Fig. 1a-1e stark vergrößerte Schnittansichten eines Teils einer EEPROM-Matrix sind, die aufeinanderfolgende Schritte der Herstellung derselben zeigen;
- Fig. 2 eine Draufsicht eines kleinen Teils einer EEPROM- Matrix gemäß der Erfindung ist, wobei die in Fig. 1a-1e gezeigten Schnittansichten im wesentlichen entlang der Linie 1e-1e von Fig. 2 aufgenommen sind;
- Fig. 3 eine stark vergrößerte schematische Seitenansicht längs der Linie 3-3 von Fig. 2 ist;
- Fig. 4a-4c stark vergrößerte Schnittansichten im wesentlichen entlang der Linien 4a-4a, 4b-4b bzw. 4c-4c von Fig. 2 sind;
- Fig. 5a ein schematischer elektrischer Schaltplan eines kleinen Teils einer EEPROM-Matrix ist, die in den Fign. 1e-4c gezeigt ist, und das Löschen eines Bits veranschaulicht;
- Fig. 5b ein schematischer elektrischer Schaltplan eines kleinen Teils einer EEPROM-Matrix ist, die in den Fign. 1e-4c gezeigt ist, und insbesondere das Löschen eines Blocks veranschaulicht;
- Fig. 6 eine Gruppe von Spannungs-Zeitdiagrammen für den Löschvorgang mit einer negativen Wortleitungs-Löschspannung ist; und
- Fig. 7 eine Gruppe von Spannungs-Zeitdiagrammen für den Löschvorgang mit einer Wortleitungs-Löschspannung von 0 Volt ist.

Genaue Beschreibung der Erfindung

Ein Verfahren zur Herstellung einer EEPROM-Matrix und -Zelle für die Verwendung bei der Erfindung wird zuerst in Verbindung mit den Fign. 1a-1e beschrieben. In Fig. 1a besteht das Ausgangsmaterial aus einem Siliziumwafer, von dem nur ein kleiner Teil dargestellt ist. Die Herstellung findet auf einer epitaxialen (P-)-Schicht 10 oder auf der Oberfläche eines (P-)-Substrats statt. Der Wafer hat möglicherweise einen Durchmesser von 6 Inch, während der Teil, der in Fig. 1a gezeigt ist, lediglich eine Ausdehnung von wenigen Mikrometern hat.
Eine Reihe von Prozeßschritten würden durchgeführt, um die Transistoren am Rande der Matrix zu erzeugen. Diese Schritte werden hier nicht erläutert. Die Speichervorrichtung kann z.B. vom komplementären Feldeffekttyp mit N- und P-Wannen sein, die in der Schicht 10 als Teil eines Prozesses zur Herstellung peripherer Transistoren gebildet sind.
Der erste Schritt in bezug auf die Zellmatrix der Erfindung ist das Anbringen von Oxid- und Silizium-Nitridbeschichtungen 12 und 14, wie in Fig. 1 zu sehen, und das Strukturieren dieser Beschichtungen unter Verwendung von Photoresist, um die Nitridschicht 14 über den späteren Kanalzonen, Tunnelbereichen, Sources, Drains und Bitleitungen (alle sind unten beschrieben) zu lassen, während die Flächen, auf denen ein dickes Feldoxid 16 (und falls ein später in Verbindung mit Fig. 2 beschriebenes Isolationsoxid verwendet wird) gebildet werden soll, freigelegt werden. Eine Bor-Implantation mit einer Dosis von ungefähr 6 x 10¹² cm&supmin;² und einer Implantationsenergie von ungefähr 100 KeV wird durchgeführt, um einen (P)-Kanalstopper (nicht gezeigt) unter dem Feldoxid 16 (und einem Isolationsoxid, falls zutreffend) zu erzeugen. Dann wird das Feldoxid 16 bis zu einer Dicke von ungefähr 10.000 Angström aufgewachsen, indem der Wafer z.B. bei ungefähr 900ºC für mehrere Stunden Dampf ausgesetzt wird, wobei irgendeines der verschiedenen herkömmlichen Verfahren verwendet wird. Das thermische Oxid 16 wächst zwischen den Kanten der Nitridschichten 14 und erzeugt anstelle von scharfen Übergängen die "Vögelschnäbel" 18 und 20.
In Fig. 1b sind die Nitridschichten 14 entfernt, und in dem Gebiet, in dem die Bitleitungen (unten beschrieben) gebildet werden sollen, wird eine Arsen-Implantation mit einer Dosis von ungefähr 8 x 10¹&sup5; cm² bei ungefähr 100 KeV durchgeführt, wobei Photoresist als Implantationsmaske verwendet wird, um die Source-Bereiche oder Bitleitungen 24 und die Drain-Bereiche 26 zu erzeugen. Der dicke Feldoxid-Bereich 16 verläuft in Form von Streifen, um den Source-Bereich 24 der einen Zelle von dem Drain-Bereich 26 der benachbarten Zelle zu trennen. Als nächstes wird die Oxidschicht 12, die auf der Schicht 10 liegt, abgelöst, und eine weitere thermische Oxidschicht 28 wird auf der Oberseite bis zu einer Dicke von ungefähr 2.500 bis 3.500 Angström über den vergrabenen (N+)- Source-Bereichen 24 und einem entsprechenden Drain-Bereich 26 aufgewachsen. Zu dieser Zeit wächst eine dünnere Oxidschicht 30 auf den schwächer dotierten Bereichen der Schicht 10 auf. Die verschiedenen Dicken der Oxidbereiche 28 und 30 resultieren aus der Differenz der Oxidwachstumsraten, die entsteht, wenn hochdotierte und schwachdotierte Siliziumbereiche gleichzeitig einer Sauerstoffquelle ausgesetzt werden. Diese Oxidation wird unter Dampf bei ungefähr 800 bis 900ºC durchgeführt.
An den Übergangsbereichen, wo die Vögelschnäbel 18 gebildet wurden, maskierte der Rand des ursprünglich gebildeten thermischen Oxidbereichs 16 die Arsen-Implantation, so daß die Dotierungskonzentration geringer ist und das Oxidwachstum in diesem Bereich geringer als das der Oxidschicht 28 ist.
In Fig. 1c wird ein Fenster 34 in der Oxidschicht in einem Übergangsbereich 36 zwischen dem vergrabenen (N+ )-Oxidbereich 28 und dem benachbarten Feldoxid-Bereich 16 geöffnet. Dieses wird durchgeführt, indem Photoresist als Maske verwendet wird, durch das Oxid des Übergangsbereichs 36 auf das blanke Silizium durchgeätzt wird und dann ein dünnes Oxid in der Größenordnung von 100 Angström für das Tunnelfenster 34 wieder aufgewachsen wird. Während der Oxidation des Tunnelfensters 34 wird das Gate-Oxid 30 in Abhängigkeit von der Dicke der Oxidschicht 30 vor diesem Schritt auf ungefähr 350 Angström wachsen. Alternativ kann eine schwache Phosphor-Implantation durch den Übergangsbereich 36 vor dem Aufwachsen des Fensteroxids 34 für einen verbesserten Betrieb der Zelle verwendet werden.
Wegen der gekrümmten Oberfläche des Übergangsbereichs 36 kann die Weite des Tunnelfensters 34 durch Variieren der Zeitdauer für den durchgeätzten Übergangsbereich 36 gesteuert werden.
Nun wird auf Fig. 1d Bezug genommen. Eine erste Polysiliziumschicht ("Poly 1") 38, die zuvor oder in situ (N+ )-dotiert wurde, so daß sie leitfähig ist, wird auf der Oberfläche des Wafers bis zu einer Dicke von ungefähr 3.500 Angström angebracht, und eine Beschichtung 40 aus Oxid, oder vorzugsweise Oxid-Nitrid-Oxid, wird gebildet, um die erste Polysiliciumschicht 38 von einer zweiten Polysiliciumschicht, die weiter unten beschrieben wird, zu trennen.
Nach Fig. 1e wird die Polysiliziumschicht 38 der ersten Ebene wird unter Verwendung von Photoresist strukturiert, um mehrere Floating-Gate-Leiter 42 zu definieren. Die Oxid- Nitrid-Oxid-Schicht 40 wird dann unter Verwendung dieses Photoresists als Maske geätzt, und die Polysiliziumschicht 38 (Fig. 1d) wird dann in einem selbstjustierenden Schritt geätzt, um teilweise die Floating-Gate-Leiter 42 zu definieren. An diesem Punkt sind die Floating-Gate-Leiter 42 längliche Streifen, die in der (y)- oder Spaltenrichtung verlaufen, die senkrecht zur Papierebene der Fig. 1e steht. Ein späterer Stapel-Ätzprozess (unten beschrieben) trennt die Floating-Gate-Leiter in jeder Spalte voneinander.
Die Oxidschicht 30 wird dann von der Oberfläche der Unterkanalbereiche 44 der Kanalbereiche 32 geätzt und eine Schwelleneinstellungs-Implantation kann innerhalb der Unterkanalbereiche 44 durchgeführt werden, wobei der vergrabene (N+)-Oxidbereich 28 und der Floating-Gate-Leiter 42 als eine selbstjustierende Maske verwendet werden.
Danach wird ein Oxidationsschritt durchgeführt, der die freiliegenden vertikalen Ränder des Floating-Gate-Leiters 42 oxidiert. Dieser Oxidationsschritt definiert ebenfalls die Dicke einer Gate-Oxidschicht 46 über jedem Unterkanalbereich 44. Die Dicke des Gateoxids 46 beträgt ungefähr 400 bis 500 Angström.
Als nächstes wird eine zweite Polysiliziumschicht, die, um leitfähig zu sein, (N+)-dotiert wurde, abgeschieden und unter Verwendung von Photoresist strukturiert, um mehrere parallele, räumlich für sich angeordnete Wortleitungen oder Steuer-Gates 48 zu erzeugen. Zur gleichen Zeit, in der die Steuer-Gate-Leiter 12 definiert werden, werden die Kanten der Polysilizium-Floating-Gate-Leiter 42 der ersten Ebene in der Y-Richtung definiert, die vertikal zur Papierebene der Fig. 1e liegt. Es ist zu erkennen, daß die Figuren nur schematisch und nicht unbedingt maßstäblich angefertigt wurden. Insbesondere sind die Dicken der ersten und zweiten Polysiliziumschichten 38 und 48 im allgemeinen viel größer als die Dicken der Oxidschichten 34, 30 und 46.
Ein Vorteil des Plazierens des Tunnelfensters 34 auf die vom Drain-Bereich 26 aus entgegengesetzte Seite des Source-Bereichs 24 besteht darin, daß die Ausrichtung der Masken während der Herstellung im Vergleich zu herkömmlichen Verfahren wesentlich unkritischer ist. Außerdem wird die Durchbruchspannung am Übergang zwischen dem vergrabenen (N+)-Source- Bereich 24 und dem Substrat 10 erhöht, da das darüberlagernde Oxid auf allen Seiten des PN-Übergangs eine größere Dicke als das 100 Angström dicke Tunneloxid 34 aufweist.
Zusätzlich kann die Gesamtgröße der Zelle reduziert werden, da Ausrichtungen für das Tunneloxid 34 nicht betrachtet zu werden brauchen. Das Tunneloxid selbst kann eine Breite aufweisen, die schmaler als die minimale Breite ist, die von herkömmlichen Entwurfsregeln zugelassen wird. Folglich kann die Zelle in einem neuen Entwurf verkleinert werden.
In den Fign. 2, 3 und 4a-4c, und insbesondere in Fig. 2 ist eine Draufsicht auf einen kleinen Teil einer Matrix gezeigt. Mehrere Speicherzellen sind jeweils mit der Ziffer 50 gekennzeichnet und auf einer Fläche der Halbleiterschicht 10 in Zeilen und Spalten gebildet. Jede Zeile der Zellen 50 weist eine in das Substrat 10 eindiffundierte längliche Bitleitung oder einen Source-Bereich 24 auf, der durch Punktierung gekennzeichnet ist. Außerdem ist für jeden Source-Bereich 24 ein länglicher diffundierter Drain-Bereich 26 in das Substrat 10 eindiffundiert, der in einer Längsrichtung parallel zu seinem zugehörigen Source-Bereich 24 verläuft. Der Drain-Bereich 26 ist ebenfalls durch Punktierung gekennzeichnet.
Für jede Zelle 50 wird ein durch ein gestricheltes Rechteck gekennzeichneter Floating-Gate-Leiter 42 vorgesehen, der isoliert über einem Unterkanalbereich 52 (Fig. 1e) eines entsprechenden Kanalbereichs 32 angebracht ist und auch in Form eines länglichen horizontalen Streifens ganz über dem jeweiligen Source-Bereich 24 gebildet ist und sich über den Drain-Bereich 26 der nächsten benachbarten Zelle erstreckt. Jede Zelle 10 weist darüber hinaus ein durch eine gestrichelte Umrißlinie dargestelltes Tunnelfenster 34 auf, das unter dem jeweiligen Floating-Gate-Leiter liegt. Jedes Tunnelfenster 34 kann so lang sein, wie die Breite des Wortleitungsleiters 48, unter dem es liegt.
Die horizontalen (wie in Fig. 2 zu sehen) Kanten jedes Floating-Gate-Leiters 42 verlaufen in einer Linie mit den jeweiligen Wortleitungsleitern 48; die dargestellte Abweichung zwischen den Kanten dient lediglich dem Zweck der Klarheit. Jede Zeile der Zellen 50 weist einen Wortleitungsleiter 48 auf, der sich über diese in einer horizontalen (x) Richtung erstreckt.
Die Kopplung zwischen dem Steuer-Gate-Leiter 48 und den jeweiligen darunterliegenden Floating-Gate-Leitern 42 ist verbessert worden, da sich jeder Floating-Gate-Leiter 42 sowohl vollständig über die jeweilige Bitleitung 24 als auch über einen isolierenden Oxidbereich 16 (z.B. durch die Klammer in Fig. 2 dargestellt) erstreckt. Daher wird ein größerer Teil der programmierenden/löschenden Spannungen, die an das Steuer-Gate oder den Wortleitungsleiter 48 an einer Zeile der Zellen angelegt wird, zwischen dem Floating-Gate-Leiter 42 und der darunterliegenden Source- oder Bitleitung 24 erscheinen. Jede Zelle 50 ist insofern "kontaktfrei", als kein Source- oder Drain-Kontakt von oben in der Nähe der Zelle selbst erforderlich ist.
In einer Ausführungsform wird ein Bereich 53, der in Fig. 2 durch die gestrichelte Umrandung dargestellt ist, verwendet, um die Zellen in der (y)- oder vertikalen Richtung voneinander zu isolieren. Dieser Bereich 53 kann eine dicke Feldoxidschicht sein, die den Feldoxidbereichen 16 entspricht, wie in Fig. 1e gezeigt ist. Ersatzweise kann jeder Bereich 53 mit einem p-Typ-Störstoff implantiert werden.
Fig. 3 ist eine Schnittansicht, die im wesentlichen entlang der Linie 3-3 der Fig. 2 aufgenommen wurde, und zeigt die isolierenden Bereiche 53 zwischen den länglichen Source- Bereichen 24 und den benachbarten Drain-Bereichen 26 an den nicht zur Zelle gehörenden Stellen der Matrix. Fig. 4a-4c sind schematische Schnittansichten, die jeweils entlang der Linien 4a-4a, 4b-4b und 4c-4c von Fig. 2 aufgenommen wurden, die die Anordnung eines Wortleitungsleiters 48 über dem Substrat und den Gate-Oxidschichten 30 und 46 (in den Fällen der Fig. 4a und 4b) und in den Fällen der Fig. 4b und 4c die erweiterte Kopplung zwischen dem Wortleitungsleiter 48 und einem der Floating-Gate-Leiter 42 innerhalb der gleichen Zeile zeigen. Obwohl es in den Figuren nicht dargestellt ist, ist es wünschenswert, nach dem Stapel-Ätzprozess ein Deck- und Seitenwandoxid auf allen offenliegenden Polysiliziumoberflächen zu bilden. Das verbessert die Datenspeicherung.
Die Arbeitsweise des Bauelemente kann am besten mit Hilfe der unmittelbar folgenden Tabelle beschrieben werden. TABELLE PROGRAMMIEREN LESEN LÖSCHEN BLOCKLÖSCHEN FLOATEND SPANNUNGSWERTE FÜR DIE OBIGE TABELLE FALL
Die Tabelle sollte in Verbindung mit Fig. 5a gelesen werden, die einen schematischen elektrischen Schaltplan eines 3x3- Ausschnitte einer Matrix von EEPROM-Zellen gemäß der Erfindung darstellt, wobei die entsprechenden Teile durch die gleichen Ziffern, die überall in den Fig. 1a-5b verwendet wurden, gekennzeichnet sind. Es wird ebenfalls auf Fig. 1e für die damit verbundene räumliche Struktur Bezug genommen.
Die erste Spalte der obigen Tabelle besteht aus einer Gruppe von Spannungen, die an verschiedene Komponenten der Speicherzelle 50, die an der (1,1)-Position der in Fig. 5a als Kreis dargestellten Mini-Matrix liegt, angelegt sind. Eine Programmier-Spannung im Bereich zwischen 16 und 18 Volt wird an die ausgewählte Wortleitung WL1 angelegt. Der ausgewählte Sourceanschluß S1 weist eine zweite an sie angelegte programmierende Spannung von 0V auf, wodurch zwischen dem Source-Bereich 24 und dem Steuer-Gate 48 ein elektrisches Potential zwischen 16 und 18 Volt erscheint. Die beschriebene Zelle weist einen kapazitiven Kopplungskoeffizienten von ungefähr 0,7 bis 0,8 zwischen dem Wortleitungsleiter 48 und dem Floating-Gate-Leiter 42 auf. Daher kann zwischen dem Floating-Gate-Leiter 42 und der Bitleitung 24 ein Programmierpotential von ungefähr 12 bis 13 Volt bestehen. In der beschriebenen EEPROM-Zelle 50 reicht das aus, um Elektronen aus dem Source-Bereich 24 über das Programmierfenster 34 mittels des Fowler-Nordheim-Tunneleffekts auf den Floating- Gate-Leiter 42 zu ziehen.
In der Zwischenzeit wird dem dem Source-Anschluß S1 zugeordneten Drain-Anschluß D1 erlaubt zu floaten, so daß in der Zelle, die programmiert wird, kein Drain-Source-Strom vorliegt. Die nicht ausgewählten Source-Bereiche S0 und S2 werden auf der Spannung VAUX2 gehalten, die in der dargestellten Ausführungsform im Bereich zwischen 6 und 7 Volt gewählt ist. Unter Einbeziehung der kapazitiven Kopplung beträgt das Differenzpotential zwischen dem Floating-Gate-Leiter 42 und den nicht ausgewählten Source-Bereichen 24 lediglich ungefähr 6 bis 7 Volt, was nicht ausreicht, um den Fowler-Nordheim-Tunneleffekt über dem Tunnel-Oxidfenster 34 der nicht ausgewählten Zellen 50 zu verursachen.
Es kann sein, daß viele der nicht ausgewählten Zellen 50 Floating-Gate-Leiter 42 besitzen, die bereits programmiert sind, so daß an Ihnen eine negative Spannung im Bereich zwischen -2 bis -4 Volt anliegt. Weil an jedem der nicht ausgewählten Source-Bereiche oder jeder der nicht ausgewählten Bitleitungen S0 und S2 6 bis 7 Volt anliegen, kann ein merkliches elektrisches Potential von ungefähr 8 bis 11 Volt über den Tunnel-Oxidfenstern 34 dieser nicht ausgewählten, aber programmierten Zellen bestehen, so daß diese programmierten Bits einige Ladung verlieren können. Um dieser "Bitleitungs-Beanspruchung" entgegenzuwirken, besitzen die nicht ausgewählten Wortleitungen WL0 und WL2 eine positive an sie angelegte Spannung, die dazu dient, das elektrische Feld über den Tunnel-Oxidfenstern 34 zu schwächen. Diese Spannung wird jedoch darüber hinaus so ausgewählt, daß sie einen wesentlich geringeren positiven Wert als die Wortleitungs-Programmierspannung aufweist. In der dargestellten Ausführungsform wird die Spannung VAUX1 im Bereich zwischen 7 und 9 Volt gewählt.
Die zweite Spalte der Tabelle beschreibt die an verschiedene Komponenten der Zelle 50 angelegten Spannungen, wenn es gewünscht ist, daß diese gelesen wird. Es sind zwei Alternativen unter den jeweiligen Spaltenüberschriften Alt 1 und Alt 2 angegeben. Gemäß dem Leseverfahren von Alt 1 liegt an den inaktivierten Wortleitungen WL0 und WL2 eine Spannung von 0 Volt an, so daß die Unterkanäle 44 (Fig. 1e) nichtleitend sind, und ein geringer oder gar kein Drain-Source-Strom fließt. Eine relativ kleine positive Spannung von 3 Volt wird an die ausgewählte Wortleitung WL1 angelegt, um den Unterkanal oder das Durchgangsgate 44 der ausgewählten Zelle leitend zu machen. Die nicht ausgewählten Drain-Bitleitungen D0 und D2 dürfen floaten, während ein Potential von 0 Volt an jede der Source-Bereiche S0-S2 angelegt ist. An die Drain-Bitleitung D1 der ausgewählten Zelle ist eine Spannung VDD von 1,5 Volt angelegt, um eine Potentialdifferenz zwischen dem ausgewählten Drain-Bereich und dem ausgewählten Source-Bereich zu erzeugen.
Wenn eine Null- oder negative Spannung an dem Floating-Gate- Leiter 42 der ausgewählten Zelle anliegt, wird der Unterkanal 52 (Fig. 1e) nichtleitend gemacht, und eine logische "Null" wird an der ausgewählten Drain-Leitung 24 gelesen.
Falls andererseits an dem Floating-Gate-Leiter 42 eine positive Spannung anliegt, wird der Unterkanal 52 leitend sein. Da der Unterkanal 44 ebenfalls leitend ist, wird der Strom an dem Drain-Bereich 26 (Fig. 1e) als eine logische "Eins" gelesen.
Die zweite Lesealternative Alt 2 entspricht der ersten mit der Ausnahme, daß an die ausgewählte Source S1 eine Spannung von 1,5 Volt angelegt ist und daß das "Eins" oder "Null"- Bit an der Source S1 gelesen wird.
Die dritte Spalte der Tabelle gibt die Spannungen für ein Bit-Löschen an. Die für dieses Bit-Löschen ausgewählte Zelle ist durch einen Kreis in Fig. 5a markiert. An die ausgewählte Wortleitung WL1 ist eine Löschspannung VEW angelegt, während an die ausgewählte Source S1 eine zweite Löschspannung VEB angelegt ist. Bei den beschriebenen Eigenschaften der Zelle beträgt die Differenz zwischen VEB und VEW ungefähr 14 Volt. Eine nichtlöschende, nicht programmierende Spannung VAUX3 ist an die nicht ausgewählten Wortleitungen WLO und WL2 angelegt. VAUX3 wird nahe an VEB gewählt, so daß über dem Tunnel-Fenster 34 (Fig. 1e) lediglich ein kleines elektrisches Feld liegt. Alle Drains D0-D2 dürfen floaten und an die nicht ausgewählten Source-Bereiche S0 und S2 ist eine Spannung von ungefähr null Volt ( 0V) angelegt.
In einer Ausführungsform wird eine negative Spannungsquelle für die beschriebene Matrix bereitgestellt. In diesem Fall (Fall 1) kann ein Spannungswert von -5 Volt für VEW und VEB demgemäß zwischen 9 und 10 Volt gewählt werden. Das wird ein ausreichendes positives elektrisches Potential in der Richtung des Source-Bereichs 24 verursachen, so daß ausreichend Elektronen bei der Anwendung eines Löschimpulses von ausreichender Länge aus dem Floating-Gate-Leiter 42 getrieben werden, so daß VAUX3 ungefähr zwischen 10 und 12 Volt gewählt wird, um relativ nahe an VEB zu liegen.
In einem zweiten Fall ist keine negative Spannungsquelle erforderlich. Für VEW kann stattdessen ein Spannungswert von 0 Volt und für VEB ein großer positiver Spannungswert von z.B. 14 Volt gewählt werden. VAUX3', die an die nicht ausgewählten Source-Bereiche angelegt ist, wird in diesem Falle etwas höher oder ungefähr bei einem Wert von 10 bis 12 Volt gewählt.
Fig. 5b zeigt den Fall eines Block-Löschens mehrerer der Zellen 50, die jeweils zwischen S1 und D1 angeschlossen sind. Bei einem Block-Löschen werden eine oder mehrere Spalten von Zellen gleichzeitig gelöscht. An jede der Wortleitungen WL0-WL2 ist Löschspannung VEW angelegt. Alle Drainbereiche D0-D2 dürfen floaten, und an die nicht ausgewählten Source-Bereiche S0 und S2 ist eine Spannung von ungefähr null Volt (0 V) angelegt. An der ausgewählten Source S1 liegt wie zuvor eine Spannung VEB.
Nun wird auf die Fig. 6 Bezug genommen, in der ein Zeitdiagramm für den oben beschriebenen Fall 1 dargestellt ist, in dem für den Chip ein negatives Spannungspotential verfügbar ist. Die nicht ausgewählten Wortleitungen WL0 und WL2 steigen von 0 auf ungefähr 9 Volt an. Zur ungefähr gleichen Zeit steigt die ausgewählte Wortleitung WL1 für eine Anfangsperiode von einer Millisekunde auf ungefähr 9 Volt an. Die nicht ausgewählten Source-Bitleitungen S0 und S2 bleiben durchweg bei 0 Volt. Die ausgewählte Bitleitung S1 steigt, eine kurze Zeit nachdem die Wortleitungen auf 9 Volt angehoben worden sind, auf ungefähr 9 bis 10 Volt an. Die ausgewählte Bitleitung S1 sollte erst, nachdem die nicht ausgewählten Wortleitungen WL0 und WL2 auf eine Spannung von bis zu 10 bis 12 Volt angehoben worden sind, auf ihre Löschspannung zwischen 9 und 10 Volt angehoben werden, um eine "Störung" der nicht ausgewählten Zellen zu vermeiden.
Kurz nachdem die Source-Leitungs-Löschspannung an S1 angelegt worden ist, wird die ausgewählte Wortleitung WL1 für ein Intervall, das ausreicht, um eine ausreichende Zahl von Elektronen aus dem Floating-Gate-Leiter 42 der ausgewählten Zelle zu treiben, von ungefähr 9 Volt auf ihre Löschspannung von - 5 Volt reduziert, so daß eine positive Spannung an dem Floating-Gate-Leiter 42 liegen wird. Die ausgewählte Wortleitung WL1 wird danach in ihren nicht ausgewählten Zustand von 10 bis 12 Volt zurückgebracht. Als nächstes wird die ausgewählte Source-Bitleitung S1 auf ihren "Lese-Modus"- Zustand von 0 Volt zurückgebracht. Kurz danach werden die Wortleitungen WL0-WL2 ebenfalls in ihren "Lese-Modus" von 0 Volt zurückgebracht.
Spannungs-Zeit-Diagramme für den Fall 2 sind in Fig. 7 dargestellt. Die nicht ausgewählten Bitleitungen S0 und S2 liegen bei ungefähr 0 Volt. Die nicht ausgewählten Wortleitungen WL0 und WL2 werden auf ungefähr 10 bis 12 Volt angehoben. Diese Spannung ist unzureichend, um ein Rückwärtstunneln der Elektronen von den Floating-Gate-Leitern, die zwischen den inaktivierten Wortleitungen 42 und den inaktivierten Source-Bitleitungen 24 liegen, zu verursachen. Die ausgewählte Wortleitung WL1 wird während des gesamten Löschzyklus auf 0 Volt gehalten.
Nachdem die nicht ausgewählten Wortleitungen WL0 und WL2 auf einen Wert von ungefähr 10 bis 12 Volt angehoben wurden, wird die ausgewählte Source-Leitung S1 auf 14 Volt angehoben. Die Spannungsdifferenz zwischen der ausgewählten Bitleitung und den nicht ausgewählten Wortleitungen wird nur ein kleines elektrisches Feld verursachen, das nicht ausreicht, um eine Lösch-Störung zu verursachen. Eine Spannungsdifferenz von 14 Volt besteht zwischen der ausgewählten Wortleitung und der ausgewählten Source-Leitung, die, nachdem die kapazitive Kopplung berücksichtigt worden ist, ausreicht, um eine genügende Zahl von Elektronen aus dem ausgewählten Floating-Gate-Leiter 42 zu treiben, so daß an ihm eine positive Spannung zurückbleibt. Ein Impuls von ungefähr 10 Millisekunden Dauer ist in der Lage, diesen Löschvorgang zu erfüllen. Ein kleines Zeitintervall darf vergehen, bevor die ausgewählten Wortleitungen 48 in ihren "Lese-Modus"-Zustand von 0 Volt gebracht werden.
Insgesamt wurde ein neues Verfahren zum Löschen einer EEPROM-Zelle gezeigt und beschrieben. Die Zelle integriert eine Floating-Gate-Struktur und ein Durchgangs-Gate zwischen einem Source-Bereich und einem Drain-Bereich, obwohl das Konzept auch für Ein-Transistor-Zellen arbeitet. Die Erfindung ermöglicht sowohl das Block- als auch das Bit-Löschen, und die Löschspannungen können entsprechend zur An- oder Abwesenheit einer negativen Spannungsversorgung auf dem Chip gewählt werden.
Obwohl die bevorzugten Ausführungsformen der vorliegenden Erfindung und ihre Vorteile in der obigen genauen Beschreibung dargestellt worden sind, soll die Erfindung nicht darauf, sondern nur durch den Schutzumfang der beigefügten Ansprüche beschränkt werden.

Claims

1. Verfahren zum Löschen elektrisch löschbarer und programmierbarer Festspeicherzellen (50) in einer Halbleitermatrix mit Zeilen und Spalten solcher Zellen, wobei jede Spalte mit Speicherzellen (50) eine längliche Halbleiter-Source-Bitleitung (24, S0-S2) aufweist, die sich im Abstand von einer länglichen Halbleiter-Drain-Bitleitung (26) befindet, enthaltend die Schritte:

Vorwählen einer ersten (VEW) und einer zweiten Löschspannung (VEB) in der Weise, daß die zweite Löschspannung wesentlich positiver als die erste Löschspannung ist;

Anlegen der ersten Löschspannung (VEW) an jeden von mehreren Wortleitungsleitern (48), die so gebildet sind, daß sie im Abstand von und über jeweiligen Zeilen mit Speicherzellen (50) verlaufen, wobei jeder Wortleitungsleiter (48) für jede Zelle (50) in einer entsprechenden Zeile isolierend neben einem dazugehörigen Floating-Gate- Leiter (42) angeordnet ist;

Anlegen der zweiten Löschspannung (VEB) an eine aus den Source-Bitleitungen (24, S0-S2) ausgewählte Source-Bitleitung (S1), wobei ein isolierendes Programmierfenster (34) für jede Zelle (50) in einer jeweiligen Spalte mit Speicherzellen (50) den Floating-Gate-Leiter (42) dieser Zelle (50) von der Source-Bitleitung (24) der jeweiligen Spalte mit Speicherzellen (50) im Abstand hält; und

Ermöglichen des Floatens der Drain-Bitleitung (26) dieser Spalte mit Speicherzellen (50);

wodurch abhängig von diesen-Schritten des Anlegens der ersten und zweiten Löschspannungen und des Ermöglichens des Floatens der Drain-Bitleitung (26) zu jeder Spalte mit Speicherzellen (50) Elektronen aus jedem programmierten Floating-Gate-Leiter (42) in der Spalte mit Speicherzellen (50), die der ausgewählten Source-Bitleitung (S1) zugeordnet ist, zu der ausgewählten Source-Bitleitung (S1) gezogen werden, damit zuvor programmierte Floating-Gate-Leiter (42) in der Spalte mit Speicherzellen (Zeile) gelöscht werden;

dadurch gekennzeichnet, daß das Verfahren zum Löschen eines Blocks der Speicherzellen ferner enthält:

Vorwählen einer dritten Spannung ( 0V) in der Weise, daß die zweite Löschspannung (VEB) wesentlich positiver als die dritte Spannung ist;

Anlegen der dritten Spannung an die aus den Source- Bitleitungen (24, S0-S2) nicht ausgewählten Source-Bitleitungen (S0, S2); und daß in Abhängigkeit von den Schritten des Anlegens der ersten Löschspannung, des Anlegens der dritten Spannung und des Ermöglichens des Floatens der Drain-Bitleitung (26) jeder Spalte mit Speicherzellen (50) ein elektrisches Potential zwischen den übrigen nicht ausgewählten Source-Leitungen (S0, S2) und den zugehörigen Floating-Gate-Leitungen (42) erzeugt wird, das nicht ausreicht, die Floating-Gate-Leiter (42), die den nicht ausgewählten Source-Bitleitungen (S0, S2) zugeordnet sind, zu löschen.

2. Verfahren nach Anspruch 1, bei welchem der Schritt des Vorwählens der ersten und der zweiten Löschspannung das Auswählen der ersten Löschspannung mit etwa -5V und das Auswählen der zweiten Löschspannung mit einem Wert im Bereich von 9 bis 10V enthält.

3. Verfahren nach Anspruch 1, bei welchem der Schritt des Vorwählens der ersten und der zweiten Löschspannung die Schritte enthält:

Auswählen der ersten Löschspannung mit einem Wert von etwa 0V; und

Auswählen der zweiten Löschspannung mit einem positiven Potential, das ausreicht, Elektronen zu der ausgewählten Bitleitung aus jedem zugeordneten Floating-Gate-Leiter (42) zu treiben.

4. Verfahren nach Anspruch 3, bei welchem der Schritt des Vorwählens der zweiten Löschspannung den Schritt des Auswählens der zweiten Löschspannung mit einem Wert von etwa 14V enthält.

5. Verfahren nach einem der vorhergehenden Ansprüche, bei welchem das isolierende Programmierfenster (34) eine Schicht aus Siliziumdioxid mit einer Dicke in der Größenordnung von 100 Å aufweist, jeder Floating-Gate-Leiter (42) durch eine Oxid-Nitrid-Oxid-Isolatorschicht mit einer Dicke in der Größenordnung von 400 Å im Abstand von einem zugehörigen Wortleitungsleiter (48) in Ausrichtung auf das Programmierfenster (34) liegt, wobei die Differenz zwischen der ersten und der zweiten Löschspannung mit etwa 14 V vorgewählt wird.

6. Verfahren zum Löschen eines Bits in einer Matrix elektrisch löschbarer und programmierbarer Festspeicherzellen (50) in einer Matrix aus Zeilen und Spalten solcher Zellen (50), wobei jede Spalte mit Speicherzellen (50) eine längliche Halbleiter-Source-Bitleitung (24, S0-S2) aufweist, die sich im Abstand von einer länglichen Halbleiter-Drain-Bitleitung (26) befindet, enthaltend die Schritte:

Anlegen der ersten Löschspannung (VEW) aus einem aus mehreren Wortleitungsleitern (48, WL0-WL2) ausgewählten Wortleitungsleiter (WL1), der so gebildet ist, daß er im Abstand von und über jeweiligen Zeilen mit Speicherzellen (50) liegt, wobei jeder Wortleitungsleiter (48, WL0-WL2) für jede Zelle (50) in der jeweiligen Zeile isolierend neben deren Floating-Gate-Leiter (42) angeordnet ist;

Anlegen der zweiten Löschspannung (VEB) an eine aus den Source-Bitleitungen (24, S0-S2) ausgewählte Source-Bitleitung (S1), wobei ein isolierendes Programmierfenster (34) für jede Zelle (50) in einer jeweiligen Spalte mit Speicherzellen (50) den Floating-Gate-Leiter (42) dieser Zelle (50) von der Source-Bitleitung (24, S0-S2) der jeweiligen Spalte mit Speicherzellen (50) im Abstand hält;

Ermöglichen des Floatens der Drain-Bitleitung (26) jeder Spalte mit Speicherzellen (50), wodurch abhängig von den Schritten des Anlegens der ersten und der zweiten Löschspannung und des Ermöglichens des Floatens der Drain-Bitleitung (26) jeder Spalte mit Speicherzellen (50) überschüssige Elektronen von dem Floating-Gate-Leiter (42) an der Schnittstelle der ausgewählten Source-Bitleitung (S1) und des ausgewählten Wortleitungsleiters (WL1) zu der ausgewählten Source-Bitleitung (S1) gezogen werden und dadurch der dazwischenliegende Floating-Gate-Leiter (42) gelöscht wird;

dadurch gekennzeichnet, daß das Verfahren ferner enthält:

Anlegen einer Nicht-Löschspannung an die übrigen, nicht ausgewählten (WL0, WL2) der Wortleitungsleiter (48, WL0- WL2), die näher bei der zweiten Löschspannung liegt als die erste Löschspannung, wodurch abhängig von den Schritten des Anlegens der Nicht-Löschspannung, des Ermöglichens des Floatens der Drain-Bitleitung (26) jeder Spalte mit Speicherzellen (50) und des Anlegens der zweiten Löschspannung zwischen den nicht ausgewählten Floating-Gate-Leitern (42), die der ausgewählten Source-Bitleitung (S1) zugeordnet sind und der ausgewählten Source-Bitleitung (S1) ein elektrisches Potential erzeugt wird, das nicht ausreicht, die nicht ausgewählten Floating-Gate-Leiter (42) zu löschen, die der ausgewählten Source-Bitleitung zugeordnet sind;

Vorwählen einer dritten Spannung in der Weise, daß die zweite Löschspannung wesentlich positiver als die dritte Spannung ist;

Anlegen der Dritten Spannung an die übrigen nicht ausgewählten (S0, S2) der Source-Bitleitungen (24, S0, S2); und das abhängig von den Schritten des Anlegens der ersten Löschspannung, des Anlegens der dritten Spannung und des Ermöglichens des Floatens der Drain-Bitleitung (26) jeder Spalte mit Speicherzellen (50), ein elektrisches Potential zwischen den übrigen Bitleitungen und den der ausgewählten Source-Bitleitung (S1) zugeordneten nicht ausgewählten Floating-Gate-Leitern (42) erzeugt wird, das nicht ausreicht, die nicht ausgewählten Floating-Gate-Leiter (42) zu löschen, die der ausgewählten Source-Bitleitung (S1) zugeordnet sind.

7. Verfahren nach Anspruch 6, ferner enthaltend die Schritte: Auswählen der ersten Löschspannung mit einem Wert von etwa -5V; und

Vorwählen der zweiten Löschspannung mit einem Wert im Bereich von 9 bis 10V.

8. Verfahren nach Anspruch 6, ferner enthaltend die Schritte:

Vorwählen der ersten Löschspannung mit einem Wert von etwa 0V; und

Vorwählen der zweiten Löschspannung mit einem positiven Spannungswert.

9. Verfahren nach Anspruch 8, ferner enthaltend den Schritt des Vorwählens der zweiten Löschspannung mit einem Wert von etwa 14V.

10. Verfahren nach einem der Ansprüche 6 bis 9, bei welchem jeder Floating-Gate-Leiter (42) durch eine Oxid-Nitrid-Oxid- Isolierschicht mit einer Dicke in der Größenordnung von 400 Å im Abstand von seinem zugehörigen Wortleitungsleiter (48, WL0-WL2) gehalten ist, das isolierende Programmierfenster (34) eine Dicke von etwa 100 Å hat und aus Siliziumdioxid besteht, und die elektrische Potentialdifferenz zwischen dem ausgewählten Wortleitungsleiter (WL1) und der ausgewählten Bitleitung (S1) etwa 14V beträgt.

11. Verfahren nach einem der Ansprüche 6 bis 10, ferner enthaltend den Schritt des Vorwählens der Nicht-Löschspannung mit einem Wert im Bereich von 9 bis 12V.