DE69932703T2

DE69932703T2 - Verfahren zur Differenzierung von Programmier- und Löschspannung in nichtflüchtigem Speicher und Herstellungsverfahren hierfür

Info

Publication number: DE69932703T2
Application number: DE69932703T
Authority: DE
Inventors: Enrico Gomiero; Federico Pio; Paola Zuliani
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 1999-04-21
Filing date: 1999-04-21
Publication date: 2007-09-06
Anticipated expiration: 2019-04-22
Also published as: US6535431B1; DE69941829D1; EP1715491A2; EP1047078B1; EP1715491A3; US6803630B2; US20030165075A1; EP1715491B1; DE69932703D1; EP1047078A1

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Einstellen der Löschungs-Programmierungsspannung in nicht-flüchtigen Halbleiterspeichern, welche Speicher mit wenigstens einer Matrix von Speicherzellen mit einem Floating-Gate, einem Steuer-Gate und einem Drain- und Source-Anschluss gebildet sind, und welche durch das Byte in Reihen und Spalten organisiert sind, wobei jedes Byte eine Gruppe von Zellen mit jeweiligen Steuer-Gates aufweist, die parallel zueinander mit einer gemeinsamen Steuerleitung über ein Auswahlelement des Byte-Schaltertyps verbunden sind, und wobei jede Zelle mit einer jeweiligen Steuerspalte über ein Auswahlelement des Bit-Schaltertyps verbunden ist.
Gebiet der Erfindung
In einem nicht-flüchtigen NOR-Speicher, beispielsweise vom EEPROM-Typ, ist die Matrix von Elementarzellen durch das Speicherwort, das heißt durch das Byte, gemäß einer bekannten Schaltungsdarstellung organisiert, die in 1 dargestellt ist.
2 zeigt einen vergrößerten Maßstab des Layouts eines Teils des nicht-flüchtigen Speichers des EEPROM-Typs.
Jedes Byte bildet ein Speicherwort und umfasst eine Serie von wenigstens acht Floating-Gate-Transistoren, wobei jeder in Reihe mit einem jeweiligen Auswahltransistor (Bit-Schalter) auf einer gemeinsamen Bit-Leitung der Zellenmatrix verbunden ist.
Jeder Floating-Gate-Transistor hat ein Steuer-Gate, das mit dem Floating-Gate gekoppelt ist, wobei die Steuer-Gates der acht Speicherzellen, die das Byte bilden, parallel zueinander durch eine gemeinsame Polysilizium-Verbindung verbun den sind. Diese Steuer-Gates sind außerdem mit einer Metallisierungsleitung CG über einen Byte-Schalter verbunden.
Die Gates des Byte-Schalters und die acht Bit-Schalter (allgemeiner alle Schalter der gleichen Wortleitung) sind parallel zueinander durch eine Polysilizium-Verbindung verbunden.
Der Löschungsbetrieb wird typischerweise byte-weise durchgeführt, indem die m-te Wortleitung (WL), entsprechend der m-ten Matrixreihe, und das n-te Steuer-Gate (CG), entsprechend der n-ten Bytespalte, adressiert werden.
Der Byte-Schalter wird betrieben, indem eine erhöhte Spannung (beispielsweise von 16V) an die m-te Wortleitung WL angelegt wird, sodass eine Löschspannung übertragen werden kann, welche an eine n-te Metallisierungsleitung CG an das Steuer-Gate des gewünschten Byte-Transistors angelegt wird. Auf diese Weise werden Elektronen auf das Floating-Gate injiziert, bekannt als Fowler-Nordheim-Tunnel-Phänomen, um die Schwellenspannung für jedes Bit anzuheben.
Das Schreiben von individuellen Bits innerhalb eines Bytes wird erreicht, indem die jeweilige Wortleitung WL (welche auf 16V beispielsweise vorgespannt sein kann, wobei all die anderen Wortleitungen auf einem Massepotenzial sind) adressiert wird, und indem eine Schreibspannung (Vpp) an einen Knoten BL k angelegt wird; dem Knoten ist es ermöglicht, abhängig davon, ob das Bit zu schreiben oder in einem gelöschten Zustand zu halten ist, zu floaten. Die Schreibspannung, die an den Knoten BL k angelegt ist, wird an den Drain-Anschluss des Floating-Gate-Transistors (das heißt, zu der Speicherzelle) mittels des Auswahltransistors oder Bit-Schalters transferiert, wobei dadurch das Floating-Gate von Elektronen abgereichert wird und die Schwellenspannung der Speicherzelle vermindert wird.
Der Zelleninhalt wird durch Vorspannung der m-ten Wortleitung WL der ausgewählten Matrixreihe auf eine geeignete Spannung gelesen, wobei die n-te Spalte CG (wie sie auf eine Zwischenspannung auf die Schwellenwerte der gelesenen und der gelöschten Zellen vorgespannt ist) adressiert wird, und wobei eine Lesespannung an dem Knoten BL k angelegt wird. Durch Erfassen des Stroms, der durch die Bitleitung getrieben wird, kann der geladene Zustand des Floating-Gates gefunden werden, wobei eine größere oder eine geringere Menge an Strom getrieben wird, abhängig davon, ob es negativ oder positiv ist.
Die Schreib-/Lösch-Spannung wird innerhalb der Speichervorrichtung erzeugt und eingestellt. Deshalb ist eine einzelne Einstellung für beide Operationen wünschenswert; man beachte das schematische Beispiel in 3.
Es ist erkennbar, dass eine Variation ΔVt in der Schwellenspannung mit Bezug auf einen Wert Vt^U-V auftritt, welcher dem Nichtvorhandensein von Ladung in dem Floating-Gate entspricht, gemäß einem von zwei Zuständen: gelöscht oder geschrieben. Diese Spannungsvariation ist an den Injektionsstrom F-N gebunden, gegeben durch die folgende Beziehung (1):
Der Strom F-N wiederum ist abhängig von dem elektrischen Feld über das Tunneloxid der Speicherzelle; dieses elektrische Feld ist näherungsweise durch die untere Gleichung (2) gegeben.
wobei, VFG(t) = αGVG(t) + αSVS + αDVD(t) + αBVB + QFG(t)/Ctotund wobei α_G, α_S, α_D, α_B die kapazitiven Gate-, Source-, Drain- bzw. Body-Kopplungskoeffizienten sind.
Diese Werte sind als αi = Ci/Ctot gegeben, wobei Ci die Kapazität zwischen dem Floating-Gate und der entsprechenden i-ten Region und Ctot = Σi Ci ist, wie schematisch in 4 dargestellt.
Während der Löschungsphase ist die von null verschiedene eine Spannung die Spannung, die an das Control-Gate angelegt wird, und während der Schreibphase ist die eine von null verschiedene Spannung diejenige, die an den Drain-Anschluss angelegt wird. Deshalb ist (unter Vernachlässigung der Floating-Gate-Variation im geladenen Zustand): |EE ox| ∝ αG·VPP(CG)und |EW ox| ∝ (1 – αD)·VPP(D)
Da die Relation α_G ≈ 1 – α_D wahr ist (es sind α_S, α_B << 1), kann man sagen, dass: |E E ox| ≈ |EW ox| wenn Vpp (CG) = Vpp(D).
Stand der Technik
In den meisten fortgeschrittenen Fabrikationsprozessen von integrierten Halbleiterspeichervorrichtungen kann das Dotieren der Polysiliziumschicht, welche das Floating-Gate der Speicherzelle bildet, nicht stark sein, da CVD-Abscheidungen mit in situ-Dotierung typischerweise benutzt werden und die Anlage Begrenzungen dahingehend aufweist, was Steuerung des Abscheidungsprozesses und das Durchsatz-Phänomen betrifft. Tatsächlich wird, je stärker die Dotierung ist, die Abscheidung langsamer, was offensichtlich die Herstellungskosten beeinflusst.
Zusätzlich ist das Anheben der Floating-Gate-Dotierung, wie zum Beispiel durch Verwendung von bekannten Ionen-Implantations-Techniken, inpraktikabel, da es die Qualität des Tunneloxids signifikant beeinflussen würde, ebenso wegen des Dotierungsprofils, das unvermeidbar "Ionenabgänge" aufweisen würde, welche sich auf das dünne Oxid und das Substrat erstrecken würden.
Mit einer zu leichten Floating-Gate-Dotierung kann ein Spannungsverlust einhergehen als Folge des Floating-Gates-Verarmungs-Phänomens während der Löschungsphase (Vcg = Vpp >> 0), welches sich in einem kleineren effektiven elektrischen Feld über das Tunneloxid im Vergleich zu während der Schreibphase widerspiegeln würde, und dementsprechend in einer Schwellenwert-Variation |Δ Vt^E| < |Δ Vt^W|.
Man wird bemerken, dass dieser Effekt hochgradig unerwünscht ist wegen der Differenz in der Schwellenspannung einer jungfräulichen Zelle, die als eine Referenzzelle in Leseverstärkern verwendet wird, wobei die entsprechende Spannung an den zwei logischen Zuständen nicht die gleiche ist. In anderen Worten, teilt die Spannung Vt nicht die gesamte Schwellenwertvariation.
Um eine ausreichende Schwellenwertsvariation der gelöschten Zellen im Vergleich zu der jungfräulichen Zelle zu erreichen, könnte die Programmierungsspannung Vpp erhöht werden; jedoch würde dies nicht das Problem lösen, die zwei verschiedenen Schwellenspannungen der Zelle symmetrisch zu machen, und außerdem würde dies zu Schreibzuständen führen, welche strapazierender sind als unbedingt notwendig.
Tatsächlich ist eine Injektion von Elektronen von dem Floating-Gate in das Substrat vor allem kritisch in Bezug auf das dünne Oxid als Folge der besonderen Natur der Polysilizium-/Dielektrikum-Schnittstelle. Weiterhin kann eine mögliche Erzeugung von Ladungen, als Folge einer Deflektion der Bänder nahe der N+/Psub-Verbindung, bekannt als Band-Zu-Band-Tunneln, die Vorrichtungszuverlässigkeit beeinträchtigen.
Ein anderes Problem ist, dass der Bit-Schalter eine Schreibsperre der nicht-adressierten Speicherzellen auf der gleichen Bitleitung während der Lesephase sicherstellen muss, zusätzlich zu der Übertragung der Programmierungsspannung Vpp zu dem Zellen-Drain-Anschluss während der Schreibphase.
Um diese Anforderung zu erfüllen, könnte überlegt werden, die Schwellenspannung Vt des Bit-Schalters zu erhöhen, beispielsweise mittels einer dedizierten LVS-Implantierung. Jedoch würde dies erhöhte Herstellungskosten mit sich bringen, da eine zusätzliche Maske in dem Herstellungsprozessfluss notwendig werden würde.
Das US-Patent No. 5 703 087, erteilt am 30. Dezember 1997 an Smayling et al. (Texas Instruments Inc.) beschreibt eine Schaltung und ein Verfahren zur Erzeugung einer Löschungsspannung und einer Programmierungsspannung für ein EEPROM-Feld. Insbesondere wird ein Signal mit einer erhöhten Spannung derart erzeugt und überwacht, dass es abgesteuert wird, wenn es einen ersten vorbestimmten Wert während eines Löschbetriebs und einen zweiten vorbestimmten Wert in einem Programmierungsbetrieb erreicht.
Das dieser Erfindung zu Grunde liegende technische Problem ist, ein Verfahren zur Einstellung der Löschungs-/Programmierungsspannung in nicht-flüchtigen Speichern anzugeben derart, dass die zwei Variationen in der Zellen-Schwellenspannung symmetrisch gemacht werden können, wobei dadurch die zuvor beschriebenen Nachteile des Stands der Technik überwunden werden.
Zusammenfassung der Erfindung
Das Konzept hinter dieser Erfindung ist eines zur Durchführung einer doppelten Einstellung der Programmierungsspannung, wodurch die Programmierungsspannung während der Löschungsphase höher sein kann als während der Schreibphase.
Auf diese Weise kann der Floating-Gate-Verarmung während der Löschungsphase Rechnung getragen werden.
Basierend auf diesem Konzept wird das technische Problem gelöst durch ein Verfahren, wie vorhergehend erwähnt und in dem beiliegenden Anspruch 1 definiert.
Die Merkmale und Vorteile des Verfahrens dieser Erfindung werden offensichtlich mit der folgenden Beschreibung von Ausführungsformen der Erfindung, dargestellt im Wege eines nicht-limitierenden Beispiels mit Bezug auf die beiliegenden Zeichnungen.
In den Zeichnungen:
1 zeigt schematisch ein Schaltungsdiagramm einer konventionellen, nicht-flüchtigen, wort-weise organisierten Speichermatrix;
2 ist eine vergrößerte Draufsicht eines Teils des Layouts der Speichermatrix, die in 1 dargestellt ist;
3 ist eine Blockdarstellung des Einstellungsflusses für eine Programmierungsspannung innerhalb einer elektronischen, nicht-flüchtigen Speichervorrichtung;
4 veranschaulicht in schematischer Weise die kapazitiven Kopplungen zwischen den Anschlüssen einer elementaren, nicht-flüchtigen Speicherzelle;
5 zeigt schematisch eine elektronische, nicht-flüchtige Speichervorrichtung, welche eine Schaltungseinrichtung zur Implementierung des erfinderischen Verfahrens beinhaltet;
6a, 6b, 6c, 6d und 6e sind jeweilige vergrößerte, vertikale Querschnittsdarstellungen parallel zu den Wortleitungen WL, wobei in schematischer Weise ein Teil eines Halbleitersubstrats dargestellt ist, das einer Sequenz von Prozessschritten zur Herstellung einer elektronischen, nicht-flüchtigen Speichervorrichtung gemäß der Erfindung unterworfen wird;
7 zeigt in schematischer Weise ein Detail der Schaltung in 5.
Detaillierte Beschreibung
Mit Bezug auf die Zeichnungsdarstellungen, insbesondere auf das Beispiel, das in 5 dargestellt ist, wird mit 1 allgemein ein Teil einer nicht-flüchtigen Speichervorrichtung schematisch dargestellt, die in einem Halbleiter monolithisch integriert ist, beispielsweise ein nicht-flüchtiger Speicher des EEPROM-Typs.
Der Vorrichtungsteil 1 beinhaltet eine Matrix 2 von Speicherzellen, jede bestehend aus einem Floating-Gate-Transistor mit Source- und Drain-Anschlüssen und einem Steuer-Gate-Anschluss. Das Steuer-Gate ist kapazitiv mit dem Floating-Gate gekoppelt.
Die Zellenmatrix 2 umfasst üblicherweise eine Mehrzahl von Reihen, bezeichnet als die Wortleitungen WL, und eine Mehrzahl von Spalten, bezeichnet als die Bit-Leitungen BL.
Jede Speicherzelle wird durch das Überschneiden einer Reihe und einer Spalte in der Matrix definiert. Eine Einstellvorrichtung 25 der Spannung Vst, die an die Matrixreihen WL angelegt wird, ist in 5 dargestellt.
Der Teil 1 der Speichervorrichtung beinhaltet weiterhin eine Steuerschaltung 3 für die Zellenmatrix 2.
Diese Schaltung 3 beinhaltet einen Generator 7 einer Programmierungsspannung Vpp.
Vorteilhafterweise beinhaltet in dieser Erfindung die Schaltung 3 außerdem eine erste Einstelleinrichtung 4 einer Mischungsspannung VppE und eine zweite Einstelleinrichtung 5 einer Schreibspannung VppW.
Die erste Einstelleinrichtung 4 ist zwischen einen Ausgang 8 des Generators 7 und die Reihen der Matrix 2 geschaltet.
Die zweite Einstelleinrichtung 5 ist zwischen einen zweiten Ausgang 9 des Generators 7 und die Spalten der Matrix 2 geschaltet.
Die Einstelleinrichtungen 4 und 5 fungieren als Einstellungs- und Steuerschaltungen für die Programmierungsspannung Vpp von dem Generator 7.
Auf diese Weise wird es möglich, das Programmierungsfenster |ΔVt^E| und/oder |ΔVt^W| im Wesentlichen aus dem Gleichgewicht zu bringen, wie erforderlich, wobei eine höhere Löschungsspannung als die Schreibspannung verwendet wird: |Vpp^E| ≥ |Vpp^W|.
Dies ist insbesondere vorteilhaft, da während der Löschungsphase für einen gegebenen Wert der Spannung Vpp inhärent weniger Schaden verursacht wird als während der Schreibphase. Daher wird es möglich, eine adäquate gesamte Schwellenwertsvariation durch Reduzierung der Schreibspannung VppW aufrechtzuerhalten.
Zusätzlich ermöglicht die vorgeschlagene Lösung, dass der Löschungspuls vollkommen von dem Schreibpuls losgelöst wird, außerdem in Bezug auf die Pulsdauer und das Rampenmaß sowie die Signalamplitude.
Die Zuverlässigkeitsverbesserung einer EEPROM-Zelle, die diese Erfindung mit sich bringt, ist klar, insbesondere in "Multi-Niveau"-Anwendungen, in denen ein einzelner Floating-Gate-Transistor zwei oder mehrere logische Werte speichert, sodass es daher notwendig wird, die entsprechenden Schwellenwerte Vt gut auseinander zu halten über die Vorrichtungslebensdauer hinweg.
Entsprechend der Ausführungsform, die gerade beschrieben wurde, wird nun eine alternative Ausführungsform dieser Erfindung beschrieben werden.
Diese alternative Ausführungsform sieht eine geeignete Auslegung der Transistoren vor, welche die Auswahlelemente des Bit-Schalter- und Byte-Schaltertyps bilden.
Die höchste Spannung Vpp, die von dem Drain-Anschluss zu dem Source-Anschluss des Byte-Schalters transferiert werden kann, ist an seine Schwellenspannung (und assoziiertem Body-Effekt) und Gate-Spannung durch die folgende Beziehung gebunden: Vppmax = VG (Byte-Schalter/Bit-Schalter) – Vt (mit Body).
Diese Modifikation der Erfindung schlägt vor, die zwei Schaltertransistoren zu differenzieren, nämlich den Byte- und Bit-Schalter, um die Charakteristiken der Schwellenspannung in Verbindung mit den Funktionen zu optimieren, die sie individuell bereitstellen müssen.
Bevorzugt in dem Byte-Schalter ist die Erleichterung der Übertragung der Programmierungsspannung Vpp, die an die CG-Leitung für eine gegebene Spannung, die auf dem Schalter-Gate platziert ist, angelegt wird; insbesondere wird vorgeschlagen, dass dieser Transistor mit einem niedrigen Schwellenspannungswert und einem kleinen Body-Effekt-Koeffizienten Kbe gebildet wird.
Wiederum ist es von besonderem Interesse, dass in dem Bit-Schalter, welcher in Reihe mit der Speicherzelle geschaltet ist, etwaige unerwünschte (Leck-) Strompfade unterbunden werden, wenn die entsprechende Zelle während der Lesephase nicht adressiert ist. In diesem Fall wird vorgeschlagen, diesen Auswahltransistor mit einem relativ hohen Schwellenspannungswert (und gleichwohl verschieden von demjenigen des Byte-Schalters) auszubilden.
Weiterhin kann die Vorrichtungszuverlässigkeit verbessert werden, indem die Spannung Vpp_max, die tatsächlich zu der EEPROM-Zelle während der Schreibphase (wo die Spannung Vpp an das Drain des Bit-Schalters in Serie mit der Zelle auf der gleichen Bit-Leitung angelegt wird) transferiert wird, geringer ist als die Spannung, die zu dem Steuer-Gate während der Löschungsphase transferiert wird, da ein größerer Spannungsabfall infolge des angehobenen Schwellenwerts und des höheren Body-Effekts dieses Transistors auftreten wird.
Die vorgeschlagene Lösung verfügt, wie im Folgenden noch dargestellt, über die gewünschten Verbesserungen, ohne zusätzliche Masken in dem Herstellungsprozess zu benötigen.
Insbesondere mit Bezug auf die Beispiele von 6a bis 6e werden nun einige Schritte des Herstellungsprozesses beschrieben.
Die Prozessschritte und die Strukturen, die weiter unten beschrieben sind, bilden keinen vollständigen Prozessfluss für die Fabrikation von integrierten Schaltungen. Vielmehr kann er in Kombination mit Herstellungstechniken von integrierten Schaltungen, die gegenwärtig in der Industrie eingesetzt werden, kombiniert angewandt werden.
Figuren, die Querschnittsdarstellungen von Teilen einer integrierten Schaltung während ihrer Herstellung darstellen, sind nicht maßstabsgerecht, vielmehr dienen sie zum Hervorheben der Merkmale.
In 6a ist ein Schritt zur Definition von aktiven Bereichen 10, welche voneinander durch Feldoxidbereiche 11 (6b) getrennt sind, schematisch veranschaulicht.
In dieser Phase wird ein Maskierungsschritt 12 ausgeführt, um P-Wannen- 13 und Isolationsbereiche 14 zu bilden.
Insbesondere werden die folgenden Prozessschritte unter Verwendung der Maske 12 ausgeführt:
Eine erste Implantation des P-Typs, mit einer hohen Energie, um die P-Wannen-Bereiche 13 zu bilden;
eine zweite Implantation, mit einer niedrigeren Energie, um Isolations- oder P-iso-Bereiche 14 zu bilden, die den gleichen Dotiersubstanztyp haben; und
eine optionale dritte Implantation des P-Typs, mit einer niedrigen Energie, um die Transistorschwellenwerte einzustellen.
Der Auswahltransistor oder Bit-Schalter ist in der P-Wanne 13 gebildet und erhält daher die obigen Implantierungen; der Byte-Schalter ist statt dessen abgeblendet durch eine Resist-Schicht während der obigen Implantierungsschritte, und erhält entsprechend keine Implantierung und behält die Substratdotierung.
Ein Querschnitt, der von diesen Implantationen resultiert, ist schematisch in 6c dargestellt.
In dieser Phase wird eine Gate-Oxidschicht 15 des Hochspannungstyps aufgebaut, um den hohen Programmierungsspannungen Rechnung zu tragen. Dem folgen die folgenden Schritte:
Abscheiden einer ersten Polysiliziumschicht 16 oder Poly I, und Definieren der Floating-Gates der Speicherzellen;
Aufwachsen einer dielektrischen Schicht 17 von Interpoly (ONO);
Abscheiden einer zweiten Schicht 18 von Poly 2, und optional Bilden einer Silizidschicht, um den spezifischen Widerstand der Poly-2-Leitungen zu verringern;
Definieren einer Lagenstruktur oder eines Stapels, umfassend die Schichten 18-17-16 von Poly 2 – ONO – Poly 1 durch selbst-angepasstes Ätzen.
Der Prozess wird dann konventionell vervollständigt durch N&P-Implantationen des LDD-Typs, die Bildung von Spacern, Source- und Drain-N+/P+-Implantationen, die Abscheidung eines Zwischendielektrikums, die Bildung von Kontakten und Metallverbindungen, etc.
In 6e ist der Halbleiterbereich an dem Ende dieser Prozessschritte dargestellt. Ebenso sind drei Metallisierungsleitungen dargestellt, zwei zum Übertragen der Steuer-Gate-Signale CG zu der Matrix und eine für das Bit-Leitungssignal BL.
Aus Vollständigkeitsgründen sollte erwähnt werden, dass die Poly-1- und Poly-2-Leitungen der Matrixtransistoren durch die ONO-Schicht getrennt sind und durch einen konventionellen Prozess kurzgeschlossen sind, wie bekannt von dem doppelten kurzgeschlossenen Poly, zum Entfernen des ONO vor dem Abscheiden des Poly 2, wo Poly 1 und Poly 2 zu verbinden sind.
Von der Schnittdarstellung der 6e ist erkennbar, dass ein N-Kanal-HV-Bit-Schalter-Transistor 20 in der P-Wanne 13 vorgesehen wurde. Dies bedeutet, dass der Transistor 20 eine höhere Oberflächen-Dotiersubstanz-Konzentration und deshalb eine höhere Schwellenspannung Vt und einen höheren Body-Effekt-Koeffizienten Kbe aufweist.
Weiterhin erhält man mit dem beschriebenen Prozess einen N-Kanal-HV-Byte-Schalter-Transistor 21 außerhalb der P-Wanne mit folglich einer geringeren Oberflächen-Dotiersubstanz-Konzentration, das heißt, einer geringeren Schwellenspannung Vt und geringerem Body-Effekt Kbe.
Es ist wichtig zu erkennen, dass die Bildung der zwei Typen von Transistoren 20, 21 keine zusätzlichen Masken involviert, da die P-Wannen-, P-iso-Maske bereits in dem Prozess vorhanden ist, und insbesondere die N-Wannen-Bereiche schützt.
Das Verfahren, das oben beschrieben wurde, bietet eine Anzahl von Vorteilen, wie im Folgenden angegeben.
Zunächst stößt man auf keine Schwierigkeit in der Übertragung der Programmierungsspannung VppE für die Löschung an das Steuer-Gate CG der Speicherzelle, da der Schwellenwert des Byte-Schalters und mit ihm der Koeffizient Kbe ziemlich gering ist, da durch die Substratdotierung bestimmt.
Es wird ausreichend sein, dass die Byte-Auswahl-Spannung Vg mit einem kleineren Wert als in herkömmlichen Lösungen generiert wird.
Keine Probleme werden angetroffen in Bezug auf das Lesen, da der Byte-Schalter einen hohen Schwellenwert hat und unerwünschte Strompfade entlang der adressierten Bit-Leitung, jedoch auf verschiedenen Wortleitungen, unterbindet.
Es tritt keine Störung des Steuer-Gates auf, da trotz eines geringen Body-Effekt-Faktors die höchste Spannung, die durch das GC der Speicherzelle (das heißt, der Source des Byte-Schalters) erreicht wird, in der Größenordnung von hundert mV ist und nicht weiter ansteigen kann, da Vgs < 0 den Transistor ausschalten wird.
Eine einzelne Einstellung der Programmierungsspannung Vpp kann verwendet werden, um zwei verschiedene Spannungen für das Zellenlöschen und -schreiben zu erhalten.
Diesbezüglich wird ein Bezug zu dem Beispiel der 7 hergestellt, in der die Schaltungskonzipierung von 5 in größerem Detail erkennbar ist.
Indem man verschiedene Schwellenspannungen für die zwei Schalter (Bit-Schalter und Byte-Schalter) hat, sind die Spannungen für eine gegebene Auswahlspannung Vg, die an ihre Gates angelegt wird, und eine gegebene Spannung Vpp, die an ihre Drains angelegt wird, gemäß dem Typ von durchgeführter Operation, entweder Schreiben oder Löschen, die tatsächlich zu den jeweiligen Source-Anschlüssen übertragen werden, verschieden.
Insbesondere wird die effektive Löschungsspannung höher sein als die Schreibspannung, wie es tatsächlich gewünscht ist, um der Poly-1-Verarmung Rechnung zu tragen.
Unter weiteren Vorteilen sollte die Tatsache herausgestellt werden, dass diese Lösung ohne zusätzliche Masken implementiert werden kann.
Um die Schwellenspannung des parasitären Transistors, der zwischen aufeinanderfolgenden Bytes entlang der gleichen Wortleitung existiert, anzuheben, wird es ausreichend sein, die P-Wannen- und P-iso-Implantationen als dünne Streifen zwischen den zwei Transistoren (siehe 6c und 6e) auszuführen.
Indem so verfahren wird, wird die Dotiersubstanzkonzentration unter dem Feldoxid tatsächlich angehoben, insbesondere auf Grund der P-iso-Implantation, die mit einer geeigneten Energie ausgeführt wird, um das Dotierprofil an dieser Stelle für diesen wirklichen Zweck zu maximieren.
Es sollte außerdem bemerkt werden, dass die gleichen Vorteile in dem Fall von EEPROMs mit einer einzelnen Polysiliziumschicht erzielt werden können, indem die Byte- und Bit-Schalter unterschiedlich (außerhalb und innerhalb der P-Wannen, wie oben beschrieben) geformt werden.

Claims

Verfahren zur Einstellung der Programmierungsspannung in nicht-flüchtigen Halbleiterspeichern, welche Speicher mit wenigstens einer Matrix (2) von Speicherzellen mit einem Floating-Gate, einem Steuer-Gate und Drain- und Source-Anschlüssen gebildet sind, und welche durch Bytes in Reihen (WL) und Spalten (BL) gegliedert sind, wobei jedes Byte eine Gruppe von Zellen mit jeweiligen Steuer-Gates aufweist, die parallel zueinander mit einer gemeinsamen Steuerleitung (CG) über ein Auswahlelement (21) des Byte-Schaltertyps verbunden sind, und wobei jede Zelle mit einer jeweiligen Steuerspalte (BL) über ein Auswahlelement (20) des Bit-Schaltertyps verbunden ist, wobei das Verfahren eine doppelte Einstellung der Programmierungsspannung der Speicherzellen vorsieht, wodurch die Programmierungsspannung während der Löschungsphase ein Löschungssignalpuls ist mit einem absoluten Wert, welcher höher ist als ein absoluter Wert eines Schreibsignalpulses der Programmierungsspannung während der Schreibphase, dadurch gekennzeichnet, dass das Verfahren den Löschungssignalpuls und den Schreibsignalpuls unabhängig voneinander im Hinblick auf Dauer, Rampenmaß und Signalamplitude einstellt.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Löschungssignalpuls und der Schreibsignalpuls mittels jeweiliger Einstelleinrichtungen (4, 5) reguliert werden, die zwischen einen Generator (7) einer Programmierungsspannung (Vpp) und die Zellenmatrix (2) geschaltet sind.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Löschungssignalpuls und der Schreibsignalpuls mittels des Auswahlelements (21) des Byte-Schaltertyps und des Auswahlelements (20) des Bit-Schaltertyps reguliert werden, wonach das Auswahlelement (21) des Byte-Schaltertyps einen niedrigen Schwellenspannungswert und einen kleinen Body-Effekt-Koeffizien ten (Kbe) aufweist und das Auswahlelement (20) des Bit-Schaltertyps einen relativ hohen Schwellenspannungswert aufweist.
Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass das Auswahlelement (20) des Bit-Schaltertyps ein N-Kanal-Hochspannungstransistor ist, der innerhalb einer P-Wanne (13) verwirklicht ist.
Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass das Auswahlelement (21) vom Byte-Schaltertyp ein N-Kanal-Hochspannungstransistor ist, der außerhalb der P-Wanne (13) verwirklicht ist.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Speichermatrizen Multi-Niveau-Zellen aufweisen.