DE69629925T2

DE69629925T2 - Spannungsschaltkreis für negative spannungen

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Publication number: DE69629925T2
Application number: DE69629925T
Authority: DE
Inventors: Jr. James BRENNAN
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1995-06-07
Filing date: 1996-06-07
Publication date: 2004-07-22
Anticipated expiration: 2016-06-08
Also published as: WO1996041347A1; US5701272A; CZ297910B6; DE69629925D1; AU6106096A; HK1009878A1; JPH11507463A; CZ9703860A3; KR19990022544A; EP0830686A1; EP0830686B1; KR100292832B1; EP0830686A4

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft das Gebiet integrierter Schaltungen. Insbesondere betrifft diese Erfindung einen Spannungsschaltung-Schaltkreis, der eine negative Spannung an einen nicht-flüchtigen Speicher anlegt, und dadurch das Löschen mit negativem Gate dieses nicht-flüchtigen Speichers ermöglicht.
HINTERGRUND DER ERFINDUNG
Ein löschbarer und elektrisch programmierbarer Flash-Nurlesespeicher ("flash EPROM") verwendet typischerweise Speicherzellen, die elektrisch isolierte Gates (d. h. potentialfreie Gates) aufweisen. Information wird in den Speicherzellen in Form von Ladungen auf den potentialfreien Gates gespeichert. 1 zeigt den Aufbau einer solchen Speicherzelle 10. Die Speicherzelle 10 weist einen Drain-Bereich 13 und einen Source-Bereich 14 in einem Substrat 15 auf. Der Source-Bereich 14 und der Drain-Bereich 13 sind asymmetrisch mit einem Arsen-Dotiermittel dotiert und der Source-Bereich 14 ist zusätzlich mit einem phosphorigen Dotiermittel dotiert. Ein potentialfreies Gate 12 aus Polysilicium ist im allgemeinen über und zwischen diesen Bereichen aufgebracht und von diesen Bereichen durch eine Isolierschicht 16 isoliert. Am Fertigungsende ist das potentialfreie Gate 12 vollständig von Isolierschichten umgeben und damit elektrisch potentialfrei. Ein zweites Gate (d. h. ein Steuergate) 11 ist über dem potentialfreien Gate 12 angeordnet, das aus einer zweiten Schicht aus Polysilicium hergestellt ist. Eine zweite Isolierschicht 17 trennt das potentialfreie Gate 12 vom Steuergate 11.
Wie aus 2A ersichtlich wird, wird die Speicherzelle 10 programmiert (d. h. das potentialfreie Gate negativ aufgeladen), indem das Steuergate 11 an ein Gate-Programmierpoten tial von etwa +12 Volt gelegt wird, der Drain-Bereich 13 an ein Drain-Programmierpotential von etwa +7 Volt und der Source-Bereich 14 an Masse. Unter diesen Bedingungen tritt eine Injektion heißer Kanalelektroden durch die Oxidschicht 16 auf. Die auf dem potentialfreien Gate 12 der Speicherzelle 10 abgelagerten Elektroden bewirken, daß die Schwellspannung der Speicherzelle 10 ansteigt. Die Speicherzelle 10 ist nunmehr programmiert, daß sie eine programmierte Schwellspannung V_TP hat.
Um die Zelle 10 zu löschen, wird der Drain-Bereich 13 auf freies Potential gelegt, das Steuergate 11 wird auf Masse gelegt, und ein Löschpotential von etwa +12 Volt wird an den Source-Bereich 14 gelegt, wie in 2B gezeigt. Unter diesen Bedingungen tunnelt Ladung vom potentialfreien Gate 12 zum Source-Bereich 14. Dieses entfernt die auf dem potentialfreien Gate 12 der Speicherzelle 10 abgelagerten Elektronen, und bewirkt, daß die Schwellspannung der Speicherzelle 10 sinkt. Die Speicherzelle 10 ist nunmehr gelöscht, daß sie eine Löschschwellspannung V_TE hat.
Um die Zelle 10 zu lesen, wird ein positives Lesepotential geringer als dasjenige, das bewirken würde, daß Ladung auf das potentialfreie Gate 12 übertragen wird, an das Steuergate 11 angelegt (z. B. 5 Volt), und ein Potential (z. B. 1 Volt) wird an den Drain-Bereich 13 angelegt. Der Strom durch das Bauteil wird erfaßt, um zu bestimmen, ob das potentialfreie Gate 12 negativ geladen ist oder nicht.
Die Geschwindigkeit, mit der die Speicherzelle 10 gelöscht wird, hängt stark von der Löschfähigkeit der Speicherzelle 10 und der an die Source der Speicherzelle 10 angelegten Löschspannung ab. Typischerweise wird die Speicherzelle 10 umso schneller gelöscht, je höher die an die Source der Speicherzelle 10 angelegte Löschspannung ist. Ein Nachteil dieser Löschtechnik aus dem Stand der Technik ist jedoch, daß sich, falls die an die Source der Speicherzelle 10 angelegte Löschspannung einen bestimmten Spannungsschwellwert (z. B. 12 Volt) überschreitet, der Source-Gate-Übergang der Speicherzelle 10 dann in den Durchbruchbereich bewegt, bei dem heiße Löcher im potentialfreien Gate 12 der Speicherzelle 10 erzeugt werden. Dies ist für die Lebenszyklen der Speicherzelle schädlich. Daher begrenzt die Einschränkung der Löschspannung typischerweise den Anstieg der Löschgeschwindigkeit der Speicherzelle 10. Außerdem erhöht sich, wenn sich der Source-Gate-Übergang der Speicherzelle 10 im Durchbruchzustand befindet, die Löschgeschwindigkeit der Speicherzelle 10 nicht mehr mit steigender Löschspannung.
Imondi (US-Patent Nr. 5,319,604) offenbart eine Schaltung und ein Verfahren zum selektiven Schalten negativer Spannungen in integrierten CMOS-Schaltungen. Die Schaltung umfaßt eine Schalt-/Dekodiermatrix. Das vorgeschlagene Ausführungsbeispiel umfaßt eine Ladungspumpe, die eine positive Spannung erzeugt, eine Ladungspumpe, die eine negative Spannung erzeugt, eine Steuer- und Dekodierlogik, und einen geordneten Satz oder Mosaik an Schaltmodulen oder -elementen.
Devin (Europäisches Patent Nr. 0466532) offenbart einen Ladungspumpenbauteil mit dachziegelartigen Flanken. Zwei Schenkel-Ladungspumpen mit dachziegelartigen Phasen werden verwendet, um eine Hochspannung in einer Schaltung mit einer niedrigen Impedanz zu erzeugen. Eine Pumpe entlädt sich, während die andere sich wieder auflädt.
Matsumara (Europäisches Patent Nr. 0463545) offenbart einen Substratbiasgenerator für Halbleiterbauteile. Der Substratbiasgenerator weist eine Ladungspumpenschaltung auf, in der ein gleichrichtender PMOS-Transistor vorgesehen ist, der in einer n-Wanne ausgebildet ist. Der Substratbiasgenerator führt einen Pumpvorgang mit höherem Wirkungsgrad durch.
ZUSAMMENFASSUNG DER ERFINDUNG
Eine der Eigenschaften der vorliegenden Erfindung ist, einen Spannungsschaltung-Schaltkreis zum Anlegen negativer Spannun gen (d. h. niedriger als 0 Volt) an eine integrierte Schaltung bereitzustellen.
Eine weitere Eigenschaft der vorliegenden Erfindung ist, eine Löschung mit negativem Gate der Speicherzellen eines nichtflüchtigen Speichers zu ermöglichen.
Eine weitere Eigenschaft der vorliegenden Erfindung ist, einen Negativspannungsschaltung-Schaltkreis mit einem auf ein Minimum gebrachten Leistungsverbrauch bereitzustellen.
Eine noch weitere Eigenschaft der vorliegenden Erfindung ist, einen Negativspannungsschaltung-Schaltkreis bereitzustellen, der eine negative Spannung aus einer positiven Spannung (d. h. höher als 0 Volt) erzeugt.
Gemäß der vorliegenden Erfindung ist ein Spannungsschaltung-Schaltkreis gemäß Anspruch 1 bereitgestellt.
KURZE BESCHREIBUNG DER ZEICHNUNG
Die vorliegende Erfindung wird beispielhaft und nichteinschränkend in den Figuren der beigefügten Zeichnung dargestellt, in der gleiche Bezugszeichen ähnliche Elemente bezeichnen, und in der:
1 eine Flash-EPROM-Zelle mit potentialfreiem Gate aus dem Stand der Technik zeigt;
2A und 2B eine bekannte Anordnung zum Programmieren und Löschen der Flash-EPROM-Zelle mit potentialfreiem Gate aus 1 zeigt;
3 eine Anordnung zum Löschen einer Flash-EPROM-Zelle mit potentialfreiem Gate mit einer negativen Gatespannung zeigt;
4 ein Flash-EPROM zeigt, das einen Wortlinientreiber aufweist, die die negative Gatespannung an Gates der Speicherzelle in Antwort auf ein negatives Spannungssignal V_SW während der Löschoperation des Flash-EPROMs anlegt;
5 die Schaltung eines der Wortlinientreiber und einer Steuerschaltung zum Erzeugen des V_SW-Signals aus 4 zeigt;
6 die Signalwellenform verschiedener Signale zeigt, die von den in 5 gezeigten Schaltungen erzeugt werden,
7 die Schaltung der Steuerschaltung aus 4 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt;
8 die Signalwellenform verschiedener Signale zeigt, die von der in 7 gezeigten Schaltung erzeugt werden.
DETAILLIERTE BESCHREIBUNG
3 zeigt eine Anordnung zum Löschen einer Flash-EPROM-Zelle 20 mit einer negativen Spannung. Wie aus 3 ersichtlich wird, ist das Gate der Speicherzelle 20 an eine negative Spannung (d. h. –18 Volt) gelegt, anstatt an die Massespannung. Zusätzlich ist die Source der Speicherzelle 20 an eine positive Spannung gelegt, die wesentlich niedriger als eine typischerweise –12 Volt-Löschspannung ist (d. h.
+6 Volt). Hierdurch wird die Spannung über dem Gate und der Source der Speicherzelle 20 erhöht (d. h. höher als 12 Volt), ohne den Source-Gate-Übergang der Speicherzelle 20 in den Durchbruchbereich zu bringen. Dieses Löschen wird als Löschen mit negativem Gate bezeichnet. Das Löschen mit negativem Gate erhöht die Löschgeschwindigkeit, während es verhindert, daß der Source-Gate-Übergang der Speicherzelle in den Durchbruchbereich gelangt, der für die Speicherzelle schädlich ist.
Um eine negative Spannung an die Gates der Speicherzelle eines Flash-EPROMs während der Löschoperation des Flash-EPROMs anzulegen, wird ein Negativspannungsschaltung-Schaltkreis benötigt. Wie detaillierter nachstehend beschrieben wird, erzeugt der Negativspannungsschaltung-Schaltkreis gemäß einem Ausführungsbeispiel der vorliegenden Erfindung eine weitere (d. h. eine zweite) negative Spannung mit einem Spannungspegel niedriger als die erste negative Spannung, um die erste negative Spannung an die Gates der Speicherzellen während der Löschoperation anzulegen. Der Negativspannungsschaltung-Schaltkreis erzeugt die zweite Negativspannung aus einer positiven Spannung, so daß der Flash-EPROM keine duplizierten negativen Spannungsquellen für das Löschen mit negativem Gate benötigt. Zudem verbraucht der Negativspannungsschaltung-Schaltkreis im wesentlichen keine Leistung und kann unter Verwendung existierender CMOS-Technologien gefertigt werden. Außerdem verbraucht die Negativspannungsschaltung keinerlei Leistung, wenn die erste negative Spannung nicht ausgewählt ist (d. h. wenn die erste negative Spannung auf 0 Volt ist).
Kurz, der Negativspannungsschaltung-Schaltkreis gemäß einem Ausführungsbeispiel der vorliegenden Erfindung weist einen Schalttransistor auf, der mit der ersten negativen Spannung verbunden ist. Der Schalttransistor verbindet, wenn er eingeschaltet ist, die erste negative Spannung mit den Gates der Speicherzellen. Der Negativspannungsschaltung-Schaltkreis weist auch eine Steuerschaltung zum Erzeugen der zweiten negativen Spannung auf, die zum Einschalten des Transistors an das Gate des Schalttransistors angelegt wird. Die zweite ne gative Spannung wird aus einer positiven Spannung erzeugt. Die Steuerschaltung weist zwei Kondensatoren auf, die mit einer ersten Logikschaltung (d. h. einer Takterzeugungsschaltung) und einer zweiten Logikschaltung (d. h. einer kreuzgekoppelten Schaltung) verbunden sind. Die erste und die zweite Logikschaltung bewirken, daß die Kondensatoren abwechselnd die negative Schaltung zum Einschalten des Schalttransistors erzeugen. Der Negativspannungsschaltung-Schaltkreis wird detaillierter nachstehend beschrieben, in Verbindung mit 4 bis 8.
Bezugnehmend auf 4, ist ein Flash-EPROM 30 gezeigt, das einen Speicher-Array 40 und eine X-Dekodierschaltung 31 mit dem Negativspannungsschaltung-Schaltkreis (in 5 und 7 gezeigt) gemäß einem Ausführungsbeispiel der vorliegenden Erfindung aufweist. Der Speicher-Array 40 weist Flash-EPROM-Zellen 42a bis 42o mit potentialfreiem Gate auf, die an Schnittpunkten von Wortleitungen WL0 bis WLn und Bitleitungen 41a bis 41e angeordnet sind. Zusätzlich ist der Source-Bereich jeder Speicherzelle 42a–42o mit einer gemeinsamen Source-Leitung 43 verbunden. Die gemeinsame Source-Leitung 43 wird dann selektiv mit verschiedenen Spannungen über einen Sourceschaltung-Schaltkreis (nicht in 4 gezeigt) verbunden.
Der Flash-EPROM 30 kann in irgendeiner Art von Computersystem oder Datenverarbeitungssystem verwendet werden. Beispielsweise kann das Computersystem ein Personalcomputer, ein Notebook-Computer, ein Laptop-Computer, ein persönlicher Assistent ("Personal Assistant"), ein Minicomputer, eine Workstation, ein Main-Frame-Computer, ein Multiprozessor-Computer oder irgendeine andere Art von Computersystem sein. Zusätzlich kann das System, in dem das Flash-EPROM 30 verwendet wird, ein Drucker, ein Mobiltelefon, ein digitales Anrufbeantwortersystem, oder irgendein anderes Datenspeichersystem sein.
Für ein Ausführungsbeispiel wendet der Flash-EPROM 30 eine MOS-Schaltung an und die gesamte Schaltung des Flash-EPROMs 30 liegt auf einem einzelnen Halbleitersubstrat.
Wie aus 4 ersichtlich wird, ist die Dekodierschaltung 31 mit jeder der Wortleitungen WL0–WLn verbunden. Die Dekodierschaltung 31 weist einen Adreßdekodierer 32, eine Anzahl an Wortlinientreibern 33 bis 33n und eine Steuerschaltung 51 auf. Jeder der Wortlinientreiber 33–33n ist mit einer der Wortleitungen WL0–WLn verbunden. Jeder der Wortlinientreiber 33–33n empfängt ein Auswahlsignal vom Dekodierer 32. Beispielsweise empfängt der Wortlinientreiber 33 das XIN0-Auswahlsignal vom Dekodierer 32. Zusätzlich empfängt jeder der Wortlinientreiber 33–33n ein V_SW-Spannungssignal von der Steuerschaltung 51. Wie nachstehend detaillierter beschrieben wird, ist das V_SW-Spannungssignal eine negative Spannung zum Steuern eines Schalttransistors (nicht gezeigt) innerhalb jedes der Wortlinientreiber 33–33n, um eine negative Spannung V_G von einer negativen Spannungsquelle 35 an jeden der Wortlinientreiber 33–33n während der Löschoperation des Flash-EPROMs 30 anzulegen. Die Steuerschaltung 51 und der Schalttransistor in jedem der Wortlinientreiber 33–33n bilden den Negativspannungsschaltung-Schaltkreis der vorliegenden Erfindung. Die 5 zeigt die gesamte Schaltung eines Negativspannungsschaltung-Schaltkreis, die zum Verständnis der vorliegenden Erfindung nützlich ist, und die nachstehend detaillierter beschrieben wird. 7 zeigt den Schaltkreis der Steuerschaltung 51 aus 4 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, das nachstehend ebenfalls detaillierter beschrieben wird.
Bezugnehmend wiederum auf 4, weist der Flash-EPROM 30 auch andere Schaltungen zusätzlich zu dem Speicher-Array 40 und der Dekodierschaltung 32 auf. Beispielsweise weist der Flash-EPROM 30 auch eine Y-Dekodierschaltung auf, die mit Bitleitungen 41a–41e verbunden ist, und eine chipinterne Steuer- und Zustandsschaltung, die die Speicheroperationen des Flash-EPROMs 30 steuern. Die Steuer- und Zustandsschal tung ist mit den Dekodierschaltungen und dem Speicher-Array 40 zum Steuern der Speicheroperationen bezüglich des Speicher-Arrays 40 verbunden. Sowohl die Y-Dekodierschaltung als auch die Steuer- und Zustandsschaltung können mit bekannten Schaltungen implementiert werden, und ihre Funktionen sind im Stand der Technik bekannt. Beispielsweise beschreiben die US-Patente Nr. 5,369,647 und 5,327,383 eine Steuer- und Zustandsschaltung zum Steuern der Speicheroperation eines Flash-EPROMs. Zudem können andere bekannte Schaltungen (z. B. der Quellenschaltung-Schaltkreis) auch im Flash-EPROM 30 enthalten sein, um den Flash-EPROM 30 funktionsfähig zu machen. Die Funktionen und Operationen dieser weiteren bekannten Schaltungen sind ebenfalls im Stand der Technik bekannt. 4 zeigt diese Schaltungen nicht, um die Beschreibung der vorliegenden Erfindung nicht unnötig zu verschleiern.
Der in 4 gezeigte Speicher-Array 40 kann in einer Anzahl an Löschblöcken angeordnet werden, indem eine Anzahl an Bitleitungen oder Wortleitungen in einen Block gruppiert werden. In diesem Fall sind die Quellen der Speicherzellen innerhalb eines Blockes mit der gemeinsamen Source-Leitung des Blockes verbunden.
Es können zahlreiche bekannte Verblockungstechniken verwendet werden, um den Speicher-Array 40 in eine Anzahl an Löschblöcken zu unterteilen. Beispielsweise beschreiben die US-Patente Nr. 5,065,364, 5,245,570 und 5,239,505 verschiedene Verblockungsstrukturen.
Der Dekodierer 32 kann durch irgendeine bekannte Dekodierschaltung implementiert sein. Während der Lese- oder Programmieroperation empfängt und dekodiert der Dekodierer 32 eine Reihenadresse des Flash-EPROMs 30 und wählt eines der XIN0– XINn-Auswahlsignale aus. Das ausgewählte Signal der XIN0– XINn-Auswahlsignale aktiviert dann seinen entsprechenden Wortlinientreiber, um die geeignete Spannung an die entsprechende Wortleitung anzulegen. Wenn der Flash-EPROM 30 die Löschoperation durchläuft, empfängt der Dekodierer 32 keine Reihenadresse und drückt keines der XIN0–XINn-Auswahlsignale auf. Die Steuerschaltung 51 erzeugt nunmehr das negative Spannungssignal V_SW an jedem der Wortlinientreiber 33–33n, um den Schalttransistor in jedem der Wortlinientreiber 33–33n einzuschalten, um die negative Spannung VG von der negativen Spannungsquelle 35 an jede der Wortleitungen WL0–WLn anzulegen. Zwischenzeitlich wird eine positive Löschspannung V_SE an die Source jeder der Speicherzellen 42a–42o über die gemeinsame Source-Leitung 43 angelegt. Unter diesen Bedingungen wird jede der Speicherzellen innerhalb des Speicher-Arrays 40 gelöscht.
Für ein Ausführungsbeispiel ist die von der negativen Spannungsquelle 35 gelieferte negative Spannung V_G ungefähr –8.5 Volt und die an die gemeinsame Source-Leitung 43 angelegte positive Löschspannung V_SE ist ungefähr 6 Volt. Alternativ kann die V_G-Spannung höher oder niedriger als –8.5 Volt sein, und die V_SE-Spannung kann höher oder niedriger als 6 Volt sein.
Zudem kann die negative Spannungsquelle 35 eine Negativspannung-Ladungspumpe zum Erzeugen der negativen Spannung V_G aufweisen. Die Negativspannung-Ladungspumpe kann irgendeine bekannte Negativspannung-Ladungspumpe sein.
Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung erzeugt die Steuerschaltung 51 das negative Spannungssignal V_SW, wenn gewünscht (d. h., wenn der Flash-EPROM 30 die Löschoperation durchläuft). Der Spannungspegel der negativen Spannung V_SW ist niedriger als die negative Spannung V_G, wodurch der Schalttransistor in jedem der Wortlinientreiber eingeschaltet wird. Wenn die negative Spannung V_G nicht benötigt wird, bewirkt die Steuerschaltung 51, daß das V_SW-Signal auf einer positiven Spannung (V_CC) ist, wodurch die Schalttransistoren ausgeschaltet werden, die die negative Spannung V_G von den Wortleitungen WL0–WLn abschalten.
5 zeigt den Schaltkreis der Steuerschaltung 51 aus 4, der zum Verständnis der vorliegenden Erfindung nützlich ist. 7 zeigt den Schaltkreis einer Steuerschaltung 70, die ein Ausführungsbeispiel der Steuerschaltung 51 aus 4 implementiert. Die in 5 und 7 gezeigten Schaltkreise werden nachstehend detaillierter beschrieben.
Bezugnehmend auf 5, ist der Schaltkreis der Steuerschaltung 51 aus 4 und ein Wortlinientreiber 50 gezeigt. Der Wortlinientreiber 50 kann irgendeiner der Wortlinientreiber 33 bis 33n aus 4 sein. Wie aus 5 ersichtlich wird, weist der Wortlinientreiber 50 Transistoren 56a bis 56c auf, die in Serie zwischen eine V_PX-Versorgungsspannung und Masse geschaltet sind. Die Transistoren 56a und 56b sind P-Kanal-Transistoren, deren Substrate mit der V_PX-Versorgungsspannung verbunden sind. Der Transistor 56c ist ein N-Kanal-Transistor. Die Transistoren 56a und 56c bilden zusammen einen Invertierer. Die Transistoren 56b dienen als ein Isolationstransistor zum Isolieren eines Knoten 57 vom Transistor 56c in Übereinstimmung mit einem BIAS_CLK-Signal. Das Gate der Transistoren 56a und 56c empfängt das XIN_i-Auswahlsignal. Das XIN_i-Auswahlsignal kann irgendeines der XIN0–XINn-Auswahlsignale (4) sein. Das Gate des Transistors 56b empfängt das BIAS_CLK-Steuersignal. Für ein Ausführungsbeispiel kann das BIAS_CLK-Signal ein periodisches Signal (z. B. ein Taktsignal) sein. Der Knoten 57 ist der Ausgangsknoten des Wortlinientreibers 50 und liefert die Ausgangsspannung V_WL an eine Wortleitung WL_i. Wiederum kann die Wortleitung WL_i irgendeine der Wortleitungen WL0–WLn (4) sein.
Der Wortlinientreiber 50 weist auch einen P-Kanal-Transistor 56d auf, der zwischen den Knoten 57 und eine negative Spannungsquelle 35 geschaltet ist. Der Transistor 56d ist der Schalttransistor des Negativspannungsschaltung-Schaltkreis zum Steuern des Anlegens der negativen Spannung V_G von der negativen Spannungsquelle 35 an die Wortleitung WL_i am Knoten 57. Das Gate des Schalttransistors 56d empfängt das V_SW-Spannungssignal von der Steuerschaltung 51. Somit steuert das V_SW-Signal das Schalten des Transistors 56d. Der Transistor 56d hat außerdem sein Substrat mit der V_PX-Spannung verbunden.
Ohne das Erfordernis, daß sowohl die positive als auch die negative Spannung an der Wortleitung WL_i erzeugt werden müssen, funktioniert der Wortlinientreiber 50 als ein Invertierer und der Transistor 56d ist ausgeschaltet, während der Transistor 56b durch das BIAS_CLK-Signal gesteuert wird, um eingeschaltet zu sein. Wenn die negative Spannung jedoch an die Wortleitung WL_i über den Knoten 57 von der negativen Spannungsquelle 35 angelegt werden soll, wird der Isolationstransistor 56b durch das BIAS_CLK-Signal ausgeschaltet, um den Knoten 57 vom Transistor 56c zu isolieren, während der Schalttransistor 56d durch die negative Spannung V_SW eingeschaltet wird, um die negative Spannung an die Wortleitung WL_i über den Knoten 57 anzulegen.
Alternativ kann ein weiterer P-Kanal-Isolationstransistor zum Wortlinientreiber 50 hinzugefügt werden. Der hinzugefügte P-Kanal-Transistor kann zwischen den Knoten 57 und den P-Kanal-Transistor 56a zum Isolieren des Knotens vom Transistor 56a geschaltet werden.
Wie aus 5 ersichtlich wird, dient der Transistor 56d als ein Schalter für die negative Spannung V_G von der negativen Spannungsquelle 35 und verbraucht keinerlei Leistung, weder wenn er die negative Spannung an den Knoten 57 legt noch wenn er die negative Spannung an den Knoten 57 von der Quelle 35 legt.
Die Steuerschaltung 51 bildet einen weiteren Teil des Negativspannungsschaltung-Schaltkreises. Die Steuerschaltung 51 erzeugt die negative Spannung V_SW während der Löschoperation des Flash-EPROMs 30 (4), um zu bewirken, daß der Schalttransistor 56d die negative Spannung V_G an die Wortleitung WL_i anlegt. Wie aus 5 ersichtlich wird, weist die Steuerschaltung 51 einen Kondensator 54 auf, dessen eines Ende (d. h. das negative Ende) mit einem Knoten 55 der Steuerschaltung 51 verbunden ist. Der Kondensator 54 dient als ein Spannungsübersetzer, um eine positive Spannung in eine negative Spannung umzuwandeln. Der Knoten 55 ist auch mit dem Gate des Schalttransistors 56d verbunden.
Zusätzlich weist die Steuerschaltung 51 auch eine Aufladeschaltung 52 auf, die mit dem anderen Ende (d. h. dem positiven Ende) des Kondensators 54 verbunden ist. Zudem weist die Steuerschaltung 51 auch eine Kopplungsschaltung 53 auf, die mit dem Kondensator 54 über den Knoten 55 verbunden ist.
Die Aufladeschaltung 52 weist eine Anzahl an Transistoren 52a bis 52d auf. Die Transistoren 52a und 52b sind P-Kanal-Transistoren und die Transistoren 52c und 52d sind N-Kanal-Transistoren. Der Kondensator 54 ist mit einer Aufladeschaltung 52 am Knoten 52e verbunden. Die Transistoren 52a und 52d bilden einen Invertierer, und die Transistoren 52b und 52c begrenzen die Spannungsbelastung auf die Transistoren 52a und 52d. Diese beiden Transistoren (d. h. Transistoren 52b und 52c) sind konstant eingeschaltet. Der Transistor 52a wird von einem V_SWP-Signal gesteuert, um die V_PP-Spannung an den Knoten 52e zu legen, und der Transistor 52d wird durch ein V_SWN-Signal gesteuert, um die Masse an den Knoten 52e zu legen. Die V_SWP- und V_SWN-Signale werden abwechselnd aufgedrückt.
Für ein Ausführungsbeispiel wird das V_SWN-Signal aufgedrückt, während das V_SWP-Signal abgedrückt wird, wenn der Flash-EPROM 30 (40) die Löschoperation durchläuft, und das V_SWN-Signal wird abgedrückt, während das V_SWP-Signal aufrgedrückt wird, wenn der Flash-EPROM 30 nicht die Löschoperation durchläuft. Für ein weiteres Ausführungsbeispiel können das V_SWP- und V_SWN-Signal abwechselnd während der Löschoperation des Flash-EPROMs 30 aufgedrückt werden, so daß die Löschoperation eine gepulste Operation ist.
Für ein Ausführungsbeispiel ist der aufgedrückte Spannungspegel des V_SWP-Signals, wenn aufgedrückt, etwa 12 Volt, und der Spannungspegel des V_SWP-Signals, wenn abgedrückt, etwa 3 Volt. In diesem Fall ist der Spannungspegel des V_SWN-Signals, wenn aufgedrückt, etwa 3 Volt, und wenn abgedrückt, etwa 0 Volt. Für ein Ausführungsbeispiel ist die V_PP-Spannung etwa 12 Volt, und die V_CC-Spannung etwa 3 Volt.
Die Koppelschaltung 53 weist auch eine Anzahl an Transistoren 53a bis 53d auf, die in Serie zwischen die V_CC-Spannung und Masse geschaltet sind. Die Transistoren 53a-53c sind P-Kanal-Transistoren und der Transistor 53d ist ein N-Kanal-Transistor. Die Transistoren 53a und 53d werden von einem V_REF-Signal gesteuert, und der Transistor 53b ist konstant eingeschaltet. Der Transistor 53c wird vom BIAS_CLK-Signal gesteuert. Die Transistoren 53a und 53d koppeln den Knoten 55 an Masse bzw. die V_CC-Spannung, und der Transistor 53c dient als der Isolationstransistor, um den Knoten 55 von Masse unter Steuerung des BIAS_CLK-Signals zu isolieren. Die Transistoren 53b und 53c begrenzen auch die Spannungsbelastung auf die Transistoren 53a bzw. 53d.
Die Funktion der Aufladeschaltung 52 ist (1), den Kondensator 54 auf die V_PP-Spannung zu laden, wenn die Koppelschaltung 53 den Knoten 55 mit Masse verbindet, und dann (2), den Knoten 52e auf Masse zu schalten, wenn die Koppelschaltung 53 bewirkt, daß der Knoten 55 von Masse isoliert wird, und nur mit dem Gate des Schalttransistors 56d und dem Kondensator 54 verbunden ist. Hierdurch wird die V_SW-Spannung am Knoten 55 negativ. Diese negative Spannung schaltet dann den Schalttransistor 56d ein, um die negative Spannung V_G an den Knoten 57 zu legen. Die Koppelschaltung 53 bewirkt dann, daß der Knoten 55 mit Masse verbunden wird, wodurch der Schalttransistor 56d ausgeschaltet wird. Die Funktion der Steuerschaltung 51 zum Erzeugen der negativen Spannung V_SW ist nachstehend detaillierter beschrieben, auch in Verbindung mit 6.
Während des Betriebs und Anfangs wird das V_SWP-Signal aufgedrückt und das V_SWN-Signal wird abgedrückt. Dies schaltet den Transistor 52a ein und schaltet den Transistor 52d aus. Als Folge legt der Knoten 52e die V_PP-Spannung an das positive Ende des Kondensators 54.
Zwischenzeitlich ist das V_REF-Signal logisch niedrig (d. h. Masse). Dies bewirkt, daß der Knoten 55 an die V_CC-Spannung gelegt wird. Dies lädt den Kondensator 54 auf etwa 9 Volt auf (d. h., V_PP – V_CC). Zu diesem Zeitpunkt ist der Transistor 56d des Wortlinientreibers 50 ausgeschaltet, und das XlN_i-Signal wird abgedrückt, und das BIAS_CLK-Signal bewirkt, daß die Transistoren 53c und 56b eingeschaltet sind. Der Knoten 57 ist wiederum auf dem Massepotential.
Für ein Ausführungsbeispiel ist das BIAS_CLK-Signal auf etwa –3 Volt, wenn aufgedrückt, und auf dem Massepotential, wenn abgedrückt.
Als nächstes geht das V_REF-Signal in den logisch hohen Zustand, was den Transistor 53d einschaltet und den Transistor 53a ausschaltet. Zwischenzeitlich bleibt das BIAS_CLK-Signal aufgedrückt. Dies bewirkt, daß der Knoten 55 über den Transistor 53d mit Masse verbunden ist, wodurch der Kondensator 54 weiter auf die V_PP-Spannung (d. h. V_POS ist 12 Volt) geladen wird, wie aus 6 ersichtlich wird.
Zu diesem Zeitpunkt bleibt der Transistor 56d ausgeschaltet, und der Transistor 56b ist weiterhin eingeschaltet, wodurch der Knoten 57 auf dem Massepotential bleibt.
Als nächstes wird das BIAS_CLK-Signal abgedrückt, wodurch beide Transistoren 53c und 56b ausgeschaltet werden. Zu diesem Zeitpunkt ist der Knoten 55 potentialfrei, während der Knoten 57 weiterhin die Massespannung annimmt. Dann wird das V_SWP-Signal abgedrückt, und das V_SWN-Signal wird aufgedrückt, was bewirkt, daß der Knoten 52e über den Transistor 52d mit Masse verbunden wird. Dies bewirkt, daß die V_POS-Spannung am positiven Ende des Kondensators 54 auf der Massespannung ist. Zwischenzeitlich wird der Knoten 55 durch den Transistor 53c von Masse getrennt, wie oben beschrieben. Zu diesem Zeitpunkt hat der Kondensator 54 jedoch eine Spannungsdifferenz von etwa 12 Volt (d. h. V_POS – V_SW ist gleich 12 Volt). Da die V_POS-Spannung nunmehr auf Masse liegt, wird nunmehr eine negative Spannung V_SW erzeugt und an das Gate des Transistors 56d angelegt (siehe 6 zum Zeitpunkt t1). Diese negative Spannung V_SW ist negativer als die V_G-Spannung, wodurch der Transistor 56d eingeschaltet wird, um zu bewirken, daß die negative Spannung V_G am Knoten 57 erzeugt wird.
Um die negative Spannung V_G vom Knoten 57 zu trennen (d. h. nach der Löschoperation), wird das V_SWP-Signal aufgedrückt, und das V_SWN-Signal wird abgedrückt. Dies bewirkt, daß der Knoten 52e mit der V_PP-Spannung verbunden wird, was wiederum bewirkt, daß die V_SW-Spannung die Massespannung wird, wodurch der Transistor 56d ausgeschaltet wird. Zu diesem Zeitpunkt sind beide Knoten 55 und 57 potentialfrei, und die V_WL-Spannung am Knoten 57 bleibt auf der negativen Spannung V_G.
Das BIAS_CLK-Signal wird dann aufgedrückt, wodurch beide Knoten 55 und 57 über Transistoren 53d bzw. 56c mit Masse verbunden werden. Zu diesem Zeitpunkt kehrt der Knoten 57 zurück zur Massespannung (siehe 6).
Bezugnehmend auf 7, implementiert die Steuerschaltung 70 ein Ausführungsbeispiel der Steuerschaltung 51 aus 4. 7 zeigt nicht die Schaltung des Wortlinientreibers, der in 5 gezeigt ist. Wie aus 7 ersichtlich wird, weist die Steuerschaltung 70 zwei Kondensatoren 90a und 90b auf, anstelle eines einzelnen Kondensators. Zusätzlich wird in dieser Schaltung ein weiteres negatives Spannungssignal V_NN verwendet. Ein positives Spannungssignal V_PS wird auch in der Steuerschaltung 70 verwendet.
Für ein Ausführungsbeispiel schwingt die negative Spannung V_G zwischen –8.5 Volt und 0 Volt, und das CLK-Signal ist ein 40-MHz-Taktsignal. Die V_PS-Spannung schwingt zwischen etwa 0 Volt und 6 Volt.
Die Steuerschaltung 70 weist zwei Schaltungsabschnitte auf: Eine Takterzeugung und eine Negativspannungserzeugung. Der Takterzeugungsabschnitt der Steuerschaltung 70 weist ein NOR-Gatter mit zwei Eingängen auf, die durch P-Kanal-Transistoren 71 und 72 und N-Kanal-Transistoren 73 und 74 gebildet sind, und einen Invertierer, der durch CMOS-Transistoren 75 und 76 gebildet ist. Das CLK-Signal wird an den Eingang des NOR-Gatters gelegt. Das CLK-Signal wird erzeugt, wenn der Schalttransistor (d. h. Transistor 56d aus 5) eingeschaltet werden soll. Zu diesem Zeitpunkt liegt die V_PS-Spannung auf 6 Volt und die V_G-Spannung auf –8.5 Volt. Der Knoten 71a gibt das Ausgangssignal des NOR-Gatters aus, und der Knoten 75a liefert das komplementäre Signal des Ausgangs des NOR-Gatters.
Der Takterzeugungsabschnitt der Steuerschaltung 70 weist auch eine Spannungspegelwandlerschaltung auf, die durch Transistoren 79 bis 82 gebildet ist, zum Umwandeln des Spannungspegels der Ausgänge des NOR-Gatters und des Invertierers von der V_CC-Spannung in die V_PS-Spannung. Während der Löschoperation liegt die V_PS-Spannung auf +6 Volt. Die Transistoren 79 und 80 sind P-Kanal-Transistoren, und die Transistoren 81 und 82 sind N-Kanal-Transistoren. Die Knoten 78a und 80a erzeugen ein Paar komplementärer Ausgänge der Spannungspegelwandlerschaltung. Der Knoten 78a ist mit dem positiven Ende des Kondensators 90a über einen Invertierer verbunden, der aus CMOS-Transistoren 77 und 78 gebildet ist. Der Knoten 80a ist mit dem positiven Ende des Kondensators 90b über einen Invertierer verbunden, der aus CMOS-Transistoren 83 und 84 gebildet ist. Das Schwingen der Spannung von 0 auf 6 Volt der Signale an den Knoten 78a und 80a wird dann in ein Schwingen der Spannung von –6 Volt auf –12 Volt verschoben, unter Verwendung der Kondensatoren 90a und 90b und unter Zuhilfenahme des Negativspannungserzeugungsabschnitts der Steuerschaltung 70.
Der Negativspannungserzeugungsabschnitt der Steuerschaltung 70 weist einen P-Kanal-Transistor 89 als eine geschaltete Last für das negative Ende des Kondensators 90a und einen P- Kanal-Transistor 90 als eine geschaltete Last für das negative Spannungsende des Kondensators 90b auf. Wenn der Knoten 77a auf +6 Volt geht, und der Knoten 84a auf Masse geht, ist der Transistor 89 eingeschaltet, indem sein Gate auf –12 Volt geht, wodurch das negative Ende des Kondensators 90a auf die negative Spannung V_NN von etwa –8 Volt gelegt wird. Zu diesem Zeitpunkt wird eine Ladung auf 14 Volt am Kondensator 90a durchgeführt. Wenn der Knoten 77a dann auf die Massespannung geht, und der Knoten 84a auf +6 Volt geht, wegen des CLK-Signals, geht das negative Ende des Kondensators 90a (d. h. der Knoten 100a) auf –12 Volt. Dies ist die resultierende Spannung, die die Ladungserhaltung am Kondensator 90a aufrechterhält. Die –12-Volt-Spannung am Knoten 100a wird dann zum Knoten 91a über den P-Kanal-Transistor 87 übertragen, mit einem resultierenden Spannungsabfall von etwa 2 Volt. Dies erzeugt eine negative Spannung V_SW von etwa –10 Volt. 8 zeigt die Spannungswellenform verschiedener Spannungen.
Ebenso führen die P-Kanal-Transistoren 88 und 90 die gleichen Operationen auf dem anderen komplementären Taktsignal durch, das am Knoten 80a erzeugt wird. Somit erzeugen die Knoten 100a und 100b abwechselnd die negative Spannung V_SW am Knoten 91a (wie aus 8 ersichtlich wird).
Der Negativspannungserzeugungsabschnitt der Steuerschaltung 70 weist auch eine Ausschaltschaltung auf, die durch den P-Kanal-Transistor 91 gebildet ist. Wenn der Schalttransistor (d. h. Transistor 56d in 5) ausgeschaltet werden soll, wird das CLK-Signal gestoppt, und die V_PS-Spannung fällt auf 0 Volt ab, und die V_NN-Spannung geht auf Masse. Wenn dies passiert, zieht der Transistor 91 den Knoten 91a auf die V_PX-Spannung, die etwa 3 Volt ist.
Die P-Kanal-Transistoren 92 und 93 dienen als Klemmtransistoren zum Begrenzen des Spannungspegels am Knoten 91a auf etwa 2 Volt negativer als die V_NN-Spannung.
Da die V_SW-Spannung am Knoten 91a gewöhnlich nicht durch die Streukapazität beeinflußt wird, kann die Steuerschaltung 70 für einen relativ großen Speicher-Array verwendet werden, und kann so geschaltet werden, daß sie eine große Anzahl an Schalttransistoren einschaltet. Zudem können kleinere Kondensatoren für die Kondensatoren 90a und 90b verwendet werden. Es wird jedoch etwas mehr Leistung zum Erzeugen der negativen Spannung V_SW benötigt. Zudem erfordert die Steuerschaltung 70 nicht, daß die hohe Spannung V_PP die hohe negative Spannung V_SW erzeugt. Dies unterdrückt Spannungsbelastungsbegrenzungstransistoren in der Schaltung.
Die in 5 gezeigte Steuerschaltung 51 ist insbesondere geeignet, einen relativ gesehen kleineren Speicher-Array anzutreiben. Dies liegt in der Tatsache, daß, falls eine relativ große Anzahl an Schalttransistoren mit dem Knoten 55 verbunden sind, die Streukapazität am Knoten 55 ansteigen kann. Dies kann bewirken, daß die negative Spannung V_SW am Knoten 55 abfällt. Die in 7 gezeigte Steuerschaltung 70 ist jedoch für einen relativ großen Speicher-Array geeignet. Die Steuerschaltung 51 aus 5 verbraucht relativ weniger Leistung, um die negative Spannung V_SW zu erzeugen, als die Steuerschaltung 70 aus 7. Die Steuerschaltung 51 aus 5 benötigt einen einzelnen und relativ großen Kondensator. Die Steuerschaltung 70 aus 7 benötigt jedoch zwei relativ kleine Kondensatoren.
In der vorstehenden Beschreibung ist die Erfindung mit Bezug auf deren spezielle Ausführungsbeispiele beschrieben worden. Es ist jedoch selbstverständlich, daß zahlreiche Modifikationen und Veränderungen daran durchgeführt werden können, ohne den Bereich der Erfindung zu verlassen. Die Beschreibung und die Zeichnung sollen demnach lediglich in einer beispielhaften anstatt einschränkenden Weise verstanden werden.

Claims

Spannungsschaltung-Schaltkreis (50, 70) zum Erzeugen einer negativen Spannung zum Ausführen von Löschungen mit negativem Gate an mehreren Speicherzellen (40), wobei die mehreren Speicherzellen wenigstens einen ersten Speichertransistor (42a) eines löschbaren und elektrisch programmierbaren Flash-Nurlesespeichers aufweisen, der mit einer Bit-Leitung (41a) gekoppelt ist, wobei der erste Speichertransistor einen Drain-Bereich (13) aufweist, der mit der Bit-Leitung (41a) gekoppelt ist, einen Source-Bereich (14), der mit einer gemeinsamen Source-Leitung (43) gekoppelt ist, ein Steuergate (11), und ein potentialfreies Gate (12), wobei der Spannungsschaltung-Schaltkreis mehrere Niedrigleistungschaltung-Schaltkreise (50) aufweist zum selektiven Anlegen einer ersten Spannung (35) mit einem Spannungspegel, der wesentlich niedriger als null Volt ist, an jeden Ausgang (57) der mehreren Niedrigleistungschaltung-Schaltkreise (50), wobei die mehreren Niedrigleistungschaltung-Schaltkreise (50) konfiguiert sind, keine Leistung im Standby zu konsumieren; und eine Steuerschaltung (70), die mit den mehreren Niedrigleistungschaltung-Schaltkreisen (50) gekoppelt ist, um die mehreren Niedrigleistungschaltung-Schaltkreise (50) zu steuern, die erste Spannung (35) an jeden Ausgang (57) anzulegen, indem eine zweite Spannung (VSW) mit einem Spannungspegel, der niedriger als der der ersten Spannung (35) ist, aus einer dritten Spannung (VPS) mit einem Spannungspegel, der wesentlich höher als null Volt ist, und aus einer vierten Spannung (VNN) mit einem Spannungspegel, der wesentlich niedriger als null Volt ist, zu erzeugen und die zweite Spannung (VWS) an Steueranschlüsse der Niedrigleistungschaltung-Schaltkreise (50) anzulegen; wobei die Steuerschaltung (70) erste und zweite Kondensatoren (90a, 90b) aufweist, von denen jeder einen ersten (77a, 84a) und einen zweiten (100a, 100b) Anschluss hat, die zweiten Anschlüsse (100a, 100b) abwechselnd mit den Steueran schlüssen der mehreren Niedrigleistungschaltung-Schaltkreise (50) zum Erzeugen der zweiten Spannung (VSW) gekoppelt werden; die Steuerschaltung (70) ferner einen Spannungspegelwandler (79–82) mit einem Paar komplementärer Ausgänge (78a, 80a) aufweist, die mit den ersten Anschlüssen des ersten (90a) bzw. zweiten (90b) Kondensators über Invertierer (77, 78; 83, 84) gekoppelt sind, wobei der Spannungspegelwandler ein Paar kreuzgekoppelter PMOS-Transistoren (79, 80) aufweist, die jeweils in Serie mit einem Paar NMOS-Transistoren (81, 82) zwischen der dritten Spannung (VPS) und Masse geschaltet sind, wobei die gemeinsamen Knoten der PMOS- und NMOS-Transistoren, die in Serie geschaltet sind, die komplementären Ausgänge (78a, 80a) des Spannungspegelwandlers (79– 82) bilden, und die Gates des Paares NMOS-Transistoren (81, 82) von einem Paar komplementärer Taktsignale angetrieben werden.
Spannungsschaltung-Schaltkreis (50, 70) nach Anspruch 1, bei dem jede der mehreren Niedrigleistungschaltung-Schaltkreise (50) ferner einen P-Kanal-Schalttransistor (56d) aufweist, der zwischen den Ausgang (57) jedes der mehreren Niedrigleistungschaltung-Schaltkreise (50) und die erste Spannung (35) gekoppelt ist.
Spannungsschaltung-Schaltkreis (50, 70) nach Anspruch 1, bei dem die Steuerschaltung (70) ferner aufweist: der erste Kondensator (90a) hat ein erstes Ende (77a) und ein zweites Ende (100a); der zweite Kondensator (90b) hat ein erstes Ende (84a) und ein zweites Ende (100b); eine erste Logikschaltung (71–84) zum Erzeugen eines Taktes, wobei die erste Logikschaltung gekoppelt ist, ein periodisches Signal zu empfangen, und an das erste Ende (77a) des ersten Kondensators (90a) und das erste Ende (84a) des zweiten Kondensators (90b) zum abwechselnden Koppeln des ersten Endes (77a) des ersten Kondensators (90a) und des ersten Endes (84a) des zweiten Kondensators (90b) an eine aus der dritten Spannung und Masse unter Steuerung des periodischen Signals gekoppelt ist; und eine zweite Logikschaltung (87–93) zum Erzeugen einer negativen Spannung, wobei die zweite Logikschaltung an das zweite Ende (100a) des ersten Kondensators (90a), das zweite Ende (100b) des zweiten Kondensators (90b) und die mehreren Niedrigleistungschaltung-Schaltkreise (50) zum abwechselnden Koppeln des zweiten Endes (100a) des ersten Kondensators (90a) und des zweiten Endes (100a) des zweiten Kondensators (90b) an die mehreren Niedrigleistungschaltung-Schaltkreise (50) gekoppelt ist, wobei, wenn die zweite Logikschaltung (87–93) das zweite Ende (100a) des ersten Kondensators (90a) an die mehreren Niedrigleistungschaltung-Schaltkreise (50) und das zweite Ende (100b) des zweiten Kondensators (90b) an die vierte Spannung koppelt, die erste Logikschaltung (71–84) das erste Ende (77a) des ersten Kondensators (90a) an Masse und das erste Ende (84a) des zweiten Kondensators (90b) an die dritte Spannung koppelt.
Spannungsschaltung-Schaltkreis (50, 70) nach Anspruch 3, bei dem die zweite Logikschaltung (87–93) ferner mehrerer kreuzgekoppelte P-Kanal-Transistoren (89–90) aufweist, die zwischen den ersten und den zweiten Kondensator (90a, 90b) und die vierte Spannung gekoppelt sind.