DE2742526A1 - Elektrisch programmierbarer mos- festwertspeicher - Google Patents

Elektrisch programmierbarer mos- festwertspeicher

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George Perlegos
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Description

Elektrisch programmierbarer MOS-Festwertspeicher
Die Erfindung bezieht sich auf einen elektrisch programmierbaren MOS-Speicher mit einer Vielzahl von Speicherzellen, die mit einer ersten Spannung gelesen und mit einer höheren zweiten Spannung programmiert werden, ferner mit einer Eingabeeinrichtung, einer mit der Vielzahl von Speicherzellen verbundenen Ausgabeeinrichtung und einer Dekodierschaltung.
Programmierbare MOS-Festwertspeicher (PROMs), einschließlich löschbarer Festwertspeicher sind bereits im Handel erhältlich. Die Speicherzelle in einem von der Anmelderin entwickelten Speicher weist zwei Schichten aus polykristallinem Silizium auf, von denen eine eine auf freiem Potential befindliche, also schwebende Gate-Elektrode bildet. Aus einem Substrat wird elektrische Ladung in diese schwebende Gate-Elektrode injiziert, um die Zelle aufzuladen. Der Speicher wird durch Bestrahlung der Zellen mit ultraviolettem Licht, das die auf den schwebenden Gate-Elektroden gespeicherte Ladung neutralisiert, gelöscht.
Dieser bekannte Speicher benötigt in seiner kommerziellen Ausführung Betriebsspannungen von +12 Volt und +5 Volt zum Lesen. In den Peripherieschaltungen findet dabei eine Pegelverschiebung der Adressen-Dateneingabe- und Datenausgabesignale statt, da die Speicherzellen eine getrennte Erde benötigen.
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Bei der Erfindung findet ebenfalls eine Speicherzelle mit doppelten polykristallinen Siliziumschichten Verwendung, von denen eine eine schwebende Gate-Elektrode bildet. Der Speicher benötigt nur eine einzige (+5 Volt) Betriebsspannungsquelle (zum Lesen), kann im Energie-Sparbetrieb arbeiten und ist als 16k PROM, also mit der doppelten Kapazität bekannter Speicher realisierbar.
Der erfindungsgemäße Speicher zeichnet sich durch eine besondere Dekodierschaltung auf, die sowohl die erste als auch die zweite Spannung an die Speicherzellen anlegt. Sin zur Dekodierschaltung gehöriger Dekodierer nimmt eine Vielzahl von Adressensignalen aus der Eingabeeinrichtung auf und stellt die erste Spannung zur Verfugung, wenn sich die Adressensignale in einem vorgegebenen Zustand befinden. Zur Dekodierschaltung gehört auch ein Betriebsspannungsgeber, der die zweite höhere Spannung liefert. Eine einen Feldeffekttransistor aufweisende Kopplungsschaltung ist zwischen dem Dekodierer und diesem Spannungsgeber eingeschaltet. An das Gate dieses Transistors wird beim Lesen ein erstes Signal und beim Programmieren ein zweites Signal angelegt. Der Transistor stellt einen elektrischen Leitungsweg sowohl beim Lesen als auch beim Programmieren her, wenn sich die Adressignale in vom vorgegebenen Zustand abweichenden Zuständen befinden. Auf diese Weise kann die Dekodierschaltung zur Ansteuerung der Zellen sowohl beim Lesen als auch beim Programmieren des Speichers verwendet werden, ohne daß der Dekodierer der zum Programmieren der Speicherzellen erforderlichen höheren zweiten Spannung ausgesetzt wird.
Im folgenden wird die Erfindung anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. In der Zeichnung zeigen:
Fig. 1 ein Blockdiagramm des Ausführungsbeispieüs des Speichers;
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Fig. 2 ein schematisches Schaltbild eines im Speicher gemäß Fig. 1 verwendeten X-Dekodierers;
Fig. 3 ein schematisches Schaltbild eines Abtastverstärkers und Ausgangspuffers des Spefchers gemäß Fig. 1; und
Fig. 4 ein Blockdiagramm verschiedener Teile des
Speichers gemäß Fig. 1, anhand deren die Leistungssenkung im Speicher beschrieben wird.
Im folgenden wird ein elektrisch programmierbarer Festwertspeicher in integrierter MOS-Technik beschrieben. Verschiedene Details, so z.B. besondere Schaltungen, Leitungstypen, Dotierstoffkonzentrationen usw. sind in der folgenden Beschreibung angegeben, um das Wesen der Erfindung besser verständlich zu machen. Selbstverständlich können die wesentlichen Teile der Erfindung auch in anderen Ausführungsbeispielen verwendet werden. Bekannte Schaltungen werden dagegen teilweise nicht näher erläutert, um die Beschreibung nicht unnötig zu belasten.
In dem beschriebenen Ausführungsbeispiel ist der PROM auf einem monokristallinen Siliziumsubstrat aufgebaut und weist 16384 Speicherzellen (16k) auf. Der Speicher ist in einer 2k χ Anordnung organisiert, so daß 11 Adressbits für den Zugriff zu einem 8-Bit-Wort erforderlich sind. Zugriffszeiten von angenähert 4 50 Nanosekunden bei Programmierzeiten von angenähert 50 Millisekunden (pro 8-Bit-Wort) sind erzielbar. Der Speicher kann mit Hilfe von ultravioletter Strahlung gelöscht werden. Alle Speichereingänge und -ausgänge sind bei dem bevorzugten Ausführungsbeispiel TTL-kompatibel. Eine einzige 5-Volt Betriebsspannungsquelle findet Verwendung, und eine zusätzliche höhere Spannung (25 Volt) wird zum Programmieren benötigt.
Jede Speicherzelle, z.B. die Zelle 41 gemäß Fig. 1, weist einen Source- und Drainanschluß im Substrat, eine die schwimmende Gate-Elektrode bildende polykristalline Siliziumschicht auf einem ersten Niveau und eine als Steuergate dienende polydristallin Siliziumschicht auf einem zweiten Niveau auf. Die Siliziumschicht
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auf dem zweiten Niveau bildet die X-Leiter oder Zeilenleiter der Speichermatrix, z.B. die Leitung 49b in der Darstellung gemäß Fig. 1. Jede Zelle benötigt eine Substratfläche von angenähert 0,7 (Zoll/1000) . Die schwebende Gate-Elektrode der Zelle ist in einem Binärzustand negativ aufgeladen und neutral (ohne Ladung) im anderen Binärzustand. Wenn ein Potential von +5 V an das Steuergate der Zelle angelegt wird, hat die Zelle eine Schwellenspannung von angenähert 1,8 V bei fehlender Ladung auf der schwebenden Gate-Elektrode und eine Schwellenspannung von angenähert 9 V bei geladener schwebender Gate-Elektrode. Wenn 0 Volt an das Steuergate angelegt wird, sind die Zellen nicht-leitend, so daß Auswahlbzw. Ansteuerungstransistoren für jede Zelle der Matrix nicht erforderlich sind. Zum Programmieren einer Zelle wird ein Potential von 25 Volt an das Steuergate und ein Potential von 16 Volt an den Drainanschluß angelegt. Der Sourceanschluß und die Masse liegen an Erde. Unter dieser Bedingung dringen heiße Elektronen aus dem Substrat in die die schwebende Gate-Elektrode vom Kanal isolierende Oxidschicht ein und bleiben in der schwebenden Gate-Elektrode eingefangen, da letztere vollständig von isolierendem Oxid umgeben ist. Das Verfahren zur Herstellung von Speicherzellen dieser Art ist in der DT-OS 26 45 014.6 beschrieben.
Der gesamte Speicher wird auf einem p-leitenden Siliziumsubstrat aufgebaut und weist n-Kanal-Feldeffekttransistoren mit polykristallinen Siliziumgates auf. Bei dem bevorzugten Ausführungsbeispiel ist das Substrat auf ein Niveau bzw. eine
14 3 Konzentration von angenähert 5 χ 10 Atomen/cm dotiert.
Bekannte "Frontenden-" Methoden, einschließlich der Bildung von Feldoxiden und durch Borimplantation definierten Kanalsperren werden verwendet. Die Substratzonen, auf denen die Speicherzellen aufgebaut werden, sind durch Borimplantation
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auf eine Konzentration von angenähert 2 χ 10 Atomen/cm dotiert. Gleichzeitig mit der Dotierung durch Borimplantation in diesen Zonen werden auch andere zur Herstellung von Feldeffekttransistoren dienende Substratzonen durch Ionenimplantation dotiert. 8098 U/0637
Vier Feldeffekttransistortypen werden in den Peripherie schaltungen des Speichers verwendet. Diese Transistoren unterscheiden sich dadurch, daß jeder eine andere Schwellenspannung hat. Der erste Transistortyp ist ein im wesentlichen herkömmlicher Transistor des Anreicherungstyps mit einer Schwellenspannung von angenähert 0,7 Volt. Diese Transistoren sind in den Zeichnungen mit dem Symbol für Standard-Feldeffekttransistoren des Anreicherungstyps, z.B. als Transistoren 44, 45 und 46 in Fig. 2 gezeigt. Ein flaches Borimplantat dient in den Kanalzonen dieser Transistoren zur Herstellung der vorgesehenen Schwellenspannung; die Gates dieser Transistoren werden mit der auf dem zweiten Konzentrationsniveau befindlichen polykristallinen Siliziumschicht hergestellt und von dem Subrtrat durch eine Oxidschicht einer Stärke von etwa 1000 A isoliert.
Der zweite Transistortyp ist ein herkömmlicher Transistor des Verarmungstyps mit einer Schwellenspannung von angenähert -3,0 Volt. Diese Bauelemente sind in der Zeichnung mit dem gebräuchlichen Symbol dargestellt, so z.B. die Transistoren 70 bis 73 in Fig. 2. Die Kanalzonen dieser Bauelemente sind durch Implantation mit Arsen dotiert, um diese Schwellenspannung zu erreichen; die auf dem zweiten Niveau befindliche Siliziumschicht dient zur Definition der Gates dieser Bauelemente.
Der dritte Transistortyp ist ein Transistor eines schwachen Anreicherungstyps, d.h. ein Transistor mit einer Schwdlenspannung von etwa -0,2 Volt. Diese Transistoren werden in den Ausgangspuffern (vgl. Transistoren 106 und 109 in Fig. 3) verwendet» Das p-leitende Substrat ruft diese Schwellenspannung ohne Implantation der Kanalzone hervor; die Gates dieser Bauelemente werden durch auf dem ersten Niveau befindliches polyJcristallines Silizium gebildet und sind von dem Substrat durch eine Oyidschicht einer Stärke von etwa 700 A* getrennt.
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Der vierte Transistortyp ist ein Transistor des Anreicherungstyps mit hoher Schwellenspannung, die angenähert 1,3 Volt beträgt. Die Kanalzonen dieser Bauelemente werden durch Borionenimplantation gleichzeitig mit der Implantation der Wirtszonen für die Speicherzellen hergestellt. Diese Bauelemente werden im Abtast- bzw. Leseverstärker (vgl. Transistoren 81, 84 und89 in Fig. 3) verwendet. Die Gates dieser Bauelemente sind gegenüber dem Substrat durch eine Oxidschicht einer Stärke von etwa 700 A isoliert.
Im folgenden wird auf Fig. 1 Bezug genommen. Die Speichermatrix ist danach in zwei gleiche Teile, nämlich Feld 11 und Feld 12 unterteilt. Jedes Feld weist 128 X-Leitungen (Zeilenleitungen) und 64 dazu quer verlaufende Y-Leitungen (Spaltenleiter) auf. Die X-Dekodierer 14 sind allgemein zwischen den Feldern 11 und 12 angeordnet. Adressenpuffer und andere Peripherieschaltungen sind in dem Block 30 zusammengefaßt. Die Y-Dekodierer 20 sind über Leitungen 38 mit den Speicherfeldern 11 und 12 verbunden. Die Ausgangsdaten des Feldes 11 werden an vier Abtast- bzw. Leseverstärker 22 angekoppelt, die mit vier Ausgangspuffern 25 verbunden sind. In ähnlicher Weise werden die Ausgangsdaten des Feldes 12 an die Abtast- bzw. Leseverstärker 23 angekoppelt, die mit Ausgangspuffern 26 verbunden sind.
Zu den Eingängen des Speichers gehören Adressensignale An bis A1n. Die Adressensignale ermöglichen Die Auswahl oder Programmierung eines 8-Bit-Worts. Dateneingabepuffer (8 Puffer), z.B. der Puffer 21, werden während des Programmierens von den Y-Dekodierern selektiv an die Y-Leitungen des Feldes, z.B. die Leitung 40, angekoppelt. Als Betriebsspannung ist eine 5-Volt-Spannung (Vcc) vorgesehen, welche über die Lei tung 33 angelegt wird. Dies ist die einzige während des Lesens erforderliche Spannung. Die Speichererde ist mit V55, Leitung 32 bezeichnet. Beim Programmieren wird ein 25 V-Potential Vpp an die Leitung 34 angelegt. Die Leitung 35 nimmt ein- Programm!er-
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signal während des Programmierens auf und dient auch außerhalb des Programmierzyklus zur Aufnahme eines Leistungs-Absenksignals. Der Speicher wird von einem über die Leitung 36 angelegten Signal gewählt bzw. angesteuert; dieses Chip-Auswahlsignal (CS) wird vom Speicher zur Erzeugung von Chip-Aktivierungssignalen (CE und CE) verwendet.
Jedes der Felder 11 und 12 ist in vier Teilfelder mit jeweils 16 Y-Leitern und 128 X-Leitern (z.B. Teilfeld 12d) unterteilt. Die Y-Dekodierer 20 erhalten gepufferte Adresssignale A. bis A3 und deren komplementäre Signale, damit ein einziger Y-Leiter in jedem der Teilfelder an einen Abtast- bzw. Leseverstärker während des Lesevorgangs angekoppelt werden kann. Der Y-Leiter 40 des Teilfeldes 12d ist mit dem Drainanschluß der Speicherzelle 41 und einer Vielzahl anderer Drainanschlüsse anderer Speicherzellen entlang des Leiters 40 verbunden. Der Leiter 40 wird selektiv mit einem der Abtastverstärker 23 über den Transistor 19 gekoppelt, wenn die Y-Dekodierer die vorgegebene Adresse aufnehmen. Als Y-Dekodierer können herkömmliche Dekodierschaltungen oder auch eine Schaltung ähnlich dem in Fig. 2 dargestellten X-Dekodierer verwendet werden. Dei dem bevorzugten Ausführungsbeispiel dienen die A0 und "ÄT Adressignale der Steuerung von entlang den Y-Leitern in Reihe geschalteten Transistoren. Zwei solche Transistoren (Transistoren 91 und 92) sind in Fig. 3 als Verbindungsweg zwischen den Y-Leitungen und einem Abtastverstärker dargestellt.
Jeder X-Dekodierer 28 nimmt die Adressignale A- bis A1n (oder deren Komplemente) auf; jeder Dekodierer erhält sowohl das A.-Signal als auch das "ÄT-Signal. Bei dem bevorzug.ten Ausführungsbeispiel dient jeder Dekodierer zur Ansteuerung von zwei Leitungspaaren. Der Dekodierer 28 entwickelt beispielsweise ein Ausgangssignal XQ, das zur Aktivierung der Zellen entlang der Leitung 49a im Feld 11 und entlang der Leitung 49b in Feld 12 verwendet wird. Der Dekodierer 28 ent wickelt auch das X.-Signal, das Zellen in beiden Feldern Ii
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und 12 aktiviert. Daher werden 64 X-Dekodierer im Speicher gemäß Fig. 1 verwendet. Eine Programmierschaltung ist in jedem der X-Dekodierer (und Y-Dekodierer) integriert und erzeugt die entlang den X-Leitungen (25 Volt) und Y-Leitungen (16 Volt) zum Programmieren benötigten Potentiale.
Ein X-Dekodierer, z.B. der Dekodierer 28, wird genauer in Verbindung mit Fig. 2 beschrieben. Anhand Fig. 3 wird ein Abtast- bzw. Leseverstärker und Ausgangspuffer (z.B. Leseverstärker 22 und 23 und Ausgangspuffer 25 und 26) genauer beschrieben. Anhand von Fig. 4 wird die Energieabsenk- bzw. Energieeinsparungs-Betriebsweise des Speichers und deren Wechselwirkung mit verschiedenen Schaltungen des Speichers erläutert. Bekannte Schaltungen können für den Rest des Speichers, se z.B. für Adresspuffer, Dateneingabepuffer und andere Peripherieschaltungen verwendet werden.
Der Dekodierer gemäß Fig. 2 weist einen Dekodierabschnitt (Transistoren 44, 45, 46, 47 und 48) und einen Programmierabschnitt zur Erzeugung der höheren Programmierspannung (Transistoren 70 bis 73 und 76 bis 79) auf. Der Dekodierabschnitt und der Programmierabschnitt sind jeweils über Kopplungstransistoren (Transistoren 64, 65, 66 und 67) gekoppelt. Zwei Anhebeschaltungen werden verwendet, von denen eine zum Aufladen des Schaltungsknotens 42 (Transistoren 54, 55 und 56) und die andere zum Aufladen des Schaltungsknotens 43 (Transistoren 57, 58 und 59) dienen.
Im Dekdodierabschnitt sind die Transistoren 44, 45 und 46 zwischen den Schaltungsknoten 42 und 43 parallelgeschaltet. Bei dem beschriebenen Speicher wird jedes der Adressbits A1. bis A.„ (oder deren Komplemente) an die Transistoren, z.B. die Transistoren 44, 45 und 46 angelegt; daher liegen drei zusätzliche, in der Zeichnung jedoch nicht dargestellte Transistoren zwischen den Schaltungsknoten 42 und 43. Der Schaltungsknoten 42 ist über einen Transistor 47 mit Erde
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verbunden. Die Gate-Elektrode dieses Transistors 47 ist mit dem A.-Signal beaufschlagt. Der Knotenpunkt 43 liegt über einen Transistor 48 an Erde, dessen Gate-Elektrode mit dem A.-Signal beaufscnlagt ist.
Beim Anheben des Schaltungsknotens 42 liegen die Verarmungstyp-Transistoren 54 und 55 in Reihe zwischen der Potentialguelle V auf Leitung 33 und dem Schaltungsknoten 42. Das V -Potential wird außerdem über einen Verarmungstyp-Transistor 56 an diesen Schaltungsknoten angelegt. Das Gate des Transistors 56 (Schaltungsknoten 61) ist mit dem Gate des Transistors 55 und der Verbindung zwischen den Transistoren 44 und 55 zusammengeschaltet. Das Gate des Transistors 54 liegt an Erde. In ähnlicher Weise weist die Anhebeschaltung für den Schaltungsknoten 43 Verarmungstyp-Transistoren 57 und 58 auf, die in Reihe zwischen der Leitung 33 und dem Schaltungsknoten 43 liegen, sowie ferner einen parallelgeschalteten Verarmungstyp-Transistor 59. Das Gate des Transistors 59 ist über den Schaltungsknoten 62 mit der Verbindung zwischen den Transistoren 57 und 58 und dem Gate des Transistors 57 verbunden. Das Gate des Transistors 58 liegt an Erde.
Der Schaltungsknoten 42 ist mit einem Paar von X-Leitungen des Speicherfeldes (Leitungen 49a und 49b) über einen Transistor 64 bzw. einen Transistor 65 verbunden. In ähnlicher Weise ist der Schaltungsknoten 43 über Transistoren 66 bzw. 67 mit zwei anderen Leitungen (Leiter 50a und 50b) verbunden. Liese vier Transistoren des Verarmungstyps sind mit ihren Gate-Elektroden an die Leitung 69 angeschaltet, der ein mit V bezeichnetes Signal zugeführt wird.
Die Leitung 49b ist über in Reihe geschaltete Transistoren 76 und 77 des Verarmungstyps an die Quelle des Vpp-Potentials auf der Leitung 34 angeschaltet. Das Gate des Transistors ist mit der Leitung 49b verbunden. In ähnlicher Weise ist auch die Leitung 50b über Transistoren 78 und 79 mit dem
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vpp-Potential verbunden. An der anderen Seite des Dekodierers ist eine Leitung 49a über Serientransistoren 70 und 71 mit der Leitung 34 und die Leitung 50a über die Serientransistoren 72 und 73 ebenfalls mit der Leitung 34 verbunden. Die Transistoren 70, 71, 72, 73, 76, 77, 78 und 79 sind Transistoren des Verarmungstyps.
Im Betrieb ist bei jeder Kombination von Adressignalen A4 bis A-n und deren Komplementen nur ein Leitungspaar in allen X-Dekodierern, z.B. das Leitungspaar 49a und 49b oder 50a und 50b nicht mit Erde verbunden. Bei einer vorgegebenen Kombination von Adressignalen sind beispielsweise die Transistoren 44, 45 und 46 nicht-leitend. Wenn A4 im Η-Zustand ist, so wird der Schaltungsknoten 42 über den Transistor 47 mit Erde verbunden, während der Schaltungsknoten 43 nicht mit Erde verbunden ist. Andererseits ist der Schaltungsknoten 42 von Erde isoliert und der Schaltungsknoten 43 über den Transistor 48 mit Erde verbunden, wenn ÄT im Η-Zustand ist. Jeder X-Dekodierer 14 der Anordnung gemäß Fig. 1 verwendet die A4 und TCT-Signale in der gleichen V/eise wie die Anordnung gemäß Fig. 2. Der Grund hierfür liegt gemäß nachfolgender Erläuterung darin, eine leichte Leistungsabsenkung (power-down) bei allen X-Dekodierern zu ermöglichen.
Es sei angenommen, daß die an dem Speicher anstehende Adresse bewirkt, daß der Schaltungsknoten 42 nicht mit Erde gekoppelt ist. Der Transistor 55 lädt die Gate-Elektrode des Transistors 46 auf und macht dadurch diesen Transistor stark leitend. Der Transistor 56 dient zum raschen Aufladen der den Leitungen 49a und 49b zugeordneten hohen Kapazitäten. Wenn das Potential am Schaltungsknoten 42 ansteigt, wird der Transistor 54wegen dessen Gate-Anschluß an Erde gesperrt gehalten. Daher wird der Schaltungsknoten 42 mit den Leitungen 49a und 49b über den Transistor 56 rasch aufgeladen. Der Schaltungsknoten 43 ist über den Transistor 48 an Erde gelegt. Da der Sourceanschluß und die Gate-Elektrode des Transistors 58 an Erde liegen,
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ist dieser Verarmungstyp-Transistor leitend und verhindert, daß sich der Schaltungsknoten 62 auf V_c auflädt. Dadurch wird ein starker Stromfluß über den Transistor 59 verhindert. Wenn einer der Transistoren 44, 45 oder 46 leitend ist, liegen beide Schaltungsknoten 42 und 43 an Erde.
Das V C-Signal wird von der Programm- und Steuereinrichtung 52 erzeugt. Dieser Einrichtung werden das P-Signal und das CE-Signal zugeführt. Das VY„-Signal ist während des Lesens gleich V (5 Volt) und während des Programmierens gleich V (Erde). Beim Lesen bewirken die Übertragungstransistoren 64 und 65, daß ein positives Signal auf dem Schaltungsknoten 4 2 zu den Leitungen 49a und 49b übertragen wird.
Im folgenden wird auf den Programmierabschnitt des Dekodierers eingegangen. Während des Lesens ist Vpp auf Erdpotential, so daß ein Leitungsweg über die Transistoren 76 und 77 nach Erde geht, wenn die Leitung 49b ausgewählt bzw. angesteuert ist. Der Transistor 77 verhindert jedoch, "daß eine größere Entladung der Leitung 49b über die Transistoren 76 und 77 stattfindet, da die Source- und Gate-Elektroden dieses relativ kleinen Transistors an Erde liegen.
Es sei angenommen, daß der Speicher programmiert und die am Speicher anliegende Adresse die Leitungen 49a und 49b auswählt bzw. ansteuert. Unter dieser Bedingung wird der Schaltungsknoten 42 über den Transistor 56 wieder auf Vc gebracht. Das V --Potential ist auf Erdpotential, so daß sich der Sourceanschluß des Transistors 65 auf 5 Volt befindet, während dessen Gate-Elektrode geerdet ist und den Transistor sperrt. Die Transistoren 76 und 77 laden die Leitung 49b auf das V -Potential (angenähert 25 Volt) auf. In ähnlicher '/.'eise laden die Transistoren 70 und 71 die Leitung 49a auf Vpp. Da der Schaltungsknoten 42 aufgeladen ist, ist der Schaltungsknoten 43 auf Erde. Über die Transistoren 78 und 79 und die Transistoren 72 und 73 existieren Verbindungswege von V nach Erde. Da jedoch die Gates der Transistoren 73
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und 79 an Erde liegen, begrenzen diese relativ kleinen Transistoren den Stromfluß von Vp .
Ein wesentliches Merkmal des Dekodierers gemäß Fig. 2 liegt darin, daß die Übertragungstransistoren 64, 65, 66, 67 ein Anlegen des hohen Programmierpotentials Vp an die Transistoren des Dekodierabschnitts verhüten. Wenn beispielsweise die Leitungen 49a und 49b gewählt bzw. angesteuert sind und X_ auf V_p ansteigt, so werden die Transistoren 64 und 65 gesperrt und verhindern so, daß Vpp zu den Transistoren im Dekodierabschnitt durchgekoppelt wird. Wenn die Leitungen 49a und 49b nicht angewählt sind, so verhindert der hohe Spannungsabfall an den Transistoren 70 und 76, daß hohe Potentiale zu einem der Transistoren in dem Dekodierabschnitt durchgekoppelt werden· Da niemals ein hohes Potential an die Transistoren im Dekodierabschnitt angelegt wird, können diese Transistoren mit relativ kurzen Kanälen hergestellt werden. Bei dem Speicher gemäß Fig. 1 hat jede Speicherzelle eine Breite von etwa 20 pm. Jeder Dekodierer, z.B. der Dekodierer 28 kann dadurch in einer Breite von 40 pm hergestellt werden. Diese Breitenbegrenzung der Dekodierer wird in erster Linie dadurch ermöglicht, daß die zum Programmieren benötigte hohe Spannung die Dekodierabschnitte der Dekodierer nicht erreicht.
In Fig. 3 ist ein Abtast- bzw. Leseverstärker dargestellt, dessen Ausgang an der Leitung 68 mit dem Eingang eines Ausgangspuffers verbunden ist. Der Eingang des Abtastverstärkers am Schaltungsknoten 101 kann über einen Transistor 90 des Verarmungstyps und einen der Transistoren 91 oder 92 mit einer der 16-Y-Leitungen in dem Speicherfeld verbunden werden. Jeder der 16-Y-Leitungen enthält Wähltransistoren (z.B. Transistor 19 in Fig. 1), welche vom Ausgangssignal der Y-Dekodierer betätigt werden. Das Gate des Transistors 90 ist an die Quelle des "PD-Signals angelegt und ruft daher während des Leistungsabsenk- und Programmierbetriebs eine E ntkopplung hervor. Wenn eine Zelle mit dem Schaltungsknoten 101 verbunden und die schwebende Gate-Elektrode der Zellen ungeladen ist, so
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leitet die Zelle Strom in der Größenordnung von 20 Mikroampere. Dieser Strom und der resultierende Spannungsabfall am Schaltungsknoten 101 wird vom Abtastverstärker abgetastet. Der Transistor 86 dient in erster Linie dieser Abtastfunktion und liefert ein Ausgangssignal an einen aus den Transistoren 80 und 89 bestehenden Inverter. Der Transistor 87 des Verarmui.gstyps ist der primäre Anhebetransistor für die Spaltenleitungen. Die Transistoren 83 und 84 dienen zum Festklemmen des Schaltungsknotens 100, d.h. der Gate-Elektrode des Transistors 86, wie im folgenden noch genauer beschrieben wird. Der Transistor 85 ruft einen Leckstrom für die Y-Leitungen hervor; sein Gate wird ebenfalls vom Potential am Schaltungsknoten 100 gesteuert. Die Transistoren 80, 81 und 82 dienen dazu, ein Absinken des Potentials am Schaltungsknoten 101 u:,cer einen vorgegebenen Pegel zu verhindern und die Spaltenleiter anzuheben. In der Praxis beträgt die Potentialschwankung am Knoten 101 etwa 200 Millivolt, die auf etwa 2 Volt an der Gate-Elektrode des Transistors 89 verstärkt werden. DLo Transistoren 88, 89, 96, 97, 88 und 99 bilden insgesamt el.-ie Verstärkungsstufe am Ausgang des Abtastverstärkers.
Die primäre Abtasteinrichtung des Abtastverstärkers gemäß Fig. 3, der Transistor 86, ist mit dem Sourceanschluß an den
und
Schaltungsknoten lOl'mit dem Drainanschluß an den (Anhebe-) Transistor 87 des Verarmungstyps angeschaltet. Das Gate des Verarmungstyp-Transistors 87 ist mit dem Gate des Anreicherungstyp-Transistors 89 hoher Schwellenspannung und dem Verbindungspunkt zwischen den Transistoren 86 und 87 verbunden. Das Pegelhaltungspotential am Schaltungsknoten 100, den Gate-Elektroden der Transistoren 85 und 86, wird vom Verbindungspunkt zwischen den in Reihe geschalteten Transistoren 83 und 84 abgenommen. Das Gate des Transistors 84 ist mit dem Schaltungsknoten 101 und dem Gate des Anreicherungstyp-Transistors 81 hoher Schwellenspannung verbunden« Der a^mungstyp-Transistor 80 und der Transistor 81 liegen in Reihe zwischen V r und Erde. Die gemeinsame Verbindung zwischen diesen Tran-
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sistoren, an die auch die Gate-Elektrode des Transistors 80 angeschaltet ist, ist mit dem Gate des Transistors 82 verbunden. Der Sourceanschluß des Transistors 82 liegt am Schaltungsknoten 101.
Die Inverterstufe weist einen Verarmungstyp-Transistor 88 auf, der mit dem Anreicherungstyp-Transistor 89 hoher Schwellenspnnnung in Reihe liegt. Diese Transistoren sind über einen Transistor 95 mit Erde verbunden. Das Gate des Transistors ist zusammen mit der Verbindung zwischen den Transistoren und 89 an die Gates der Transistoren 96 und 99 angeschaltet. Der Verarmungstyp-Transistor 97 und der Anreicherungstyp-Transistor 96 liegen in Reihe zwischen V„_ und dem Drainanschluß des Transistors 95· Der Verarmungstyp-Transistor 98 und der Transistor 99 liegen ebenfalls in Reihe zwischen Vr_ und dem Drainanschluß des Transistor 95. Die Gates der Transistoren 97 und 98 sind an den Verbindungspunkt zwischen den Transistoren 96 und 97 angeschaltet. Wie aus Fig. 3 zu sehen ist, dient der Transistor 95 dazu, einen Stromfluß über die Transistoren 88, 89, 96, 97, 98 und 99 während des Leistungsabsenkbetriebs zu verhindern.
Es sei angenommen, daß der Schaltungsknoten 101 an den Drainanschluß einer Speicherzelle mit schwebender Gate-Elektrode angekoppelt und die schwebende Gate-Elektrode ungeladen ist. Bei dieser Bedingung ist die Zelle leitend. Da Strom über die Zelle nach Erde fließt, fällt das Potential am Schaltungsknoten ".01, dem Sourceanschluß des Transistor 86, ab. Dieser Potentialabfall macht den Transistor 86 stärker leitend, wodurch das Potential am Gate des Transistors 89 absinkt. Wenn andererseits der Schaltungsknoten 101 mit einer nicht-leitenden Zelle gedoppelt wäre, so fällt auch das Potential auf dem Schaltungsknoten 101 nicht ab, und der Transistor 96 ist nicht-leitend. 3ei dieser Bedingung steigt das Potential am Gate des Transistors 89 an.
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Die Pegelhaltungs- bzw. Klemmschaltung reguliert die Spannung am Gate des Transistors 86 so, daß dessen Abtastfunktion verstärkt wird. Wenn beispielsweise das Potential am Schaltungsknoten 101 absinkt, so wird dadurch der Transistor 84 weniger leitend. Das Potential am Knoten 100 steigt daraufhin, da dieser Knoten über den Verarmungstyp-Transistor 83 mit V„ gekoppelt ist. Bei diesem Potentialanstieg wird der Transistor 86 stärker leitend, wodurch ein stärkerer Potentialabfall am Gate des Transistors 89 hervorgerufen wird. Wenn dagegen das Potential am Schaltungsknoten 101 ansteigt, so wird der Transistor 84 stärker leitend, und das Potential am Knoten 100 sinkt ab. Der Transistor 86 leitet dann weniger, wodurch ein Potentialanstieg am Gate des Transistor 89 hervorgerufen wird.
Der Transistor 84 hat eine höhere Schwellenspannung als der Transistor 86 (1,3 Volt im Vergleich zu 0,7 Volt), und daher wird der Transistor 84 in einem allgemein linearen Bereich betrieben. Außerdem sind sowohl die Kanalzonen der Zellen als auch die Anreicherungstyp-Transistoren hoher Schwellenspannungen, z.B. der Transistor 84, gleichzeitig durch Ionen-Implantation dotiert, und ihre Source- und Drainzonen werden in Ausrichtung mit derselben Siliziumschicht (auf dem ersten Niveau) gebildet. Herstellungsschwankungen beeinflussen die Zellen und diese Transistoren daher in der gleichen Weise. Der Transistor 84 kompensiert daher eventuelle Herstellungsschwankungen. Es sei beispielsweise angenommen, daß die Zellen einen gegenüber dem normalen Schwellenwert erhöhten-Schwellenwert haben. Der Schaltungsknoten 101 würde dann nicht so schnell zur Entladung kommen, wenn er mit einer leitenden Zelle verbunden ist. Der Transistor 84 hat ebenfalls einen höheren Schwellenwert und leitet ebenfalls nicht so rasch. Dadurch steigt das Potential am Schaltungsknoten 100 an, wodurch ein Kompensationspotential (ein höheres Potential) am Gate des Transistors 86 hervorgerufen wird. Wenn die Schwel lenspannung der Zellen dagegen niedriger ist, so wird auch ein (niedrigeres) Kompensationspotential an das Gate des
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Transistors 86 angelegt. Der Transistor 85 nimmt auch die kompensierte Spannung am Knoten 100 auf.
Wenn das Potential am Schaltungsknoten 101 unter einen vorgegebenen Pegel absinkt, so leitet der Transistor 81 weniger, und das Potential am Gate des Transistors 82 steigt an und liefert über den Transistor 82 Strom für die Spaltenleitungen. Auf diese Weise verhindert der Transistor 82, daß der Schaltungsknoten 101 unter ein vorgegebenes Potential absinkt, und bewirkt ein rasches Aufladen der den
angewählten Spaltenleitern zugeordneten Kapazität. Der Transistor 82 lädt die Spaltenleiter auf ein erstes Potential vor und sperrt danach, wodurch dem Transistor 87 die Beendigung der Aufladung der Leitungen möglich wird. Auch hier bewirkt der Anreicherungstyp-Transistor 81 hoher Schwellenspannung, wie im Falle des Transistors 84 eine Kompensation von Herstellungsschwankungen.
Die Inverterstufe mit den Transistoren 88 und 89 hat einen "Auslöse-" Punkt, der eine Funktion des Verhältnisses dieser Bauelemente ist. Der Auslösepunkt ist eine Funktion von Herstellungsschwankungen, und der Transistor 89 bewirkt eine Kompensation solcher Schwankungen. Die Verstärkungsstufe mit den Transistoren 96, 97, 98 und 99 wirkt in bekannter Weise und liefert ein Ausgangssignal des Abtastverstärkers auf die Leitung 68.
Der Ausgangspuffer gemäß Fig. 3 ist ein Standardpuffer mit Ausnahme der Verwendung der Transistoren 106 und 109. Er weist zwei Inverterstufen auf, welche eine Gegentakt-Ausgangsstufe treiben. Der Verarmungstyp-Transistor 10 3 liegt über Transistoren 104 und 105 zwischen V _ und Erde. Das Gate des Transistors 103 ist mit dem Verbindungspunkt zwischen den Transistoren 103 und 104 und dem Gate des Transistors 107 verbunden. Der Eingang des Ausgangspuffers auf der Leitung 68 ist mit dem Gate des Transistors 104 sowie mit den Gates der Transistoren 108 und 110 verbunden. Das
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Gate des Transistors 105 ist mit der Quelle des CE-Signals verbunden und verhindert daher einen Stromfluß über die Transistoren 103 und 104, wenn das Chip nicht angesteuert ist, und während des Leistungsabsenkbetriebs. Die Transistoren 106, 107 und 108 liegen in Reihe zwischen V r und Erde. In ähnlicher Weise sind auch die Transistoren 109, 110 und 111 in Reihe zwischen V und Erde geschaltet. Der Ausgang eines der Inverter am Verbindungspunkt zwischen den Transistoren 107 und 108 ist mit dem Gate des Transistors 111 und dem Gate des Transistors 112 verbunden. Der Ausgang des anderen Inverters, der Verbindungspunkt zwischen den Transistoren 110 und I'll, dient zur Ansteuerung des Transistors 113. Die Gates der Transistoren 106 und 109 sind mit der CE-Signalguelle verbunden. Die Gates der Transistoren 112 und 113 liegen über die Transistoren 114 bzw. 115 an Erde. Die Gates der Transistoren 11<; und 115 sind mit der CE-Signalquelle verbunden. Wenn daher CE positiv ist, so ist die mit dem Verbindungspunkt zwischen den in Reihe liegenden Ausgangstransistoren 112 und 113 verbundene Ausgangsleitung 117 elektrisch schwimmend, also auf freiem Potential.
Die Transistoren 106 und 109 sind Transistoren eines schwachen Verarmungstyps (-0,2 Volt Schwellenspannung). Zu der Zeit, in der CE niedrig ist (L-Zustand), zu der auch die Leistungsabsenkperiode gehört, verringern die Transistoren 106 und 109 den Energieverbrauch der Ausgangsstufe. Würden dagegen Transistoren des Anreicherungstyps für diese Anwendung benutzt, so wurden diese in leitendem Zustand einen starken Spannungsabfall haben und ein hohes Ausgangspotential auf der Leitung 117 verhindern. Wenn Standard-Verarmungstyp-Transistoren zu diesem Zweck verwendet würden, so würde eine beträchtliche Energie verbraucht. Die Gate-Source-Kapazität des Transistors 112 übt eine bootstrap-Wirkung auf das Gate dieses Ausgangstransistors aus und legt das Gate auf ein Potential oberhalb von V_ . Dies ist möglich, da der Transistor 109 niedriger Schwellenspannung gesperrt wird, wenn das Potential am Gate
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des Transistors 112 über V ansteigt. Auf diese Weise wird mit Hilfe des Transistors niedriger Schwellenspannung auch die Geschwindigkeit des Ausgangspuffers verbessert.
Im folgenden wird auf Fig. 4 Bezug genommen, in der verschiedene Teile des Speichers zur Beschreibung des Leistungsabsenkbetriebs gezeigt sind. Während des Leistungsabsenkbetriebs (Energiesparbetrieb) werden verschiedene Schaltungen des Speichers ausgeschaltet, um den Energiebedarf zu reduzieren. Das Leistungsabsenksignal geht über die Leitung 35 ein, die auch zur Aufnahme des Programmiersignals dient. Wenn das Leistungsabsenksignal im Η-Zustand ist (ohne das Programmierpotential auf der Leitung 34), so wird der Leistungsabsenkbetrieb aktiviert. Wenn dieses Signal im Η-Zustand bei Anstehen von Vpp ist, so erfolgt die Programmierung.
Das Vpp-Potential auf der Leitung 34 wird zu einer Pufferund Programmsteuerschaltung 120 übertragen. Die Ausgangssignale dieser Schaltung sind VD und Vn ; das Vn -Signal ist
Sr Λ Ir λ, Γλ
beim Lesen im Η-Zustand (hoch), und das Vp -Signa 1 ist im Η-Zustand während des Programmierens. Diese Signale werden von verschiedenen Schaltungen im Speicher verwendet und auch zum Puffer 119 übertragen. Der Puffer 119 nimmt außerdem das P -Signal (Leitung 35) auf. Die Ausgangssignale des Puffers 119 sind das Programmiersignal "P und das Leistungsabsenksignal "PD auf der Leitung 125. Herkömmliche Binärschaltungen werden als Puffer 119 und zum Aufbau der Puffer- und Programmsteuerschaltung 120 verwendet. Durch Benutzung des PTN-^ignals sowohl als Leistungsabsenksignal als auch als Programmiersignal kann ein Eingang zum Speicher sowie ein Puffer eingespart werden.
Jeder Adresspuffer und Treiber 121 (mit Ausnahme des A4-Puffers) ist über einen Transistor, dessen Gate mit der Leitung 125 verbunden ist, mit Erde verbunden. Daher sind alle Puffer und Treiber 121 der Fig. 3 während des Leistungsab-
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senkbetriebs von Erde getrennt, wodurch Energie eingespart
wird.
Das Leistungsabsenksignal wird auch an einen Chip-Wählpuffer 122 angelegt. Wenn sich das "PD-Signal im L-Zustand befindet, so ist das CE-Signal auf dem Η-Zustand und das CE-Signal ist im L-Zustand, und zwar unabhängig vom Eingangssignal auf der Leitung 36. Diese Signale sperren, wie in Fig. 3 zu sehen ist, einen Leitungsweg über die Transistoren 103 und 104, verringern den Stromfluß durch die Inverter durch Verringerung der Leitfähigkeit der Transistoren 106 und 109 und setzen die
Ausgangsleitung 117 auf freies, d.h. schwimmendes Potential, da die Transistoren 114 und 115 leiten.
Das "PD-Signal wird auch an den A.-Adresspuffer 123 angelegt. Wenn das PD-Signal im L-Zustand ist, so sind die beiden Ausgangssignale A. und A4 unabhängig vom Eingangssignal dieses
Puffers auf dem L-Zustand. Dies verhindert, daß über die Transistoren 47 und 48 der Schaltung gemäß Fig. 2 sowie ähnliche Transistoren in anderen X-Dekodierern Strom nach Erde fließt·
In dem für die Energieaufnahme ungünstigen Falle des Lesens
beträgt die Leistungsaufnahme eines 16k PROM angenähert 750
Milliwatt. Im Leistungsabsenkbetrieb ist die Leistungsaufnahme dagegen auf 100 Milliwatt herabgesetzt.
Bei dem beschriebenen PROM, der mit Hilfe von ultravioletter Strahlung gelöscht werden kann, werden Feldeffekttransistoren mit unterschiedlichen Schwellenspannungen einerseits zur Kompensation von Herstellungsschwankungen und andererseits zur
Herabsetzung der Leistungsaufnahme verwendet. Die auf engstem Raum platzfindenden Dekodierer dekodieren auch das Programmiersignal hoher Spannung, ohne daß die Dekodiertransistoren der hohen Spannung ausgesetzt werden.
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Claims (14)

  1. PATENTANWÄLTE ZENZ & HELBER D 4300 ESSEN 1 AM RUHRSTEIN 1 ■ TEL.: (02 01) 4126 87 Seite - Jg0- I 176
    INTEL CORPORATION
    Patentansprüche
    [Ό Elektrisch programmierbarer MOS-Speicher mit einer Vielzahl von Speicherzellen, die ein erstes Potential zum Lesen und ein gegenüber dem ersten Potential höheres zweites Potential zum Programmieren benötigen, ferner mit einer Eingabeeinrichtung, einer mit den Speicherzellen gekoppelten Ausgabeeinrichtung und einer Dekodierschaltung, dadurch gekenn zeichnet, daß die Dekodierschaltung (i4) einen mit der Eingabeeinrichtung verbundenen, von dieser mehrere Adressignale (A. ... A.q) aufnehmenden Dekodierer (44 ... 48), der in einem vorgegebenen Zustand der Adressignale das erste Potential entwickelt, einen das zweite Potential (Vpp) liefernden Spannungsgeber (34, 77, 76) und eine einen Feldeffekttransistor (z.B. 65) enthaltende, zwischen dem Dekodierer (44 ... 48) und dem Spannungsgeber (34, 77, 76) angeordnete Kopplungsschaltung aufweist, die eine an das Gate des Feldeffekttransistors (z.B. 65) beim Lesen ein erstes Signal und beim Programmieren ein zweites Signal anlegende Einrichtung (52) enthält, und daß der Feldeffekttransistor (z.3. 65) so angeordnet und ausgebildet ist, daß er während des Lesens einen elektrischen Leitungsweg herstellt und beim Programmieren einen elektrischen Leitungsweg herstellt, wenn sich die Adressignale nicht in dem vorgegebenen Zustand befinden, wobei die Dekodierschaltung (14) zum Auswählen bzw. Ansteuern der Zellen (41) des Speichers (11, 12) zum Lesen und Programmieren verwendbar ist, ohne daß der Dekodierer (44 ... 48) dem vom Spannungsgeber (34, 77, 76) gelieferten höheren zweiten Potential (Vpp) ausgesetzt ist.
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  2. 2. XOS-Speicher nach Anspruch 1, dadurch gekennzeichnet, daß der Feldeffekttransistor (z.B. 65) als Verarmungstyp-Transistor ausgebildet ist.
  3. 3. MOS-Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das an die Gate-Elektrode des Feldeffekttransistors (z.B. 65) angelegte zweite Signal (V ) ein Erdpotential ist.
  4. 4. MOS-Speicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß eine den Dekodierer (44 ... 46) und den Feldeffekttransistor (z.B. 65) im Ruhezustand des Speichers zur Energieeinsparung von Erde entkoppelnde Schaltung (119, 120, 123, 47, 48) vorgesehen ist.
  5. 5. MOS-Speicher nach einem der Ansprüche 1 bis 4, gekennzeichnet durch eine den Dekodierer (44 ... 46) und einen Anschluß des Transistors (z.B. 65) außerhalb der vorgegebenen Zustände der Adressignale mit Erde koppelnde Schalteinrichtung (z.B. 47).
  6. 6. MOS-Speicher nach Anspruch 5, dadurch gekennzeichnet, daß die Schalteinrichtung (z.B. 47) von einem (A.) der Adressignale gesteuert ist.
  7. 7. MOS-Speicher nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß ein zweiter Spannungsgeber ( 34, 71, 70 ), eine zweite Kopplungsschaltung und eine zweite Schalteinrichtung (48) vorgesehen sind und daß die zweite Schalteinrichtung (48) von dem Komplement (Ä"T) des einen Adressignals gesteuert ist.
  8. 8. MOS-Speicher nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der Spannungsgeber in Reihe geschaltete erste und zweite Verarmungstyp-Transistoren (76, 77) aufweist, wobei die Gate-Elektrode und einer der Anschlüsse des ersten Verarmungstyp-Transistors (76) mit dem Transistor (65) der Kopplungsschaltung und die Gate-Elektrode und einer der Anschlüsse des zweiten Verarmungstyp-Transistors (77) mit dem zweiten höheren Potential (V-p) verbunden sind.
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    27A2b26
  9. 9. MOS-Speicher insbesondere nach einem der Ansprüche 1 bis 8, gekennzeichnet durch einen MOS-Puffer (Fig. 3) mit einer Reihenschaltung aus einem Anreicherungstyp-Transistor (z.B. 108), einem ersten Verarmungstyp-Transistor (z.B. 107) und einem zweiten Verarmungstyp-Transistor (z.B. 106), wobei die Schwellenspannung des zweiten Verarmungstyp-'"rnnsistorj (X)G) näher am Erdpotential liegt als diejenige des ersten Verarmungstyp-Transistors
    (112) (107), und mit einem Ausgangstransistoi/, dessen Gate-Elektrode mit dem ersten Verarmungstyp-Transistor (107) gekoppelt ist, wobei die Anordnung so getroffen ist, daß die Gate-Elektrode des Ausgangstransistors (112) eine bootstrap-Spannung erhält.
  10. 10. MOS-Speicher nach Anspruch 9, dadurch gekennzeichnet, daß der Ausgangstransistor (112) zu einer Gegentaktstufe (112, 113) gehört.
  11. 11. MOS-Speicher nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß der Ausgangstransistor (112) ein Anreicherungstyp-Transistor ist.
  12. 12. MOS-Speicher nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß die Gate-Elektrode des zweiten Verarmungstyp-Transistors (106) mit der Quelle eines Steuersignals (CE) verbunden ist.
  13. 13. MOS-Speicher insbesondere nach einem der Ansprüche 1 bis 8 unter Verwendung eines Puffers mit mehreren Verarmungstyp- und Anreicherungstyp-Transistoren, wobei die Verarmungstyp-Transistoren eine erste Schwellenspannung haben, dadurch gekennzeichnet, daß ein Verarmungstyp—Transistor (z.B. 109) mit einer näher am Erdpotential als die erste Schwellenspannung liegenden Schwellenspannung mit anderen Transistoren (110, 111) in einem Stromweg des Puffers (z.B. 26) in Reihe liegt und daß das Gate des Verarmungstyp-Transistors niedriger Schwellenspannung mit der Quelle eines Steuersignals (CE) verbunden ist.
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    -A-
  14. 14. MOS-Speicher nach Anspruch 13, dadurch gekennzeichnet, daß der Puffer wenigstens einen mit der Gate-Elektrode eines Ausgangstransistors (113) verbundenen Inverter (110, 111) aufweist, mit dem der Verarmungstyp-Transistor (109) niedriger Schwellenspannung in Reihe liegt.
    B098U/0637
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