DE2601622C3 - wertspeicheranordnung - Google Patents

Description

mit dem Substratpotential verbunden ist, einen ersten Feldeffekttransistor mit einem auf einem ersten Dotierungsniveau befindlichen Kanal und einen mit dem ersten Feldeffekttransistor in Reihe geschalteten zweiten Feldeffekttransistor mit einem auf einem zweiten, höheren Dotierungsniveau befindlichen Kanal aufweist, und daß an den Verbindungspunkt zwischen dem ersten und dem zweiten Feldeffekttransistor des Adressenpegelschieters die Adressen-Ausgangs-Pufferschaltung angeschaltet ist, die dritte und vierte Feldeffekttransistoren mit auf dem ersten Dotierungsniveau befindlichen Kanälen und mit diesen jeweils in Reihe geschaltete fünfte und sechste Feldeffekttransistören mit auf dem zweiten, höheren Dotierungsniveau befindlichen Kanälen aufweist, wobei die fünften und sechsten Feldeffekttransistoren mit dem Substratpotential verbunden sind und der Ausgang der Adressen-Ausgangs-Pufferschaltung am Verbindungspunkt zwischen den dritten und fünften bzw. zwischen den vierten und sechsten Feldeffekttransistoren vorgesehen ist. Diese eriindungsgemäße Anordnung vereinigt die Vorteile der oben erörterten bekannten Speicheranordnungen und vermeidet deren Nachteile. Aufgrund der Verwendung von n-Kanal-Feldeffekttransistoren als MOS-Speicherzellen läßt sich die Speicheranordnung mit optimal hoher Dichte aufbauen. Da die Aufladung von n-Kanal-Feldeffekttransistoren auf einem Elektronenstrom vom Kanal zu der auf schwimmendem Potential befindlichen Gate-Elektrode erfolgt, können die Programmiergeschwindigkeiten erhöht werden. Andererseits ist mit bei p-Kanal-EPROM's vergleichbarer Zuverlässigkeit durch Halten der Drain-Source-Spannung unterhalb von 3 V beim Lesen sichergestellt, daß keine Programmierung im Verlauf der Leseoperation stattfindet Die Programmierung kann mit Programmierspannungen von +20 bis +25V, also mit gegenüber dem Bekannten etwas niedrigeren Betriebsspannungen erfolgen, und die Erfindung nutzt die bei Feldeffekttransistoren mit auf schwimmendem Potential befindlichen (Jäte-Elektroden typisch lange Informationshaltezeit aus.

Vorteilhafte Weiterbildungen der Erfindung pind in den Unteransprüchen gekennzeichnet.

Im folgenden wird die Erfindung anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. Es zeigt

F i g. 1 ein Blockschaltbild eines Ausführungsbeispiels der lösch- und programmierbaren MOS-Festwertspeicheranordnung;

F i g. 2 ein Schaltbild eines r,i der Festwertspeicheranordnung gemäß F i g. 1 verwendeten Pegelschiebers;

F i g. 3 ein Schaltbild einer in der Speicheranordnung gemäß F i g. 1 verwendeten Gegentakt-Adressenausgangspufferschaltung;

F i g. 4 ein Teilschaltbild einer in der Speicheranordnung gemäß F i g. 1 verwendeten Dekodier- und Programmierschalmng,

F i g. 5 ein Teilschaltbild der Speichermatrix zur Darstellung einer MOS-Speicherzelle; und

F i g. 6 ein Schaltbild eines in der Speichel anordnung gemäß F i g, 1 verwendeten Leseverstärkers und Ausgangspegelschiebers.

Das beschriebene Ausführungsbeispiel der Festwertspeicheranordnung weist eine Speichermatrix mit 8192 MOS-Speicherzellen suf, von denen jede ein Bit in Form einer an einer auf schwebendem Potential befindlichen Gate-Elektrode gespeichet Hn elektrischen Ladung speichern kann. Die Speicherzellen halten ihren Ladungszustand ohne Regenerierung für viele Jahre aufrecht, können jedoch gelöscht und neu programmiert werden. Bei dem beschriebenen Ausführungsbeispiel ist die gesamte MOS-Festwertspeicheranordnung mit den Peripherieschaltungen und der Speicherzellenmatrix auf einem einzigen p-leitenden Siliziumsubstrat aufgebaut Die Zugriffszeiten sind gegenüber herkömmlichen löschbaren und programmierbaren Festwertspeicheranordnungen wesentlich verbessert und liegen in der Größenordnung von etwa 200 bis 300 Nanosekunden.

Im folgenden wird zunächst auf F i g. 5 der Zeichnung Bezug genommen, in der eine einzige Speicherzelle gezeigt ist, die mit einer X-Leitung 76 und einer Y-Leitung 75 verbunden ist Die Speicherzelle nach Fig.5 ist ein η-Kanal Feldeffekttransistor mit einem Drainanschluß 80 (verbunden mit der V-Leitung 75) und einer Source-Zone 81 (verbunden mit dem Erdanschluß 18, d. h. dem Substratpotential). Eine auf schwebendem Potential befindliche, also vollständig isolierte Gate-Elektrode 79 ist zwischen dem Substr". und einem Steuergate 78 angeordnet. Das Steuerga»? ist mit der X- Leitung 76 verbunden.

Das Substrat, auf dem die Festwertspeicheranordnung aufgebaut ist, weist höher dotierte Zonen mit einem p-lei»enden Dotierstoff und niedriger dotierte Zonen an der Oberfläche auf. Bei dem beschriebenen Ausführungsbeispiel ist die den Wirtsstoff für die Speicherzellenmatrix 25 der F i g. 1 bildende Substratzone durch Ionenimplantation mit p-leiten4em Dotierstoff derart dotiert, daß die Dotierungskonzentration höher als diejenige des Substrats ist. Daher sind alle Speicherzellen, so auch diejenige gemäß F i g. 5, vollständig in dieser stärker dotierten Zone angeordnet. In der weiter unten beschriebenen Ansteuerungsschaltung gibt es gewisse Feldeffekttransistoren, deren Kanäle durch Ionenimplantation noch stärker mit einem p-ieitenden Dotierstoff dotiert sind. Die Kanäle dieser Feldeffekttransistoren sind in der Zeichnung durch schraffierte Zonen 15 bezeichnet. Die den Wirtsstoff für die Zeilen bildende stärker dotierte Zone und die durch Ionenimplantation hoch dotierten Kanäle dieser Feldeffekttransistoren werden gleichzeitig hergestellt.

Wegen der Verwendung unterschiedlich stark dotierter Zonen kann die MOS Festwertspeicheranoidnung mit niedrigeren Spannungen als bekannt;, auf der Avalanche-Injektion basierende Speicherzellen programmiert werden. Die Speicherzelle nach F i g. 5 kann durch Anlegen einer Spannung vor etwa 25 Volt zur Steuerung des Steuerggates 78 und von angenähert 20 Volt an den Drain-Anschluß 80 programmiert werden. Unter diesen Bedingungen werden Elektronen zur schwebenden Gate-Elektrode 79 übertragen und bleiben dort bis zu ihrer Löschung. Die Speicherzelle hat einen Schwellenwert von angenähert 4 Volt (Steuergate 78 zu Source-Elektrode), wenn die schwebende Gate-Elektrode 79 ungeladen is'. Der Schwell wert beträgt etwa 12 Volt, wenn die schwebende Gate-Elektrode 79 geladen ist. Diese Spannungswerte werden bei den η-Kanal Feldeffekttransistoren vorzugsweise verwendet.

Um die in einer stärker dotierten Zone aufgebauten und daher mit besonders niedrigen Spannungen programmierbaren Speicherzellen mit externen Ansteuerungsschaltungen, insbesondere TTL-koffipatibe!

zu machen, werden bei der beschriebenen MOS-Fest-V/ertspeicheranordnung zwei getrennte Erdanschlüsse Verwendet. Von diesen wird eine als gemeinsame oder externe Erde 16 und die als Substrat- oder Speichererde

18 (Fig. 1) bezeichnet. Die gemeinsame oder externe Erde 16 kann demjenigen Erdanschluß entsprechen, der den Selriebsspannungsquellen des Speichers zugeofd^ net ist und auch für die Schnittstellenschaltungen des Speichers vorgesehen sein. Die Substrat- oder Speicherefde 18 wird auf einem Potential von etwa —5 V gegenüber der gemeinsamen Erde gehalten. Das Substrat und die Sourcezonen der Speicherzellen (Fi g. 5) sind mit der Speichererde 18 verbunden. Daher haben die Speicherzellen keine Substratvorspannung, während die Feldeffekttransistoren der Periphcrieschal-(ungen vorgespannt sind.

Iti dem in F i g. t dargestellten allgemeinen Blockschaltbild des Speichers sind die Adresseneingänge zum Speicher als Leitung 10 dargestellt. Bei dem beschriebenen Ausführungsbeispiel umfaßt die Leitung 10 eine Vielzahl von die Bits einer Adresse aufnehmenden Leitern. Ein anderes Eingangssignal zum Speicher ist das Programmiersignal hoher Spannung (20—25 Volt), das an die Leitung 27 angelegt wird. Bei dem beschriebenen Ausführungsbeispiel ist nur ein einziges Signal hoher Spannung für eine Dauer von etwa 100 Millisekunden zum Programmieren einer adressierten Zelle erforderlich. Dieses Signal wird mit den an die Leitung 10 angelegten Adressensignalen und mit dem über die Leitung 36 angelegten Dateneingabesignal zum Programmieren synchronisiert. Andere, in Fig. 1 nicht dargestellte Speicherein-gänge, auf die im Zusammenhang mit anderen Figuren Bezug genommen wird, sind Betriebsspannungseingänge. Das auf der Leitung 34 anstehende Ausgangssignal des Speichers bzw. die auf dieser Leitung erscheinende Information stellt entsprechend herkömmlichen Festwertspeichern die im Speicher gespeicherte Information dar.

Die über die Leitung 10 eingehenden Adressen werden an einen Adresseneingangspuffer 12 angelegt. Dieser Puffer, dem als Bezugspotential der externen oder gemeinsamen Erde 16 zugeführt wird, kann unter Verwendung bekannter Schaltungskonfigurationen aufgebaut werden, einschließlich derjenigen, die TT-Kompatibilität herstellen. Die Eingabepuffer 30, welche Daten über die Leitung 36 aufnehmen, können konstruktiv dem Puffer 12 entsprechend und daher in bekannter Weise aufgebaut sein. Der Puffer 30 ist ebenfalls auf die externe oder gemeinsame Erde 16 bezogen; so daß der Puffer 30 an die externe Schaltung angeschlossen werden kann. Es ist klar, daß entsprechend anderen Speichern eine Vielzahl von Adressenpuffern 12 und demgemäß eine Vielzahl von Adressenpegelschiebern 14, Gegen takt-Adressenausgangspuffern 20 und Adressendekodierern 22 verwendet werden, wobei sich die Zahl dieser Komponenten nach der Zahl der zu dekodierenden Bits Γη der Adresse richtet

Der Adressenpegelschieber 14 dient zum Verschieben des Bezugspegels der Adresse von der gemeinsamen Erde 16 nach der Speichererde 18. Der Dateneingabepegelschieber 31 hat die gleiche Funktion wie der Adressenpegelschieber 14 und verschiebt den Pegel der einlaufenden Daten von der gemeinsamen Erde 16 zur Speichererde 18. Ein Pegelschieber zur Erfüllung dieser Funktion wird im einzelnen in Verbindung mit F i g. 2 beschrieben.

Der Ausgang des Adressenpegelschiebers 14 ist mit einem Gegentakt-Adressenaiisgangspufier 20 verbunden. Das Ausgangssignal des Puffers 20 dient als Treibersignal für den Adressendekodierer 22. Die Funktionsweise des Gegentakt-Adressenausgangspuffers wird im einzelnen in Verbindung mit Fig.3 beschrieben.

Der Adiressendekodierer 22 dient zum Dekodieren der Adresse; der allgemeine Aufbau des Dekodierers 22 ist ähnlich demjenigen der Dekodierer in bekannten Speicherschaltungen. Bei dem Dekodierer des beschriebenen Ausführungsbeispiels werden mehrere parallelüiid reihengeschaltete Feldeffekttransistoren zur Dekodierung einer Adresse verwendet. Die Ausgänge des Dekodierers 22, Λ-Leitung 23 und V-Leitung 24, sind

jeweils eine von vielen -Y-Leitungen und V-Leiiungen, welche die Matrix 25 mit den Speicherzellen bilden.

Ein Lese-Differenzverstärker 26 dient zum Auslesen von Daten aus der Matrix 25 durch Abtasten der Potentiale in den Spaltenleitungen der Matrix. Ein derartiger Verstärker ist mit jeder Spalte der Matrix verbunden. Der Verstärker 26 des beschriebenen Ausführungsbeispiels wird in Verbindung mit F i g. 6 der Zeichnung genau erläutert Das Ausgangssignal des Leseverstärkers 26 wird über eine Leitung 29 einem Datenausgahppegelschieber 32 zugeführt Der Pegelschieber 32 setzt den Pegel des Daten-Ausgabesignals von der Speichererde 18 auf die gemeinsame Erde 16 um. Der Pegelschieber 32 ist bei dem beschriebenen Ausführungsbeispiel ein integrierender Bestandteil des Lese-Differenzverstärkers 26 und wird daher in Verbindunp mit F i g. 6 genauer beschrieben.

Die Programmierschaitung 28 sorgt im Zusammenwirken mit den Adressendekodierern für die Leitungsführung des Programmiersignals hoher Spannung (Leitung 27) zu einet gewählten bzw angesteuerten Zelle. Die Programmierschaltung wird in Verbindung mit den Adressendekodierern erläutert die teilweise in F i g. 4 gezeigt sind.

Der in Fig.2 dargestellte Pegelschieber weist eine Eingangsleitung 46 auf, die mit dem Ausgang des Adresseneingangspuffers 12 oder dem Ausgang des Dateneingabepuffers 30 in F i g. 1 verbunden sein kann. Der Ausgang des Pegelschiebers gemäß F i g. 2 ist die Leitung 47. Diese Ausgangsleitung ist mit einem Gegentakt-Adressenausgangspuffer 20 oder der Speicherzellenmatrix 25 verbunden, wenn der Schieber als Dateneingabepegel-Schieber31 in Fig. 1 verwendet wird. Der Pegelschieber weist eine Bootstrap-Schaltung auf. welche Transistoren 38, 39, 40 und einen Kondensator 41 enthält Diese Transistoren und die anderen Transistoren des Speichers sind n-Kanal Feldeffekttransistoren des Anreicherungstyps mit polykristallinen Siliziumgates. Die Drain-Elektroden der Transistoren 38, 39, 40 sind ebenso wie die Gates Her Transistoren 38 und 40 mit einer Quelle positiven Potentials Wi (Leitung 13) verbunden, wobei das positive Potential im beschriebenen Ausführungsbeispiel etwa 12 Volt beträgt Die Source-Elektrode des Transistors 40 ist mit dem Gate des Transistors 39 verbunden. Ein Anschluß des Kondensators 41 liegt am Gate des Transistors 39, während der andere Anschluß des Kondensators 41 zusammen mit den Source-Elektroden der Transistoren 38 und 39 an einen gemeinsamen Verbindungspunkt zum Gate des Transistors 44 und zur Drain-Elektrode des Transistors 43 angeschaltet sind. Die Source-Elektrode des Transistors 43 ist mit der gemeinsamen Erde 16 verbunden. Das Gate des Transistors 43 liegt ebenso wie das Gate des Transistors 45 an der Emgangsleitung 46. Die Source-Elektrode des Transistors 45 ist mit der Speichererde 18 verbunden. Die Drain-Elektrode des Transistors 45 ist zusammen mit der Source-Elektrode des Transistors 44 an die Ausgangsleitung 47 angeschaltet Die Drain-Elektrode

des Transistors 44 ist mit einer Quelle positiven Potentials Vi (Leitung 11) verbunden, das bei dem beschriebenen Ausfuhruingsbeispiel angenähert 5 Volt ist.

Der Kanal des Transistors 45 weist eine stärker dotierte Zone 15 auf. Da der Kanal des Transistors 45 stärker feiert ist, wird Sein Schwellenwert verschoben und er bedarf einer höheren Gate-Source-Spannung zur Umschaltung in den leitenden Zustand. Dieser Transit slor wird trotz der Anschaltung seiner Sourcsi^Elektro- in de an den Erdanschluß lffi nur gering leitend, wenn seine Gate-Elektrode auf dem Potential der Erde 16 liegt.

Es sei zunächst der Fall betrachtet, daß ein positives Signal an der Leitung 46 ansteht Dabei wird der Transistor 45 stark leitend, so daß die Source-Elektrode des Ausgangstransistors 44 und die Spannung auf der Leitung 47 auf angenähert das Potential der Speicherer-

UC IO ιίΟΠΪΐϊΐΕΠ. ua uCF ii TaHSiSiGr -r<j iCiiCHu iSi, ιοί uaS

Gate des Transistors 44 angenähert auf dem Potential der gemeinsamen Erde. Unter diesen Bedingungen wird der Transistor 44 leitend, wenn auch nicht stark leitend.

Wenn andererseits die Leitung 46 auf dem Potential der gemeinsamen Erde 16 liegt, so wird das Gate des Transistors 39 einer Bootstrap-Wirkung unterworfen, wodurch Transistor 44 leitend gemacht wird, während gleichzeitig Transistor 45 nur gering leitet. Unter diesen Umständen wird die Spannung auf der Leitung 47 in Richtung der Spannung Vi verschoben. Das Potential auf der Leitung 47 schwankt beispielsweise zwischen etwa +'. Volt und —4 Volt im Vergleich zum Potential der gemeinsamen Erde oder von etwa 1 Volt bis etwa 8 Volt im Vergleich zurSpeichererde.

Wie oben erwähnt, dient das Ausgangssignal des Adressenpegelschiebers als Eingangssignal für den Gegentakt-Adressenausgangspuffer. Das Ausgangssignal dieses Puffers dient als Treibersignal für die Dekodierschaltung. In F i g. 3 ist der Eingang zum Gegentakt-Adressenausgangspuffer als Leitung 48 und der Ausgang an den Leitungen 57 und 67 dargestellt Die Betriebsspannung gelangt über Leitung 13 zum Puffer, und dieser ist an der Speichererde 18 geerdet Die Eingangsleitung 48 ist mit dem Gate des Transistors 53 verbunden. Die Drain-Elektrode des Transistors 53 ist über eine Bootstrap-Schaltung 50 mit der Leitung 13 sowie direkt mit den Gates der Transistoren 54,55 und 60 verbunden. Die Source-Elektroden der Transistoren 53, 54, 55 und 56 liegen an der Speichererde 18. Die Drain-Elektrode des Transistors 54 ist mit den Gates des Ausgangstransistors 59 und des Transistors 56 sowie mit einer Bootstrap-Schaltung 51 verbunden. Die BootstraD-Schaltungen 50 und 51 können in bekannter Weise ausgebildet sein. Die Bootstrap-Schaltung 50 wird zum Anheben des Gate-Potentials der Transistoren 54,55 und 60 und die Bootstrap-Schaltung 51 zum Anheben des Gate-Potentials der Transistoren 56 und 59 verwendet Die Transistoren 53 bis 56 haben Kanäle entsprechend den Zonen 15, die durch Ionenimplantation dotiert sind. Wenn diese Bauelemente nicht ionenimplantiert wären, so wurden ihre Schwellenwerte etwa 0,25 Volt gegenüber dem Speichersubstrat betragen, und der Transistor 53 wäre dauernd leitend, da das auf der Leitung 48 erscheinende Signal nicht genügend niedrig ist um den Leitungszustand zu unterdrücken.

Wenn bei der Schaltung gemäß Fig.3 ein hoher Signalpegel auf der Leitung 48 ansteht wird der Transistor 53 stark leitend, wodurch die Drain-Spannung des Transistors 43 auf etwa das Potential der Erde 18 gebracht wird. Da dieses Potential an der Drain^Elektrode des Transistors 53 auch an den Gates der Transistoren 54 und 55 ansteht, werden die Transistoren 54 und 55 gesperrt Wenn der Leitungsweg über den Transistor 54 gesperrt wird, hebt die Bootstrap-Schaltung 51 das Potential am Gate des Transistors 59 über die Spannung Vi und treibt dadurch die Leitung 57 auf Vi. Dieses Bootstrap-Potential läßt auch den Transistor 56 stark leitend werden; wodurch die Leitung 67 an die Erde 18 gelegt wird. Wenn das auf der Leitung" 48 anstehende Signal auf dem niedrigen Pegel ist, hört der Transistor 53 auf, stark zu leiten. Wenn dieser Zustand eintritt, hebt die Bootstrap Schaltung 50 das Potential an den Gates der Transistoren 54, 55 und 60 auf ein Potential oberhalb von V2. Dadurch steigt das Potential auf der Leitung 67 auf Vi, und die Leitung 57 wird mit der Erde 18 verbunden.
In Fig.4 ist ein Teilschaltbild eines Dekodierers mit

I WlVl! UVI

rtaA*.c>*il**»W*>n#* »non* ert T^lnw Dftl*

i... . — . ....^if. CV*VI|^1 f^VI l^VM0

dierer weist bei dein beschriebenen Ausführungsbeispiel in Reihe liegende Transistoren, denen ein Ausgangssignal von dem Gegentakt-Adressenpuffer (Fig.3) bei der Adressierung zugeführt wird, und parallel geschaltete Transistoren auf, welche das andere Gegentakt-Ausgangssignal (das Komplement) aufnehmen. In Fig.4 sind ein Seriendekodiertransistor 64 und zwei parallel geschaltete Dekodiertransistoren 65 und 66 gezeigt Die unterbrochenen Linien 70 deuten an, daß andere Serien- und Paralleltransistoren zum Dekodieren gehören. Es ist klar, daß jedes Ausgangssignal jedes Gegentaktpuffers zum Dekodieren einer Adresse einem Serien- oder Parallel-Dekodiertransistor entweder eines Zeilenoder Spaltendekodierers zugeführt wird. Zum Zwecke der Erläuterung sei angenommen, daß ein Ausgangssignal von dem in Fig. 3 gezeigten Puffer über die Leitung 57 das Gate des Seriendekodiertransistors 64 über den Transistor 63 ansteuert und daß die andere Puffer-Ausgangsleitung 67 über einen Transistor 74 mit dem Gate von parallel geschalteten Dekodiertransistoren verbunden ist.

Die Dekodierschaltung dient zur Ansteuerung bzw. Anwahl der Zellen in der Matrix, und zwar sowohl zum Programmieren als auch zum Lesen. Der Dekodierer muß also geeinget sein, die dem Programmieren zugeordnete höhere Spannung zu übertragen. Dariiberhinaus muß das Potential am Ausgang des Dekodierers (Leitung 72) für eine nicht gewählte Leitung der Matrix in der Nähe des Erdpotentials 18 liegen. Wie oben erwähnt, wird eine zum Programmieren nicht gewählte Zelle nur langsam programmieren, wenn ihr Gate-Source-Potential nicht angenähert 1 Volt oder weniger ist. Diejenigen Ausgangsleitungen des Dekodierers, welche die A"-Leitungen der Matrix bilden, werden auf dem Potential gehalten, wie noch erläutert werden wird. Um eine eindeutige V-Ansteuerung zu ermöglichen, werden diejenigen Ausgangsleitungen des Dekodierers, welche die K-Leitungen der Matrix bilden, während des Lesens auf dem Potential der Erde 18 (für nicht angesteuerte y-Leitungen) gehalten. Hierdurch wird verhindert, daß die Source-Drain-Spannung der nicht gewählten Zellen entlang einer angesteuerten ^-Leitung ansteigt

Die Gates der Transistoren 63 und 74 liegen gemäß F i g. 4 über die Leitung 13 an Vi. Die Serientransistoren des Dekodierers sind mit einem Anschluß der Transistoren 61 und 62 verbunden. Der andere Anschluß und das Gate des Transistors 61 liegen über die Leitung 27 an der Programmierisgnalquelle. Der andere Anschluß des Transistors 62 ist mit der Leitung 11 (V_x) und das Gate des Transistors 62 mit der Leitung 68,

26 Ol 622

ίο

einer Lese/Schreib-Leitung verbunden. Das Lese/ Schreib-Signal ist im //-Zustand oder positiv, wenn Information aus dem Speicher gelesen wird, und im L-Zustand, wenn der Speicher programmiert wird.

Wenn gespeicherte Daten aus dem Speicher gelesen werden (unter der Annahme, daß der Dekodierer gemäß Fig.4 durch eine Adresse aktiviert wurde), so wird die Spannung Vi, die an der Drain-Elektrode des Transistors 62 ansteht, zur Ausgangsleitung 72 geleitet. Dies geschieht, da die in Serie geschalteten Dekodieriransistoren leitend und die parallel geschalteten Dekodiertransistoren nichtleitend, also gesperrt sind. Wenn dagegen alle Serien-Dekodiertransistoren nichtleitend und einer oder mehrere der Parallel-Dekodier-Iransistoren leitend sind, so liegt die Leitung 72 an Erde 18.

Während des Programmiervorgangs (bei angewähltem Dekodierer) wird die auf der Leitung 27 anstehende hohe Spannung zur Ausgangsieitung 72 des Dekodierers übertragen. Nicht dargestellte Bootstrap-Schaltungen sind mit jedem der Gates der Serien-Dekodiertransistoren (bei dem Transistor 64 über die Leitung 87) derart verbunden, daß das Potential an den Gates dieser Transistoren während des Programmiervorgangs angehoben wird, so daß das Programmiersignal auf der Leitung 27 über diese Serientransistoren übertragen werden kann. Diese Bootstrap-Schaltung hebt nur das Potential an den Gates der angesteuerten Dekodierer in, d. h. die Bootstrap-Schaltung ist adressengesteuert.

Die mit dem Gate des Parallel-Dekodiertransistors 65 verbundene Leitung 89 ist ähnlich der Leitung 87 an eine Bootstrap-Schaltung angeschaltet. Obwohl das Gate der Paralleltransistoren keiner Bootstrap-Beeinflussung bedarf, ist diese Schaltung erforderlich, da diese Gates mit den Gates der Serien-Dekodiertransistoren (in inderen Dekodierern) zusammengeschaltet sind, welche eines Bootstrap-Potentials bedürfen. Der Transistor 74 erfüllt die gleiche Funktion wie der Transistor 63 und verhindert, daß das hohe Potential auf der Leitung 89 den Gegentaktpuffer erreicht. Der Transistors 63 wirkt als Übertragungstor und verhindert einen Rückfluß des hohen Potentials auf der Leitung 87 während der Programmierung in den Gegentaktpuffer. Es ist zu beachten, daß ohne die Transistoren 63 und 74 die höhere Programmierspannung zu einem Durchbruch der stärker dotierten Transistoren 55 und 56 des Gegentakvuffers (F i g. 3) führen würde.

Das Dateneingabesignal (Leitung 36 in Fig. 1) dient zum Ausblenden des Programmiersignals (Leitung 27) in die V-Leitungen der Matrix über eine herkömmliche Schaltung, die in der Zeichnung nicht gezeigt ist. Wenn beispielsweise eine binäre »1« während des Programmierens auf der Leitung 36 ansteht, so wird die hohe Programmierspannung ;auf der Leitung 27 (F i g. 4) zur Drain-Elektrode der angesteuerten Zelle übertragen. Beim Lesen wird ein Potential auf die angesteuerte .^-Leitung und ein Potential von angenähert —2VoIt (bezogen auf das gemeinsame Erdpotential) auf die angesteuerte K-Leitung gebracht. Wenn die isolierte Gate-Elektrode ungeladen ist, fließt Strom von der V-Leitung zur Speichererde, wodurch ein Potentialabfall an der angesteuerten Y-Leitung hervorgerufen wird. Wenn andererseits die isolierte Gate-Elektrode geladen ist, entlädt sich die V-Leitung nicht, oder ihre Entladungsgeschwindigkeit ist sehr gering.

Ein Lese-Differenzverstärker (F i g. 6), der zum Lesen des Zustands der Speicherzellen dient, ist mit jeder der Y-Leitunger? der Matrix verbunden. Dieser Verstärker verschiebt ebenfalls den Datenpegel in der im Zusammenhang mit den Pcgelschiebern 32 gemäß F i g. I beschriebenen Weise. In F i g. 6 ist eine V- oder Spalten-Leitung der Matrix als Leitung 82 dargestellt. Ein Ende der Leitung ist während des Lesezyklus über Transistoren 90 und 91 mit dem Potential V₃ (—2 Volt) verbunden. Der Differenzverstärker weist zwei zwischen dem Potential Ki (Leitung 11) und einem gemeinsamen Verbindungspunkt 84 liegende Zweige auf. Der erste Zweig umfaßt Serientransistoren 92 und 93, und der andere Zweig weist Serientransistoren 94 und 95 auf. Die Transistoren 92 und 94, welche den Verstärkerzweigen als Lasten dienen, sind mit ihren Gates mit der Leitung 11 verbunden. Der Ausgang des Verstärkers an den Leitungen 106 und 107 ist bei dem beschriebenen Ausführungsbeispiel mit einer zweiten Stufe verbunden, die als herkömmliche, mit der gemeinsame Erde 16 verbundene Differenzverstärker stufe ausgebildet sein kann. Das Ausgangssignai dieser zweiten Verstärkerstufe kann vor der Ankupplung an die Leitung 34 (F i g. 1) gepuffert werden.

Ein Zweig des Differenzverstärkers ist über das Gate des Transistors 93 mit der Spaltenleitung der Matrix und der andere Zweig über das Gate des Transistors 95 mit einer eine Hilfszelle enthaltenden Schaltung verbunden. Das Gate des Transistors 95 ist über einen Transistor % mit dem Potential V₁ und direkt mit der Drain-Elektrode eines Transistors 97 verbunden. Die Gates der Transistoren 90, 91, 96 und 97 liegen an V₁. Die Source-Elektrode des Transistors 97 ist mit der Hilfszelle verbunden. Die Hilfszelle 110 ist eine Speicherzelle ähnlich derjenigen in F i g. 5 und dient zur Erzeugung eines Bezugspegels für den Differenzverstärker. Die Hilfszelle 110 wird zusammen mit den Speicherzellen der Matrix in der stärker dotierten Zone des Substrats ausgebildet. Die isolierte Gate-Elektrode der Hilfszelle ist ungeladen, und die Hilfszelle 110 ist daher stärker leitend als bei geladener Gate-Elektrode.

Die Transistoren 90 und 91 wirken als Last für die

•*° Spaltenleitung; wenn die Y-Leitung mit einer leitenden (angesteuerten) Speicherzelle verbunden ist, .vird das Gate des Transistors 93 nach Erde gezogen. Die Transistoren % und 97 wirken in ähnlicher Weise als Last; da jedoch die Hilfszelle 110 stets unprogrammiert ist. bleibt das Gate des Transistors 95 auf einem vorgegebenen Potential. Der Verstärker spricht auf die Differenz zwischen der Gatespannung des Transistors 93 und der Gatespannung des Transistors 95 an. Wenn daher die Leitung 82 an eine unprogrammierte Speicherzelle angeschaltet ist, so sinkt das Potential am Gate des Transistors 93 unter dasjenige am Gate des Transistors 95 ab und macht den Transistor 93 weniger leitend als den Transistor 95. Für den Fall, daß die "Leitung 82 mit einer programmierten Zelle verbunden ist, tritt der entgegengesetzte Zustand ein, d. h, das Potential am Gate des Transistors 93 steigt im Vergleich zum Potential am Gate des Transistors 95. Die Potentialdifferenzen an den Leitungen 106 und 107 werden von der zweiten (nicht gezeigten) Verstärkerstufe verstärkt, und das sich ergebende Ausgangssignal wird aus dem Speicher ausgelesen. Der Transistor 98 ist zur Energieeinsparung bei unbetriebenem Verstärker gesteuert

Um ein zuverlässiges Bezugssignal durch die Hilfszelie zu gewährleisten, ist diese Zeüe in. der stärker dotierten Zone des Substrats angeordnet, die auch die Speicherzellen enthält. Darüberhinaus sind auch die Abmessungen der Hilfszelle gleich denjenigen einer

Speicherzelle. Die Hilfszelle ist auch mit den Speicherzellen in der Matrix ausgerichtet, und zwar derart, daß ih. ε isolierte Gate-Elektrode und die Steuerelektrode mit entsprechenden Schichten der Speicherzellen ausgerichtet sind.

Der beschriebene Speicher hat eine Speichermatrix mit einer Vielzahl von Speicherzellen, die jeweils aus einem Einzelelement mit einer isolierten Gate-Elektro* de bestehen. Die Zellen sind zusammen mit der Peripherieschaltung auf demselben Substrat aufgebaut;

sie sind in einer stärker dotierten Zone als der Rest der Schaltung angeordnet. Der beschriebene Festwertspeicher kann beispielsweise dadurch gelöscht werden, daß er ultravioletter Strahlung ausgesetzt wird. Dadurch wird Ladung von der isolierten Gate-Elektrode entfernt und eine Neuprogrammierung ermöglicht. Da die Speicherzellen n-Kanal-Feldeffckt-Transistor sind, kann die Matrix wesentlich dichter und kompakter als bekannte Ausführungen aufgebaut werder.

Hierzu 3 Blatt Zeichnungen

Claims (5)

Patentansprüche:

1. Lösch- und programmierbare MOS-Festwertspeicheranordnung mit auf einem Siliziumsubstrat aufgebauten MOS-Speicherzellen, die zur Ladungsspeicherung auf schwimmendem Potential befindliche Gate-Elektroden aufweisen und mit dem Substratpotential verbunden sind, einer Feldeffekttransistoren aufweisenden, die MOS-Speicherzellen ansteuernden Dekodierschaltung, einer mit letzterer verbundenen, aus Feldeffekttransistoren aufgebauten Pegelschieber- und Pufferschaltung und mit einer an das Substrat angelegten Spannungsquelle, deren Ausgangspotential von einem von außen zugeführten Bezugspotential abweicht, dadurch gekennzeichnet, daß die MOS-Speicherzellen (F i g. 5) n-Kanal-Feldeffekttransistoren sind, daß ein Adressenpegelschieber (14) vorgesehen ist, der sowohl mit dem externen Bezugssignal (16) als aucli mit dem Substi .ltpotential (18) verbunden ist, einen ersten t CiuCiiCXtirotisistGr \t/ mit cincni aut einem ersten Dotierungsniveau befindlichen Kanal und einen mit dem ersten Feldeffekttransistor in Reihe geschalteten zweiten Feldeffekttransistor (45) mit einem auf einem zweiten, höheren Dotierungsniveau befindlichen Kanal (15) aufweist und daß an den Verbindungspunkt zwischen dem ersten (44) und dem zweiten (43) Feldeffektransisior des Adressenpegelschiebers (14) die Adressen Ausgangs-Pufferschaltung (20) angeschaltet ist, die dritte (59) und vierte (60) Felde ^rfekttransistoren mit auf dem ersten Dotierungsniveau befindlichen Kanälen und mit diesen jeweils in Reihe geschaltete fünfte (55) und sechste (56) Feldeffekttransittorep mit auf dem !weiten, höheren Dotierungsniveau befindlichen Kanälen (15) aufweist, wobei die fünften und sechsten Feldeffekttransistoren (55, 56) mit dem Substratpotential (18) verbunden sind und der Ausgang (57, 67) der Adressen-Ausgangs-Pufferschaltung (20) am Verbindungspunkt zwischen den dritten (59) und fünften (55) bzw. zwischen den Werten (60) und sechsten (56) Feldeffekttransistoren vorgesehen ist

2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein Dateneingabepegelschieber (31) gleich dem Adressenpegelschieber (14) aufgebaut ist und wie letzterer mit dem externen Bezugssignal (16) und dem Substratpotential (18) beaufschlagt ist und daß der den Ausgang (47) bildende Verbindungspunkt zwischen dem ersten (44) und dem zweiten (43) Feldeffekttransistor des Dateneingabepegelschiebers (31) mit den Speicherteilen (25) verbunden ist

3. Speicheranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Siliziumsubstrat dotiert ist und das erste Dotierungsniveau gleich demjenigen des dotierten Siliziumsubstrats ist.

4. Speicheranordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß an den zweiten Feldeffekttransistor (45) mit dem auf dem zweiten, höheren Dotierungsniveau befindlichen Kanal (15) ein auf das externe Bezugssignal (16) bezogenes gepuffertes Eingangssignal angelegt ist

5. Speicheranordnung nach einem der Ansprüche I bis 4, dadurch gekennzeichnet, daß das Gate des ersten Feldeffekttransistors (44) mit auf dem ersten Dotierungsniveau befindlichen Kanal an eine Bootstrap-Schaltung(38.. .41) angeschaltet isL

Die Erfindung bezieht sich auf eine lösch- und programmierbare MOS-Festwertspeicheranordnung mit auf einem Siliziumsubstrat aufgebauten MOS-Speicherzellen, die zur Ladungsspeicherung auf schwimmendem Potential befindliche Gate-Elektroden aufweisen und mit dem Substratpotential verbunden sind, einer Feldeffekttransistoren aufweisenden, die MOS-Speicherzellen ansteuernden Dekodierschaltung, einer mit letzterer verbundenen, aus Feldeffekttransistören aufgebauten Pegelschieber- und Pufferschaltung und mit einer an das Substrat angelegten Spannungsquelle, deren Ausgangspotential von einem von außen zugeführten Bezugspotential abweicht.
Aus IEEE journal of Solid-State Circuits, Oktober 1971, Seiten 301 bis 306 ist ein elektrisch programmierbarer FAMOS-Festwertspeicher dieser Art bekannt, bei dem p-Kanal-Feldeffekttransistoren sowohl als Speicherzellen als auch als Bauelemente in den Ansteuerschaltungen verwendet werden. In p-Kanal-Bauelementen findet der Ladungstransport zur Aufladung (Programmierung) der auf schwimmendem Potential befindlichen Gate-Elektrode durch Avalanche-Injektion von dem Source- oder Drain-Übergang aus statt, nicht aber vom Kanal zur Gate-Elektrode. Die auf schwimmendem Potential befindliche Gate-Elektrode kann so lange nicht geladen und demzufolge die Zelle so lange nicht programmiert werden, bis ein Durchbruch am Substrat-Drain-Übergang stattfindet Dieser bekannte Festwertspeicher hat daher relativ lange Zugriffszeiten, große Speicherzellenabmessungen und entsprechend geringe Packungsdichten, relativ geringe Programmiergeschwindigkeiten und vergleichsweise hohe Programmierströme.

Aus der US-PS 37 47 072 ist ferner eine statische MNOS-Speicheranordnung bekannt, bei der die Kompaktibilität der Schwellwertpegel der Speicheranordnung mit externen Schaltungen unter Vorspannung des Substrats gegenüber den Speicherzellen hergestellt wird. Diese bekannte Speicheranordnung bedingt zur

•iö programmierung relativ hoher negativer Spannungen (—30 V), die bei üblichen Ansteuerungsschaltungen nur mit großem Aufwand verfügbar gemacht werden können. Sowohl die Speicheranordnung als auch die Ansteuerungsschaltungen könnten bei niedrigeren, insbesondere positiven Programmierspannungen wesentlich vereinfacht werden. Andererseits lassen sich die Programmierspannungen bei der aus der US-PS 37 47 072 bekannten Anordnung nicht ohne weiteres reduzieren, da eine Verringerung der Programmierspannungen die Gefahr erhöhen würde, daß ein langsames Auf- bzw. Umladen der Zellen auch beim Lesevorgang erfolgt und damit ein zumindest teilweiser Informationsverlust eintritt.

Es ist daher Aufgabe der Erfindung, die eingangs angegebene, mit externen Schaltungen, insbesondere TTL-Schaltungen kompatible, lösch und programmierbare Festwertspeicheranordnung, bei der ein langsames Aufladen bzw. Umladen der Speicherzellen beim Lesen ausgeschlossen ist, so zu verbessern, daß sie kürzere Zugriffs- und Programmierzeiten hat, niedrigerer Programmierspannungen bedarf und im Vergleich zu dem p-Kana!-Bauelemente verwendenden bekannten Festwertspeicher mit höherer Dichte aufgebaut werden kann.

Zur Lösung dieser Aufgabe schlägt die Erfindung vor, daß die MOS-Speicherzellen η-Kanal Feldeffekttransistoren sind, daß ein Adressenpegelschieber vorgesehen ist, der sowohl mit dem externen Bezugssignal als auch