JP4821358B2

JP4821358B2 - 信号出力回路及び半導体集積回路

Info

Publication number: JP4821358B2
Application number: JP2006038659A
Authority: JP
Inventors: 源太郎黒川; 永祥土橋
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2006-02-15
Filing date: 2006-02-15
Publication date: 2011-11-24
Anticipated expiration: 2026-02-15
Also published as: CN101022273A; JP2007221391A; US7656218B2; EP1821410A2; US20070188217A1; EP1821410A3

Description

本発明は信号出力回路及び半導体集積回路に係り、特に、第１の基準電位を基準として駆動される第１の回路からの出力信号を前記第２の基準電位を基準として駆動される第２の回路に出力する信号出力回路及び半導体集積回路に関する。

ＩＩＬ（integrated injection logic）回路は、バイポーラプロセスを使って低消費電力の論理回路を作成する技術である。ＩＩＬ回路は、通常、アナログプロセスを使用して、アナログ回路と集積化することができる（特許文献１参照）。これにより、ＩＩＬ論理回路の出力信号により、アナログ回路を制御するようなシステム構成を実現できる。この回路構成ではＩＩＬ回路の出力信号をアナログ回路に入力する必要がある。

図４は従来の一例のブロック構成図を示す。図４（Ａ）は基準電圧Ｖ01を０Ｖとした場合の構成、図４（Ｂ）は基準電圧Ｖ02を−５Ｖとしたときの構成を示している。

第１の回路１は、例えば、ＩＩＬ回路であり、図４（Ａ）に示すように基準電圧Ｖ01を０Ｖとする場合には基準電圧Ｖ01を基準として信号を生成している。第１の回路１で生成された信号は、第２の回路２に供給される。

第２の回路２は、第１の回路１から供給される信号により制御されるアナログ回路であり、図４（Ａ）に示すように基準電圧Ｖ01を０Ｖとする場合には基準電圧Ｖ01を基準として動作するように構成されている。

なお、図４（Ｂ）に示すように基準電圧Ｖ02を−５Ｖとするときには、図４（Ａ）の構成と同様に、第１の回路１と第２の回路２とで基準電圧を基準電圧Ｖ02に共通化していた。
特開２０００−２４４３０１号公報

しかるに、ＩＩＬ回路の出力は、通常、ハイレベルが０．７Ｖ、ローレベルが０Ｖである。一方、アナログ回路には電源電圧Ｖccが＋５Ｖ、基準電圧Ｖ02が−５Ｖで設計されたものが多く存在する。このため、図４に示すような回路構成の集積回路を作成する場合には、ＩＩＬ論理回路又はアナログ回路を設計変更する必要があった。

本発明は上記の点に鑑みてなされたもので、異なる基準電圧で駆動される複数の回路を容易に結合できる信号出力回路及び半導体集積回路を提供することを目的とする。

本発明は、電源電圧（Ｖcc）と第１の基準電圧（Ｖ01）で動作する第１の回路（１１２）からの第１の基準電圧（Ｖ01）を基準とする信号を、電源電圧（Ｖcc）と第１の基準電圧（Ｖ01）と異なる第２の基準電圧（Ｖ02）で動作する第２の回路（１１３）に出力する信号出力回路であって、第１の回路（１１２）からの出力信号に応じて第１の基準電圧（Ｖ01）に第１の定電流を引き込み、引き込まれた第１の定電流に応じて第２の定電流を出力する第１の制御回路（１２１、１２２、Ｑ11、Ｒ11、Ｑ12）と、第１の制御回路（１２１、１２２、Ｑ11、Ｒ11、Ｑ12）の出力を第２の基準電圧（Ｖ02）に引き込み第２の基準電圧（Ｖ02）を基準とする信号として第２の回路（１１３）に出力する第２の制御回路（Ｑ13、Ｒ12）とを有することを特徴とする。

第１の制御回路（１２１、１２２、Ｑ11、Ｒ11、Ｑ12）は、第１の回路（１１２）からの出力信号に応じて第１の定電流を第１の基準電圧（Ｖ01）に引き込む第１のトランジスタ（Ｑ11）と、第１のトランジスタ（Ｑ11）により引き込まれる第１の定電流に応じて第２の定電流を出力する第２のトランジスタ（Ｑ12）とを有することを特徴とする。

第２の制御回路（Ｑ13、Ｒ12）は、第１の制御回路（１２１、１２２、Ｑ11、Ｒ11、Ｑ12）の出力を第２の基準電圧（Ｖ02）に引き込み第２の基準電圧（Ｖ02）を基準とする信号を第２の回路（１１３）に出力する第３のトランジスタ（Ｑ13）を有することを特徴とする。

第１の基準電圧（Ｖ01）は接地電圧であり、第２の基準電圧（Ｖ02）は負電圧であることを特徴とする。

第１の回路（１１２）は電源電圧（Ｖcc）と第１の基準電圧（Ｖ01）で動作するＩＩＬ回路であり、第２の回路（１１３）は電源電圧（Ｖcc）と第２の基準電圧（Ｖ02）で動作するアナログ回路であることを特徴とする。

なお、上記参照符号は、あくまでも参考であり、これによって、特許請求の範囲が限定されるものではない。

本発明によれば、第１の回路と第２の回路との間に、第１の回路からの出力信号に応じて第１の基準電圧に電流を引き込み、引き込まれた電流に応じて第２の回路に信号を供給する第１の制御回路と、第２の回路から第２の基準電圧に電流を引き込む第２の制御回路とを介在させることにより、第１の基準電圧を基準として駆動される第１の回路からの信号を第２の基準電圧を基準として駆動される第２の回路に供給することができる。

〔構成〕
図１は本発明の一実施例のブロック構成図、図２は信号処理回路１１１の回路構成図を示す。

本実施例の信号出力回路１１１は、第１の回路１１２から供給される第１の基準電圧Ｖ01、例えば、０Ｖを基準する信号を第２の基準電圧Ｖ02、例えば、−５Ｖを基準とする信号に変換して第２の回路１１３に供給する回路である。第１の回路１１２は、例えば、ＩＩＬ回路、ＴＴＬ回路であり、電源電圧Ｖcc、例えば、＋５Ｖと第１の基準電圧Ｖ01、例えば、０Ｖとが印加されている。これにより、第１の回路１１２は、電源電圧Ｖccと第１の基準電圧Ｖ01との電圧差である５Ｖで駆動されている。第１の回路１１２の出力信号は、第１の基準電圧Ｖ01を基準とされており、ローレベルが０Ｖ、ハイレベルが＋０．７Ｖとされている。

また、第２の回路１１３は、例えば、ＩＩＬ回路により制御されるアナログ回路であり、電源電圧Ｖcc、例えば、＋５Ｖと第２の基準電圧Ｖ02、例えば、−５Ｖが印加されている。これにより、第２の回路１１３は電源電圧Ｖccと第２の基準電圧Ｖ02との電圧差である１０Ｖにより駆動される。

信号出力回路１１１は、第１の回路１１２から第２の回路１１３に供給する信号の基準電圧を第１の基準電圧Ｖ01から第２の基準電圧Ｖ02に変換する回路であり、電源電圧Ｖcc、例えば、＋５Ｖ及び第１の基準電圧Ｖ01、例えば、０Ｖ並びに第２の基準電圧Ｖ02、例えば、−５Ｖが印加されている。

信号出力回路１１１は、図２に示すように定電流源１２１、１２２、トランジスタＱ11、Ｑ12、Ｑ13、抵抗Ｒ11、Ｒ12から構成されている。

定電流源１２１、１２２、トランジスタＱ11、Ｑ12、抵抗Ｒ11は、第１の回路１１２からの出力信号に応じて第１の基準電圧Ｖ01に電流を引き込み、引き込まれた電流に応じて第２の回路１１３に電流を供給する第１の制御回路を構成しており、トランジスタＱ13、抵抗Ｒ12は第２の回路１１３から第２の基準電圧Ｖ02に電流を引き込む第２の制御回路を構成している。

定電流源１２１、１２２には、電源電圧Ｖccが印加されている。定電流源１２１，１２２は、電源電圧Ｖccにより定電流を生成し、出力する。

定電流源１２１から出力された定電流は、抵抗Ｒ11を介してトランジスタＱ11のコレクタに供給される。トランジスタＱ11は、ＮＰＮトランジスタから構成されており、エミッタが第１の基準電圧Ｖ01に接続されて、ベースに論理出力信号が供給される。第１の基準電圧Ｖ01は、例えば、接地レベル、０Ｖである。また、論理出力信号は、ローレベルが接地レベルであり、ハイレベルが略０．７Ｖである。トランジスタＱ11は、ベースに供給される論理出力信号がローレベルのときにはオフし、ハイレベルのときにはオンする。

また、定電流源１２２から出力された定電流は、トランジスタＱ12のエミッタに供給される。トランジスタＱ12は、ＰＮＰトランジスタから構成され、ベースが定電流源１２１と抵抗Ｒ11との接続点に接続されており、コレクタが出力端子Ｔout及びトランジスタＱ13のコレクタ及びベースに接続されている。

トランジスタＱ13は、ＮＰＮトランジスタのベースとコレクタとを接続した構成とされており、コレクタ及びベースがトランジスタＱ12のコレクタに接続され、エミッタが抵抗Ｒ12を介して第２の基準電圧Ｖ02に接続された構成とされている。トランジスタＱ13は、トランジスタＱ12がオフのときには、コレクタ及びベースに電流が供給されず、オフする。これによって、トランジスタＱ12がオフのときには、ベース電圧が略第２の基準電圧Ｖ02程度となる。なお、第２の基準電圧Ｖ02は、例えば、電圧Ｖee＝−５Ｖである。このトランジスタＱ13のコレクタ、及び、ベースが信号出力回路１１１の出力となる。

なお、抵抗Ｒ11は、トランジスタＱ11、Ｑ13がオンのときにトランジスタＱ12が飽和領域に入らないように電流を抑制するための抵抗である。

〔動作〕
図３は本発明の一実施例の動作波形図を示す。図３（Ａ）は信号出力回路１１１の入力信号、図３（Ｂ）は信号出力回路１１１の出力信号波形を示す。

図３（Ａ）に示す期間Ｔ1では、第１の回路１１２の出力信号がローレベル、０Ｖとなる。このとき、トランジスタＱ11のベース電圧が０Ｖとなるので、トランジスタＱ11はオフする。

トランジスタＱ11がオフすると、定電流源１２１からの電流がトランジスタＱ12のベースに供給され、トランジスタＱ12のベース電位が上昇する。トランジスタＱ12は、ベース電位が上昇することによりオフする。

トランジスタＱ12がオフすると、トランジスタＱ13のコレクタ及びベースに定電流源１２２から電流が供給されなくなる。トランジスタＱ13に定電流源１２２から電流が供給されなくなると、トランジスタＱ13のベースは、略第２の基準電圧Ｖ02、−５Ｖとなる。トランジスタＱ13のベースは、信号出力回路１１１の出力となるので、図３（Ｂ）に示すように信号出力回路１１１の出力は略−５Ｖとなる。

また、図３（Ａ）に示す期間Ｔ2では、第１の回路１１２の出力信号がハイレベル、０．７Ｖとなる。この期間では、トランジスタＱ11のベース電圧が０．７Ｖとなるので、トランジスタＱ11はオンする。

トランジスタＱ11がオンすると、トランジスタＱ12のベースから電流を引き込み、トランジスタＱ12のベース電位が低減する。トランジスタＱ12はベース電位が低減することによりオンする。

トランジスタＱ12がオンすると、定電流源１２２からトランジスタＱ13のベースに電流が供給される。これによって、トランジスタＱ13のベース電圧が上昇し、ハイレベルとなる。

このとき、トランジスタＱ13のベース電圧には、第２の基準電圧、−５Ｖからトランジスタのベース−エミッタ間電圧、略０．７Ｖだけ上昇した電圧、−４．３Ｖとなる。トランジスタＱ13のベースは、信号出力回路１１１の出力となるので、図３（Ｂ）に示すように信号出力回路１１１の出力は略−４．３Ｖとなる。

トランジスタＱ13のベースは信号出力回路１１１の出力であり、第２の回路１１３の入力回路を構成するトランジスタＱ21のベースに接続されている。トランジスタＱ21は、ＮＰＮトランジスタから構成されており、コレクタが定電流源１３１に接続され、エミッタが第２の基準電圧Ｖ02に接続されている。

定電流源１３１は、電源電圧Ｖccから定電流を生成し、トランジスタＱ21のコレクタ及びトランジスタＱ22のコレクタ、ベース及びトランジスタＱ23のベースに供給する。トランジスタＱ22のエミッタは、抵抗Ｒ21を介して第２の基準電圧Ｖ02に接続されており、トランジスタＱ23のエミッタは、抵抗Ｒ22を介して第２の基準電圧Ｖ02に接続されている。

トランジスタＱ22及びトランジスタＱ23は、カレントミラー回路を構成しており、トランジスタＱ22のコレクタに流れる電流に応じた電流をトランジスタＱ23から引き込む。

トランジスタＱ21は、トランジスタＱ13のベースがハイレベルのときに、オンし、定電流源１３１から第２の基準電圧Ｖ02に電流を引き込み、トランジスタＱ13のベースがローレベルのときに、オフする。

トランジスタＱ21がオンのときには、定電流源１３１からの電流は、トランジスタＱ21を通して第２の基準電圧Ｖ02に流れる。このとき、トランジスタＱ22、Ｑ23から構成されるカレントミラー回路には定電流源１３１から電流は供給されず、トランジスタＱ23のコレクタから電流は引き込まれることはない。

また、トランジスタＱ21がオフのときには、定電流源１３１からの電流は、トランジスタＱ22、Ｑ23から構成されるカレントミラー回路に供給され、トランジスタＱ22、Ｑ23から構成されるカレントミラー回路を駆動する。これによって、トランジスタＱ23のコレクタから電流が引き込まれる。

このように、第１の回路１１２からの信号に応じてトランジスタＱ23のコレクタ電流が制御されて、第２の回路１１３が制御される。

本実施例によれば、第１の基準電圧Ｖ01、０Ｖを基準として駆動されている第１の回路１１２の出力信号を信号出力回路１１１に通すことにより第２の基準電圧Ｖ01、−５Ｖを基準として駆動されている第２の回路に供給することができる。よって、第１の回路１１２、及び、第２の回路１１３の構成を既存の回路構成から変更することなく用いることができる。信号出力回路１１１を介在させることによって、例えば、既存のハイレベルが０．７Ｖ、ローレベルが０ＶのＩＩＬ回路と既存の基準電圧Ｖ02が−５Ｖのアナログ回路とを設計を変更することなく、集積化することが可能となる。よって、異なる基準電圧で駆動される複数の回路を容易に結合できる。

また、このとき、信号出力回路１１１は電流源１２１、１２２及び３つのトランジスタＱ11〜Ｑ13並びに抵抗Ｒ11、Ｒ12からなる簡単な回路であるので、容易かつ安価に実現できる。

本発明の一実施例のブロック構成図である。信号出力回路１１１の回路構成図である。本発明の一実施例の動作波形図である。従来の一例のブロック構成図である。

符号の説明

１１１信号出力回路
１１２第１の回路、１１３第２の回路
１２１、１２２、１３１定電流源
Ｑ11、Ｑ12、Ｑ13 トランジスタ、Ｒ11、Ｒ12 抵抗

Claims

電源電圧と第１の基準電圧で動作する第１の回路からの前記第１の基準電圧を基準とする信号を、前記電源電圧と前記第１の基準電圧と異なる第２の基準電圧で動作する第２の回路に供給する信号出力回路であって、
前記第１の回路からの出力信号に応じて前記第１の基準電圧に第１の定電流を引き込み、該引き込まれた前記第１の定電流に応じて第２の定電流を出力する第１の制御回路と、
前記第１の制御回路の出力を前記第２の基準電圧に引き込み前記第２の基準電圧を基準とする信号として前記第２の回路に出力する第２の制御回路とを有することを特徴とする信号出力回路。
前記第１の制御回路は、前記第１の回路からの出力信号に応じて前記第１の定電流を前記第１の基準電圧に引き込む第１のトランジスタと、
前記第１のトランジスタにより引き込まれる前記第１の定電流に応じて前記第２の定電流を出力する第２のトランジスタとを有することを特徴とする請求項１記載の信号出力回路。
前記第２の制御回路は、前記第１の制御回路の出力を前記第２の基準電圧に引き込み前記第２の基準電圧を基準とする信号を前記第２の回路に出力する第３のトランジスタを有することを特徴とする請求項１記載の信号出力回路。
前記第１の基準電圧は、接地電圧であり、
前記第２の基準電圧は負電圧であることを特徴とする請求項１記載の信号出力回路。
前記第１の回路は、前記電源電圧と前記第１の基準電圧で動作するＩＩＬ回路であり、
前記第２の回路は、前記電源電圧と前記第２の基準電圧で動作するアナログ回路であることを特徴とする請求項１記載の信号出力回路。
電源電圧と第１の基準電圧で動作する第１の回路と、前記電源電圧と前記第１の基準電圧と異なる第２の基準電圧で動作する第２の回路とを有する半導体集積回路であって、
前記第１の回路からの前記第１の基準電圧を基準とする信号に応じて前記第１の基準電圧に第１の定電流を引き込み、該引き込まれた前記第１の定電流に応じて第２の定電流を出力する第１の制御回路と、
前記第１の制御回路の出力を前記第２の基準電圧に引き込み前記第２の基準電圧を基準とする信号として前記第２の回路に出力する第２の制御回路とを有することを特徴とする半導体集積回路。