JP2000244301A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2000244301A JP2000244301A JP11038965A JP3896599A JP2000244301A JP 2000244301 A JP2000244301 A JP 2000244301A JP 11038965 A JP11038965 A JP 11038965A JP 3896599 A JP3896599 A JP 3896599A JP 2000244301 A JP2000244301 A JP 2000244301A
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Abstract
(57)【要約】
【課題】 パワーセーブの状態においてＩＩＬブロック
のパワーをもセーブし、待機電力の極めて小さな半導体
集積回路を実現する。 【解決手段】 パワーセーブモードでＶＣＣ１がＧＮＤ
レベルに落ちたとき、トランジスタＱ２とトランジスタ
Ｑ３がオンになる。これがＩＩＬブロックを含めた各回
路の電流源回路のトランジスタＱ４とトランジスタＱ５
をオンさせることになり、ＶＣＣ２からの各回路の電流
源回路がオフされパワーセーブが実現される。
のパワーをもセーブし、待機電力の極めて小さな半導体
集積回路を実現する。 【解決手段】 パワーセーブモードでＶＣＣ１がＧＮＤ
レベルに落ちたとき、トランジスタＱ２とトランジスタ
Ｑ３がオンになる。これがＩＩＬブロックを含めた各回
路の電流源回路のトランジスタＱ４とトランジスタＱ５
をオンさせることになり、ＶＣＣ２からの各回路の電流
源回路がオフされパワーセーブが実現される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、さらに詳しくは、消費電力の低減化を行うパワーセ
ーブモードを備えた半導体集積回路に関する。
し、さらに詳しくは、消費電力の低減化を行うパワーセ
ーブモードを備えた半導体集積回路に関する。
【０００２】
【従来の技術】従来、ＩＩＬ（Integrated Injection L
ogic）型の論理回路を含んだ半導体集積回路（以下、
「ＩＣ」という。）の省電力化のためのパワーセーブ
は、図４のＩＣのブロック構成に示すようにＩＣ１内部
にあるシリアルバスコントロール部であるＩＩＬブロッ
ク３からパワーセーブ用の制御信号を個別に回路Ａ４、
回路Ｂ５、回路Ｃ６に出し、各回路の電流源をオフにす
ることにより行っていた。
ogic）型の論理回路を含んだ半導体集積回路（以下、
「ＩＣ」という。）の省電力化のためのパワーセーブ
は、図４のＩＣのブロック構成に示すようにＩＣ１内部
にあるシリアルバスコントロール部であるＩＩＬブロッ
ク３からパワーセーブ用の制御信号を個別に回路Ａ４、
回路Ｂ５、回路Ｃ６に出し、各回路の電流源をオフにす
ることにより行っていた。
【０００３】しかし、この方式では、パワーセーブ制御
をしているＩＩＬブロック３の電源はオフされず、その
まま２〜３ｍＡ程度の電流は流れてしまうという問題点
があった。
をしているＩＩＬブロック３の電源はオフされず、その
まま２〜３ｍＡ程度の電流は流れてしまうという問題点
があった。
【０００４】
【発明が解決しようとする課題】本発明は、パワーセー
ブの状態においてＩＩＬブロックのパワーをもセーブ
し、待機電力の極めて小さな半導体集積回路を実現する
ことを課題とする。
ブの状態においてＩＩＬブロックのパワーをもセーブ
し、待機電力の極めて小さな半導体集積回路を実現する
ことを課題とする。
【０００５】
【課題を解決するための手段】上記課題を達成するため
に、請求項１の半導体集積回路は、第一の電源から電力
を供給され、第二の電源がオフ状態になったことを示す
制御信号を出力する電力抑制制御回路と、電流源回路を
具備したＩＩＬ型の論理回路と、電流源回路を具備した
電子回路ブロックとを有し、各々の電流源回路は第一の
電源から電流を供給され、且つ制御信号により電流を遮
断されることを特徴とする。
に、請求項１の半導体集積回路は、第一の電源から電力
を供給され、第二の電源がオフ状態になったことを示す
制御信号を出力する電力抑制制御回路と、電流源回路を
具備したＩＩＬ型の論理回路と、電流源回路を具備した
電子回路ブロックとを有し、各々の電流源回路は第一の
電源から電流を供給され、且つ制御信号により電流を遮
断されることを特徴とする。
【０００６】請求項２の半導体集積回路は、制御信号
は、電流源回路が有する電流遮断用のトランジスタを制
御して電流を遮断することを特徴とする。
は、電流源回路が有する電流遮断用のトランジスタを制
御して電流を遮断することを特徴とする。
【０００７】請求項３の半導体集積回路は、電子回路ブ
ロックは、アナログ回路ブロックであることを特徴とす
る。
ロックは、アナログ回路ブロックであることを特徴とす
る。
【０００８】請求項４の半導体集積回路は、第一の電源
から電力を供給され、第二の電源がオフ状態になったこ
とを示す制御信号を出力する電力抑制制御回路と、第一
の電源から電流を供給され、且つ制御信号により電流を
遮断される電流源回路と、電流源回路から電流を供給さ
れるＩＩＬ型の論理回路と、電流源回路から電流を供給
される電子回路ブロックとを有することを特徴とする。
から電力を供給され、第二の電源がオフ状態になったこ
とを示す制御信号を出力する電力抑制制御回路と、第一
の電源から電流を供給され、且つ制御信号により電流を
遮断される電流源回路と、電流源回路から電流を供給さ
れるＩＩＬ型の論理回路と、電流源回路から電流を供給
される電子回路ブロックとを有することを特徴とする。
【０００９】請求項５の半導体集積回路は、電源から電
力を供給され、パワーセーブ状態になったことを示す制
御信号を出力する電力抑制制御回路と、電流源回路を具
備したＩＩＬ型の論理回路と、電流源回路を具備した電
子回路ブロックとを有し、各々の電流源回路は電源から
電流を供給され、且つ制御信号により電流を遮断される
ことを特徴とする。
力を供給され、パワーセーブ状態になったことを示す制
御信号を出力する電力抑制制御回路と、電流源回路を具
備したＩＩＬ型の論理回路と、電流源回路を具備した電
子回路ブロックとを有し、各々の電流源回路は電源から
電流を供給され、且つ制御信号により電流を遮断される
ことを特徴とする。
【００１０】上述した手段による作用としては、第二の
電源がオフ状態になったことを電力抑制制御回路が検出
し、その結果を制御信号にしてＩＩＬ型の論理回路及び
電子回路ブロックに供給し、ＩＩＬ型の論理回路及び電
子回路ブロックはその制御信号により電流源回路をオフ
状態にされ、第一の電源から供給される電流を遮断され
る。その結果、パワーセーブ状態でオフ状態になる第二
の電源がオフ状態になれば、第一の電源から電流を供給
されているＩＩＬ型の論理回路及び電子回路ブロックが
オフ状態となるのでＩＩＬ型の論理回路を含めたパワー
セーブが達成される。
電源がオフ状態になったことを電力抑制制御回路が検出
し、その結果を制御信号にしてＩＩＬ型の論理回路及び
電子回路ブロックに供給し、ＩＩＬ型の論理回路及び電
子回路ブロックはその制御信号により電流源回路をオフ
状態にされ、第一の電源から供給される電流を遮断され
る。その結果、パワーセーブ状態でオフ状態になる第二
の電源がオフ状態になれば、第一の電源から電流を供給
されているＩＩＬ型の論理回路及び電子回路ブロックが
オフ状態となるのでＩＩＬ型の論理回路を含めたパワー
セーブが達成される。
【００１１】また、制御信号は、電流源回路のトランジ
スタを制御することにより、少ない電流で遮断する制御
が可能となる。制御される電子回路ブロックは、論理回
路ブロックだけでなく、アナログ回路ブロックも可能で
ある。
スタを制御することにより、少ない電流で遮断する制御
が可能となる。制御される電子回路ブロックは、論理回
路ブロックだけでなく、アナログ回路ブロックも可能で
ある。
【００１２】また、電流源回路はＩＩＬ型の論理回路や
電子回路ブロック内に個別に持ってもよいし、一つの電
流源回路からＩＩＬ型の論理回路や電子回路ブロックへ
供給するようにしても同様の作用が得られる。また、パ
ワーセーブ状態の検出は、直接パワーセーブ状態である
信号を電力抑制制御回路に入力しても同様の作用が得ら
れる。
電子回路ブロック内に個別に持ってもよいし、一つの電
流源回路からＩＩＬ型の論理回路や電子回路ブロックへ
供給するようにしても同様の作用が得られる。また、パ
ワーセーブ状態の検出は、直接パワーセーブ状態である
信号を電力抑制制御回路に入力しても同様の作用が得ら
れる。
【００１３】
【発明の実施の形態】本発明の実施の形態例について、
図１ないし図３を参照して説明する。なお、図中の構成
要素で従来の技術と同様の構造を成しているものについ
ては、同一の参照符号を付すものとする。
図１ないし図３を参照して説明する。なお、図中の構成
要素で従来の技術と同様の構造を成しているものについ
ては、同一の参照符号を付すものとする。
【００１４】まず、本発明の実施の形態例のＩＣのブロ
ック構成図を図１に示す。ＩＣ１の内部にはパワーセー
ブ専用のパワーセーブ回路２があり、パワーセーブ回路
２からＩＩＬブロック３、回路Ａ４、回路Ｂ５、回路Ｃ
６へ制御信号Ｓ１を各回路へ出力する。ＩＩＬブロック
３、回路Ａ４、回路Ｂ５、回路Ｃ６には図２に示すよう
に個別に電流源回路７があり、制御信号Ｓ１により電流
源回路７からの電流供給をストップされる。
ック構成図を図１に示す。ＩＣ１の内部にはパワーセー
ブ専用のパワーセーブ回路２があり、パワーセーブ回路
２からＩＩＬブロック３、回路Ａ４、回路Ｂ５、回路Ｃ
６へ制御信号Ｓ１を各回路へ出力する。ＩＩＬブロック
３、回路Ａ４、回路Ｂ５、回路Ｃ６には図２に示すよう
に個別に電流源回路７があり、制御信号Ｓ１により電流
源回路７からの電流供給をストップされる。
【００１５】なお、ＩＩＬブロック３はシリアルバスコ
ントロールをする論理回路ブロックである。また、回路
Ａ４、回路Ｂ５、回路Ｃ６はアナログの電子回路ブロッ
クであるが、デジタルの論理回路ブロックであってもよ
い。
ントロールをする論理回路ブロックである。また、回路
Ａ４、回路Ｂ５、回路Ｃ６はアナログの電子回路ブロッ
クであるが、デジタルの論理回路ブロックであってもよ
い。
【００１６】次に、パワーセーブ回路２とＩＩＬブロッ
ク３及び回路Ａ４等の電流源部分の動作を、図３で示す
回路構成を参照して説明する。図３で、トランジスタＱ
１〜Ｑ３と抵抗Ｒ１〜Ｒ１０で構成されるａ部がパワー
セーブ回路２の部分であり、トランジスタＱ４〜Ｑ１１
と抵抗Ｒ１１〜Ｒ１６で構成されるｂ部がＩＩＬブロッ
ク３と回路Ａ４等の電源部分の電流源回路である。ま
た、電源としてＶＣＣ１とＶＣＣ２がある。ＶＣＣ１は
パワーセーブモードでＧＮＤレベルに落とされる電源で
あり、ＩＩＬブロック３及び回路Ａ４等の各回路はＶＣ
Ｃ２から供給される。
ク３及び回路Ａ４等の電流源部分の動作を、図３で示す
回路構成を参照して説明する。図３で、トランジスタＱ
１〜Ｑ３と抵抗Ｒ１〜Ｒ１０で構成されるａ部がパワー
セーブ回路２の部分であり、トランジスタＱ４〜Ｑ１１
と抵抗Ｒ１１〜Ｒ１６で構成されるｂ部がＩＩＬブロッ
ク３と回路Ａ４等の電源部分の電流源回路である。ま
た、電源としてＶＣＣ１とＶＣＣ２がある。ＶＣＣ１は
パワーセーブモードでＧＮＤレベルに落とされる電源で
あり、ＩＩＬブロック３及び回路Ａ４等の各回路はＶＣ
Ｃ２から供給される。
【００１７】まず、ＶＣＣ１とＶＣＣ２が供給されてい
る通常の状態から説明する。トランジスタＱ１のベース
にはＶＣＣ１から抵抗Ｒ１と抵抗Ｒ２と抵抗Ｒ３を介し
て電圧が印加されるので、トランジスタＱ１はオン状態
になる。するとトランジスタＱ１のコレクタ電位がＧＮ
Ｄレベルになるので、トランジスタＱ２のベース電位も
ＧＮＤレベルになる。その結果、トランジスタＱ２はオ
フ状態になる。
る通常の状態から説明する。トランジスタＱ１のベース
にはＶＣＣ１から抵抗Ｒ１と抵抗Ｒ２と抵抗Ｒ３を介し
て電圧が印加されるので、トランジスタＱ１はオン状態
になる。するとトランジスタＱ１のコレクタ電位がＧＮ
Ｄレベルになるので、トランジスタＱ２のベース電位も
ＧＮＤレベルになる。その結果、トランジスタＱ２はオ
フ状態になる。
【００１８】トランジスタＱ２がオフ状態になると、ト
ランジスタＱ２のエミッタ電位がＲ６を介してＧＮＤレ
ベルになるので、トランジスタＱ５のベース電位もＧＮ
ＤレベルとなりトランジスタＱ５はオフ状態になる。す
ると、トランジスタＱ６、トランジスタＱ７、トランジ
スタＱ８、抵抗Ｒ１１、抵抗Ｒ１２、抵抗Ｒ１３で構成
される回路は電流源回路の動作をするので各回路に電流
が供給されるようになる。なお、電流はトランジスタＱ
７のエミッタとトランジスタＱ８のコレクタの接続部分
から供給される。
ランジスタＱ２のエミッタ電位がＲ６を介してＧＮＤレ
ベルになるので、トランジスタＱ５のベース電位もＧＮ
ＤレベルとなりトランジスタＱ５はオフ状態になる。す
ると、トランジスタＱ６、トランジスタＱ７、トランジ
スタＱ８、抵抗Ｒ１１、抵抗Ｒ１２、抵抗Ｒ１３で構成
される回路は電流源回路の動作をするので各回路に電流
が供給されるようになる。なお、電流はトランジスタＱ
７のエミッタとトランジスタＱ８のコレクタの接続部分
から供給される。
【００１９】また、抵抗Ｒ７と抵抗Ｒ８と抵抗Ｒ９を介
してトランジスタＱ３のベース電位が上昇するので、ト
ランジスタＱ３はオン状態になる。すると、トランジス
タＱ３のコレクタはＧＮＤレベル付近になるので、同時
にトランジスタＱ４のベース電位もＧＮＤレベル付近に
なり、トランジスタＱ４はオフ状態になる。
してトランジスタＱ３のベース電位が上昇するので、ト
ランジスタＱ３はオン状態になる。すると、トランジス
タＱ３のコレクタはＧＮＤレベル付近になるので、同時
にトランジスタＱ４のベース電位もＧＮＤレベル付近に
なり、トランジスタＱ４はオフ状態になる。
【００２０】トランジスタＱ４がオフ状態になると、ト
ランジスタＱ９、トランジスタＱ１０、トランジスタＱ
１１、抵抗Ｒ１４、抵抗Ｒ１５、抵抗Ｒ１６で構成され
る回路は電流源回路の動作をするのでＩＩＬブロック３
及び回路Ａ４等に電流が供給されるようになる。なお、
電流はトランジスタＱ１０のコレクタとトランジスタＱ
１１のエミッタの接続部分から供給される。
ランジスタＱ９、トランジスタＱ１０、トランジスタＱ
１１、抵抗Ｒ１４、抵抗Ｒ１５、抵抗Ｒ１６で構成され
る回路は電流源回路の動作をするのでＩＩＬブロック３
及び回路Ａ４等に電流が供給されるようになる。なお、
電流はトランジスタＱ１０のコレクタとトランジスタＱ
１１のエミッタの接続部分から供給される。
【００２１】このように、通常状態では、ＩＩＬブロッ
ク３及び回路Ａ４等に電流が供給されるようになり、Ｉ
ＩＬブロック３及び回路Ａ４等は通常動作をする。
ク３及び回路Ａ４等に電流が供給されるようになり、Ｉ
ＩＬブロック３及び回路Ａ４等は通常動作をする。
【００２２】次に、パワーセーブ状態であるときの状態
を説明する。パワーセーブ状態であるとき、ＶＣＣ１が
ＧＮＤレベルになり、ＶＣＣ２が残る。ＶＣＣ１がＧＮ
Ｄレベルになると抵抗Ｒ１と抵抗Ｒ２と抵抗Ｒ３を介し
てトランジスタＱ１のベース電位がＧＮＤレベルになる
のでトランジスタＱ１はオフ状態になる。
を説明する。パワーセーブ状態であるとき、ＶＣＣ１が
ＧＮＤレベルになり、ＶＣＣ２が残る。ＶＣＣ１がＧＮ
Ｄレベルになると抵抗Ｒ１と抵抗Ｒ２と抵抗Ｒ３を介し
てトランジスタＱ１のベース電位がＧＮＤレベルになる
のでトランジスタＱ１はオフ状態になる。
【００２３】トランジスタＱ１がオフ状態になることに
より、トランジスタＱ１のコレクタ電位はＲ４を介して
上昇し、トランジスタＱ２のベース電位は抵抗Ｒ４と抵
抗Ｒ５により上昇する。その結果、トランジスタＱ２が
オン状態になる。トランジスタＱ２がオン状態になる
と、トランジスタＱ２のエミッタ電位がＶＣＣ２付近ま
で上昇し、同時にトランジスタＱ５のベース電位が上昇
しトランジスタＱ５がオン状態になる。
より、トランジスタＱ１のコレクタ電位はＲ４を介して
上昇し、トランジスタＱ２のベース電位は抵抗Ｒ４と抵
抗Ｒ５により上昇する。その結果、トランジスタＱ２が
オン状態になる。トランジスタＱ２がオン状態になる
と、トランジスタＱ２のエミッタ電位がＶＣＣ２付近ま
で上昇し、同時にトランジスタＱ５のベース電位が上昇
しトランジスタＱ５がオン状態になる。
【００２４】トランジスタＱ５がオン状態になると、ト
ランジスタＱ５のコレクタ電位はＧＮＤレベルに落ち、
電流を引っ張る。これにより、トランジスタＱ７のベー
ス電位が同時にＧＮＤレベルになり、トランジスタＱ７
はオフ状態になる。すると、トランジスタＱ７のエミッ
タとトランジスタＱ６のベースとトランジスタＱ８のベ
ースの電位は、トランジスタＱ７のベース電位からＧＮ
Ｄレベルになり、トランジスタＱ６及びトランジスタＱ
８はオフ状態になる。
ランジスタＱ５のコレクタ電位はＧＮＤレベルに落ち、
電流を引っ張る。これにより、トランジスタＱ７のベー
ス電位が同時にＧＮＤレベルになり、トランジスタＱ７
はオフ状態になる。すると、トランジスタＱ７のエミッ
タとトランジスタＱ６のベースとトランジスタＱ８のベ
ースの電位は、トランジスタＱ７のベース電位からＧＮ
Ｄレベルになり、トランジスタＱ６及びトランジスタＱ
８はオフ状態になる。
【００２５】このように、トランジスタＱ２のエミッタ
からトランジスタＱ５のベースへ供給される信号がパワ
ーセーブのための制御信号Ｓ１となり、トランジスタＱ
６、トランジスタＱ７、トランジスタＱ８、抵抗Ｒ１
１、抵抗Ｒ１２、抵抗Ｒ１３で構成される電流源回路は
オフ状態になる。すなわち、トランジスタＱ５の役目を
するトランジスタをＩＩＬブロック３及び回路Ａ４等の
各回路の各電流源回路に接続して電流源回路をオフ状態
にする。
からトランジスタＱ５のベースへ供給される信号がパワ
ーセーブのための制御信号Ｓ１となり、トランジスタＱ
６、トランジスタＱ７、トランジスタＱ８、抵抗Ｒ１
１、抵抗Ｒ１２、抵抗Ｒ１３で構成される電流源回路は
オフ状態になる。すなわち、トランジスタＱ５の役目を
するトランジスタをＩＩＬブロック３及び回路Ａ４等の
各回路の各電流源回路に接続して電流源回路をオフ状態
にする。
【００２６】また、ＶＣＣ１がＧＮＤレベルになると抵
抗Ｒ７と抵抗Ｒ８と抵抗Ｒ９を介してトランジスタＱ３
のベース電位がＧＮＤレベルになるのでトランジスタＱ
３はオフ状態になる。するとトランジスタＱ３のコレク
タ電位はＲ１０を介してＶＣＣ２まで上昇し、トランジ
スタＱ４のベース電位も同時に上昇するので、トランジ
スタＱ４がオン状態になる。
抗Ｒ７と抵抗Ｒ８と抵抗Ｒ９を介してトランジスタＱ３
のベース電位がＧＮＤレベルになるのでトランジスタＱ
３はオフ状態になる。するとトランジスタＱ３のコレク
タ電位はＲ１０を介してＶＣＣ２まで上昇し、トランジ
スタＱ４のベース電位も同時に上昇するので、トランジ
スタＱ４がオン状態になる。
【００２７】トランジスタＱ４がオン状態になると、ト
ランジスタＱ４のエミッタを介して抵抗Ｒ１４へ電流が
流れ込み、トランジスタＱ１１のベース電位がＶＣＣ２
に張り付く。これによりトランジスタＱ１１がオフ状態
となり、トランジスタＱ１１のエミッタを介してトラン
ジスタＱ９及びトランジスタＱ１０のベース電位が上昇
する結果、トランジスタＱ９及びトランジスタＱ１０は
オフ状態になる。
ランジスタＱ４のエミッタを介して抵抗Ｒ１４へ電流が
流れ込み、トランジスタＱ１１のベース電位がＶＣＣ２
に張り付く。これによりトランジスタＱ１１がオフ状態
となり、トランジスタＱ１１のエミッタを介してトラン
ジスタＱ９及びトランジスタＱ１０のベース電位が上昇
する結果、トランジスタＱ９及びトランジスタＱ１０は
オフ状態になる。
【００２８】このように、トランジスタＱ３のコレクタ
からトランジスタＱ４のベースへ供給される信号がパワ
ーセーブのための制御信号Ｓ１となり、トランジスタＱ
９、トランジスタＱ１０、トランジスタＱ１１、抵抗Ｒ
１４、抵抗Ｒ１５、抵抗Ｒ１６で構成される電流源回路
はオフ状態になる。すなわち、トランジスタＱ４の役目
をするトランジスタをＩＩＬブロック３及び回路Ａ４等
の各回路の各電流源回路に接続して電流源回路をオフ状
態にする。
からトランジスタＱ４のベースへ供給される信号がパワ
ーセーブのための制御信号Ｓ１となり、トランジスタＱ
９、トランジスタＱ１０、トランジスタＱ１１、抵抗Ｒ
１４、抵抗Ｒ１５、抵抗Ｒ１６で構成される電流源回路
はオフ状態になる。すなわち、トランジスタＱ４の役目
をするトランジスタをＩＩＬブロック３及び回路Ａ４等
の各回路の各電流源回路に接続して電流源回路をオフ状
態にする。
【００２９】この結果、ＶＣＣ１がオフ状態になったと
き、各回路すなわちＩＩＬブロック３、回路Ａ４、回路
Ｂ５、回路Ｃ６にはＶＣＣ２から電流が流れない。この
ときＶＣＣ２から供給される電流は、トランジスタＱ２
とトランジスタＱ４とトランジスタＱ５をオン状態にさ
せるためのわずかな電流しか必要でなくなる。この電流
値は２０μＡ〜１００μＡ程度である。
き、各回路すなわちＩＩＬブロック３、回路Ａ４、回路
Ｂ５、回路Ｃ６にはＶＣＣ２から電流が流れない。この
ときＶＣＣ２から供給される電流は、トランジスタＱ２
とトランジスタＱ４とトランジスタＱ５をオン状態にさ
せるためのわずかな電流しか必要でなくなる。この電流
値は２０μＡ〜１００μＡ程度である。
【００３０】従来、ＩＩＬブロック３で行われていたパ
ワーセーブではＩＩＬブロック３に２〜３ｍＡ程度の電
流が必要であった。しかもトランジスタＱ４とトランジ
スタＱ５の役目をするトランジスタをオン状態にさせる
ための電流も必要であったことを考慮すると、純粋にＩ
ＩＬブロック３のパワーが削減できることになり、大幅
なパワーセーブが達成される。
ワーセーブではＩＩＬブロック３に２〜３ｍＡ程度の電
流が必要であった。しかもトランジスタＱ４とトランジ
スタＱ５の役目をするトランジスタをオン状態にさせる
ための電流も必要であったことを考慮すると、純粋にＩ
ＩＬブロック３のパワーが削減できることになり、大幅
なパワーセーブが達成される。
【００３１】なお、電流源回路は、トランジスタＱ６、
トランジスタＱ７、トランジスタＱ８、抵抗Ｒ１１、抵
抗Ｒ１２、抵抗Ｒ１３で構成される電流源回路と、トラ
ンジスタＱ９、トランジスタＱ１０、トランジスタＱ１
１、抵抗Ｒ１４、抵抗Ｒ１５、抵抗Ｒ１６で構成される
電流源回路の２つある例で説明したが、どちらか一方で
あってもよいし、両方であってもよい。そのため、制御
信号Ｓ１は電流源回路の数、種類に応じて１つであって
も、上述したように２つであっても、いくつでもよい。
トランジスタＱ７、トランジスタＱ８、抵抗Ｒ１１、抵
抗Ｒ１２、抵抗Ｒ１３で構成される電流源回路と、トラ
ンジスタＱ９、トランジスタＱ１０、トランジスタＱ１
１、抵抗Ｒ１４、抵抗Ｒ１５、抵抗Ｒ１６で構成される
電流源回路の２つある例で説明したが、どちらか一方で
あってもよいし、両方であってもよい。そのため、制御
信号Ｓ１は電流源回路の数、種類に応じて１つであって
も、上述したように２つであっても、いくつでもよい。
【００３２】また、ＩＩＬブロック３の他に３つの回路
ブロックが存在する例で説明したが、回路ブロックの数
はいくつであっても、それぞれの回路に上述した電流源
回路を備えるようにすればよい。
ブロックが存在する例で説明したが、回路ブロックの数
はいくつであっても、それぞれの回路に上述した電流源
回路を備えるようにすればよい。
【００３３】また、それぞれの回路に電流源回路を持た
ず、一つの電流源回路からそれぞれの回路へ電流を供給
する構成であってもよい。また、パワーセーブ状態の検
出は、ＶＣＣ１の代わりに直接パワーセーブ状態である
ことを示す信号を入力してもよいことは明らかである。
ず、一つの電流源回路からそれぞれの回路へ電流を供給
する構成であってもよい。また、パワーセーブ状態の検
出は、ＶＣＣ１の代わりに直接パワーセーブ状態である
ことを示す信号を入力してもよいことは明らかである。
【００３４】
【発明の効果】本発明の半導体集積回路によれば、パワ
ーセーブモードで、従来ＩＩＬブロックをオフにできな
かったことが、ＩＩＬブロックを含め、ほとんど全ての
回路をオフ状態にすることができるので、ＩＩＬブロッ
クのために必要であった電流がセーブされ、半導体集積
回路の大幅な省電力化が可能となる。
ーセーブモードで、従来ＩＩＬブロックをオフにできな
かったことが、ＩＩＬブロックを含め、ほとんど全ての
回路をオフ状態にすることができるので、ＩＩＬブロッ
クのために必要であった電流がセーブされ、半導体集積
回路の大幅な省電力化が可能となる。
【図１】 本発明の実施の形態例のＩＣのブロック構成
を示す図である。
を示す図である。
【図２】 回路Ａの詳細を示す図である。
【図３】 パワーセーブ回路と回路Ａ等の電流源部分の
回路構成を示す図であり、ａ部はパワーセーブ回路部分
であり、ｂ部は各回路の電流源部分である。
回路構成を示す図であり、ａ部はパワーセーブ回路部分
であり、ｂ部は各回路の電流源部分である。
【図４】 従来のＩＣのパワーセーブのときのブロック
構成を示す図である。
構成を示す図である。
１…ＩＣ、２…パワーセーブ回路、３…ＩＩＬブロッ
ク、４…回路Ａ、５…回路Ｂ、６…回路Ｃ、７…電流源
回路、Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ
８，Ｑ９，Ｑ１０，Ｑ１１…トランジスタ、Ｒ１，Ｒ
２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９，Ｒ１
０，Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５，Ｒ１６
…抵抗、Ｓ１…制御信号
ク、４…回路Ａ、５…回路Ｂ、６…回路Ｃ、７…電流源
回路、Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ
８，Ｑ９，Ｑ１０，Ｑ１１…トランジスタ、Ｒ１，Ｒ
２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９，Ｒ１
０，Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５，Ｒ１６
…抵抗、Ｓ１…制御信号
Claims (5)
- 【請求項１】 第一の電源から電力を供給され、第二の
電源がオフ状態になったことを示す制御信号を出力する
電力抑制制御回路と、 電流源回路を具備したＩＩＬ型の論理回路と、 電流源回路を具備した電子回路ブロックとを有し、 前記各々の電流源回路は前記第一の電源から電流を供給
され、且つ前記制御信号により前記電流を遮断されるこ
とを特徴とする半導体集積回路。 - 【請求項２】 前記制御信号は、前記電流源回路が有す
る電流遮断用のトランジスタを制御して電流を遮断する
ことを特徴とする請求項１に記載の半導体集積回路。 - 【請求項３】 前記電子回路ブロックは、アナログ回路
ブロックであることを特徴とする請求項１に記載の半導
体集積回路。 - 【請求項４】 第一の電源から電力を供給され、第二の
電源がオフ状態になったことを示す制御信号を出力する
電力抑制制御回路と、 前記第一の電源から電流を供給され、且つ前記制御信号
により電流を遮断される電流源回路と、 前記電流源回路から電流を供給されるＩＩＬ型の論理回
路と、 前記電流源回路から電流を供給される電子回路ブロック
とを有することを特徴とする半導体集積回路。 - 【請求項５】 電源から電力を供給され、パワーセーブ
状態になったことを示す制御信号を出力する電力抑制制
御回路と、 電流源回路を具備したＩＩＬ型の論理回路と、 電流源回路を具備した電子回路ブロックとを有し、 前記各々の電流源回路は前記電源から電流を供給され、
且つ前記制御信号により前記電流を遮断されることを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11038965A JP2000244301A (ja) | 1999-02-17 | 1999-02-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11038965A JP2000244301A (ja) | 1999-02-17 | 1999-02-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000244301A true JP2000244301A (ja) | 2000-09-08 |
Family
ID=12539888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11038965A Pending JP2000244301A (ja) | 1999-02-17 | 1999-02-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000244301A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7656218B2 (en) | 2006-02-15 | 2010-02-02 | Mitsumi Electric Co., Ltd. | Signal output circuit and semiconductor integrated circuit |
-
1999
- 1999-02-17 JP JP11038965A patent/JP2000244301A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7656218B2 (en) | 2006-02-15 | 2010-02-02 | Mitsumi Electric Co., Ltd. | Signal output circuit and semiconductor integrated circuit |
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